DE102007020656A1

DE102007020656A1 - Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips

Info

Publication number: DE102007020656A1
Application number: DE102007020656A
Authority: DE
Inventors: Markus Dr. Rer. Nat. Brunnbauer; Thorsten Dipl.-Ing. Meyer; Stephan Dr. rer. nat. Bradl; Ralf Dr. rer. nat. Plieninger; Jens Dipl.-Ing. Pohl; Klaus Dr. rer. nat. Pressel; Recai Dr.-Ing. Sezi
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2007-04-30
Filing date: 2007-04-30
Publication date: 2008-11-06
Anticipated expiration: 2027-05-01
Also published as: US8779563B2; DE102007020656B4; US20160163682A1; US8309454B2; US20130228904A1; US9293423B2; US20080265421A1; US9601475B2; US20140332937A1

Abstract

Ein Werkstück (12) weist mindestens zwei Halbleiterchips (1) auf, wobei jeder Halbleiterchip (1) eine erste Hauptoberfläche (5), die zumindest teilweise freiliegt, und eine zweite Hauptoberfläche (8) aufweist. Das Werkstück (12) umfasst ferner eine auf den mindestens zwei Halbleiterchips (1) angeordnete elektrisch leitende Schicht (9), wobei die elektrisch leitende Schicht (9) zumindest auf Bereichen der zweiten Hauptoberfläche (8) angeordnet ist, sowie eine auf der elektrisch leitenden Schicht (9) angeordnete Vergussmasse (10).

Description

Erfindungshintergrund
Die Erfindung betrifft ein Werkstück mit Halbleiterchips wie beispielsweise einen Nutzen mit in Halbleiterbauteilpositionen angeordneten Halbleiterchips. Sie betrifft ferner ein Halbleiterbauteil und ein Verfahren zur Herstellung des Werkstücks.
Bei der Herstellung von Halbleiterbauteilen haben sich Verfahren bewährt, bei denen zunächst aus Halbleiterchips, die mit einer Hauptoberfläche und Seitenflächen in eine Kunststoffvergussmasse eingebettet werden, eine Verbundplatte oder ein sogenannter "reconfigured Wafer" im "Wafer Molding"-Verfahren hergestellt wird. Dabei bilden erste Hauptoberflächen der Halbleiterchips eine koplanare Fläche mit der Oberseite der Kunststoffmasse bzw. der ersten Hauptoberfläche der Verbundplatte oder des "reconfigured Wafers". Auf diese koplanare Fläche wird dann eine Verdrahtungsstruktur aufgebracht, wobei die Kunststofffläche um die Vorderseite jedes Halbleiterchips herum für die Unterbringung zusätzlicher Anschlüsse oder für die Anordnung von Kontaktanschlussflächen mit beliebigen Größen und Abständen genutzt werden kann.
Bei einem solchen Verfahren können elektrostatische Entladungen (ESD, elektrostatic discharge) auftreten, die Schädigungen der Halbleiterchips oder sogar ihre Zerstörung zur Folge haben können. Außerdem sollten die Halbleiterchips von Halb leiterbauteilen gegen störende Einflüsse elektromagnetischer Strahlung geschützt sein.
Zusammenfassung der Erfindung
Gemäß einer Ausführungsform der Erfindung wird ein Werkstück geschaffen, das mindestens zwei Halbleiterchips umfasst, wobei jeder Halbleiterchip eine erste Hauptoberfläche, die zumindest teilweise freiliegt, und eine zweite Hauptoberfläche aufweist. Das Werkstück umfasst ferner eine auf den mindestens zwei Halbleiterchips angeordnete elektrisch leitende Schicht, wobei die elektrisch leitende Schicht zumindest auf Bereichen der zweiten Hauptoberfläche angeordnet ist, sowie eine auf der elektrisch leitenden Schicht angeordnete Vergussmasse.
Ausführungsformen der Erfindung werden nun mit Bezug auf die beigefügten Figuren beschrieben.
1 zeigt schematisch einen Schritt eines Verfahrens zur Herstellung eines Werkstücks gemäß einem Aspekt der Erfindung;
2 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks;
3 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks;
4 zeigt schematisch einen Schnitt durch das Werkstück;
5 zeigt schematisch eine Draufsicht auf das Werkstück;
6 zeigt schematisch einen Querschnitt durch ein Halbleiterbauteil gemäß einem Aspekt der Erfindung;
7 zeigt einen Ausschnitt aus dem Halbleiterbauteil gemäß 6;
8 zeigt schematisch einen Schritt eines Verfahrens zur Herstellung eines Werkstücks gemäß einer zweiten Ausführungsform der Erfindung;
9 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks gemäß der zweiten Ausführungsform;
10 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks gemäß der zweiten Ausführungsform;
11 zeigt schematisch einen Schnitt durch das Werkstück gemäß der zweiten Ausführungsform;
12 zeigt schematisch weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks gemäß der zweiten Ausführungsform;
13 zeigt schematisch weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks gemäß der zweiten Ausführungsform;
14 zeigt schematisch weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks gemäß der zweiten Ausführungsform und
15 zeigt schematisch einen Querschnitt durch ein fertiges Halbleiterbauteil gemäß der zweiten Ausführungsform der Erfindung.
Detaillierte Beschreibung der Ausführungsformen
Gleiche Teile sind in allen Figuren mit den gleichen Bezugszeichen versehen.
1 zeigt eine Trägerplatte 3, auf deren Oberseite 4 zur Herstellung eines Werkstücks, das in dieser Ausführungsform ein Nutzen ist, in in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen 2 Halbleiterchips 1 aufgebracht wurden. Unter „Werkstück" wird in diesem Zusammenhang ein Gegenstand verstanden, der noch für eine weitere Bearbeitung vorgesehen ist, beispielsweise ein Zwischenprodukt bei der Herstellung von Halbleiterbauteilen wie ein Nutzen. Die Halbleiterchips 1 wurden zuvor aus einem Halbleiterwafer vereinzelt. Zwischen den Halbleiterchips 1 sind Zwischenräume 16 gebildet.
Die Halbleiterchips 1 weisen in diesem Ausführungsbeispiel erste Hauptoberflächen 5 mit aktiven Halbleiterchipstrukturen wie integrierten Schaltkreisen und Kontaktflächen 6 auf. Die Seitenflächen 7 und die zweiten Hauptoberflächen 8 der Halbleiterchips 1 sind passiv. Alternativ können aktive Bereiche auch auf der zweiten Hauptoberfläche der Halbleiterchips oder auf der ersten und auf der zweiten Hauptoberfläche angeordnet sein.
Ein weiterer Verfahrensschritt ist in 2 dargestellt. Auf Bereiche der zweiten Hauptoberflächen 8 und der Seitenflächen 7 der Halbleiterchips 1 wird eine elektrisch leitende Schicht 9 aufgebracht. Die elektrisch leitende Schicht 9 bedeckt dabei in der gezeigten Ausführungsform auch Bereiche der Oberseite 4 des Trägers 3 in den Zwischenräumen 16 zwischen den Halbleiterchips und verbindet auf diese Weise die Halbleiterchips 1 elektrisch leitend miteinander. In einem nicht gezeigten Ausführungsbeispiel ist die elektrisch leitende Schicht 9 nicht unmittelbar auf die Seitenflächen 7 aufgebracht, sondern zwischen den Seitenflächen 7 und der elektrisch leitenden Schicht 9 ist eine Zwischenlage angeordnet, die beispielsweise wie eine „Rampe" geformt sein kann. Eine solche Rampe kann das gleichmäßige Aufbringen der elektrisch leitenden Schicht 9 erleichtern.
Die elektrisch leitende Schicht 9 weist typischerweise eine Dicke d von weniger als 100 μm auf, wenn sie aus einem gefüllten oder elektrisch leitenden Polymer hergestellt ist. Vorteilhaft sind beispielsweise Schichtdicken von 20 μm ≤ d ≤ 50 μm. Falls die elektrisch leitende Schicht 9 aus einem Metall hergestellt ist, weist sie typischerweise eine Schichtdicke d von wenigen Mikrometern oder Zehntelmikrometern auf, beispielsweise 0,1 μm ≤ d ≤ 2 μm.
Die elektrisch leitende Schicht 9 weist zumindest in Bereichen in den Zwischenräumen 16 Grenzflächen zu dem Träger 3 auf. Diese Grenzflächen werden in einem späteren Stadium des Verfahrens, wenn der Träger 3 entfernt wird, zu freiliegenden Kontaktbereichen 15, über die die elektrisch leitende Schicht 9 für eine elektrische Kontaktierung zugänglich ist.
In einem weiteren Verfahrensschritt werden, wie in 3 dargestellt, die Halbleiterchips 1 mit ihren Seitenflächen 7 und ihren zweiten Hauptoberflächen 8 in eine Vergussmasse 10 eingebettet. Auf diese Weise entsteht das Werkstück 12 als Verbundplatte aus Halbleiterchips 1, Vergussmasse 10 und elektrisch leitender Schicht 9.
Im Falle eines Aufbringens der elektrisch leitenden Schicht 9 als geschlossene Schicht ist die Trägerplatte 3 im gesamten Bereich der Zwischenräume 16 von der elektrisch leitenden Schicht 9 bedeckt. Unter einer geschlossenen Schicht wird dabei eine Schicht verstanden, die großflächig aufgebracht wird und den wesentlichen Teil der ersten Hauptoberfläche 11 des Werkstücks 12 außerhalb von Chipbereichen, die durch die ersten Hauptoberflächen der Halbleiterchips definiert sind, bedeckt. In diesem Fall liegen nach Entfernen der Trägerplatte 3 an der ersten Hauptoberfläche 11 des Werkstücks 12 die ersten Hauptoberflächen 5 der Halbleiterchips 1 und Bereiche der elektrisch leitenden Schicht 9, jedoch keine Vergussmasse 10 frei.
In einer alternativen Ausführungsform ist die elektrisch leitende Schicht 9 jedoch als Gitterstruktur ausgebildet und bedeckt lediglich Bereiche der zweiten Hauptoberflächen 8 und gegebenenfalls der Seitenflächen 7 und der Zwischenräume 16. Die Gitterstruktur weist dabei beispielsweise Zeilen und Spalten aus der elektrisch leitenden Schicht 9 auf, wobei das Gitter derart engmaschig ist, dass sich auf der zweiten Hauptoberfläche 8 eines Halbleiterchips 1 jeweils zumindest eine Spalte mit einer Zeile kreuzt. In diesem Fall dringt die Vergussmasse 10 dazwischen bis zur Oberseite 4 der Trägerplatte 3 vor und liegt nach Entfernen der Trägerplatte 3 an der Vorderseite 11 des Werkstücks 12 frei.
Die Vorderseite 11 des Werkstücks 12 ist somit eine koplanare Fläche aus den ersten Hauptoberflächen 5 der Halbleiterchips 1 in den Halbleiterbauteilpositionen 2, Kontaktbereichen 15 der elektrisch leitenden Schicht 9 und gegebenenfalls Vergussmasse 10.
Die elektrisch leitende Schicht 9 ist beispielsweise aus einem leitfähigen Polymer, aus einem Metall oder aus einem Kunststoff mit elektrisch leitenden Partikeln ausgebildet. Das Aufbringen erfolgt beispielsweise durch Aufdrucken eines leitfähigen Polymers oder einer leitfähigen Tinte, durch Bedampfen, durch Sputtern oder durch Auflegen eines Metallnetzes oder eines Netzes oder eines Gaze-ähnlichen Gewebes aus einem leitfähigen Polymer.
Als Vergussmasse 10 ist ein Thermoplast oder ein Duroplast vorgesehen, der beispielsweise durch Spritzguss auf die elektrisch leitende Schicht 9 aufgebracht wird.
4 zeigt schematisch einen Querschnitt durch das hergestellte Werkstück 12 nach Entfernen der Trägerplatte 3. Die ersten Hauptoberflächen 5 der Halbleiterchips 1, die in dieser Ausführungsform aktive Strukturen aufweisen, liegen an der ersten Hauptoberfläche 11 des Werkstücks 12 frei. Die erste Hauptoberfläche 11 des Werkstücks 12 ist eine koplanare Fläche aus den ersten Hauptoberflächen 5 der Halbleiterchips 1, Kontaktbereichen 15 der elektrisch leitenden Schicht 9 und gegebenenfalls Vergussmasse 10. In den Kontaktbereichen 15 liegt die elektrisch leitende Schicht 9 an der ersten Hauptoberfläche 11 des Werkstücks 12 frei und kann für eine Entladung des Werkstücks 12 oder zum Verhindern einer elektrostatischen Aufladung kontaktiert werden. Die zweite Hauptober fläche 34 des Werkstücks 12 ist durch die Vergussmasse 10 gebildet.
5 zeigt eine Draufsicht auf die erste Hauptoberfläche 11 des Werkstücks 12 nach Entfernen der Trägerplatte 3. In diesem Ausführungsbeispiel ist das Werkstück als Nutzen mit in Zeilen und Spalten angeordneten Halbleiterchips 1 ausgebildet, der die Form und die Abmessungen eines Halbleiterwafers aufweist. Die elektrisch leitende Schicht 9 wurde in dieser Ausführungsform in kontinuierlichen Bändern 25 aufgebracht, die in ihrer Richtung den Zeilen 14 und Spalten 13 folgen, in denen die Halbleiterchips 1 in den Halbleiterbauteilpositionen 2 angeordnet sind. Dabei kreuzen sich jeweils zwei Bänder 25 aus Richtungen senkrecht zueinander auf der zweiten Hauptoberfläche 8 eines Halbleiterchips 1, so dass die elektrisch leitende Schicht 9 ein Gitter bildet, wobei auf den Gitterpunkten jeweils Halbleiterchips 1 angeordnet sind. Auf diese Weise können alle Halbleiterchips 1 eines Nutzens auf einfache Weise leitfähig miteinander verbunden werden.
Die leitfähigen Bänder 25, die jeweils die Zeilen 14 und Spalten 13 bilden, liegen in den Zwischenräumen 16 zwischen den Halbleiterchips 1 auf der ersten Hauptoberfläche 11 des Werkstücks 12 frei und bilden dort Kontaktbereiche 15 aus. Da jedoch nur diese leitfähigen Bänder 25 frei liegen und die übrige Fläche der ersten Hauptoberfläche 11 des Werkstücks 12, die nicht durch die ersten Hauptoberflächen 5 der Halbleiterchips 1 in Anspruch genommen wird, von Vergussmasse 10 gebildet wird, steht ausreichend elektrisch isolierende Fläche für die Anordnung anderer Elemente, beispielsweise von Außenkontaktflächen für Halbleiterbauteile, zur Verfügung.
Die erste Hauptoberfläche 11 des Werkstücks 12 ist eine koplanare Fläche aus den ersten Hauptoberflächen 5 der Halbleiterchips 1, Bereichen von Vergussmasse 10 und Kontaktbereichen 15 der elektrisch leitenden Schicht 9, wobei über die Kontaktbereiche 15 sämtliche Halbleiterchips 1 elektrisch kontaktiert werden können. Nach dem Entfernen der Trägerplatte 3 können auf die nun freiliegende erste Hauptoberfläche 11 des Werkstücks 12 eine Verdrahtungsstruktur mit Leiterbahnen und Außenkontakte aufgebracht werden.
In der gezeigten Ausführungsform ist die elektrisch leitende Schicht 9 als Gitterstruktur ausgebildet. In einem nicht gezeigten Ausführungsbeispiel ist das Gitter enger ausgeführt, so dass sich mehrere Zeilen 14 und Spalten 13 jeweils auf der zweiten Hauptoberfläche 8 eines Halbleiterchips 1 kreuzen.
Die elektrisch leitende Schicht 9 kann jedoch auch anders ausgebildet sein, beispielsweise als im wesentlichen geschlossene Schicht. Eine geschlossene Schicht hat den Vorteil, dass sie besonders einfach aufgebracht werden kann. Jedoch ist in diesem Fall der gesamte oder nahezu der gesamte Bereich der ersten Hauptoberfläche 11 des Werkstücks 12, der nicht durch die ersten Hauptoberflächen 5 der Halbleiterchips 1 in Anspruch genommen wird, von der leitfähigen Schicht 9 bedeckt. Um darauf Verdrahtungsstrukturen und/oder Außenkontakte auszubilden, muss zunächst wieder eine isolierende Schicht aufgebracht werden, wobei Kontaktbereiche 15 freigelassen werden können.
Die Kontaktbereiche 15 ermöglichen das elektrische Kontaktieren aller oder zumindest vieler Halbleiterchips 1, die untereinander zu einer Kontaktgruppe elektrisch leitend verbunden sind. Dadurch können elektrostatische Aufladungen des Werk stücks 12, beispielsweise eines Nutzens, beim Prozessieren verhindert bzw. möglichst schnell abgebaut werden. Dadurch ist es nicht notwendig, ESD-gefährdete Bauteile nur in einer speziell geschützten Umgebung zu handhaben und zu prozessieren, wozu verhältnismäßig aufwendige Einrichtungen wie Ionisatoren zur Erzeugung ionisierter Umgebungsluft und elektrisch leitfähige Arbeitsoberflächen benötigt werden, die das elektrostatische Aufladen der Bauteile möglichst ganz verhindern.
Stattdessen werden geringe Aufladungen des Werkstücks 12 während des Prozessierens gezielt durch Kontaktieren der elektrisch leitenden Schicht 9 in den Kontaktbereichen 15 abgebaut, bevor sie einen kritischen Wert erreichen. Dazu werden die Halbleiterchips 1 im Werkstück 12 durch eine Entladungsstruktur in Form der elektrisch leitenden Schicht 9 leitfähig untereinander verbunden und es werden Kontaktbereiche 15 auf der ersten Hauptoberfläche 11 des Werkstücks 12 geschaffen, über die die gesamte Entladungsstruktur leicht zugänglich ist, so dass jederzeit während des Prozessierens ein Potentialabgleich zum Abbau eventueller Aufladungen stattfinden kann.
Wenn die elektrisch leitende Schicht 9 zusammenhängend ist, reicht eine einzige Kontaktierung zur Entladung des gesamten Werkstücks 12 aus. Wenn das Werkstück 12 dagegen bereichsweise entladen werden soll, beispielsweise zeilen- oder spaltenweise, kann die elektrisch leitende Schicht auch aus mehreren, voneinander isolierten Teilbereichen ausgeführt werden.
Mit dem beschriebenen Verfahren ist das Aufbringen einer gegebenenfalls strukturierten Entladungsstruktur und insbesondere eine Kontaktierung der zweiten Hauptoberfläche 8 der Halbleiterchips 1 durch die elektrisch leitende Schicht 9 in einem einzigen Schritt auf dem gesamten Werkstück 12 möglich. Dies bringt eine enorme Zeit- und Kostenersparnis mit sich und macht auf diese Weise aufwendige Vorkehrungen für eine speziell geschützte Umgebung unnötig.
Da beim Potentialabgleich nur verhältnismäßig kleine Ströme erwartet werden, kann der Widerstand der elektrisch leitenden Schicht 9 auch größer als der einer metallischen Schicht sein. Es sind daher nicht nur Metalle als Materialien für die Schicht 9 denkbar, sondern beispielsweise auch elektrisch leitende Polymere oder Kunststoffe mit elektrisch leitenden Partikeln. Dies hat den Vorteil, dass das Material für die Schicht 9 nach anderen Kriterien, beispielsweise nach einer leichten Auftragbarkeit und Verarbeitbarkeit, ausgewählt werden kann.
6 zeigt schematisch einen Querschnitt durch ein Halbleiterbauteil 17, das aus dem Werkstück 12 gemäß den 4 und 5 beispielsweise durch Sägen entlang von nicht gezeigten Trennspuren vereinzelt wurde.
Das Halbleiterbauteil 17 weist einen Halbleiterchip 1 auf, der in eine Vergussmasse 10 mit seinen Seitenflächen 7 und seiner zweiten Hauptoberfläche 8 eingebettet ist. Entlang der Halbleiterchipkontur ist auf den Seitenflächen 7 und der ersten Hauptoberfläche 8 eine elektrisch leitende Schicht 9 angeordnet. Bei diesem Ausführungsbeispiel sind lediglich Bereiche der ersten Hauptoberfläche 26 des Halbleiterbauteils 17 durch Kontaktbereiche der elektrisch leitenden Schicht 9 gebildet, wobei in der gezeigten Schnittansicht diese Kontaktbereiche nicht sichtbar sind. Die zweite Hauptoberfläche 37 des Halbleiterbauteils 17 ist durch die Vergussmasse 10 gebildet.
Das Halbleiterbauteil weist auf seiner ersten Hauptoberfläche 26 eine Verdrahtungsschicht 18, die typischerweise mehrlagig ist, und Außenkontakte 19 auf. Der Ausschnitt 20 ist in 7 im Detail dargestellt.
7 zeigt den Ausschnitt 20 aus 6. Dabei ist erkennbar, dass die Verdrahtungsschicht 18 in diesem Fall drei Lagen umfasst, nämlich eine Lage eines Dielektrikums 22 unmittelbar auf der ersten Hauptoberfläche 5 des Halbleiterchips 1 bzw. auf der ersten Hauptoberfläche 26 des Halbleiterbauteils 17, eine elektrisch leitfähige Lage darauf, die Leiterbahnen 23 bildet, und eine weitere isolierende Lage eines Dielektrikums 24.
In dem Kontaktbereich 15 stößt die elektrisch leitende Schicht 9 an die erste Hauptoberfläche 26 des Halbleiterbauteils 17. An dieser Stelle steht die Leiterbahn 23 in elektrischem Kontakt mit der elektrisch leitenden Schicht 9. Auf diese Weise kann die elektrisch leitende Schicht auch bei dem fertigen Halbleiterbauteil 17, bei dem die Kontaktbereiche 15 selbst nicht mehr freiliegen, über die Außenkontakte des Halbleiterbauteils 17 kontaktiert werden. Die die elektrisch leitende Schicht 9 bedeckende Vergussmasse 10 bildet ein Kunststoffgehäuse für das Halbleiterbauteil 17.
8 zeigt schematisch einen Schritt eines Verfahrens zur Herstellung eines Werkstücks gemäß einer zweiten Ausführungsform der Erfindung. Auch gemäß dieser Ausführungsform wird in einem ersten Verfahrensschritt eine Anzahl von Halbleiterchips 1 mit ihren ersten Hauptoberflächen 5 auf die Oberseite 4 einer Trägerplatte 3 aufgebracht, wobei zwischen den Halbleiterchips 1 Zwischenräume 16 angeordnet sind.
9 zeigt einen weiteren Schritt des Verfahrens gemäß der zweiten Ausführungsform. Auf den zweiten Hauptoberflächen 8 der Halbleiterchips 1 und gegebenenfalls auch auf den Seitenflächen 7 wird zunächst eine Isolierlage 27 aus einem elektrisch isolierenden Material angeordnet. Als isolierendes Material wird beispielsweise Parylen oder Polyimid verwendet. Die Isolierlage 27 kann beispielsweise aufgedampft oder durch Auflegen einer elektrisch isolierenden Folie aufgebracht werden.
Die Abscheidung einer Parylenschicht als Isolierlage 27 erfolgt beispielsweise durch Gasphasenpolymerisation: Zunächst wird das Dimer der Verbindung verdampft. Die Darstellung des Dimers erfolgt beispielsweise durch dehydrierende pyrolytische Dimerisierung von p-Xylol und anschließendes Abschrecken in flüssigem p-Xylol. Man erhält auf diese Weise [2,2]-p-Cyclophan. Bei der anschließenden Pyrolyse des Dimers spaltet das Dimer in zwei bivalente radikale Monomere wie p-Xylen. Bei der Abscheidung der in der Gasphase vorliegenden Monomere auf den zu beschichtenden Oberflächen findet bei der Abkühlung die Polymerisation statt. Durch diesen Prozess lässt sich eine sehr reine Parylen-Beschichtung abscheiden. Die Verdampfung wird beispielsweise bei einer Temperatur von 160 °C bis 180°C und einem Druck von 1–2 mbar und die Pyrolyse bei einer Temperatur von 660°C bis 690°C und einem Druck von 0,5–1 mbar durchgeführt. Die Polymerisation findet beispielsweise bei einer Temperatur von weniger als 35°C und einem Druck von 0,1–0,2 mbar statt. Dieser Prozess ermöglicht eine sehr gleichmäßige Abscheidung der Isolierlage 27, die dadurch in allen Bereichen nahezu die gleiche Dicke aufweist.
Anschließend wird auf die Isolierlage 27 die elektrisch leitende Schicht 9 aufgebracht, so dass die Isolierlage 27 zwischen den Halbleiterchips 1 und der elektrisch leitenden Schicht 9 angeordnet ist. Die elektrisch leitende Schicht 9 kann auch bei dieser Ausführungsform aus einem leitfähigen Polymer, aus einem Metall oder aus einem Kunststoff mit elektrisch leitenden Partikeln ausgebildet sein. Das Aufbringen erfolgt ebenfalls beispielsweise durch Aufdrucken eines leitfähigen Polymers oder einer leitfähigen Tinte, durch Bedampfen, durch Sputtern oder durch Auflegen eines Metallnetzes oder eines Netzes oder eines Gaze-ähnlichen Gewebes aus einem leitfähigen Polymer.
Bei dieser Ausführungsform bildet die elektrisch leitende Schicht 9 eine elektromagnetische Abschirmung der Halbleiterchips 1. Eine solche Abschirmung schützt die Halbleiterchips 1 vor störenden Einflüssen elektromagnetischer Strahlung, was insbesondere bei Anwendungen wie Basisbandprozessoren, Power Management Units oder Hochfrequenz-Schaltkreisen notwendig ist.
Auf der elektrisch leitenden Schicht 9 wird in einem weiteren Verfahrensschritt, dessen Ergebnis in 10 gezeigt ist, eine Vergussmasse 10 angeordnet, so dass die zweite Hauptoberfläche 34 des Werkstücks 12 durch die Vergussmasse 10 gebildet ist. Als Vergussmasse 10 ist ein Thermoplast oder ein Duroplast vorgesehen, der beispielsweise durch Spritzguss auf die elektrisch leitende Schicht 9 aufgebracht wird. In der gezeigten Ausführungsform sind die Seitenflächen 7 und die zweiten Hauptoberflächen 8 der Halbleiterchips 1 in die Vergussmasse 10 eingebettet.
In der dargestellten Ausführungsform ist das Werkstück 12 als Nutzen mit in Zeilen und Spalten auf Halbleiterbauteilpositionen 2 angeordneten Halbleiterchips 1 ausgebildet. Das beschriebene Verfahren gemäß der zweiten Ausführungsform ermöglicht es, die elektromagnetische Abschirmung schon auf Waferebene auf sämtliche Halbleiterchips 1 eines Nutzens aufzubringen. Die Abschirmung wird demnach fest in das Gehäuse der Halbleiterbauteile integriert, so dass gleichzeitig ein besonders kompaktes Halbleiterbauteil und ein besonders einfaches Herstellungsverfahren bereitgestellt werden können.
In einem weiteren Verfahrensschritt, dessen Ergebnis in 11 gezeigt ist, wird die Trägerplatte 3 entfernt, so dass die ersten Hauptoberflächen 5 der Halbleiterchips 1 und Bereiche 28 der Isolierlage 27, die miteinander eine koplanare Fläche und die erste Hauptoberfläche 11 des Werkstücks 12 bilden, freiliegen. Auf die freiliegende erste Hauptoberfläche 11 kann nun wie oben beschrieben eine Verdrahtungsschicht aufgebracht werden.
12 zeigt schematisch einen weiteren Verfahrensschritt gemäß der zweiten Ausführungsform. Die Trägerplatte ist von der ersten Hauptoberfläche 11 des Werkstücks 12 bereits entfernt und auf die erste Hauptoberfläche 11 ist eine Dielektrikumsschicht 31 als Teil einer Verdrahtungsschicht aufgebracht. In der Dielektrikumsschicht 31 werden Vias 29 oder Durchgangslöcher zur Abschirmung und Vias 30 zu Kontaktflächen 6 der Halbleiterchips 1 beispielsweise durch einen (Trocken- oder Nass-)Ätzprozess oder durch Laserablation geöffnet.
13 zeigt einen weiteren Verfahrensschritt, bei dem eine Metallisierung 32 als Teil einer Verdrahtungsschicht aufge bracht wird. Mit der Metallisierung 32 werden durch die Vias 29 die elektrisch leitende Schicht 9 und durch die Vias 30 die Kontaktflächen 6 der Halbleiterchips 1 kontaktiert. Ferner werden Außenkontaktflächen 35 zum Aufbringen von Außenkontakten ausgebildet.
14 zeigt einen darauf folgenden Verfahrensschritt, bei dem eine Lötstopplackschicht 33 auf die Dielektrikumsschicht 31 aufgebracht und strukturiert wurde, um die Außenkontaktflächen 35 zum Aufbringen von Außenkontakten freizulassen. Außenkontakte 19 werden beispielsweise in Form von Lotkugeln auf die Außenkontaktflächen 35 aufgebracht. Das Werkstück 12 kann im Folgenden entlang von Trennspuren, die durch die gestrichelten Linien 36 angedeutet sind, beispielsweise durch Sägen in einzelne Halbleiterbauteile aufgetrennt werden.
Ein fertiggestelltes Halbleiterbauteil 17 gemäß der zweiten Ausführungsform der Erfindung ist in 15 gezeigt. Das Halbleiterbauteil 17 weist in dieser Ausführungsform einen Halbleiterchip 1 auf mit der ersten Hauptoberfläche 5, der zweiten Hauptoberfläche 8 und den Seitenflächen 7. Die auf dem Halbleiterchip 1 angeordnete elektrisch leitende Schicht 9, die zumindest auf Bereichen der zweiten Hauptoberfläche 8 angeordnet ist, bildet eine elektromagnetische Abschirmung des Halbleiterchips 1. Zwischen dem Halbleiterchip 1 und der elektrisch leitenden Schicht 9 ist die Isolierlage 27 angeordnet. Auf der elektrisch leitenden Schicht 9 ist die Vergussmasse 19 angeordnet, die das Kunststoffgehäuse des Halbleiterbauteils 17 bildet.
Bei dem Halbleiterbauteil 17 bilden Bereiche 28 der Isolierlage 27 mit der ersten Hauptoberfläche 5 des Halbleiterchips 1 an einer ersten Hauptoberfläche 26 des Halbleiterbauteils 17 eine koplanare Fläche.
Die erste Hauptoberfläche 26 des Halbleiterbauteils 17 weist eine Verdrahtungsstruktur oder Verdrahtungsschicht 18 auf, die zumindest die Dielektrikumsschicht 31, die Metallisierung 32 mit den Außenkontaktflächen 35 und die Lötstopplackschicht 33 umfasst. Die Verdrahtungsschicht 18 kann jedoch auch mehrlagig ausgebildet sein und mehrere Metallisierungslagen und weitere Durchkontakte aufweisen. Über die Außenkontakte 19 kann auch die elektrisch leitende Schicht 9 elektrisch kontaktiert und auf ein vorgegebenes Potential gelegt werden. Die zweite Hauptoberfläche 37 des Halbleiterbauteils 17 ist auch in dieser Ausführungsform durch die Vergussmasse 10 gebildet.

1: Halbleiterchip
2: Halbleiterbauteilpositionen
3: Trägerplatte
4: Oberseite
5: erste Hauptoberfläche der Halbleiterchips
6: Kontaktflächen
7: Seitenfläche der Halbleiterchips
8: zweite Hauptoberfläche der Halbleiterchips
9: elektrisch leitende Schicht
10: Kunststoffgehäusemasse
11: erste Hauptoberfläche des Werkstücks
12: Werkstück
13: Spalte
14: Zeile
15: Kontaktbereich
16: Zwischenraum
17: Halbleiterbauteil
18: Verdrahtungsschicht
19: Außenkontakt
20: Ausschnitt
22: Dielektrikum
23: Leiterbahn
24: Dielektrikum
25: Band
26: erste Hauptoberfläche des Halbleiterbauteils
27: Isolierlage
28: Bereich
29: Via zur Abschirmung
30: Via zu Kontaktflächen
31: Dielektrikumsschicht
32: Metallisierung
33: Lötstopplack
34: zweite Hauptoberfläche des Werkstücks
35: Außenkontaktfläche
36: gestrichelte Linie
37: zweite Hauptoberfläche des Halbleiterbauteils

Claims

Werkstück (12), umfassend – mindestens zwei Halbleiterchips (1), wobei jeder Halbleiterchip (1) eine erste Hauptoberfläche (5), die zumindest teilweise freiliegt, und eine zweite Hauptoberfläche (8) aufweist; – eine auf den mindestens zwei Halbleiterchips (1) angeordnete elektrisch leitende Schicht (9), wobei die elektrisch leitende Schicht (9) zumindest auf Bereichen der zweiten Hauptoberfläche (8) angeordnet ist; – eine auf der elektrisch leitenden Schicht (9) angeordnete Vergussmasse (10).
Werkstück (12) nach Anspruch 1, wobei die elektrisch leitende Schicht (9) auch auf Bereichen von Seitenflächen (7) der Halbleiterchips (1) angeordnet ist.
Werkstück (12) nach Anspruch 1 oder 2, wobei die elektrisch leitende Schicht (9) die mindestens zwei Halbleiterchips (1) elektrisch leitend miteinander verbindet.
Werkstück (12) nach Anspruch 3, wobei Bereiche der elektrisch leitenden Schicht (9) an einer ersten Hauptoberfläche (11) des Werkstücks (12) frei liegen.
Werkstück (12) nach Anspruch 3 oder 4, wobei die elektrisch leitende Schicht (9) als Gitterstruktur ausgebildet ist.
Werkstück (12) nach Anspruch 3 oder 4, wobei die elektrisch leitende Schicht (9) als geschlossene Schicht ausgebildet ist, die die Grenzflächen der Halbleiterchips (1) mit der Vergussmasse (10) und eine erste Hauptoberfläche (11) des Werkstücks (12) außerhalb von Halbleiterchipbereichen im wesentlichen vollständig bedeckt.
Werkstück (12) nach Anspruch 1 oder 2, wobei jeweils zwischen dem Halbleiterchip (1) und der elektrisch leitenden Schicht (9) eine Isolierlage (27) aus einem elektrisch isolierenden Material angeordnet ist.
Werkstück (12) nach Anspruch 7, wobei die elektrisch leitende Schicht (9) eine elektromagnetische Abschirmung der Halbleiterchips (1) bildet.
Werkstück (12) nach Anspruch 7 oder 8, wobei als isolierendes Material Parylen vorgesehen ist.
Werkstück (12) nach Anspruch 7 oder 8, wobei als isolierendes Material Polyimid vorgesehen ist.
Werkstück (12) nach einem der Ansprüche 1 bis 10, wobei die ersten Hauptoberflächen (5) der Halbleiterchips (5) aktive Strukturen der Halbleiterchips (1) aufweisen.
Werkstück (12) nach einem der Ansprüche 1 bis 11, wobei die zweiten Hauptoberflächen (8) der Halbleiterchips (1) als passive Rückseiten der Halbleiterchips (1) ausgebildet sind.
Werkstück (12) nach einem der Ansprüche 2 bis 12, wobei die Seitenflächen (7) der Halbleiterchips (1) in die Vergussmasse (10) eingebettet sind.
Werkstück (12) nach einem der Ansprüche 1 bis 13, wobei die zweiten Hauptoberflächen (8) der Halbleiterchips (1) in die Vergussmasse (10) eingebettet sind.
Werkstück (12) nach einem der Ansprüche 1 bis 14, wobei die erste Hauptoberfläche (11) des Werkstücks (12) eine Verdrahtungsschicht (18) aufweist.
Werkstück (12) nach einem der Ansprüche 1 bis 15, wobei die elektrisch leitende Schicht (9) aus einem leitfähigen Polymer ausgebildet ist.
Werkstück (12) nach einem der Ansprüche 1 bis 15, wobei die elektrisch leitende Schicht (9) aus einem Metall ausgebildet ist.
Werkstück (12) nach einem der Ansprüche 1 bis 15, wobei die elektrisch leitende Schicht (9) aus einem Kunststoff mit elektrisch leitenden Partikeln ausgebildet ist.
Werkstück (12) nach einem der Ansprüche 1 bis 18, wobei als Vergussmasse (10) ein Thermoplast vorgesehen ist.
Werkstück (12) nach einem der Ansprüche 1 bis 18, wobei als Vergussmasse (10) ein Duroplast vorgesehen ist.
Werkstück (12) nach einem der Ansprüche 1 bis 20, das als Nutzen mit in Zeilen (14) und Spalten (13) auf Halbleiterbauteilpositionen (2) angeordneten Halbleiterchips (1) ausgebildet ist.
Halbleiterbauteil (17), umfassend: – mindestens einen Halbleiterchip (1) mit einer ersten Hauptoberfläche (5), einer zweiten Hauptoberfläche (8) und Seitenflächen (7); – eine auf dem Halbleiterchip (1) angeordnete elektrisch leitende Schicht (9), wobei die elektrisch leitende Schicht (9) zumindest auf Bereichen der zweiten Hauptoberfläche (8) und auf Bereichen der Seitenflächen (7) angeordnet ist; – eine auf der elektrisch leitenden Schicht (9) angeordnete Vergussmasse (10).
Halbleiterbauteil (17) nach Anspruch 22, wobei Bereiche der elektrisch leitenden Schicht (9) mit der ersten Hauptoberfläche (5) des Halbleiterchips (1) eine koplanare Fläche bilden.
Halbleiterbauteil (17) nach Anspruch 22 oder 23, wobei die elektrisch leitende Schicht (9) als Gitterstruktur ausgebildet ist.
Halbleiterbauteil (17) nach Anspruch 22 oder 23, wobei die elektrisch leitende Schicht (9) als geschlossene Schicht ausgebildet ist, die die Grenzflächen des Halbleiterchips (1) mit der Kunststoffgehäusemasse (10) und die erste Hauptoberfläche (26) des Halbleiterbauteils (17) außerhalb des Bereichs des Halbleiterchips (1) vollständig bedeckt.
Halbleiterbauteil (17), umfassend: – mindestens einen Halbleiterchip (1) mit einer ersten Hauptoberfläche (5) und einer zweiten Hauptoberfläche (8); – eine auf dem Halbleiterchip (1) angeordnete Isolierlage (27) aus einem elektrisch isolierenden Material, wobei die Isolierlage (27) zumindest auf Bereichen der zweiten Hauptoberfläche (8) angeordnet ist; – eine auf der Isolierlage (27) angeordnete elektrisch leitende Schicht (9); – eine auf der elektrisch leitenden Schicht (9) angeordnete Vergussmasse (10).
Halbleiterbauteil (17) nach Anspruch 26, wobei die elektrisch leitende Schicht (9) eine elektromagnetische Abschirmung des Halbleiterchips (1) bildet.
Halbleiterbauteil (17) nach Anspruch 26 oder 27, wobei als isolierendes Material Parylen vorgesehen ist.
Halbleiterbauteil (17) nach Anspruch 26 oder 27, wobei als isolierendes Material Polyimid vorgesehen ist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 29, wobei die erste Hauptoberfläche (5) des Halbleiterchips (1) aktive Strukturen des Halbleiterchips (1) aufweist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 30, wobei die zweite Hauptoberfläche (8) des Halbleiterchips. (1) als passive Rückseite des Halbleiterchips (1) ausgebildet ist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 31, wobei die Seitenflächen (7) des Halbleiterchips (1) in die Vergussmasse (10) eingebettet sind.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 32, wobei die zweite Hauptoberfläche (8) des Halbleiterchips (1) in die Vergussmasse (10) eingebettet ist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 33, wobei die erste Hauptoberfläche (26) des Halbleiterbauteils (17) eine Verdrahtungsschicht (18) aufweist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 34, wobei die elektrisch leitende Schicht (9) aus einem leitfähigen Polymer ausgebildet ist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 34, wobei die elektrisch leitende Schicht (9) aus einem Metall ausgebildet ist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 36, wobei die elektrisch leitende Schicht (9) aus einem Kunststoff mit elektrisch leitenden Partikeln ausgebildet ist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 37, wobei als Vergussmasse (10) ein Thermoplast vorgesehen ist.
Halbleiterbauteil (17) nach einem der Ansprüche 22 bis 37, wobei als Vergussmasse (10) ein Duroplast vorgesehen ist.
Verfahren zur Herstellung eines Werkstücks (12), das folgende Verfahrensschritte umfasst: – Bereitstellen von mindestens zwei Halbleiterchips (1) mit einer ersten Hauptoberfläche (5) und einer zweiten Hauptoberfläche (8); – Platzieren der Halbleiterchips (1) mit ihren ersten Hauptoberflächen (5) auf der Oberseite (4) einer Trägerplatte (3); – Aufbringen einer elektrisch leitenden Schicht (9) auf Bereiche der zweiten Hauptoberflächen (8); – Aufbringen einer Vergussmasse (10) auf die elektrisch leitende Schicht (9).
Verfahren nach Anspruch 40, wobei die elektrisch leitende Schicht (9) auch auf Bereiche der Oberseite (4) der Trägerplatte (3) in Zwi schenräumen (16) zwischen den Halbleiterchips (1) aufgebracht wird.
Verfahren nach Anspruch 40 oder 41, wobei die elektrisch leitende Schicht (9) auch auf Bereiche von Seitenflächen (7) der Halbleiterchips (1) aufgebracht wird.
Verfahren nach einem der Ansprüche 40 bis 42, wobei die elektrisch leitende Schicht (9) durch Aufdrucken eines leitfähigen Polymers oder einer leitfähigen Tinte aufgebracht wird.
Verfahren nach einem der Ansprüche 40 bis 42, wobei die elektrisch leitende Schicht (9) durch Bedampfen aufgebracht wird.
Verfahren nach einem der Ansprüche 40 bis 42, wobei die elektrisch leitende Schicht (9) durch Sputtern aufgebracht wird.
Verfahren nach einem der Ansprüche 40 bis 42, wobei die elektrisch leitende Schicht (9) durch Auflegen eines leitfähigen Netzes aufgebracht wird.
Verfahren nach einem der Ansprüche 40 bis 46, wobei die elektrisch leitende Schicht (9) derart angeordnet wird, dass die Halbleiterchips (1) miteinander elektrisch leitend verbunden werden.
Verfahren nach Anspruch 47, wobei die elektrisch leitende Schicht (9) als Gitterstruktur aufgebracht wird.
Verfahren nach Anspruch 47, wobei die elektrisch leitende Schicht (9) als im wesentlichen geschlossene Schicht aufgebracht wird, die die Rückseiten (8) und die Randseiten (7) der Halbleiterchips (1) und die Oberseite des Trägers (3) in den Zwischenräumen (16) zwischen den Halbleiterchips (1) vollständig bedeckt.
Verfahren nach einem der Ansprüche 40 bis 46, wobei vor dem Aufbringen der elektrisch leitenden Schicht (9) auf Bereiche der Halbleiterchips (1) eine Isolierlage (27) aus einem elektrisch isolierenden Material aufgebracht wird.
Verfahren nach Anspruch 50, wobei die Isolierlage (27) aufgedampft wird.
Verfahren nach Anspruch 50, wobei die Isolierlage (27) durch Auflegen einer elektrisch isolierenden Folie aufgebracht wird.
Verfahren nach einem der Ansprüche 40 bis 52, wobei das Werkstück (12) als Nutzen mit in Zeilen (14) und Spalten (13) auf Halbleiterbauteilpositionen (2) angeordneten Halbleiterchips (1) ausgebildet wird.
Verfahren zur Herstellung eines Halbleiterbauteils (17), das folgende Merkmale aufweist: – Herstellen eines Nutzens nach Anspruch 53, – Auftrennen des Nutzens in Halbleiterbauteile (17) entlang von Trennspuren.