DE102007001023A1

DE102007001023A1 - Spannungsüberwachungseinrichtung in einer Halbleiterspeichereinrichtung

Info

Publication number: DE102007001023A1
Application number: DE102007001023A
Authority: DE
Inventors: Chang-Ho Ichon Do
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2006-09-21
Filing date: 2007-01-02
Publication date: 2008-04-10
Also published as: KR20080026722A; CN101149977A; JP2008077814A; TW200816209A; US20080089143A1; TWI340979B; KR100859832B1

Abstract

Eine Vorrichtung oder ein Verfahren zum Überwachen einer internen Leistungsspannung und zum Generieren eines digitalen Signals auf Basis eines Überwachungsergebnisses zur Verwendung in einer Halbrichtereinrichtung weist Folgendes auf: eine Umwandlungseinrichtung zum Umwandeln einer Differenz zwischen einer internen Leistungsspannung und einer Leistungsspannungsreferenz in ein digitales Signal sowie eine Ausgabeeinrichtung zum Übertragen des digitalen Signals als Reaktion auf ein Testmodussignal.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht das Prioritätsrecht der am 21. September 2006 eingereichten koreanischen Patentanmeldung Nr. 10-2006-0091625 , die durch Nennung als vollständig hierin aufgenommen betrachtet wird.
HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Designtechnik für Halbleitereinrichtungen und insbesondere eine Vorrichtung und ein Verfahren zum Überwachen einer internen Spannung in einer Halbleiterspeichereinrichtung.
Im Allgemeinen werden in einer Halbleiterspeichereinrichtung mehrere interne Leistungsspannungen mit jeweils unterschiedlichen Spannungspegeln generiert und durch innere Leiter den mehreren internen Einheiten zugeführt, um Datenzugriffe oder Datenspeicherungen durchzuführen. Die inneren Leiter sind wie ein Netz konstruiert, um ein Abfallen der internen Leistungsspannungen zu verhindern und die internen Leistungsspannungen mit gleichbleibendem Pegel an die jeweiligen internen Einheiten zu übertragen.
Obwohl die inneren Leiter wie ein Netz ausgebildet sind, tritt dennoch aufgrund von Widerständen der inneren Leiter ein Abfall der inneren Leistungsspannungen auf, wenn Ströme durch die inneren Leiter fließen. Je nach Operationen und Zuständen fließt in der Halbleiterspeichereinrichtung eine kleine Strommenge im μA- bis mA-Bereich. In der Folge behalten die einzelnen internen Leistungsspannungen einen wünschenswerten Spannungspegel nicht bei, sondern fallen ab oder fluktuieren wegen der Widerstandswerte der inneren Leiter. Dieses Phänomen des Abfallens der internen Leistungsspannung tritt in vielfältiger Weise auf und ist Folge eines Gesamtwiderstands der inneren Leiter von einer internen Stromversorgung bis zu einer internen Zieleinheit oder eines Stromverbrauchs der internen Zieleinheit.
Der Zustand, in dem die interne Leistungsspannung abfällt oder fluktuiert, ähnelt dem Zustand eines Analogsignals, dessen Spannungs- oder Strompegel stets über oder unter einer wünschenswerten Referenz alterniert. Diese Eigenschaft der internen Leistungsspannung kann in der Halbleiterspeichereinrichtung, die ein Potential einer winzig kleinen Einheitszelle auslesen und verstärken soll, um ein Datum auszulesen, zu Betriebsinstabilitäten wie etwa Datenverlusten oder Fehlfunktionen führen. Die Betriebsinstabilitäten entscheiden über die Befähigung zur Fertigung der Halbleiterspeichereinrichtung. Um das beschriebene Problem zu überwinden, wird die Halbleiterspeichereinrichtung mit einer Vorrichtung zum Überwachen eines Pegels der internen Leistungsspannung ausgeführt.
1 zeigt ein Blockdiagramm einer herkömmlichen Einrichtung zur Überwachung interner Leistungsspannungen.
Wie gezeigt ist, weist die herkömmliche Einrichtung zur Überwachung interner Leistungsspannungen mehrere Überwachungsanschlussflächen zum Überprüfen mehrerer interner Leistungsspannungen auf. Zum Überwachen eines Pegels der mehreren internen Leistungsspannungen wird ferner eine in einer Sondeneinheit enthaltene Sondenspitze benötigt, die einen internen Leistungsspannungspegel in ein Oszilloskop oder einen Tester zur Ausgabe eines über eine vorbestimmte Zeit genommenen Mittels der internen Leistungsspannungspegel leitet.
Mit einem herkömmlichen Verfahren unter Verwendung der Sondenspitze und des Oszilloskops gestaltet sich jedoch die exakte Überprüfung der internen Leistungsspannungen schwierig. Die interne Leistungsspannung verläuft nicht vollständig wie ein digitales Signal mit Übergängen zwischen einem H-Logikpegel und einem L-Logikpegel, sondern variiert in einem Bereich von einigen wenigen mV, z.B. mehreren zehn mV bis mehreren hundert mV. Wegen Testbedingungen wie etwa einer Kapazität eines Oszilloskops und des Rauschens einer Sondenspitze und der angeschlossenen Leiter kann die interne Leistungsspannung verzerrt werden. Dementsprechend kann selbst bei einem Pegeldetektor mit gutem Betriebsverhalten dennoch ein interner Leistungsspannungspegel nicht exakt erkannt werden.
Ein weiteres herkömmliches Verfahren unter Verwendung des Testers ist ebenfalls nicht exakt. Der Tester empfängt den mittleren Pegel der internen Leistungsspannung anstatt eines in Echtzeit variierenden Leistungsspannungspegels. Da der Tester den mittleren Pegel der internen Leistungsspannung benutzt, kann er Änderungen der internen Leistungsspannung und der Betriebszustände der einzelnen, in der Halbleitereinrichtung enthaltenen funktionalen Einheiten nicht verstehen. Insbesondere weist bei den herkömmlichen Verfahren ein Gehäuse der Halbleitereinrichtung keinen mit einer Überwachungsanschlussfläche verbundenen Stift- oder Ballkontakt zum Messen der internen Leistungsspannung auf. Dementsprechend kann nach Einbau des Chips in das Gehäuse die interne Leistungsspannung nicht überprüft werden.
KURZDARSTELLUNG DER ERFINDUNG
Ausführungsformen der vorliegenden Erfindung sind darauf gerichtet, eine Vorrichtung und ein Verfahren zum Überwachen einer internen Leistungsspannung und zum Generieren eines digitalen Signals auf Basis eines Überwachungsergebnisses zu schaffen.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Überwachen einer internen Leistungsspannung zur Verwendung in einer Halbrichtereinrichtung geschaffen, die eine Umwandlungseinrichtung zum Umwandeln einer Differenz zwischen einer internen Leistungsspannung und einer Leistungsspannungsreferenz in ein digitales Signal sowie eine Ausgabeeinrichtung zum Übertragen des digitalen Signals als Reaktion auf ein Testmodussignal aufweist.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine in einer Halbrichterspeichereinrichtung verwendete Vorrichtung zum Überwachen einer internen Leistungsspannung geschaffen, die eine Spannungseingabeeinrichtung zum Erkennen eines Leistungsspannungspegels und Generieren eines dem erfassten Pegel entsprechenden Signals sowie eine Ausgabeeinrichtung zum Übertragen des Signals als Reaktion auf ein Testmodussignal aufweist.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Überwachen einer internen Leistungsspannung zur Verwendung in einer Halbrichtereinrichtung geschaffen, das das Umwandeln einer Differenz zwischen einer internen Leistungsspannung und einer Leistungsspannungsreferenz in ein digitales Signal sowie das Übertragen des digitalen Signals als Reaktion auf ein Testmodussignal umfasst.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein in einer Halbrichterspeichereinrichtung verwendetes Verfahren zum Überwachen einer internen Leistungsspannung geschaffen, das das Erkennen eines Leistungsspannungspegels und Generieren eines dem erfassten Pegel entsprechenden Signals sowie das Übertragen des Signals als Reaktion auf ein Testmodussignal umfasst.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Blockschaltbild einer herkömmlichen Einrichtung zur Überwachung interner Leistungsspannungen.
2 zeigt ein Blockschaltbild einer Einrichtung zur Überwachung interner Leistungsspannungen gemäß einer Ausführungsform der vorliegenden Erfindung.
3A und 3B zeigen schematische Schaltbilder der ersten und der zweiten Teiler aus 2 gemäß Ausführungsformen der vorliegenden Erfindung.
4 zeigt ein schematisches Schaltbild eines Teils des in 2 gezeigten Testmodus-Entscheidungsblocks.
5 zeigt ein schematisches Schaltbild eines Vergleichers und einer Puffereinheit aus 2.
6A bis 6C zeigen schematische Schaltbilder der Multiplexiereinheit aus 2 gemäß Ausführungsformen der vorliegenden Erfindung.
7A und 7B zeigen Zeitdiagramme, die eine Operation der in 2 gezeigten Einrichtung zur Überwachung interner Leistungsspannungen beschreiben.
8 zeigt ein Zeitdiagramm, das eine Digitalisierung der internen Leistungsspannung auf Basis mehrerer Leistungsspannungsreferenzen abbildet.
9 zeigt ein Blockschaltbild einer Einrichtung zur Überwachung interner Leistungsspannungen gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
BESCHREIBUNG SPEZIFISCHER AUSFÜHRUNGSFORMEN
Nachstehend wird eine Halbleitereinrichtung wie etwa eine Speichereinrichtung, z.B. DRAM und SRAM, gemäß spezifischen Ausführungsformen der vorliegenden Erfindung anhand der beigefügten Zeichnungen eingehend beschrieben.
2 zeigt ein Blockschaltbild einer Einrichtung zur Überwachung interner Leistungsspannungen gemäß einer Ausführungsform der vorliegenden Erfindung.
Wie gezeigt ist, weist die Einrichtung zur Überwachung interner Leistungsspannungen eine Umwandlungseinrichtung 201 zum Umwandeln einer Differenz zwischen einer internen Leistungsspannung und einer Leistungsspannungsreferenz in ein digitales Signal sowie eine Ausgabeeinrichtung 203 zum Übertragen des digitalen Signals als Reaktion auf ein Testmodussignal auf.
Die Umwandlungseinrichtung 201 weist Folgendes auf: einen ersten Teiler 205 zum Teilen eines Pegels der internen Leistungsspannung in einem vorbestimmten Verhältnis, einen zweiten Teiler 207 zum Teilen eines Pegels der Leistungsspannungsreferenz in dem vorbestimmten Verhältnis sowie eine Vergleichseinheit 209 zum Vergleichen der Ausgänge des ersten und zweiten Tellers 205, 207, um das digitale Signal zu generieren.
Die Umwandlungseinrichtung 201 weist ferner Folgendes auf: eine Eingangs-Anschlussfläche 213, die mit der Leistungsspannungsreferenz gespeist wird, und eine zwischen die Eingangs-Anschlussfläche 213 und den zweiten Teiler 207 gekoppelte ESE-Einheit 211 (ESE = elektrostatische Entladungen).
Die Ausgabeeinrichtung 203 weist Folgendes auf: eine Puffereinheit 215 zum Puffern des von der Vergleichseinheit 209 ausgegebenen digitalen Signals, um ein gepuffertes digitales Signal VM_OUT zu generieren, sowie eine Multiplexiereinheit 217 zum Übertragen des gepufferten digitalen Signals VM_OUT an eine Anschlussfläche 221 als Reaktion auf ein in dem Testmodussignal enthaltenes Testfreigabesignal TV_MEN.
Die Anschlussfläche 221 weist hier Folgendes auf: eine Adressanschlussfläche zur Adresseingabe/-ausgabe, eine Datenanschlussfläche zur Dateneingabe/-ausgabe und eine Überwachungsanschlussfläche, die sich nicht zum Datenzugriff eignet. Bei der Überwachsungsanschlussfläche handelt es sich um eine spezielle Anschlussfläche, die nur zum Überprüfen eines Pegels der internen Leistungsspannung benutzt wird.
Die Einrichtung zur Überwachung interner Leistungsspannungen kann eine allgemeine Anschlussfläche benutzen, z.B. die Anschlussfläche 221. Da die allgemeine Anschlussfläche, die breite Verwendung für Operationen der Halbleitereinrichtung findet, mit einem Kontaktstift oder Kontaktball eines Gehäuses gekoppelt ist, kann die interne Leistungsspannung in der Halbleitereinrichtung gemessen werden, nachdem die Halbleitereinrichtung in ein Gehäuse eingebaut worden ist.
Das Testfreigabesignal TVM_EN wird von dem Testmodus-Entscheidungsblock 219 generiert. Der Testmodus-Entscheidungsblock 219 legt einen Betriebsmodus der Halbleitereinrichtung fest und generiert das Testfreigabesignal TV_MEN, um die Umwandlungseinrichtung 201, die Ausgabeeinrichtung 203 oder beide zu kontrollieren.
3A und 3B zeigen schematische Schaltbilder der ersten Teiler 205_A und 205_B und der zweiten Teiler 207_A und 207_B aus 2 gemäß Ausführungsformen der vorliegenden Erfindung.
Es wird auf 3A Bezug genommen. Der erste Teiler 205_A weist zwei in Reihe geschaltete Widerstände R1 und R2 auf und teilt einen Spannungspegel der eingegebenen internen Leistungsspannung VIPWR in einem vorbestimmten Verhältnis, das auf Basis der beiden Widerstände R1 und R2 festgelegt wird.
Ebenso weist der zweite Teiler 207_A zwei in Reihe geschaltete Widerstände R3 und R4 auf und teilt einen Spannungspegel der eingegebenen Leistungsspannungsreferenz VFORCE in einem vorbestimmten Verhältnis, das auf Basis der beiden Widerstände R3 und R4 festgelegt wird.
Die Ausgänge des ersten und des zweiten Teilers 205_A und 207_A sind Eingänge des Vergleichers 209. Der zweite Teiler 207_A kann in der Umwandlungseinrichtung 201 weggelassen werden, falls die Leistungsspannungsreferenz VFORCE von einer anderen Einrichtung angepasst und dann durch die Eingangs-Anschlussfläche 213 eingegeben wird.
Es wird auf 3B Bezug genommen. Der erste und der zweite Teiler 205_B und 207_B unterstützen eine Operation zum Überwachen mehrerer interner Leistungsspannungen VIPWR0, VIPWR1 und VIPWR2.
Der erste Teiler 205_B weist Folgendes auf: mehrere Transmissionsgatter TG1, TG2 und TG3 zum Übertragen der mehreren internen Leistungsspannungen VIPWR0, VIPWR1 und VIPWR2 als Reaktion auf Testauswahlsignale TVM0, TVM1 und TVM2 sowie mehrere Widerstände R5, R6, R7 und R8 zum Teilen der übertragenen internen Leistungsspannung in einem vorbestimmten Widerstandsverhältnis, das Widerständen entspricht, die zwischen die übertragene interne Leistungsspannung und eine Erdspannung VSS gekoppelt sind. Die Testauswahlsignale TVM0, TVM1 und TVM2 sind hier genau wie das Testfreigabesignal TVM_EN in dem von dem Testmodus- Entscheidungsblock 219 ausgegebenen Testmodussignal enthalten.
In 3 gibt es nur drei Transmissionsgatter, die den drei internen Leistungsspannungen VIPWR0, VIPWR1 und VIPWR2 entsprechen. Die Anzahl der Transmissionsgatter und Widerstände ändern sich jedoch je nachdem, wie viele interne Leistungsspannungen überwacht werden.
Der zweite Teiler 207_B ähnelt im Hinblick auf seinen inneren Aufbau dem ersten Teiler 205_B. Der zweite Teiler 207_B weist Folgendes auf: mehrere Transmissionsgatter TG4, TG5 und TG6 zum Übertragen von Leistungsspannungsreferenzen VFORCE0, VFORCE1 und VFORCE2 als Reaktion auf Testauswahlsignale TVM0, TVM1 und TVM2 sowie mehrere Widerstände R9, R10, R11 und R12 zum Teilen der übertragenen internen Leistungsspannung in einem vorbestimmten Widerstandsverhältnis, das Widerständen entspricht, die zwischen die übertragene interne Leistungsspannung und eine Erdspannung gekoppelt sind. Hierbei entsprechen die einzelnen Leistungsspannungsreferenzen VFORCE0, VFORCE1 und VFORCE2 jeweils einer an den ersten Teiler 205_B eingegebenen internen Leistungsspannung. Ebenso wie der erste Teiler 207_A kann der zweite Teiler 207_B kann in der Umwandlungseinrichtung 201 weggelassen werden, falls die Leistungsspannungsreferenz VFORCE von einer anderen Einrichtung angepasst und dann durch die Eingangs-Anschlussfläche 213 eingegeben wird.
4 zeigt ein schematisches Schaltbild eines Teils des in 2 gezeigten Testmodus-Entscheidungsblocks 209. Insbesondere beschreibt 4, wie das Testfreigabesignal TVM_EN auf Basis der Testauswahlsignale TVM0, TVM1 und TVM2 generiert werden kann.
Die Testauswahlsignale TVM0, TVM1 und TVM2, die die Transmissionsgatter steuern, welche im ersten und zweiten Teiler 205_B, 207_B enthalten sind, werden von einer externen Einrichtung eingegeben oder basierend auf Anweisungen einer Halbleitereinrichtung generiert.
5 zeigt ein schematisches Schaltbild des Vergleichers 209 und der Puffereinheit 215 aus 2.
Wie gezeigt ist, umfasst der Vergleicher 209 einen Differentialverstärker und eine Steuereinheit. Der Differentialverstärker umfasst PMOS-Transistoren P1 und P2, die einen Stromspiegel ausbilden, und NMOS-Transistoren N3 und N4, die die interne Leistungsspannung VIPWR und die Leistungsspannungsreferenz VFORCE empfangen. Andere NMOS-Transistoren N1 und N2 dienen als Stromquelle, die als Reaktion auf das Testfreigabesignal TVM_EN an- oder ausgeschaltet wird. Was den Rest angeht, so trägt die Steuereinheit, die weitere Elemente, PMOS- und NMOS-Transistoren enthält, ergänzend zur stabilen Steuerung des Differentialverstärkers als Reaktion auf das Testfreigabesignal TVM_EN bei.
Der Vergleicher 209 vergleicht die interne Leistungsspannung VIPWR mit der Leistungsspannungsreferenz VFORCE und digitalisiert eine Pegeldifferenz der internen Leistungsspannung VIPWR auf Basis der Leistungsspannungsreferenz VFORCE.
Ferner besteht die in der Ausgabeeinrichtung 203 enthaltene Puffereinheit 215 aus einer geraden Anzahl von in Reihe geschalteten Invertern INV2 und INV3 zum Puffern eines Ausgangs des Vergleichers 209, um ein übertragenes digitales Signal VM_OUT auszugeben.
6A bis 6C zeigen schematische Schaltbilder der Multiplexiereinheiten 217_A, 217_B und 217_C aus 2 gemäß Ausführungsformen der vorliegenden Erfindung.
Es wird auf 6A Bezug genommen. Die Multiplexiereinheit 217_A weist einen vierten Inverter INV4, einen dritten und vierten PMOS-Transistor P3 und P4 und einen fünften und einen sechsten NMOS-Transistor N5 und N6 auf. Der vierte PMOS-Transistor P4 und der fünfte NMOS-Transistor N5 dienen dazu, das übertragene digitale Signal VM_OUT in die Anschlussfläche 221 zu leiten, und der dritte PMOS-Transistor P3 und der sechste NMOS-Transistor N6 werden als Reaktion auf das Testfreigabesignal TVM_EN an- oder ausgeschaltet. Der vierte Inverter INV4 invertiert das Testfreigabesignal TVM_EN, um ein inverses Signal an den dritten PMOS-Transistor P3 auszugeben.
Die oben beschriebene Multiplexiereinheit 217_A leitet als Reaktion auf das Testfreigabesignal TVM_EN das übertragene digitale Signal in die Anschlussfläche 221.
Es wird auf 6B Bezug genommen. Die Multiplexiereinheit 217_B weist Folgendes auf: einen siebten Inverter zum Invertieren des Testfreigabesignals TVM_EN, ein erstes NAND-Logikgatter NAND1 zum Durchführen einer logischen NAND-Operation an dem übertragenen digitalen Signal VM_OUT und dem Testfreigabesignal TVM_EN, ein zweites NOR-Logikgatter NOR2 zum Durchführen einer logischen NDR-Operation an dem übertragenen digitalen Signal TVM_EN und einem Ausgang des siebten Inverters INV7, einen fünften PMOS-Transistor P5, dessen Gatter mit dem ersten NAND-Logikgatter NAND1 gekoppelt ist, und einen siebten NMOS-Transistor N7, dessen Gatter mit dem zweiten NOR-Logikgatter NOR2 gekoppelt ist, wobei ein an einen Knoten zwischen dem fünften PMOS-Transistor P5 und dem siebten NMOS-Transistor N7 angelegtes Signal als Daten an die Anschlussfläche 221 ausgegeben wird.
Ferner sind zwischen dem ersten NAND-Logikgatter NAND1 und dem fünften PMOS-Transistor 25 sowie zwischen dem zweiten NOR-Logikgatter NOR2 und dem siebten NMOS-Transistor N7 eine gerade Anzahl von Invertern angeordnet, z.B. INV5 und INV6 oder INV8 und INV9.
Die in 6A und 6B gezeigten Multiplexiereinheiten 217_A und 217_B leiten das digitale Signal in die Anschlussfläche 221, die ausschließlich zur Überwachung der internen Leistungsspannung, nicht für andere Operationen wie etwa Datenzugriff, benutzt wird. Die in 6B gezeigte Multiplexiereinheit 217_B ähnelt zwar in ihrer Funktion der in 6A gezeigten Multiplexiereinheit 217_A, doch weist sie andere Elemente und Strukturen auf.
Im Gegensatz zu den Multiplexiereinheiten 217_A und 217_B ist die in 6C gezeigte Multiplexiereinheit 217_C an eine Datenanschlussfläche gekoppelt, die als die Anschlussfläche 221 dient. Die Datenanschlussfläche wird hier nicht zur Durchführung einer Überwachungsoperation, sondern auch für Datenzugriffsoperationen benutzt. Das heißt, die Multiplexiereinheit 217_C leitet das übertragene digitale Signal VM_OUT in die Datenanschlussfläche.
Um eine allgemeine Anschlussfläche, wie etwa die Datenanschlussfläche, zum Überwachen der internen Leistungsspannung zu benutzen, weist die Multiplexiereinheit 217_C Folgendes auf: einen Datenausgabeblock 603 zum Leiten von Daten an die Datenanschlussfläche, einen Digitalsignal-Ausgabeblock 605 zum Leiten des übertragenen digitalen Signals TVM_EN an die Datenanschlussfläche als Reaktion auf das Testfreigabesignal TVM_EN sowie eine Ausgabesteuereinheit 601 zum Steuern des Datenausgabeblocks 603 als Reaktion auf das Testfreigabesignal TVM_EN und ein Datenausgabe-Freigabesignal DOUT_EN.
Die Ausgabesteuereinheit 601 weist Folgendes auf: einen Inverter INV10 zum Invertieren des Datenausgabe-Freigabesignals DOUT_EN und ein NOR-Logikgatter NOR5 zum Ausführen einer logischen NOR-Operation an dem Testfreigabesignal TVM_EN und dem Ausgang des Inverters INV10 und Generieren eines Steuersignals CONsig an den Datenausgabeblock 603.
Der Datenausgabeblock 603 weist Folgendes auf: einen elften Inverter INV11 zum Invertieren des Steuersignals CONsig, ein zweites NAND-Logikgatter NAND2 zum Durchführen einer logischen NAND-Operation an den Daten und dem Steuersignal CON_sig, ein drittes NOR-Logikgatter NOR3 zum Durchführen einer logischen NOR-Operation an den Daten und einem Ausgang des elften Inverters INV11, einen PMOS-Transistor P6, dessen Gatter mit dem zweiten NAND-Logikgatter NAND2 gekoppelt ist, und einen NMOS-Transistor N8, dessen Gatter mit dem dritten NOR-Logikgatter NOR3 gekoppelt ist, wobei ein an einen Knoten zwischen dem PMOS-Transistor P6 und dem NMOS-Transistor N8 angelegtes Signal als Daten an die Datenanschlussfläche ausgegeben wird.
Hierbei sind in dem Datenausgabeblock 603 zwischen dem zweiten NAND-Logikgatter NAND2 und dem PMOS-Transistor 26 und zwischen dem dritten NOR-Logikgatter NOR3 und dem NMOS-Transistor N8 eine gerade Anzahl von Invertern INV14 und INV15 oder INV12 und INV13 angeordnet.
Desgleichen weist der Digitalsignal-Ausgabeblock 605 Folgendes auf: einen sechszehnten Inverter INV16 zum Invertieren des Testfreigabesignals TVM_EN, ein drittes NAND-Logikgatter NAND3 zum Durchführen einer logischen NAND-Operation an dem von der Puffereinheit 215 ausgegebenen digitalen Signal VM_OUT und dem Testfreigabesignal TVM_EN, ein viertes NOR-Logikgatter NOR4 zum Durchführen einer logischen NOR-Operation an dem digitalen Signal VM_OUT und einem Ausgang des sechszehnten Inverters INV16, einen PMOS-Transistor P7, dessen Gatter mit dem dritten NAND-Logikgatter NAND3 gekoppelt ist, und einen NMOS-Transistor N9, dessen Gatter mit dem vierten NOR-Logikgatter NOR4 gekoppelt ist, wobei ein an einen Knoten zwischen dem PMOS-Transistor P7 und dem NMOS-Transistor N9 angelegtes Signal als digitales Signal VM_OUT an die Datenanschlussfläche ausgegeben wird.
Ähnlich wie der Datenausgabeblock 603 weist der Digitalsignal-Ausgabeblock 605 eine gerade Anzahl von Invertern INV19 und INV20 oder INV17 und INV18 auf, die zwischen dem dritten NAND-Logikgatter NAND3 und dem PMOS-Transistor P7 und zwischen dem vierten NOR-Logikgatter NOR4 und dem NMOS-Transistor N9 angeordnet sind.
Wie oben beschrieben wurde, kann die Multiplexiereinheit 217_C das übertragene digitale Signal VM_OUT oder die Daten als Reaktion auf das Testfreigabesignal TVM_EN und das Datenfreigabesignal DOUT_EN in die Datenanschlussfläche leiten. Hierbei ist die Datenanschlussfläche an die Multiplexiereinheit 217_C gekoppelt. Wenn jedoch die Multiplexiereinheit 217 statt an die Datenanschlussfläche an eine Adressanschlussfläche oder eine andere funktionale Anschlussfläche gekoppelt ist, können der Datenausgabeblock 603 und die Ausgabesteuereinheit 601 entsprechend angepasst werden.
7A und 7B zeigen Zeitdiagramme, die eine Operation der in 2 gezeigten Einrichtung zur Überwachung interner Leistungsspannungen beschreiben.
Es wird auf 7A Bezug genommen. Eine interne Leistungsspannung VIPWR und zwei Leistungsspannungsreferenzen VFORCE1 und VFORCE2 werden verglichen, und das Vergleichsergebnis wird von dem in der Umwandlungseinrichtung 201 enthaltenen Vergleicher 209 in ein digitales Signal VM_OUT umgewandelt. Die Leistungsspannungsreferenzen VFORCE1 und VFORCE2 können gemäß der eingegebenen internen Leistungsspannung VIPWR selektiv benutzt werden. Die interne Leistungsspannung VIPWR und die Leistungsspannungsreferenzen VFORCE1 und VFORCE2 werden hierbei an den ersten und den zweiten Teiler 205 und 207 eingegeben und in einem vorbestimmten Verhältnis geteilt, bevor sie miteinander verglichen werden.
Der Vergleicher 209 generiert ein Signal mit Logikpegel H, wenn der Pegel der internen Leistungsspannung VIPWR höher als die Leistungsspannungsreferenz VFORCE1 oder VFORCE2 liegt; andernfalls, wenn der Pegel der internen Leistungsspannung VIPWR niedriger als die Leistungsspannungsreferenz VFORCE1 oder VFORCE2 liegt, wird ein digitales Signal mit Logikpegel L ausgegeben.
Es wird auf 7B Bezug genommen. Eine interne Leistungsspannung VIPWR wird von dem ersten Teiler 205 angepasst, aber eine Leistungsspannungsreferenz VFORCE1 = VM_REF bzw. VFORCE2 = VM_REF wird an den Vergleicher 209 eingegeben und nicht von dem zweiten Teiler 207 geteilt. Das heißt, 7B zeigt die Umwandlungseinrichtung 201 ohne den zweiten Teiler 207.
Die interne Leistungsspannung VIPWR (fette Linie) wird von dem ersten Teiler 205 geteilt und in eine geteilte interne Leistungsspannung VIPWR (gestrichelte Linie) umgewandelt. Hier wird die Leistungsspannungsreferenz VFORCE1 bzw. VFORCE2 mit einem angepassten Pegel VM_REF eingegeben. Der Vergleicher 209 führt dieselbe Operation zum Generieren des digitalen Signals VM_OUT auf Basis eines Vergleichsergebnisses wie in 7A aus.
8 zeigt ein Zeitdiagramm, das eine Digitalisierung der internen Leistungsspannung auf Basis mehrerer Leistungsspannungsreferenzen abbildet.
Wie gezeigt ist, wird die interne Leistungsspannung VIPWR mit mehreren Leistungsspannungsreferenzen verglichen. Hierbei werden zur Digitalisierung der internen Leistungsspannung VIPWR elf Leistungsspannungsreferenzen mit unterschiedlichen Pegeln in einem Bereich von 1,5 bis 2,0 benutzt. Der Vergleicher 209 vergleicht jede der elf Leistungsspannungsreferenzen mit der internen Leistungsspannung VIPWR, um basierend auf den einzelnen Vergleichsergebnissen elf digitale Signale zu generieren.
Die Übergangsflanken der elf digitalen Signale können eine Änderung der internen Leistungsspannung VIPWR grob anzeigen. Mit einer schmaleren Pegeldifferenz zwischen den Leistungsspannungsreferenzen und bei Verwendung von mehr Leistungsspannungsreferenzen als im oben beschriebenen Falle können Änderungen der internen Leistungsspannung VIPWR exakt abgetastet werden.
Um die Einschränkungen herkömmlicher Einrichtungen zur Überwachung interner Leistungsspannungen, beispielsweise die Schwierigkeit des Überprüfens eines Pegels der internen Leistungsspannung nach Einbau einer Halbleitereinrichtung in ein Gehäuse sowie die weitere Schwierigkeit des Überwachens des in einem engen Bereich oder geringfügig schwankenden Leistungsspannungspegels, zu überwinden, stellt die vorliegende Erfindung, wie oben beschrieben wurde, die Digitalisierung der internen Leistungsspannung und die Übertragung der internen Leistungsspannung über eine Anschlussfläche bereit, so dass die interne Leistungsspannung nach Einbau der Halbleitereinrichtung in ein Gehäuse überwacht werden kann.
Wenn sich im Innern eines Chips einer Halbleitereinrichtung eine Einrichtung zum Überprüfen eines Pegels der internen Leistungsspannung befindet, kann die Einrichtung eine Operation zum Überwachen einer Änderung eines internen Leistungsspannungspegels, der über mehrere Anschlussflächen an mehrere Knoten oder mehrere innere Funktionsblöcke angelegt wird, unterstützen.
Ferner kann die vorliegende Erfindung eine Operation zum Überwachen einer Pegeländerung einer Leistungsspannung, wie etwa einer Leistungsspannung (VDD) oder eines Steuer /Datensignals, die/das statt der von einem inneren Funktionsblock generierten internen Leistungsspannung von einer externen Schaltung eingegeben wird.
Falls die interne Leistungsspannung allerdings weder sich weiträumig ändert noch dramatisch durch Rauschen beeinträchtigt wird, lässt sich eine Einrichtung zur Überwachung interner Leistungsspannungen vereinfachen.
9 zeigt ein Blockschaltbild einer Einrichtung zur Überwachung interner Leistungsspannungen gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
Wie gezeigt ist, weist die Einrichtung zur Überwachung interner Leistungsspannungen eine Eingabeeinheit 801, einen Multiplexierer 803, eine Testmodus-Entscheidungseinheit 805 und eine vorbestimmte Anschlussfläche 807 auf.
Die Eingabeeinheit 801 empfängt eine interne Leistungsspannung und leitet diese in den Multiplexierer 803. Der Multiplexierer 803 gibt die interne Leistungsspannung als Reaktion auf ein Testfreigabesignal TVM_EN an die vorbestimmte Anschlussfläche 807 aus. Hierbei kann der Multiplexierer 803 durch die in 6A bis 6C gezeigten Multiplexiereinheiten 217_A bis 217_C ersetzt werden. Außerdem kann die Testmodus-Entscheidungseinheit 805 durch den in 2 und 4 gezeigten Testmodus-Entscheidungsblock 219 ersetzt werden.
Die vorbestimmte Anschlussfläche 807 ist eine Überwachungsanschlussfläche, die nur zum Prüfen eines Pegels der internen Leistungsspannung benutzt wird. Wenn somit nach Einbau einer Halbleitereinrichtung in ein Gehäuse ein Test durchgeführt wird, kann dies unter Verwendung der vorbestimmten Anschlussfläche 807 erfolgen, ohne Gehäusematerial entfernen zu müssen, um eine an die interne Leistungsspannung gekoppelte innenliegende Anschlussfläche freizulegen.
Falls die interne Leistungsspannung allerdings weder sich weiträumig ändert noch dramatisch durch Rauschen beeinträchtigt wird, kann es sich, wie oben beschrieben wurde, zur Überwachung eines internen Leistungsspannungspegels als effektiv erweisen, die interne Leistungsspannung lediglich durch die vorbestimmte Anschlussfläche an einen externen Tester herauszuführen.
Auch wenn dies nicht in den Figuren gezeigt wird, können die Umwandlungseinrichtung und die Ausgabeeinrichtung gemäß Ausführungsformen der vorliegenden Erfindung basierend auf Eigenschaften von eingegebenen Signalen oder Logikelementen verändert werden. Zum Beispiel weisen die ersten und zweiten Teiler 205 und 207 zwar mehrere Widerstände auch, doch können die ersten und zweiten Teiler auch durch andere aktive oder passive Elemente wie etwa Transistoren ausgebildet werden.
Die vorliegende Erfindung schafft eine Vorrichtung und ein Verfahren zum Überwachen einer internen Leistungs spannung und zum Generieren eines digitalen Signals auf Basis eines Überwachungsergebnisses nach Einbau einer Halbleitereinrichtung in ein Gehäuse. Außerdem schafft die vorliegende Erfindung eine Vorrichtung und ein Verfahren zum exakten Überwachen eines schmalen Schwankungsbereiches der internen Leistungsspannung.
Wie oben beschrieben wurde, unterzieht die vorliegende Erfindung eine Differenz zwischen einer Leistungsspannungsreferenz und einer internen Leistungsspannung unter Verwendung einer Vergleichseinheit einer Digitalisierung und überträgt eine digitalisierte Differenz über eine Anschlussfläche zum Überwachen eines internen Leistungsspannungspegels innerhalb oder außerhalb der Halbleitereinrichtung. Daher kann ein schmaler Schwankungsbereich der internen Leistungsspannung effektiv und exakt erkannt werden.
Ferner schafft die vorliegende Erfindung eine exakte Analyse zum Überprüfen der Funktionsfähigkeit einer Einrichtung und eine wirkungsvolle Richtschnur bei der Fertigung oder dem Design von Halbleitereinrichtungen der nächsten Entwicklungsstufe. Obwohl die Halbleitereinrichtung gemäß der vorliegenden Erfindung in ein Gehäuse eingebaut ist, kann die interne Leistungsspannung über einen an die Anschlussfläche gekoppelten Kontaktstift ausgegeben werden. Falls dies notwendig ist, kann der interne Leistungsspannungspegel von einer externen Einrichtung überwacht werden.
Die vorliegende Erfindung wurde zwar hinsichtlich der spezifischen Ausführungsbeispiele beschrieben, doch ist dem Fachmann offenkundig, dass diverse Änderungen und Abwandlungen vorgenommen werden können, ohne vom Gedanken und dem Schutzumfang der Erfindung abzuweichen, die in den folgenden Ansprüchen definiert werden.

Claims

Vorrichtung zum Überwachen einer internen Leistungsspannung zur Verwendung in einer Halbleitereinrichtung, die Folgendes aufweist: eine Umwandlungseinrichtung zum Umwandeln einer Differenz zwischen einer internen Leistungsspannung und einer Leistungsspannungsreferenz in ein digitales Signal und eine Ausgabeeinrichtung zum Übertragen des digitalen Signals als Reaktion auf ein Testmodussignal.
Vorrichtung nach Anspruch 1, wobei die Umwandlungseinrichtung Folgendes aufweist: einen ersten Teiler zum Teilen eines Pegels der internen Leistungsspannung in einem vorbestimmten Verhältnis, einen zweiten Teiler zum Teilen eines Pegels der Leistungsspannungsreferenz in dem vorbestimmten Verhältnis und eine Vergleichseinheit zum Vergleichen der Ausgänge des ersten und zweiten Teilers, um das digitale Signal zu generieren.
Vorrichtung nach Anspruch 2, wobei der erste Teiler mindestens zwei Widerstände zum Teilen des Spannungspegels der internen Leistungsspannung in einem auf Basis der Widerstandswerte der Widerstände festgelegten Widerstandsverhältnis aufweist.
Vorrichtung nach Anspruch 2, wobei der erste Teiler ferner ein Transmissionsgatter zum Übertragen der internen Leistungsspannung als Reaktion auf das Testmodussignal aufweist.
Vorrichtung nach Anspruch 2, wobei die interne Leistungsspannung mehrere innere Leistungsquellen umfasst, die verschiedenen, in der Halbleitereinrichtung enthaltenen Funktionseinheiten zugeführt werden, um Operationen der Funktionseinheiten zu unterstützen.
Vorrichtung nach Anspruch 5, wobei der erste Teiler ferner mehrere Widerstände und mindestens ein Transmissionsgatter zum Teilen der inneren Leistungsquellen in verschiedenen Widerstandsverhältnissen als Reaktion auf das Testmodussignal aufweist.
Vorrichtung nach Anspruch 6, wobei die Anzahl der Transmissionsgatter gleich der Anzahl der inneren Leistungsquellen ist und die Anzahl der Widerstände größer als die Anzahl der Transmissionsgatter ist.
Vorrichtung nach Anspruch 2, wobei der zweite Teiler hinsichtlich seines inneren Aufbaus dem ersten Teiler gleicht.
Vorrichtung nach Anspruch 1, wobei die Umwandlungseinrichtung ferner Folgendes aufweist: eine Eingangs-Anschlussfläche, die mit der Leistungsspannungsreferenz gespeist wird, und eine zwischen die Eingangs-Anschlussfläche und den zweiten Teiler gekoppelte ESE-Einheit.
Vorrichtung nach Anspruch 1, wobei die Ausgabeeinrichtung Folgendes aufweist: eine Puffereinheit zum Puffern des digitalen Signals und eine Multiplexiereinheit zum Übertragen des digitalen Signals an eine Anschlussfläche als Reaktion auf das Testmodussignal.
Vorrichtung nach Anspruch 10, wobei die Multiplexiereinheit Folgendes aufweist: einen ersten Inverter zum Invertieren des Testmodussignals, ein NAND-Logikgatter zum Durchführen einer logischen NAND-Operation an dem digitalen Signal und dem Testmodussignal, ein NOR-Logikgatter zum Durchführen einer logischen NOR-Operation an dem digitalen Signal und einem Ausgang des ersten Inverters, einen PMOS-Transistor mit einem an das logische NAND-Gatter gekoppelten Gatter und einen NMOS-Transistor mit einem an das logische NOR-Gatter gekoppelten Gatter, wobei ein an einen Knoten zwischen dem PMOS-Transistor und dem NMOS-Transistor angelegtes Signal als Daten an die Anschlussfläche ausgegeben wird.
Vorrichtung nach Anspruch 11, wobei zwischen dem NAND-Logikgatter und dem PMOS-Transistor sowie zwischen dem NOR-Logikgatter und dem NMOS-Transistor eine gerade Anzahl von Invertern angeordnet ist.
Vorrichtung nach Anspruch 9, wobei die Anschlussfläche Folgendes aufweist: eine Adressanschlussfläche zur Adresseingabe/-ausgabe, eine Datenanschlussfläche zur Dateneingabe/-ausgabe und eine Überwachungsanschlussfläche, die sich nicht zum Datenzugriff eignet.
Vorrichtung nach Anspruch 10, wobei die Multiplexiereinheit ferner als Reaktion auf ein Datenausgabe-Freigabesignal während eines Datenzugriffs Daten überträgt.
Vorrichtung nach Anspruch 10, wobei die Multiplexiereinheit Folgendes aufweist: einen Datenausgabeblock zum Leiten von Daten an die Anschlussfläche, einen Digitalsignal-Ausgabeblock zum Leiten des digitalen Signals an die Anschlussfläche als Reaktion auf das Testmodussignal und eine Ausgabesteuereinheit zum Steuern des Datenausgabeblocks als Reaktion auf das Testmodussignal und ein Datenausgabe-Freigabesignal.
Vorrichtung nach Anspruch 15, wobei die Steuereinheit Folgendes aufweist: einen Inverter zum Invertieren des Datenausgabe-Freigabesignals und ein NOR-Logikgatter zum Durchführen einer logischen NOR-Operation an dem Testmodussignal und einem Ausgang des Inverters.
Vorrichtung nach Anspruch 15, wobei der Datenausgabeblock Folgendes aufweist: einen ersten Inverter zum Invertieren eines Ausgangs der Ausgabesteuereinheit, ein NAND-Logikgatter zum Durchführen einer logischen NAND-Operation an den Daten und dem Ausgang der Ausgabesteuereinheit, ein NOR-Logikgatter zum Durchführen einer logischen NOR-Operation an den Daten und einem Ausgang des ersten Inverters, einen PMOS-Transistor mit einem an das logische NAND-Gatter gekoppelten Gatter und einen NMOS-Transistor mit einem an das logische NOR-Gatter gekoppelten Gatter, wobei ein an einen Knoten zwischen dem PMOS-Transistor und dem NMOS-Transistor angelegtes Signal als Daten an die vorbestimmte Anschlussfläche ausgegeben wird.
Vorrichtung nach Anspruch 17, wobei zwischen dem NAND-Logikgatter und dem PMOS-Transistor sowie zwischen dem NOR-Logikgatter und dem NMOS-Transistor eine gerade Anzahl von Invertern angeordnet ist.
Vorrichtung nach Anspruch 15, wobei der Digitalsignal-Ausgabeblock Folgendes aufweist: einen ersten Inverter zum Invertieren des Testmodussignals, ein NAND-Logikgatter zum Durchführen einer logischen NAND-Operation an dem digitalen Signal und dem Testmodussignal, ein NOR-Logikgatter zum Durchführen einer logischen NOR-Operation an dem digitalen Signal und einem Ausgang des ersten Inverters, einen PMOS-Transistor mit einem an das logische NAND-Gatter gekoppelten Gatter und einen NMOS-Transistor mit einem an das logische NOR-Gatter gekoppelten Gatter, wobei ein an einen Knoten zwischen dem PMOS-Transistor und dem NMOS-Transistor angelegtes Signal als digitales Signal an die vorbestimmte Anschlussfläche ausgegeben wird.
Vorrichtung nach Anspruch 19, wobei zwischen dem NAND-Logikgatter und dem PMOS-Transistor sowie zwischen dem NOR-Logikgatter und dem NMOS-Transistor eine gerade Anzahl von Invertern angeordnet ist.
Vorrichtung zum Überwachen einer internen Leistungsspannung, die innerhalb einer Halbleitereinrichtung benutzt wird und Folgendes aufweist: eine Spannungseingabevorrichtung zum Erfassen eines Pegels einer Leistungsspannung, um ein dem erfassten Pegel entsprechendes Signal zu generieren, und eine Ausgabeeinrichtung zum Übertragen des Signals als Reaktion auf ein Testmodussignal.
Vorrichtung nach Anspruch 21, wobei die Ausgabeeinrichtung Folgendes aufweist: einen ersten Inverter zum Invertieren des Testmodussignals, ein NAND-Logikgatter zum Durchführen einer logischen NAND-Operation an dem Signal und dem Testmodussignal, ein NOR-Logikgatter zum Durchführen einer logischen NOR-Operation an dem Signal und einem Ausgang des ersten Inverters, einen PMOS-Transistor mit einem an das logische NAND-Gatter gekoppelten Gatter und einen NMOS-Transistor mit einem an das logische NOR-Gatter gekoppelten Gatter, wobei ein an einen Knoten zwischen dem PMOS-Transistor und dem NMOS-Transistor angelegtes Signal als Daten an eine Anschlussfläche ausgegeben wird.
Vorrichtung nach Anspruch 22, wobei zwischen dem NAND-Logikgatter und dem PMOS-Transistor sowie zwischen dem NOR-Logikgatter und dem NMOS-Transistor eine gerade Anzahl von Invertern angeordnet ist.
Vorrichtung nach Anspruch 21, die ferner eine Dateneingabeeinrichtung zum Leiten von Daten an die Ausgabeeinrichtung als Reaktion auf das Testmodussignal aufweist.
Vorrichtung nach Anspruch 24, wobei das Signal über mindestens eine Anschlussfläche einschließlich einer Adressanschlussfläche zur Adresseingabe/-ausgabe, einer Datenanschlussfläche zur Dateneingabe/-ausgabe und einer Überwachungsanschlussfläche, die sich nicht zum Datenzugriff eignet, ausgegeben wird.
Vorrichtung nach Anspruch 25, wobei die Ausgabeeinrichtung Folgendes aufweist: einen Datenausgabeblock zum Leiten der Daten an die mindestens eine Anschlussfläche, einen Signalausgabeblock zum Leiten des Signals an die mindestens eine Anschlussfläche als Reaktion auf das Testmodussignal und eine Ausgabesteuereinheit zum Steuern des Datenausgabeblocks als Reaktion auf das Testmodussignal und ein Datenausgabe-Freigabesignal.
Vorrichtung nach Anspruch 26, wobei die Steuereinheit Folgendes aufweist: einen Inverter zum Invertieren des Datenausgabe-Freigabesignals und ein NOR-Logikgatter zum Durchführen einer logischen NOR-Operation an dem Testmodussignal und dem Ausgang des Inverters.
Vorrichtung nach Anspruch 26, wobei der Datenausgabeblock Folgendes aufweist: einen ersten Inverter zum Invertieren eines Ausgangs der Ausgabesteuereinheit, ein NAND-Logikgatter zum Durchführen einer logischen NAND-Operation an den Daten und dem Ausgang der Ausgabesteuereinheit, ein NOR-Logikgatter zum Durchführen einer logischen NOR-Operation an den Daten und einem Ausgang des ersten Inverters, einen PMOS-Transistor mit einem an das logische NAND-Gatter gekoppelten Gatter und einen NMOS-Transistor mit einem an das logische NOR-Gatter gekoppelten Gatter, wobei ein an einen Knoten zwischen dem PMOS-Transistor und dem NMOS-Transistor angelegtes zweites Signal als Daten an die mindestens eine Anschlussfläche ausgegeben wird.
Vorrichtung nach Anspruch 28, wobei zwischen dem NAND-Logikgatter und dem PMOS-Transistor sowie zwischen dem NOR-Logikgatter und dem NMOS-Transistor eine gerade Anzahl von Invertern angeordnet ist.
Vorrichtung nach Anspruch 26, wobei der Signalausgabeblock Folgendes aufweist: einen ersten Inverter zum Invertieren des Testmodussignals, ein NAND-Logikgatter zum Durchführen einer logischen NAND-Operation an dem digitalen Signal und dem Testmodussignal, ein NOR-Logikgatter zum Durchführen einer logischen NOR-Operation an dem digitalen Signal und einem Ausgang des ersten Inverters, einen PMOS-Transistor mit einem an das logische NAND-Gatter gekoppelten Gatter und einen NMOS-Transistor mit einem an das logische NOR-Gatter gekoppelten Gatter, wobei ein an einen Knoten zwischen dem PMOS-Transistor und dem NMOS-Transistor angelegtes zweites Signal als das Signal an die vorbestimmte Anschlussfläche ausgegeben wird.
Vorrichtung nach Anspruch 31, wobei zwischen dem NAND-Logikgatter und dem PMOS-Transistor sowie zwischen dem NOR-Logikgatter und dem NMOS-Transistor eine gerade Anzahl von Invertern angeordnet ist.
Verfahren zum Überwachen einer internen Leistungsspannung zur Verwendung in einer Halbleitereinrichtung, das Folgendes umfasst: Umwandeln einer Differenz zwischen einer internen Leistungsspannung und einer Leistungsspannungsreferenz in ein digitales Signal und Übertragen des digitalen Signals als Reaktion auf ein Testmodussignal.
Verfahren nach Anspruch 32, wobei das Umwandeln der Differenz ferner Folgendes umfasst: Teilen eines Pegels der internen Leistungsspannung in einem vorbestimmten Verhältnis, Teilen eines Pegels der Leistungsspannungsreferenz in dem vorbestimmten Verhältnis und Vergleichen der Ausgänge des ersten und zweiten Teilers, um das digitale Signal zu generieren.
Verfahren nach Anspruch 32, wobei das Übertragen des digitalen Signals Folgendes umfasst: Puffern des digitalen Signals und Ausgeben des digitalen Signals an eine Anschlussfläche als Reaktion auf das Testmodussignal.
Verfahren nach Anspruch 34, wobei das Übertragen des digitalen Signals ferner das Ausgeben von Daten als Reaktion auf das Testmodussignal und ein Datenausgabe-Freigabesignal während eines Datenzugriffs umfasst.
Verfahren zum Überwachen einer internen Leistungsspannung, das in einer Halbleitereinrichtung benutzt wird und Folgendes umfasst: Erfassen eines Pegels einer Leistungsspannung, um ein dem erfassten Pegel entsprechendes Signal zu generieren, und Übertragen des Signals als Reaktion auf ein Testmodussignal.
Verfahren nach Anspruch 36, wobei das Übertragen des Signals Folgendes umfasst: Puffern des Signals und Ausgeben des Signals an eine Anschlussfläche als Reaktion auf das Testmodussignal.
Verfahren nach Anspruch 37, wobei das Übertragen des Signals ferner das Ausgeben von Daten als Reaktion auf das Testmodussignal und ein Datenausgabe-Freigabesignal während eines Datenzugriffs umfasst.