DE102006059744A1

DE102006059744A1 - Halbleiter-Speicherbauelement mit redudanten Speicherzellen, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements

Info

Publication number: DE102006059744A1
Application number: DE102006059744A
Authority: DE
Inventors: Ralf Schnieder; Florian Schamberger
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-12-18
Filing date: 2006-12-18
Publication date: 2008-06-19
Also published as: US20080155313A1

Abstract

Die Erfindung betrifft ein Halbleiter-Speicherbauelement mit redundanten Speicherzellen, und ein Verments, welches mindestens eine Speicherzelle aufwe die derart eingerichtet ist, dass sie die Speicherzelle ersetzen kann, wobei das Verfahren die Schritte aufweist: - Auslesen von in die Speicherzelle geschriebenen Daten; - Ermitteln, ob die ausgelesenen Daten mit Soll-Daten übereinstimmen; - Umprogrammieren bzw. Umkonfigurieren des Halbleiter-Speicherbauelements, so dass die redundante Speicherzelle die Speicherzelle ersetzt, falls die ausgelesenen Daten nicht mit den Soll-Daten übereinstimmen; - Schreiben der Soll-Daten in die redundante Speicherzelle bereits während des Umprogrammierens bzw. Umkonfigurierens.

Description

Die Erfindung betrifft ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, sowie ein Halbleiter-Speicherbauelement mit redundanten Speicherzellen.
Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z. B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z. B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).
Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß-Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z. B. 16 sog. Daten-Anschlüsse bzw. Daten-Ein-/Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z. B. eines Read/Write-Signals) an einen Schreib/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen.
Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z. B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i. A. nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z. B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.
Aus technologischen Gründen sind bei Speicher-, insbesondere DRAM-Bauelementen die einzelnen Speicherzellen – in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend – in einer rechteckförmigen Matrix bzw. einem rechteckförmigen Array angeordnet.
Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („multi-bank chip") – statt eines einzigen Arrays – mehrere, z. B. vier – im wesentlichen rechteckförmige – Einzel-Arrays vorgesehen sein (sog. „memory banks").
Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Einzel-Array („memory bank") zugeordnete – (und z. B. durch die Zeilen-Adresse („Row-Address”) definierte) Wortleitung aktiviert.
Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read-(RD-) bzw. Write-(WT-)Befehl) – veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten entsprechend ausgegeben (oder eingelesen) werden.
Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z. B. eines precharge Befehls (PRE-Befehl)) – die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array („memory bank") auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
Um die Leistungsfähigkeit eines entsprechenden DRAM-Bauelements zu erhöhen, kann von einer entsprechenden Speicherbauelement-Steuereinrichtung („memory controller") – nach der Ausgabe eines entsprechenden Wortleitungs-Aktivier-Befehls (ACT-Befehls), und eines entsprechenden Lese-(oder Schreib-) Befehls (RD-(oder WT-)Befehls) – die jeweilige Wortleitung zunächst in einem aktivierten Zustand belassen werden (d. h. der entsprechende Wortleitungs-Deaktivier-Befehl (PRE-Befehl) zunächst unterdrückt werden).
Wird dann – was statistisch gesehen relativ häufig der Fall ist – bei dem entsprechenden Array („memory bank") als nächstes auf (eine) Speicherzelle(n) zugegriffen, die derselben Wortleitung bzw. Zeile zugeordnet ist/sind, wie diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, kann auf die Ausgabe eines weiteren Wortleitungs-Aktivier-Befehls (ACT-Befehls) verzichtet werden.
Stattdessen kann von der Speicherbauelement-Steuereinrichtung („memory controller") unmittelbar ein entsprechender Lese- oder Schreib-) Befehl (RD-(oder WT-)Befehl) an den jeweiligen Array („memory bank") ausgegeben werden (und somit erreicht werden, dass die entsprechenden Daten sofort ausgelesen (bzw. eingegeben) werden).
Herkömmliche Speicherbauelemente können – neben den o. g., in den o. g. Arrays angeordneten Speicherzellen – eine Vielzahl weiterer, redundanter Speicherzellen aufweisen, und eine sog. „Selbstreparaturschaltung".
Während eines Testbetriebs eines entsprechenden Speicherbauelements können – z. B. auf die oben näher erläuterte Art und Weise – nacheinander entsprechende vordefinierte, oder zufällig erzeugte Test-Daten in den Speicherzellen des jeweiligen Speicherbauelements abgespeichert, und daraufhin wieder ausgelesen, und die abgespeicherten bzw. – eigentlich – abzuspeichernden Daten („Soll-Daten") mit den ausgelesenen Daten („Ist-Daten") verglichen werden.
Wird ein Fehler detektiert – d. h. stimmen die abgespeicherten bzw. abzuspeichernden Daten nicht mit den ausgelesenen Daten überein – wird für die entsprechende – defekte – Speicherzelle durch die Selbstreparaturschaltung eine Umprogrammierung vorgenommen.
Bei einem zukünftigen Schreib- oder Lesezugriff auf die defekte Speicherzelle wird statt auf die defekte Speicherzelle dann auf eine entsprechende redundante Speicherzelle zugegriffen.
Allerdings befindet sich diese zunächst in einem uninitialisierten Zustand.
Vor der Fortsetzung des o. g. Testbetriebs müssen – zur Initialisierung der redundanten Speicherzelle – somit erneut entsprechende Test-Daten im jeweiligen Speicherbauelement – insbesondere in der die o. g. defekte Speicherzelle ersetzenden redundanten Speicherzelle – abgespeichert werden.
Dies führt zu einer relativ langen Verzögerung des Testbetriebs.
Die Erfindung hat zur Aufgabe, ein neuartiges Verfahren zum Betrieb eines Halbleiter-Speicherbauelements zur Verfügung zu stellen, sowie ein neuartiges Halbleiter-Speicherbauelement mit redundanten Speicherzellen.
Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 9.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung wird ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements zur Verfügung gestellt, welches mindestens eine Speicherzelle aufweist, und mindestens eine redundante Speicherzelle, die derart eingerichtet ist, dass sie die Speicherzelle ersetzen kann, wobei das Verfahren die Schritte aufweist:

– Auslesen von in die Speicherzelle geschriebenen Daten;
– Ermitteln, ob die ausgelesenen Daten mit Soll-Daten übereinstimmen;
– Umprogrammieren bzw. Umkonfigurieren des Halbleiter-Speicherbauelements, so dass die redundante Speicherzelle die Speicherzelle ersetzt, falls die ausgelesenen Daten nicht mit den Soll-Daten übereinstimmen;
– Schreiben der Soll-Daten in die redundante Speicherzelle bereits während des Umprogrammierens bzw. Umkonfigurierens.

Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements mit mehreren Arrays, redundanten Speicherzellen, und einer Selbstreparaturschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, sowie einer Speicherbauelement-Steuereinrichtung;
2 eine schematische Darstellung des in 1 gezeigten Halbleiter-Speicherbauelements, und eines Testgeräts, mit dem ein Halbleiter-Bauelement-Test-Verfahren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung durchgeführt werden kann;
3a eine schematische Darstellung des zeitlichen Auftretens von mehreren Phasen des Halbleiter-Bauelement-Testverfahrens gemäß einer ersten Variante;
3b eine schematische Darstellung des zeitlichen Auftretens von mehreren Phasen des Halbleiter-Bauelement-Testverfahrens gemäß einer zweiten Variante;
3c eine schematische Darstellung des zeitlichen Auftretens von mehreren Phasen des Halbleiter-Bauelement-Testverfahrens gemäß einer dritten Variante; und
3d eine schematische Darstellung des zeitlichen Auftretens von mehreren Phasen des Halbleiter-Bauelement-Testverfahrens gemäß einer vierten Variante.
In 1 ist eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips, sowie einer – zentralen – Speicherbauelement-Steuereinrichtung 5 („memory controller") gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
Bei dem Halbleiter-Speicherbauelement 1 kann es sich z. B. um ein – beispielsweise auf CMOS-Technologie beruhendes – Tabellenspeicher-Bauelement handeln, z. B. ein RAM-Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher).
Beim Halbleiter-Speicherbauelement 1 können – nach Eingabe einer entsprechenden Adresse (z. B. durch die Speicherbauelement-Steuereinrichtung 5) – unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
Die Adresse kann in mehreren, z. B. zwei aufeinanderfolgenden Schritten eingegeben werden (z. B. zunächst eine Zeilen-Adresse („Row-Address") – und ggf. Teile einer Spalten-Adresse („Column-Address") (und/oder ggf. weitere Adress-Teile, oder Teile hiervon) –, und dann die Spalten-Adresse („Column-Address") (bzw. die übrigen Teile der Spalten-Adresse („Column-Address"), und/oder – erst jetzt – die o. g. weiteren Adress-Teile (bzw. die übrigen Teile hiervon), etc.).
Durch Anlegen eines entsprechenden Steuer-Signals (z. B. eines Read/Write-Signals) – z. B. durch die Speicherbauelement-Steuereinrichtung 5 – kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort, wie im folgenden noch genauer erläutert wird, in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen.
Jede Speicherzelle besteht z. B. aus wenigen Elementen, insbesondere nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
Wie aus 1 hervorgeht, kann jeweils eine bestimmte Anzahl von Speicherzellen – jeweils in mehreren Zeilen und Spalten nebeneinanderliegend – jeweils in einem rechteckförmigen bzw. quadratischen Array („memory bank") 3a, 3b, 3c, 3d liegend angeordnet sein, so daß in einem Array 3a, 3b, 3c, 3d – entsprechend der Anzahl der enthaltenen Speicherzellen – z. B. jeweils 32 MBit, 64 MBit, 128 MBit, 256 MBit, 512 MBit, 1 GBit, etc. gespeichert werden können.
Wie in 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 mehrere, z. B. vier, jeweils im wesentlichen identisch aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte, und – z. B. im wesentlichen unabhängig voneinander durch die o. g. Speicherbauelement-Steuereinrichtung 5 gesteuerte – Speicherzellen- Arrays 3a, 3b, 3c, 3d (hier: die memory banks 0-3) auf, so dass sich entsprechend eine Gesamt-Speicherkapazität von z. B. 128 MBit, 256 MBit, 512 MBit, 1 GBit, 2 GBit, 4 GBit, etc. für das Halbleiter-Speicherbauelement 1 ergibt.
Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Arrays 3a, 3b, 3c, 3d kann erreicht werden, dass – parallel bzw. zeitlich überlappend – bei mehreren, verschiedenen Arrays 3a, 3b, 3c, 3d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können.
Die o. g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement-Steuereinrichtung 5 eingegebene) Adresse kann – als Teil der o. g. weiteren Adress-Teile – z. B. eine entsprechende Anzahl (hier z. B. zwei) Bits enthalten („Array-Auswahl-Bits" bzw. „bank address bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Array 3a, 3b, 3c, 3d anzusprechen.
Die o. g. – zentrale – Speicherbauelement-Steuereinrichtung 5 („memory controller") kann – wie in 1 beispielhaft dargestellt – als separates, mit dem Halbleiter-Speicherbauelement 1 über externe Pins kommunizierendes Halbleiter-Bauelement ausgebildet sein (d. h. als separater Chip).
Alternativ kann die Speicherbauelement-Steuereinrichtung 5 z. B. auch auf ein- und demselben Chip 1 angeordnet sein, wie die o. g. Speicherzellen- Arrays 3a, 3b, 3c, 3d (memory banks 0-3).
Wie aus 1 hervorgeht, kann jeder Array 3a, 3b, 3c, 3d eine – dem jeweiligen Array 3a, 3b, 3c, 3d separat zugeordnete – Array-Steuereinrichtung 6a, 6b, 6c, 6d aufweisen; alternativ oder zusätzlich kann auf dem Halbleiter-Speicherbauelement 1 eine – sämtliche Arrays 3a, 3b, 3c, 3d zentral steuernde – Zentral-Steuereinrichtung vorgesehen sein (hier nicht dargestellt), wobei entsprechende Steuer-Aufgaben z. B. zum Teil von der Zentral-Steuereinrichtung, und zum Teil durch die Array-Steuereinrichtungen 6a, 6b, 6c, 6d übernommen werden können.
Um einen Schreib- oder Lesezugriff durchzuführen, kann beim hier gezeigten Ausführungsbeispiel eine bestimmte, feststehende, spezielle Abfolge von Befehlen durchlaufen werden:
Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Einzel-Array 3a, 3b, 3c, 3d (memory bank 0-3) zugeordnete – (und z. B. durch die o. g. Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.
Dies geschieht z. B. dadurch, dass – wie in 1 veranschaulicht ist – von der Speicherbauelement- Steuereinrichtung 5 über eine oder mehrere Steuerleitungen eines entsprechenden Steuerleitungs-Datenbusses 4 ein entsprechendes Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) an das Halbleiter-Speicherbauelement 1 gesendet wird (und – z. B. gleichzeitig – die o. g. Adresse).
In Reaktion auf den Empfang des o. g. Wortleitungs-Aktivier-Befehls-Signals (ACT-Signals) wird von der o. g. Array-Steuereinrichtung 6a, 6b, 6c, 6d bzw. der o. g. Zentral-Steuereinrichtung veranlaßt, dass die in den in der jeweiligen – durch die jeweilige Zeilen-Adresse („Row-Address”) definierten – Zeile des jeweiligen Arrays vorgesehenen Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense amplifier") ausgelesen werden („aktivierter Zustand" der Wortleitung).
Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read-(RD-) bzw. Write-(WT-) Befehl) – veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten entsprechend ausgegeben (oder eingelesen) werden.
Hierzu kann nach dem o. g. Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) von der Speicherbauelement-Steuereinrichtung 5 über entsprechende Steuerleitungen des o. g. Steuerleitungs-Datenbusses 4 ein entsprechendes Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) an das Halbleiter-Speicherbauelement 1 gesendet werden (und – z. B. gleichzeitig – die o. g. Spalten-Adresse).
Als nächstes kann – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z. B. eines precharge Befehls (PRE-Befehl)) – die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array 3a, 3b, 3c, 3d (memory bank 0-3) auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet werden.
Wie in 1 schematisch veranschaulicht ist, weist das Halbleiter-Speicherbauelement 1 – neben den o. g., in den Arrays 3a, 3b, 3c, 3d angeordneten Speicherzellen – eine Vielzahl weiterer, in einem entsprechenden Speicher-Redundanz-Bereich 8 angeordnete, redundante Speicherzellen auf, sowie eine Selbstreparaturschaltung 7.
Statt des in 1 schematisch gezeigten Speicher-Redundanz-Bereichs 8 können auch mehrere Speicher-Redundanz-Bereiche vorgesehen sein, die z. B. den jeweiligen Arrays 3a, 3b, 3c, 3d jeweils individuell zugeordnet sein können.
Wie in 2 veranschaulicht ist, kann zur Durchführung eines Halbleiter-Bauelement-Tests gemäß einem Ausführungsbeispiel der vorliegenden Erfindung das Halbleiter-Speicherbauelement 1 von einem Normalbetriebsmodus in einen Testbetriebsmodus gebracht werden.
Hierzu können – z. B. über den o. g. oder einen diesem entsprechenden Steuerleitungs-Datenbus 4 – von einem an den Datenbus 4 angeschlossenen Testgerät 9 an das Halbleiter-Speicherbauelement 1 entsprechende Modus-Wechsel-Befehls-Daten angelegt werden (z. B. ein den entsprechenden Testbetriebsmodus kennzeichnendes Test-Pattern).
Daraufhin können nacheinander entsprechende vordefinierte Test-Daten (z. B. vorab im Testgerät 9 (oder alternativ z. B. in der Selbstreparaturschaltung 7, oder einer beliebigen weiteren Einrichtung) gespeicherte Test-Daten), oder zufällig – z. B. mit Hilfe eines Zufalls-Generators bzw. Random-Pattern-Generators im Testgerät 9 (oder alternativ in der Selbstreparaturschaltung 7, oder der o. g. weiteren Einrichtung, etc.) – erzeugte Test-Daten, insbesondere entsprechende Test-Muster-Daten in den Speicherzellen der Arrays 3a, 3b, 3c, 3d des Halbleiter-Speicherbauelements 1 abgespeichert werden.
Hierzu kann bei einer ersten Variante des vorliegenden Ausführungsbeispiels – entsprechend ähnlich wie oben für den Normalbetriebsmodus beschrieben – durch das Testgerät 9 ein entsprechender Schreibzugriff auf das Halbleiter-Speicherbauelement 1 durchgeführt werden, und hierdurch die in dem Testgerät 9 abgespeicherten/erzeugten Test-Daten bzw. Test-Muster-Daten in – entsprechenden Zeilen- und Spalten-Adressen zugeordneten – Speicherzellen der Arrays 3a, 3b, 3c, 3d des Halbleiter-Speicherbauelements 1 abgespeichert werden.
Die Zeilen- und Spalten-Adressen können im Testgerät 9 (oder alternativ z. B. in der Selbstreparaturschaltung 7, oder der o. g. weiteren Einrichtung) erzeugt werden, z. B. derart, dass nacheinander zunächst sämtliche ein- und derselben Zeile eines Arrays 3a, 3b, 3c, 3d zugeordnete Speicherzellen mit entsprechenden Test-Daten beschrieben werden, daraufhin sämtliche einer darauffolgenden Zeile zugeordnete Speicherzellen, etc., etc. Alternativ können die zu verwendenden Zeilen- und Spalten-Adressen auch auf beliebige andere Weise erzeugt werden, z. B. mit Hilfe eines entsprechenden Zufalls-Generators bzw. Random-Pattern-Generators, etc.
Zur Abspeicherung der Test-Daten im Halbleiter-Speicherbauelement 1 kann die oben genauer erläuterte Abfolge von Befehlen durchlaufen werden (oder eine entsprechend ähnliche Befehls-Abfolge):
Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Einzel-Array 3a, 3b, 3c, 3d (memory bank 0-3) zugeordnete – (und z. B. durch die o. g.
Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.
Dies geschieht z. B. dadurch, dass – wie in 2 veranschaulicht ist – von dem Testgerät 9 über den o. g. Steuerleitungs-Datenbus 4 ein entsprechendes Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) an das Halbleiter-Speicherbauelement 1 gesendet wird (und – z. B. gleichzeitig – die o. g. (Zeilen-)Adresse).
Daraufhin wird – mit Hilfe eines entsprechenden Schreib-Befehls (Write-(WT-) Befehl) – veranlasst, dass die entsprechenden Test-Daten dann in den – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Speicherzellen abgespeichert werden.
Hierzu kann nach dem o. g. Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) von dem Testgerät 9 über den o. g. Steuerleitungs-Datenbus 4 ein entsprechendes Schreib-Befehls-Signal (Write-(WT-) Befehls-Signal) an das Halbleiter-Speicherbauelement 1 gesendet werden (und – z. B. gleichzeitig – die o. g. Spalten-Adresse).
Anders als im o. g. Normalbetriebsmodus können die o. g. Test-Daten im Testbetriebsmodus durch die o. g. oder eine entsprechend ähnliche Befehls-Abfolge nicht nur in den Speicherzellen der Arrays 3a, 3b, 3c, 3d des Halbleiter-Speicherbauelements 1 abgespeichert werden, sondern – gleichzeitig – zusätzlich auch in der Selbstreparaturschaltung 7 (bzw. in entsprechenden dort vorgesehenen Registern).
Bei einer alternativen Variante des vorliegenden Ausführungsbeispiels kann der o. g. oder ein entsprechend ähnlicher Schreibzugriff statt unter Steuerung durch das Testgerät 9 z. B. auch unter Steuerung durch die Selbstreparaturschaltung 7 durchgeführt werden (oder auf beliebige andere Weise, z. B. durch die o. g. weitere Einrichtung), und dadurch die o. g. Test-Daten bzw. Test-Muster-Daten in – entsprechenden Zeilen- und Spalten-Adressen zugeordneten – Speicherzellen der Arrays 3a, 3b, 3c, 3d des Halbleiter-Speicherbauelements 1 abgespeichert werden.
Daraufhin werden die in den Speicherzellen der Arrays 3a, 3b, 3c, 3d des Halbleiter-Speicherbauelements 1 abgespeicherten Test-Daten wieder ausgelesen, und die abgespeicherten bzw. – eigentlich – abzuspeichernden Daten („Soll-Daten") mit den ausgelesenen Daten („Ist-Daten") verglichen.
Das Auslesen der Test-Daten aus den – entsprechenden Zeilen- und Spalten-Adressen zugeordneten – Speicherzellen kann z. B. – wiederum – unter Steuerung durch das Testgerät 9 durchgeführt werden (insbesondere, indem ein entsprechender Lesezugriff durchgeführt wird), oder z. B. alternativ auch unter Steuerung durch die Selbstreparaturschaltung 7 (oder auf beliebige andere Weise, z. B. durch die o. g. weitere Einrichtung).
Zum Auslesen der Test-Daten kann z. B. – erneut – die oben genauer erläuterte Abfolge von Befehlen durchlaufen werden (oder eine entsprechend ähnliche Befehls-Abfolge):
Beispielsweise wird – falls die betreffende Wortleitung nicht bereits aktiviert ist (s. u.) – zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) die entsprechende – insbesondere einem bestimmten Einzel-Array 3a, 3b, 3c, 3d (memory bank 0-3) zugeordnete – (und z. B. durch die o. g. Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.
Dies geschieht z. B. dadurch, dass – wie in 2 veranschaulicht ist – von dem Testgerät 9 über den o. g. Steuerleitungs-Datenbus 4 ein entsprechendes Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) an das Halbleiter- Speicherbauelement 1 gesendet wird (und – z. B. gleichzeitig – die o. g. (Zeilen-)Adresse).
Daraufhin wird – mit Hilfe eines entsprechenden Lese-Befehls (Read-(RD-)Befehl) – veranlasst, dass die entsprechenden Test-Daten dann aus den – durch die entsprechende Spalten-Adresse („Column-Address") genau spezifizierten – Speicherzellen ausgelesen werden.
Hierzu kann nach dem o. g. Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) von dem Testgerät 9 über den o. g. Steuerleitungs-Datenbus 4 ein entsprechendes Lese-Befehls-Signal (Read-(RD-)Befehls-Signal) an das Halbleiter-Speicherbauelement 1 gesendet werden (und – z. B. gleichzeitig – die o. g. Spalten-Adresse).
Ist die o. g. Wortleitung bzw. Zeile noch in einem aktivierten Zustand, kann auf die Ausgabe des o. g. Wortleitungs-Aktivier-Befehls (ACT-Befehls) verzichtet werden.
Stattdessen kann von dem Testgerät 9 dann unmittelbar ein entsprechender Lese-Befehl (RD-Befehl) ausgegeben werden (und somit erreicht werden, dass die entsprechenden Test-Daten sofort ausgelesen werden).
Anders als im o. g. Normalbetriebsmodus können im Testbetriebsmodus des Halbleiter-Speicherbauelements 1 die o. g. – in Reaktion auf den o. g. Lesezugriff ausgelesenen – Test-Daten nicht (bzw. nicht nur) an entsprechenden Daten-Ein-/Ausgabe-Pins des Halbleiter-Speicherbauelements 1 ausgegeben werden, sondern können (zusätzlich) an die o. g. auf dem Halbleiter-Speicherbauelement 1 vorgesehene Selbstreparaturschaltung 7 geliefert werden (oder alternativ z. B. an die o. g. weitere Einrichtung, etc.).
Die – in Reaktion auf den Lesezugriff ausgelesenen – Test-Daten („Ist-Daten") werden in der Selbstreparaturschaltung 7 (oder alternativ in der o. g. weiteren Einrichtung, oder im Testgerät 9, etc.) mit den zuvor – z. B. in Reaktion auf den o. g. Schreibzugriff – dort abgespeicherten Daten verglichen (z. B. mit den in den o. g. Registern der Selbstreparaturschaltung 7 abgespeicherten Daten), bzw. mit den o. g. vordefinierten, bzw. zufällig erzeugten Test-Muster-Daten („Soll-Daten") (vgl. auch die in 3a gezeigte, z. B. von einem Zeitpunkt t1 bis zu einem Zeitpunkt t2 dauernde „Fehler-Detektions-Phase" D).
Wird ein Fehler detektiert – d. h. stimmen die abgespeicherten bzw. (eigentlich) abzuspeichernden Daten („Soll-Daten") nicht mit den ausgelesenen Daten („Ist-Daten") überein – wird für die entsprechende – defekte – Speicherzelle durch die Selbstreparaturschaltung 7 (oder alternativ z. B. durch die o. g. weitere Einrichtung (oder das Testgerät 9), etc.) eine Umprogrammierung vorgenommen (derart, dass bei einem zukünftigen Schreib- oder Lesezugriff auf die defekte Speicherzelle statt auf die defekte Speicherzelle dann auf eine entsprechende redundante Speicherzelle zugegriffen wird) (vgl. auch die in 3a gezeigte, z. B. von einem Zeitpunkt t3 bis zu einem Zeitpunkt t4 dauernde „Umprogrammierungs-Phase" U).
Gleichzeitig, bzw. noch im Verlauf der Umprogrammierung (oder kurz vorher oder kurz nachher) werden die – korrekten – z. B. in den o. g. Registern der Selbstreparaturschaltung 7 abgespeicherten (Test-)Daten („Soll-Daten") in die entsprechende – redundante – Speicherzelle geschrieben (vgl. auch die in 3a gezeigte, z. B. von einem Zeitpunkt t3 bis zu einem Zeitpunkt t5 dauernde „Schreib-Phase" S).
Wie in den 3a bis 3d schematisch beispielhaft dargestellt, können sich die Schreib- und die Umprogrammierungs-Phase ganz oder teilweise überlappen.
Beispielsweise kann, wie in 3a beispielhaft dargestellt, die o. g. Schreib-Phase S im wesentlichen gleichzeitig beginnen, wie die o. g. Umprogrammierungs-Phase U (nämlich zum o. g. Zeitpunkt t3).
Alternativ kann – wie z. B. in 3c beispielhaft dargestellt – die Schreib-Phase (dort: die Schreib-Phase S'') auch etwas früher beginnen, als die Umprogrammierungs-Phase (dort: die Umprogrammierungs-Phase U''), z. B. die Schreib-Phase S'' zu einem Zeitpunkt t3'', und die Umprogrammierungs-Phase U'' zu einem – kurz nach dem Zeitpunkt t3'' liegenden – Zeitpunkt t6''.
Bei einer weiteren Alternative kann – wie z. B. in 3d beispielhaft dargestellt – die Schreib-Phase (dort: die Schreib-Phase S''') auch etwas später beginnen, als die Umprogrammierungs-Phase (dort: die Umprogrammierungs-Phase U'''), z. B. die Umprogrammierungs-Phase U''' zu einem Zeitpunkt t6''', und die Schreib-Phase S''' zu einem – kurz nach dem Zeitpunkt t6''' liegenden – Zeitpunkt t3''' (z. B. einen oder zwei Takte nach einem den Beginn der Umprogrammierungs-Phase U''' triggernden Takt eines den Beginn der Umprogrammierungs- und Schreib-Phase steuernden Takt-Signals).
Des weiteren kann wie z. B. in 3a (und z. B. auch in 3c) beispielhaft dargestellt die o. g. Schreib-Phase S etwas früher enden, als die Umprogrammierungs-Phase U, z. B. die Schreib-Phase S (bzw. S'') zu einem Zeitpunkt t5 (bzw. t5''), und die Umprogrammierungs-Phase U (bzw. U'') zu einem – kurz nach dem Zeitpunkt t5 liegenden – Zeitpunkt t4 (bzw. t7'').
Alternativ kann – wie z. B. in 3b (und z. B. auch in 3d) beispielhaft dargestellt – die Schreib-Phase S' auch etwas später enden, als die Umprogrammierungs-Phase U', z. B. die Schreib-Phase S' zu einem Zeitpunkt t5', und die Umprogrammierungs-Phase U' zu einem – kurz vor dem Zeitpunkt t5' liegenden – Zeitpunkt t4'.
Alternativ können die Schreib- und Umprogrammierungs-Phase z. B. auch gleichzeitig oder im wesentlichen gleichzeitig beendet werden.
Zu Beginn der Umprogrammierungs-Phase – z. B. zu dem in den 3a-3d gezeigten Zeitpunkt t3, t3', t6'', t6''' – können die zur Umprogrammierung notwendigen Daten (oder Teile hiervon) von der Selbstreparaturschaltung 7 (oder alternativ der o. g. weiteren Einrichtung (oder dem Testgerät 9, etc.)) an eine entsprechende auf dem Halbleiter-Speicherbauelement 1 vorgesehene Adress-Dekodier-Schaltung gesendet werden, die z. B. Teil der o. g. Array-Steuereinrichtung 6a, 6b, 6c, 6d sein kann, oder – vorteilhaft – Teil der o. g., zusätzlich auf dem Halbleiter-Speicherbauelement 1 vorgesehenen Zentral-Steuereinrichtung.
Die an die Adress-Dekodier-Schaltung gesendeten Daten können z. B. die Adresse (Zeilen- und/oder Spalten-Adresse) der als defekt detektierten Speicherzelle enthalten (und/oder z. B. Informationen bzgl. des Arrays 3a, 3b, 3c, 3d, in dem die defekte Speicherzelle angeordnet ist, etc., etc.), und/oder die Adresse der zukünftig statt der defekten Speicherzelle zu verwendenden, z. B. im o. g. Speicher-Redundanz-Bereich 8 angeordneten redundanten Speicherzelle (und/oder z. B. Informationen, die angeben, in welchem von mehreren verschiedenen Speicher-Redundanz-Bereichen die jeweilige redundante Speicherzelle angeordnet ist, etc., etc.).
Die Adress-Dekodier-Schaltung sorgt dann dafür, dass bei einem zukünftigen Schreib- oder Lesezugriff auf die defekte Speicherzelle – insbesondere bei einem nach dem Ende der Umprogrammierungs-Phase U, d. h. nach dem in den 3a-3d gezeigten Zeitpunkt t4, t4', t7'', t7''' stattfindenden Schreib- oder Lese-Zugriff – statt auf die defekte Speicherzelle dann auf die entsprechende redundante Speicherzelle zugegriffen wird (z. B. dadurch, dass nach Eingabe einer der defekten Speicherzelle zugeordneten Zeilen- und/oder Spalten-Adresse in das Halbleiter-Speicherbauelement 1 die entsprechende Adresse oder Teile hiervon in die der entsprechenden redundanten Speicherzelle zugeordnete Adresse umgewandelt wird).
Wie bereits oben erläutert, werden gleichzeitig mit der o. g. Umprogrammierung, bzw. noch im Verlauf der entsprechenden Umprogrammierungs-Phase U (oder kurz vorher oder kurz nachher) die – korrekten (eigentlich in der defekten Speicherzelle abzuspeichernden) – z. B. in den o. g. Registern der Selbstreparaturschaltung 7 abgespeicherten (Test-)Daten („Soll-Daten") in die entsprechende – redundante – Speicherzelle geschrieben („Schreib-Phase" S).
Die zum Schreiben der o. g. – korrekten – (Test-)Daten („Soll-Daten") notwendigen Daten, oder Teile hiervon (z. B. entsprechende Adress- und/oder Steuer-Daten, und/oder die (Test-)Daten selbst, etc.) können z. B. zu Beginn der Schreib-Phase S – z. B. zu dem in den 3a-3d gezeigten Zeitpunkt t3, t3', t3'', t3''' – von der Selbstreparaturschaltung 7 (oder alternativ der o. g. weiteren Einrichtung (oder dem Testgerät 9, etc.)) bereitgestellt, und z. B. an den o. g. Speicher-Redundanz-Bereich 8, bzw. eine diesen steuernde Steuereinrichtung gesendet werden.
Die zum Schreiben der korrekten Test-Daten notwendigen, z. B. von der Selbstreparaturschaltung 7 an den Speicher-Redundanz-Bereich 8, bzw. die diesen steuernde Steuereinrichtung gesendeten Daten können neben den korrekten Test-Daten („Soll-Daten") z. B. die Adresse der statt der defekten Speicherzelle zu verwendenden, z. B. im o. g. Speicher-Redundanz-Bereich 8 angeordneten redundanten Speicherzelle enthalten (und/oder z. B. Informationen, die angeben, in welchem von mehreren verschiedenen Speicher-Redundanz- Bereichen die jeweilige redundante Speicherzelle angeordnet ist, etc., etc.).
In Reaktion auf die z. B. von der Selbstreparaturschaltung 7 empfangenen Daten werden die – korrekten – Test-Daten („Soll-Daten") dann in der die defekte Speicherzelle ersetzenden redundanten Speicherzelle des Speicher-Redundanz-Bereichs 8 abgespeichert, und dadurch die entsprechende redundante Speicherzelle – frühzeitig (nämlich bereits zu dem in den 3a-3d gezeigten Zeitpunkt t5, t5', t5'', t5''', d. h. zum Ende der Schreib-Phase S) – initialisiert.
Nach dem Ende der Schreib-Phase S, d. h. nach dem in den 3a-3d gezeigten Zeitpunkt t5, t5', t5'', t5''' kann dann auf die entsprechende redundante Speicherzelle ein entsprechender Lesezugriff durchgeführt, und können die in die redundante Speicherzelle eingelesenen Test-Daten („Soll-Daten") wieder aus dieser ausgelesen werden.
Ab dem Zeitpunkt, zu dem sowohl die o. g. Schreib-Phase S, als auch die o. g. Umprogrammierungs-Phase U beendet sind (z. B. in 3a ab dem Zeitpunkt t4, in 3b ab dem Zeitpunkt t5', in 3c ab dem Zeitpunkt t7'', in 3d ab dem Zeitpunkt t5''', etc.) führt deshalb ein z. B. auf die o. g. Weise durch das Testgerät 9 veranlasster Lesezugriff auf die o. g. defekte Speicherzelle dazu, dass stattdessen ein entsprechender Lesezugriff auf die diese ersetzende redundante Speicherzelle durchgeführt, und die in dieser abgespeicherten Test-Daten aus dieser ausgelesen, und an entsprechenden Daten-Ein-/Ausgabe-Pins des Halbleiter-Speicherbauelements 1 ausgegeben werden (und/oder – wie oben erläutert – zu Test- bzw. Kontroll-Zwecken an die auf dem Halbleiter-Speicherbauelement 1 vorgesehene Selbstreparaturschaltung 7 geliefert werden).
Somit kann – nach der Detektierung eines Fehlers – der o. g., z. B. durch das Testgerät 9 durchgeführte Halbleiter- Bauelement-Tests wesentlich früher fortgesetzt werden, als bei herkömmlichen Testverfahren der Fall, bzw. ohne, dass vor der Fortsetzung des Halbleiter-Bauelement-Tests zur Initialisierung der o. g. redundanten Speicherzelle durch das Testgerät 9 ein separater, externer Schreibzugriff auf die die defekte Speicherzelle ersetzende redundante Speicherzelle durchgeführt werden müsste.

1: Halbleiter-Speicherbauelement
3a: Speicherzellen-Matrix
3b: Speicherzellen-Matrix
3c: Speicherzellen-Matrix
3d: Speicherzellen-Matrix
4: Steuerleitungs-Datenbus
5: Speicherbauelement-Steuereinrichtung
6a: Array-Steuereinrichtung
6b: Array-Steuereinrichtung
6c: Array-Steuereinrichtung
6d: Array-Steuereinrichtung
7: Selbstreparaturschaltung
8: Speicher-Redundanz-Bereich
9: Testgerät

Claims

Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), welches mindestens eine Speicherzelle aufweist, und mindestens eine redundante Speicherzelle, die derart eingerichtet ist, dass sie die Speicherzelle ersetzen kann, wobei das Verfahren die Schritte aufweist: – Auslesen von in die Speicherzelle geschriebenen Daten, – Ermitteln, ob die ausgelesenen Daten mit Soll-Daten übereinstimmen; – Umprogrammieren bzw. Umkonfigurieren des Halbleiter-Speicherbauelements, so dass die redundante Speicherzelle die Speicherzelle ersetzt, falls die ausgelesenen Daten nicht mit den Soll-Daten übereinstimmen; – Schreiben der Soll-Daten in die redundante Speicherzelle bereits während des Umprogrammierens bzw. Umkonfigurierens.
Verfahren nach Anspruch 1, wobei mit dem Schreiben der Soll-Daten in die redundante Speicherzelle gleichzeitig mit oder vor dem Beginn des Umprogrammierens begonnen wird.
Verfahren nach Anspruch 1, wobei mit dem Schreiben der Soll-Daten in die redundante Speicherzelle unmittelbar nach dem Beginn des Umprogrammierens begonnen wird, insbesondere weniger als drei oder zwei Takte nach dem Beginn des Umprogrammierens.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Schreiben der Soll-Daten durch eine auf dem Halbleiter-Speicherbauelement (1) vorgesehene Schaltung, insbesondere Selbstreparatur-Schaltung (7) durchgeführt wird.
Verfahren nach Anspruch 4, wobei zum Schreiben der Soll-Daten diese aus einem auf dem Halbleiter-Speicherbauelement (1) vorgesehenen Register ausgelesen werden.
Verfahren nach Anspruch 5, wobei das Register Teil der Selbstreparatur-Schaltung (7) ist.
Verfahren nach einem der Ansprüche 4 bis 6, wobei zum Ermitteln, ob die ausgelesenen Daten mit den Soll-Daten übereinstimmen die Selbstreparatur-Schaltung (7) verwendet wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verfahren während eines Testbetriebs des Halbleiter-Speicherbauelements (1) durchgeführt wird.
Halbleiter-Speicherbauelement (1), mit mindestens einer Speicherzelle, und mindestens einer redundanten Speicherzelle, wobei das Halbleiter-Speicherbauelement (1) umprogrammierbar bzw. umkonfigurierbar ist, derart, dass die redundante Speicherzelle die Speicherzelle ersetzt, falls aus der Speicherzelle ausgelesene Daten nicht mit Soll-Daten übereinstimmen, und wobei das Halbleiter-Speicherbauelement (1) eine Einrichtung (7) aufweist zum Schreiben der Soll-Daten in die redundante Speicherzelle bereits während des Umprogrammierens bzw. Umkonfigurierens.
Halbleiter-Speicherbauelement (1) nach Anspruch 9, bei welchem die Einrichtung (7) eine Selbstreparatur-Schaltung ist.
Halbleiter-Speicherbauelement (1) nach Anspruch 9 oder 10, welches ein Register aufweist zum Abspeichern der in die redundante Speicherzelle zu schreibenden Soll-Daten.
Halbleiter-Speicherbauelement (1) nach Anspruch 11, bei welchem das Register Teil der Selbstreparatur-Schaltung (7) ist.
Halbleiter-Speicherbauelement (1) nach Anspruch 12, wobei die Selbstreparatur-Schaltung (7) so ausgestaltet und eingerichtet ist, dass diese die in dem Register abgespeicherten Soll-Daten mit den aus der Speicherzelle ausgelesenen Daten vergleicht.
Speichermodul, mit mindestens einem Halbleiter-Speicherbauelement (1) nach einem der Ansprüche 9 bis 13.
Elektronisches System, mit mindestens einem Speichermodul nach Anspruch 14, und/oder mit mindestens einem Halbleiter-Speicherbauelement (1) nach einem der Ansprüche 9 bis 13.