DE102006056411A1

DE102006056411A1 - TAD-A/D-Wandler mit einer Impulsverzögerungsschaltung, die vor jeder Wandlung zum Erzielen eines digitalen Ausgangswerts initialisiert wird

Info

Publication number: DE102006056411A1
Application number: DE102006056411A
Authority: DE
Inventors: Takamoto Kariya Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-11-30
Filing date: 2006-11-29
Publication date: 2007-06-14
Anticipated expiration: 2026-11-30
Also published as: US20070120723A1; JP2007158400A; US7355544B2; JP4650242B2; DE102006056411B4

Abstract

In einem TAD-(Zeit-Analog-Digital)-A/D-Wandler, bei dem Verzögerungseinheiten einer Impulsverzögerungsschaltung nacheinander während jedes von aufeinanderfolgenden Messintervalle ein Impulssignal übertragen, wobei jede Verzögerungseinheit einen durch eine analoge Eingangssignalspannung bestimmten Verzögerungsbetrag anwendet, wird gewährleistet, dass jedes neue Messintervall beginnt, sobald die Impulsverzögerungsschaltung nach dem vorhergehenden Messintervall in einen initialisierten Zustand zurückgesetzt worden ist. Ausgangswerte, welche die Anzahl an von dem Impulssignal während eines Messintervalls durchlaufenen Verzögerungseinheiten beschreiben, werden direkt als den analogen Eingangssignalspannungspegel beschreibende Digitalwerte verwendet.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung basiert auf der am 30. November, 2005, eingereichten japanischen Patentanmeldung Nr. 2005-346510, auf deren Offenbarung hiermit vollinhaltlich Bezug genommen wird.
HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen TAD-(Zeit-Analog-Digital)-A/D-(Analog-Digital)-Wandler, bei dem A/D-gewandelte Daten als jeweilige Werte erhalten werden, die eine Anzahl an Stufen einer Reihe von Verzögerungseinheiten beschreiben, die während eines Messintervalls von einem Impulssignal durchlaufen worden sind.

Stand der Technik

Es sind verschiedene TAD-A/D-Wandler vorgeschlagen worden, wie beispielsweise in der Erstveröffentlichung der japanischen Patentschrift Nr. 5-259907 (die nachstehend als Druckschrift 1 bezeichnet wird), bei denen eine Impulsverzögerungsschaltung aus einer Mehrzahl von in Reihe geschalteten Stufen (wobei jede Stufe aus einer Verzögerungseinheit aufgebaut ist) ein Impulssignal um einen Betrag verzögert, der durch den Spannungspegel eines analogen Eingangssignals bestimmt wird (z.B. invers proportional zu diesem ist), und bei denen A/D-gewandelte Daten als Zahlenwerte ausgegeben werden, die jeweils den Spannungspegel des analogen Eingangssignals als die Anzahl von Verzögerungsstufen beschreiben, die während eines Abtastintervalls von dem Impulssignal durchlaufen werden. Diese Anzahl von Stufen kann erhalten werden, indem die jeweiligen Ausgangssignalwerte der Verzögerungseinheiten am Ende des Abtastintervalls gleichzeitig registriert werden (z.B. mit Hilfe einer Verriegelungsschaltung), um dadurch die von dem Impulssignal innerhalb der Impulsverzögerungsschaltung bis zu diesem Zeitpunkt erreichte Position zu erfassen.

Ferner wird in Dokumenten, wie beispielsweise der Erstveröffentlichung der japanischen Patentschrift Nr. 2004-7385 (nachstehend als Druckschrift 2 bezeichnet), offenbart, die Impulsverzögerungsschaltung nicht als lineare Verzögerungslinie aus einem Satz von in Reihe geschalteten Stufen aufzubauen, sondern das Ausgangssignal der letzten Verzögerungseinheit an einen ersten Eingangsanschluss der Verzögerungseinheit der ersten Stufe eines Satzes aus in Reihe geschalteten Verzögerungseinheiten zu geben, um eine Ringkonfigurationsverzögerungslinie zu bilden. Bei solch einem A/D-Wandler umläuft ein Impulssignal fortlaufend die aus der Impulsverzögerungsschaltung gebildete Ringverzögerungslinie. In jedem Intervall zwischen aufeinanderfolgenden Abtastzeitpunkten zählt ein Umlaufanzahlzähler die Gesamtzahl von Malen, die das Impulssignal die Impulsverzögerungsschaltung umlaufen hat. An jedem Abtastzeitpunkt werden die von dem Impulssignal in der Impulsverzögerungsschaltung erreichte Stufe (d.h. die jeweiligen Ausgangssignalzustände der Verzögerungsstufen) und der Zählwert des Zählers in jeweiligen Verriegelungsschaltungen registriert.

Folglich wird an jedem Abtastzeitpunkt ein digitaler Zahlenwert erhalten, der aus einem Satz von Bits höherer Ordnung, die auf dem von dem Umlaufanzahlzähler erreichten Zählwert basieren, und einem Satz von Bits niedrigerer Ordnung, welche die von dem Impulssignal in der Impulsverzögerungsschaltung erreichte Position beschreiben, gebildet ist. Jeder A/D-gewandelte Ausgangswert wird auf der Grundlage der Differenz zwischen dem momentan erhaltenen Zahlenwert und dem unmittelbar zuvor erhaltenen Zahlenwert (aus den Verriegelungsschaltungen gelesen) erhalten.

In der Erstveröffentlichung der japanischen Patentschrift Nr. 2004-357030 (die nachstehend als Druckschrift 3 bezeichnet wird) wird ein weiteres Beispiel offenbart, das auf dem in der obigen Druckschrift 2 offenbarten A/D-Wandlers basiert (d.h., eine Impulsverzögerungsschaltung, die aus als Ringverzögerungslinie miteinander ver bundenen Verzögerungseinheiten aufgebaut ist und einen Umlaufanzahlzähler verwendet). Bei diesem Beispiel wird die Anzahl an von dem Impulssignal durchlaufenen Verzögerungsstufen nicht an einem einzigen Abtastzeitpunkt bei jeder Wandlung bzw. jedem Wandlungsvorgang erfasst, sondern bei jeder Wandlung n-Mal nacheinander (wobei n eine ganze Zahl ist) an einer Mehrzahl von Abtastzeitpunkten, die nacheinander um das 1/n-fache des momentan von jeder Verzögerungseinheit angewandten Verzögerungsbetrags in der Zeit voneinander abweichen. Bei jeder Wandlung werden die an den n aufeinanderfolgenden Erfassungszeitpunkten erhaltenen jeweiligen Zahlenwerte summiert, um einen Zahlenwert zu erhalten, der eine höhere Auflösung als ein Zahlenwert aufweist, der erhalten wird, wenn bei jeder Wandlung nur eine einzige Erfassung vorgenommen wird. Jeder A/D-gewandelte Ausgangswert wird gemäß obige Beschreibung als Differenz zwischen dem momentan erhaltenen Zahlenwert und dem unmittelbar vorhergehenden (verriegelten bzw. zwischengespeicherten) Zahlenwert erhalten.

Mit solch einem Verfahren (wird ebenso in der Druckschrift 2 beschrieben) kann eine erhöhte Wandlungsgeschwindigkeit und eine erhöhte A/D-Wandlungsauflösung erzielt werden.

Bei dem in der Druckschrift 1 offenbarten A/D-Wandler werden Steuersignale, welche die Zeitpunkte zur Aktivierung der Impulsverzögerungsschaltung und die Zeitpunkte bestimmen, an denen die jeweiligen Ausgangssignalzustände der Stufen der Impulsverzögerungsschaltung durch eine Verriegelungsschaltung registriert werden, mit Hilfe eines ein Systemtaktsignal (das als Abtasttaktsignal verwendet wird) zählenden Zählers und eines die Zählwerte des Zählers dekodierenden Dekodierers erzielt, um die Steuersignale zu erhalten. Im Allgemeinen wird die Periode solch eines Systemtaktsignals verhältnismäßig lang ausgelegt, um einen stabilen Betrieb der digitalen Schaltungen zu gewährleisten.

Bei solch einem A/D-Wandler muss gewährleistet sein, dass dann, wenn die Zustände (d.h. die Ausgangssignale) der Stufen in der Impulsverzögerungsschaltung registriert (d.h. zwischengespeichert) worden sind, ein ausreichend langes Warteintervall verstreicht, bevor die Impulsverzögerungsschaltung erneut aktiviert wird, um ein Durchlaufen eines Impulssignals durch die Stufen der Impulsverzögerungsschal tung zu initiieren. Dies ist erforderlich, um zu gewährleisten, dass das "neue" Impulssignal nicht initiiert wird, bevor das "alte" (d.h. das zuvor initiierte) Impulssignal von der letzten Stufe der Impulsverzögerungsschaltung ausgegeben worden ist.

Bei dem in der Druckschrift 1 offenbarten A/D-Wandler können die Zeitpunkte bzw. Takte eines Abtasttaktsignals zur Zwischenspeicherung der Zustände in der Stufen in der Impulsverzögerungsschaltung an jeweiligen Abtastzeitpunkten und die Zeitpunkte eines Aktivierungssteuersignals zur periodischen Initiierung eines Impulssignals einzig auf der Grundlage des Systemtaktsignals bestimmt werden. Folglich kann das vorstehend erwähnte Warteintervall nur einen Wert aufweisen, welcher der inversen mit einer ganzen Zahl multiplizierten Systemtaktfrequenz entspricht.

Folglich kann das Warteintervall nicht wahlweise derart gewählt werden, dass es einen Wert aufweist, der minimal erforderlich ist, um einen stabilen Betrieb des A/D-Wandlers zu gewährleisten (d.h. einen Wert, der nur geringfügig über der Maximalzeit liegt, die von einem Impulssignal benötigt wird, um alle Stufen der Impulsverzögerungsschaltung zu durchlaufen). Folglich muss das Warteintervall unnötig lang ausgelegt werden, so dass die A/D-Wandlungsgeschwindigkeit (Abtastrate) entsprechend verringert wird.

20 zeigt den allgemeinen Aufbau eines A/D-Wandlers 100 mit einer Ringverzögerungslinie und einer die Anzahl von Umläufen eines Impulssignals in der Ringverzögerungslinie zählenden Zählschaltung, gleich dem in den Druckschriften 2 und 3 beschriebenen Wandler. Es sind einzig die Schaltungsabschnitte gezeigt, die dazu benötigt werden, die Ausgangszustände der Stufen der Impulsverzögerungsschaltung an einem einzigen Abtastzeitpunkt bei jeder Wandlung zu erfassen. Bei solch einem A/D-Wandler kreist ein Impulssignal auf eine Initiierung des Impulssignals durch ein Aktivierungssteuersignal RR hin fortlaufend in der Impulsverzögerungsschaltung 101. An jedem durch ein Abtasttaktsignal CKS definierten Abtastzeitpunkt werden die Zustände der Ausgangssignale der Impulsverzögerungsschaltung 101 und der von der Umlaufzählschaltung 103 erreichte Zählwert in der Verriegelungs- und Kodierschaltung 102 bzw. in der Verriegelungsschaltung 104 gespeichert. In der Verriegelungs- und Kodierschaltung 102 werden die zwischengespeicherten Daten (d.h. die Daten, welche die von dem Impulssignal bei dem Abtastzeitpunkt er reichte Stufe in der Impulsverzögerungsschaltung 101 beschreiben) dekodiert, um die Bits niedrigerer Ordnung (in der 20 mit "a" gekennzeichnet) eines entsprechenden Zahlenwerts zu erhalten, während der in der Verriegelungsschaltung 104 registrierte Zählwert der Umlaufzählschaltung 103 die Bits höherer Ordnung (mit "b" gekennzeichnet) des Zahlenwerts beschreibt. Am nächsten Abtastzeitpunkt werden die Bits des neu erzielten Zahlenwerts in einem Signalspeicher 110 registriert.

An jedem Abtastzeitpunkt wird der unmittelbar zuvor erhaltene Zahlenwert (als DTn – 1 gekennzeichnet) aus dem Signalspeicher 110 gelesen und mit Hilfe eines Subtrahierers 112 von dem momentan erhaltenen Zahlenwert (als DTn gekennzeichnet) abgezogen, um einen A/D-gewandelten Ausgangsdatenwert zu erhalten, welcher die Gesamtzahl von Stufen in der Impulsverzögerungsschaltung 101 beschreibt, die seit dem vorhergehenden Abtastzeitpunkt von dem Impulssignal durchlaufen worden sind, wobei dieser Wert in der 20 als DT gekennzeichnet ist.

Genauer gesagt, wenn der momentan erhaltene Zahlenwert DTn geringer als der unmittelbar zuvor erhaltene Zahlenwert DTn – 1 ist (wodurch angezeigt wird, das bei der Umlaufzählschaltung 103 seit dem vorhergehenden Abtastzeitpunkt ein Überlauf aufgetreten ist), wird die Subtraktion als {(DTn + k) – DTn – 1} ausgeführt, wobei k der maximale Zählwert der Umlaufzählschaltung 103 ist. Wenn DTn größer als DTn – 1 ist, wird die Subtraktion als {DTn – DTn – 1} ausgeführt. Dieser Vorgang ist in der Abbildung und dem Zeitdiagramm der 6 der Druckschrift 2 gezeigt, bei denen die als "IS" gekennzeichneten Werte aufeinanderfolgenden Werten der vorstehend beschriebenen Werte DT der 20 entsprechen.

Folglich ist mit solch einem TAD-A/D-Wandler, obgleich er eine hohe A/D-Wandlungsgeschwindigkeiterzielen kann, der Nachteil verbunden, dass zusätzlich eine Signalspeicher- und eine Subtrahierschaltung integriert werden müssen, was zu einer deutlichen Erhöhung der Gesamtschaltungsgröße führt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist angesichts der vorstehend beschriebenen Nachteile im Stand der Technik eine erste Aufgabe der vorliegenden Erfindung, einen TAD-A/D-Wandler bereitzu stellen, bei dem eine Aktivierung der Impulsverzögerungsschaltung der Schaltung (d.h. eine Initiierung eines die Impulsverzögerungsschaltung durchlaufenden Impulssignals) nach einem auf jeden Abtastzeitpunkt folgenden Warteintervall ausgeführt wird, die Dauer des Warteintervalls jedoch kürzer als im Stand der Technik ausgelegt werden kann, um dadurch eine höhere Geschwindigkeit bei aufeinanderfolgenden A/D-Wandlungsoperationen zu ermöglichen.

Es ist eine zweite Aufgabe der vorliegenden Erfindung, einen TAD-A/D-Wandler bereitzustellen, mit dem eine höhere Geschwindigkeit bei aufeinanderfolgenden A/D-Wandlungsoperationen erzielt werden kann, ohne dass die Schaltungsgröße des A/D-Wandlers verglichen mit dem Stand der Technik deutlich erhöht werden muss.

Zum Lösen der obigen Aufgaben wird gemäß einer ersten Ausgestaltung der vorliegenden Erfindung ein A/D-Wandler bereitgestellt, der eine Impulsverzögerungsschaltung aufweist, die durch ein Aktivierungssteuersignal, wie beispielsweise ein an die erste Stufe der Impulsverzögerungsschaltung gegebenes Impulssignal, aktiviert wird, um ein Impulssignal zu übertragen, und die aus einer Mehrzahl von als aufeinanderfolgende Verzögerungsstufen zum Bilden einer Ringverzögerungslinie in Reihe geschalteten Verzögerungseinheiten aufgebaut ist. Die Bezeichnung "Aktivierung" einer Impulsverzögerungsschaltung wird nachstehend im Sinne einer Initiierung der Übertragung eines Impulssignals (einzelner Impuls) ausgehend von einer Verzögerungseinheit der ersten Stufe durch aufeinanderfolgende Verzögerungseinheiten der Impulsverzögerungsschaltung gebraucht. Jede der Verzögerungseinheiten wendet den gleichen Verzögerungsbetrag auf das Impulssignal an, d. h., das Impulssignal wird von jeder Verzögerungseinheit mit dem gleichen Betrag verzögert, wobei sich der Verzögerungsbetrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert. Wenn jede Verzögerungseinheit beispielsweise aus einem CMOS-Inverter aufgebaut ist, wird das analoge Eingangssignal als Energieversorgungsspannung an jeder der Verzögerungseinheiten gelegt.

Solch ein A/D-Wandler weist ferner eine Umlaufanzahlzählschaltung, welche die Anzahl an vollständigen Umläufen des Impulssignals in der Impulsverzögerungsschaltung auf jede Aktivierung hin zählt, und eine Verriegelungs- und Kodierschaltung auf, die durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastpe riode angesteuert wird. An jedem von aufeinanderfolgenden Abtastzeitpunkten, wie beispielsweise an jeder ansteigenden Flanke (vom L- zum H-Pegel) des Abtasttaktsignals, werden die jeweiligen Zustände der von der Verzögerungseinheit erzeugten Ausgangssignale und ein Operationssignal der Umlaufanzahlzählschaltung (beschreibt die Gesamtzahl von Umläufen seit einem Beginn der Aktivierung) durch die Verriegelungs- und Kodierschaltung registriert, die so die Gesamtzahl von Verzögerungseinheiten gewinnt, die seit dem Beginn der Aktivierung von dem Impulssignal durchlaufen wurden. Die Verriegelungs- und Kodierschaltung erzielt hierdurch einen Zahlenwert, der direkt als A/D-(Analog-Digital)-gewandelter Ausgangswert verwendet werden kann.

Solch ein A/D-Wandler weist ferner eine Steuersignalerzeugungsschaltung auf, die auf der Grundlage des Abtasttaktsignals arbeitet, um das Aktivierungssteuersignal derart zu erzeugen, dass ein Umlauf des Impulssignals in der Impulsverzögerungsschaltung während jedes von periodischen Pausenintervallen verhindert wird, und dass die Impulsverzögerungsschaltung am Ende jedes Pausenintervalls aktiviert wird. Die Pausenintervalldauer ist länger als die Umlaufperiode des Impulssignals in der Impulsverzögerungsschaltung und kürzer als die Abtastperiode ausgelegt.

Die Steuersignalerzeugungsschaltung erzeugt ferner ein Initialisierungssignal zur Initialisierung der Umlaufanzahlzählschaltung, und zwar während jedes Pausenintervalls.

Es kann auf zwei verschiedene Weisen verhindert werden, dass die Impulsverzögerungsschaltung während jedes Pausenintervalls arbeitet. Die erste Möglichkeit besteht darin, einen Umlauf des Impulssignals in der Impulsverzögerungsschaltung für eine ausreichende Dauer zu unterbrechen, so wie es gemäß der vorliegenden Erfindung erfolgt. Die andere Möglichkeit besteht darin, jede Verzögerungseinheit zwingend zurückzusetzen (z.B. indem bewirkt wird, dass jede Verzögerungseinheit gleichzeitig ein L-Pegel-Ausgangssignal erzeugt). Um das erste Verfahren zu realisieren, wird das Pausenintervall länger als die vom Impulssignal zum Durchlaufender Impulsverzögerungsschaltung benötigte Zeitspanne ausgelegt. Auf diese Weise kann die Impulsverzögerungsschaltung auf einfache Art initialisiert werden, da es nicht erforderlich ist, jede der Verzögerungseinheiten vor einem Beginn jeder neuen Aktivie rung (d.h. jeder neuen A/D-Wandlung bzw. Wandlungsoperation) einzeln zurückzusetzen.

Da die Impulsverzögerungsschaltung und die Umlaufanzahlzählschaltung jeweils vor Beginn jedes Aktivierungsintervalls, bei dem das Impulssignal die Impulsverzögerungsschaltung durchläuft, initialisiert werden, kann jeder Zahlenwert, der am Ende eines Aktivierungsintervalls von der Verriegelungs- und Kodierschaltung erzielt wird, direkt als A/D-gewandelter Ausgangswert verwendet werden. Folglich müssen keine zusätzlichen Elemente vorgesehen werden, die im Stand der Technik gemäß der Druckschriften 2 und 3 benötigt werden, wie beispielsweise der Signalspeicher 110 und der Subtrahierer 112 bei dem in der 20 gezeigten herkömmlichen A/D-Wandler, um jeden A/D-gewandelten Ausgangswert als Differenz zwischen einem momentan erzielten Zahlenwert und einen unmittelbar zuvor erzielten Zahlenwert zu erhalten. Wenn der A/D-Wandler als LSI-(Large Scale Integration)-Chip realisiert werden soll, kann die gesamte von den Schaltungen des A/D-Wandlers eingenommene LSI-Chipfläche gemäß der vorliegenden Erfindung folglich verringert werden, so dass die Fertigungskosten reduziert werden können.

Ferner kann bei dem vorstehend beschriebenen A/D-Wandler gemäß der ersten Ausgestaltung der vorliegenden Erfindung eine fortlaufende A/D-Wandlung mit einer hohen Geschwindigkeit erzielt werden, da das Pausenintervall wesentlich kürzer als die Abtastperiode ausgelegt werden kann und die Dauer jedes Aktivierungsintervalls der Impulsverzögerungsschaltung einzig um die Dauer eines Pausenintervalls verringert wird (bezüglich der Abtastperiode).

Vorzugsweise wird die Dauer des Pausenintervalls zu kurz wie möglich, jedoch stets länger als die Umlaufperiode der Impulsverzögerungsschaltung ausgelegt. Wahlweise sollte sie gleich der Umlaufperiode ausgelegt werden. Auf diese Weise kann der Betrag der Totzeit in jeder Abtastperiode (d.h. die Zeitspanne, während der keine A/D-Wandlung ausgeführt wird) minimiert werden, so dass jedes Abtastintervall effizienter genutzt werden kann, so dass die Effizienz der A/D-Wandlung verbessert wird. Die Dauer des Pausenintervalls sollte auf jedem Fall weniger als 1/5 der Abtastperiode betragen.

Bei solch einem A/D-Wandler weist die Steuersignalerzeugungsschaltung vorzugsweise eine Flankendetektorschaltung auf, die aus einer Zeitverzögerungsschaltung, welche das Abtasttaktsignal um einem das Pausenintervall definierenden Betrag verzögert, und einer Logikschaltung aufgebaut, der das Abtasttaktsignal und das Ausgangssignal (das verzögerte Abtasttaktsignal) der Zeitverzögerungsschaltung zugeführt werden. Die Flankendetektorschaltung erfasst bestimmte Logikpegelübergänge des Abtasttaktsignals (z.B. jeden Übergang von einem L- zu einem N-Pegel) und erzeugt das Aktivierungssteuersignal, und die Steuersignalerzeugungsschaltung erzeugt das Aktivierungssignal und das Initialisierungssignal auf der Grundlage des Ausgangssignals der Zeitverzögerungsschaltung.

Die Zeitverzögerungsschaltung ist vorzugsweise aus einer Mehrzahl von Verzögerungseinheiten aufgebaut, die als jeweilige Verzögerungsstufen in Reihe geschaltet sind, wobei jede der Verzögerungseinheiten die gleichen Verzögerungseigenschaften wie die Verzögerungseinheiten der Impulsverzögerungsschaltung aufweist.

Wenn das analoge Eingangssignal als Energieversorgungsspannung an jede der Verzögerungseinheiten (die beispielsweise als jeweilige CMOS-Tranistor-Inverter aufgebaut sind) der Impulsverzögerungsschaltung gelegt wird, wird die Gesamtzahl an Verzögerungseinheiten der Zeitverzögerungsschaltung dann, wenn das analoge Eingangssignal ebenso als Energieversorgungsspannung an die Zeitverzögerungsschaltung gelegt wird, höher als die Gesamtzahl an Verzögerungseinheiten in der Impulsverzögerungsschaltung ausgelegt, um dadurch zu gewährleisten, dass das Pausenintervall länger als die Umlaufperiode des Impulssignals in der Impulsverzögerungsschaltung ausgelegt werden kann.

Alternativ muss dann, wenn die Gesamtzahl an Verzögerungseinheiten der Zeitverzögerungsschaltung annähernd gleich der Gesamtzahl an Verzögerungseinheiten in der Impulsverzögerungsschaltung ausgelegt wird, gewährleistet werden, dass die an die Zeitverzögerungsschaltung gelegte Energieversorgungsspannung stets niedriger als der Spannungspegel des analogen Eingangssignals ist. D.h., die Energieversorgungsspannung der Zeitverzögerungsschaltung muss niedriger als der niedrigste Pegel des zulässigen Änderungsbereichs des analogen Eingangssignalspannungspegels sein. Auf diese Weise kann gewährleistet werden, dass die Dauer des Pau senintervalls länger als die Umlaufperiode des Impulssignals in der Impulsverzögerungsschaltung (Ringverzögerungslinie) ausgelegt ist.

Der letztere Zustand kann erfüllt werden, indem eine feste Gleichspannung als Energieversorgungsspannung der Zeitverzögerungsschaltung angelegt wird, die niedriger als der geringst mögliche Spannungspegel des analogen Eingangssignals ist. Alternativ kann der Zustand erfüllt werden, indem das analoge Eingangssignal in seiner Spannung geteilt wird und das resultierende Signal als Energieversorgungsspannung der Zeitverzögerungsschaltung verwendet wird.

Gemäß einer zweiten Ausgestaltung der vorliegenden Erfindung wird ein A/D-Wandler bereitgestellt, der im Wesentlichen dem vorstehend beschriebenen A/D-Wandler entspricht, bei dem jedoch die Wandlungsauflösung erhöht werden kann. Solch ein A/D-Wandler weist n Impulspositionszahlenwandlungsschaltungen auf (wobei n eine ganze Zahl von größer oder gleich 2 ist), von denen jede mit einer Impulsverzögerungsschaltung und einer Umlaufanzahlzählschaltung gemäß obiger Beschreibung verbunden ist (in einer Ringverzögerungslinienkonfiguration) und die Funktionen der vorstehend beschriebenen Verriegelungs- und Kodierschaltung ausführt. Jede der Impulspositionszahlenwandlungsschaltungen empfängt ein entsprechendes Signal von n individuellen Abtasttaktsignalen und erzielt periodisch einen Zahlenwert, der eine Gesamtzahl an Verzögerungseinheiten beschreibt, die während eines individuellen Messintervalls, das sich von einem Aktivierungszeitpunkt bis zu einem Abtastzeitpunkt erstreckt, der durch das entsprechende individuelle Abtasttaktsignale definiert wird, von dem Impulssignal durchlaufen werden, wobei sich die Gesamtzahl an durchlaufenen Verzögerungseinheiten invers proportional zum Spannungspegel des analogen Eingangssignals ändert.

Solch ein A/D-Wandler weist ferner eine Verschiebungsschaltung zur Erzeugung der n individuellen Abtasttaktsignale auf der Grundlage des Abtasttaktsignals auf, wobei die individuellen Abtasttaktsignale nacheinander um einen Betrag des 1/n-fachen eines momentan von jeder der Verzögerungseinheiten angewandten Verzögerungsbetrags in der Phase voneinander abweichen. Der A/D-Wandler weist ferner eine Addierschaltung zum periodischen Addieren jeweiliger von den Impulspositions zahlenwandlungsschaltungen erzeugter Zahlenwerte auf, um einen A/D-gewandelten Ausgangswert auf der Grundlage eines Ergebnisses der Addition zu erhalten.

Durch die Summierung der jeweiligen Zahlenwerte, die von den Impulspositionszahlenwandlungsschaltungen für Messintervalle jeweils verschiedener Zeitdauer erzielt werden, bei jeder A/D-Wandlung, weisen die A/D-gewandelten Ausgangsdaten eine höhere Auflösung als die der von einer Einpulspositionszahlenwandlungsschaltung erzeugten numerischen Daten. Insbesondere wird die Auflösung um log₂ n Bits erhöht. Folglich kann eine A/D-Wandlung mit einer erhöhten Auflösung erzielt und gleichzeitig eine hohe Wandlungsgeschwindigkeit aufrechterhalten werden.

Gemäß einer dritten Ausgestaltung der vorliegenden Erfindung wird ein A/D-Wandler bereitgestellt, der n Wandlerkernabschnitte aufweist, die gemeinsam an einem analogen Eingangssignal arbeiten, und von denen jeder eine Impulsverzögerungsschaltung aufweist, die aus Verzögerungseinheiten aufgebaut ist, die als Ringverzögerungslinie angeordnet sind, und eine Umlaufanzahlzählschaltung aufweist, wie gemäß der obigen ersten Ausgestaltung der Erfindung beschrieben, wobei jeder der Wandlerkernabschnitte gemeinsam an einem analogen Eingangssignal arbeitet. Jeder Wandlerkernabschnitt weist, wie vorstehend beschrieben, ferner eine Verriegelungs- und Kodierschaltung auf, die durch ein extern zugeführtes Abtasttaktsignal angesteuert wird, um einen Ausgangszahlenwert in Übereinstimmung mit der Anzahl von während eines Messintervalls von einem Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen.

Die Wandlerkernabschnitte arbeiten jedoch mit Messintervallen jeweils verschiedener Dauern. Der A/D-Wandler weist eine Steuersignalerzeugungsschaltung auf, die auf der Grundlage des Spannungspegels des analogen Eingangssignals und mit dem (extern zugeführten) Taktsignal synchronisiert arbeitet und n individuelle Aktivierungssteuersignale erzeugt, die nacheinander um einen Betrag des 1/n-fachen einer momentan von jeder der Verzögerungseinheiten angewandten Verzögerungszeit in der Phase voneinander abweichen (d.h. eine Verzögerungszeit wird durch den Spannungspegel des analogen Eingangssignals an dem momentanen Zeitpunkt bestimmt).

Diese individuellen Aktivierungssteuersignale werden entsprechenden Abschnitten der Wandlerkernabschnitte zugeführt, um deren jeweils verschiedenen individuellen Abtastintervalle zu bestimmen. Jedes Aktivierungssteuersignal verhindert, wie vorstehend bezüglich des A/D-Wandlers der ersten Ausgestaltung beschrieben, während eines individuellen Pausenintervalls (dessen Zeitpunkte für diesen Wandlerkernabschnitt spezifisch sind) einer geeigneten Zeitdauer periodisch einen Betrieb der Impulsverzögerungsschaltung in jedem Wandlerkernabschnitt und aktiviert die Impulsverzögerungsschaltung am Ende jedes individuellen Pausenintervalls. Die Steuersignalerzeugungsschaltung erzeugt ferner ein Initialisierungssignal zur Initialisierung der Umlaufanzahlzählschaltung jedes Wandlerkernabschnitts während jeder individuellen Pausenintervalls.

Solch ein A/D-Wandler weist ferner einen Addierer zum periodischen Addieren jeweiliger Zahlenwerte auf, die von den Wandlerkernabschnitten an jedem Abtastzeitpunkt erzeugt werden, um einen A/D-gewandelten Ausgangswert auf der Grundlage eines Ergebnisses der Addition zu erhalten.

Folglich kann auch bei dieser Ausführungsform eine erhöhte Auflösung erzielt werden, verglichen mit der, die mit einem einzelnen Wandlerkernabschnitt erzielt werden kann, d.h., die Auflösung der A/D-gewandelten Ausgangsdaten des Addierers wird verglichen mit den von jedem Wandlerkernabschnitt erzeugten numerischen Daten um log₂ n Bits erhöht. Dieser Vorteil wird zusätzlich zu den vorstehend bezüglich der ersten Ausgestaltung der Erfindung beschriebenen Vorteilen erzielt.

Durch die Verwendung einer Impulsverzögerungsschaltung in einer Ringverzögerungslinienkonfiguration kann gemäß obiger Beschreibung ein A/D-Wandler mit einer hohen Wandlungsauflösung erzielt werden. Wird eine solch hohe Auflösung jedoch nicht benötigt, kann die Schaltungsgröße des A/D-Wandlers verringert werden, indem eine Reihe von als gerade Verzögerungslinie in Reihe geschalteten Verzögerungseinheiten verwendet wird.

Folglich stellt die Erfindung ebenso einen A/D-Wandler bereit, der eine Impulsverzögerungsschaltung aufweist, die aus einer Mehrzahl von als gerade Verzögerungslinien in Reihe geschalteten Verzögerungseinheiten aufgebaut ist und aktiviert wird, um damit zu beginnen, ein Impulssignals an jedem von jeweiligen Aktivierungszeitpunkten zu übertragen, wobei jede der Verzögerungseinheiten gemäß obiger Beschreibung arbeitet, d.h. das Impulssignal mit einem sich in Übereinstimmung mit dem Spannungspegel eines analogen Eingangssignals ändernden Verzögerungsbetrag verzögert.

Bei einer geraden Verzögerungslinienkonfiguration wird die Aktivierung vorgenommen, indem ein Impulssignal als Aktivierungssignal an die Verzögerungseinheit der ersten Stufe gegeben wird. Der A/D-Wandler weist ferner eine Verriegelungs- und Kodierschaltung auf, die durch ein Abtasttaktsignal fester Periode angesteuert wird, um periodisch die Gesamtzahl an von einem vorhergehenden Aktivierungszeitpunkt bis zu einem Abtasttaktzeitpunkt von dem Impulssignal durchlaufenen Verzögerungseinheiten erhalten, und um einen A/D-gewandelten Ausgangswert in Übereinstimmung mit der Gesamtzahl zu erzeugen.

Solch ein A/D-Wandler weist vorzugsweise eine Empfangserfassungsschaltung zur Erzeugung eines Empfangserfassungssignals, das jeden Zeitpunkt anzeigt, an dem das Impulssignal von der Verzögerungseinheit der letzten Stufe der Impulsverzögerungsschaltung ausgegeben wird (oder von dieser empfangen wird), und eine Steuersignalerzeugungsschaltung auf, die über das Abtasttaktsignal und das Empfangserfassungssignal arbeitet. Die Steuersignalerzeugungsschaltung verhindert auf jeden Aktivierungszeitpunkt folgend eine weitere Aktivierung der Impulsverzögerungsschaltung, bis das Empfangserfassungssignal anzeigt, dass ein aus einer unmittelbar vorhergehenden Aktivierung folgendes Impulssignal die Verzögerungseinheit der letzten Stufe erreicht hat.

Auf diese Weise kann auf sehr einfache Art gewährleistet werden, dass die Impulsverzögerungsschaltung bei Beginn jeder Aktivierung der Impulsverzögerungsschaltung initialisiert ist (d.h., dass momentan kein Impulssignal durch die Verzögerungseinheiten läuft). Folglich kann mit einer einfachen und kleinen Schaltung eine kontinuierliche A/D-Wandlung hoher Geschwindigkeit erzielt werden.

Die Auflösung einer A/D-Wandlung eines solches A/D-Wandlers kann, wie vorstehend bezüglich des Falls, bei dem eine Impulsverzögerungsschaltung mit einer Ringverzögerungslinienkonfiguration verwendet wird, erhöht werden, indem eine Mehrzahl von Verriegelungs- und Dekodierschaltungen in einer geraden Verzögerungslinienkonfiguration als Impulsverzögerungsschaltung miteinander verbunden werden. D.h., den Verriegelungs- und Dekodierschaltungen werden jeweilige individuelle Abtasttaktsignale zugeführt, die nacheinander um einen Einheitszeitbetrag, der gleich dem momentan von jeder der Verzögerungseinheiten auf das Impulsverzögerungssignal angewandten Verzögerungsbetrag ist, in der Phase voneinander abweichen bzw. verschoben sind (d.h. eine Verzögerung, die von dem Spannungspegel des analogen Eingangssignals abhängt). Durch eine periodische Summierung der jeweiligen von diesen Verriegelungs- und Dekodierschaltungen erzielten Zahlenwerte können A/D-gewandelte Ausgangsdaten erhalten werden, die aus den vorstehend beschriebenen Gründen eine höhere Auflösung als die Ausgangsdaten einer einzelnen Verriegelungs- und Dekodierschaltung aufweisen.

Auf diese Weise kann mit einer kleinen Schaltung ein A/D-Wandler hoher Auflösung und hoher A/D-Wandlungsgeschwindigkeit erzielt werden.

Alternativ können eine Mehrzahl von Wandlerkernabschnitten verwendet werden, von denen jeder aus einer Impulsverzögerungsschaltung mit einer gerade Verzögerungslinienkonfiguration und einer Verriegelungs- und Dekodierschaltung aufgebaut ist, denen jeweilige individuelle Aktivierungssignale zugeführt werden, so dass sie gemäß obiger Beschreibung mit Abtastintervallen jeweils verschiedener Zeitdauer arbeiten. Die Erzeugung der jeweiligen individuellen Aktivierungssignale wird derart gesteuert, dass ein neuer Satz individueller Aktivierungszeitpunkte (zum Starten einer neuen A/D-Wandlung) nicht gebildet wird, bis bestätigt wird (auf der Grundlage der jeweiligen individuellen Empfangserfassungssignale der Wandlerkernabschnitte), dass sämtliche der Impulsverzögerungsschaltungen der Wandlerkernabschnitte in den initialisierten bzw. Initialisierungszustand zurückgekehrt sind.

Durch die periodische Summierung der jeweiligen Zahlenwerte, die von diesen Wandlerkernabschnitten erzielt werden, können A/D-gewandelte Ausgangsdaten erhalten werden, die aus den vorstehend beschriebenen Gründen eine höhere Auflösung als die von jedem der Wandlerkernabschnitte erzeugten Zahlenwerte aufweisen, ohne dass die Abtastperiode des A/D-Wandlers verglichen mit dem Fall, bei den nur eine einzige Impulsverzögerungsschaltung und eine einzige Verriegelungs- und Kodierschaltung verwendet werden, erhöht werden muss.

Die Erfindung lehrt ferner eine alternative Konfiguration für einen A/D-Wandler, die eine Impulsverzögerungsschaltung mit einer gerade Verzögerungslinienkonfiguration und eine Verriegelungs- und Dekodierschaltung verwendet, mit denen auf einfache Art und Weise gewährleistet wird, dass die Impulsverzögerungsschaltung vor jeder neuen Aktivierung der Impulsverzögerungsschaltung zuverlässig in den Initialisierungszustand zurückgekehrt ist. Mit dieser Konfiguration arbeitet eine Steuersignalerzeugungsschaltung über ein Abtasttaktsignal, um ein Aktivierungssignal mit einer Aktivierungsperiode zu erzeugen, die wenigstens der doppelten Periode des Abtasttaktsignals entspricht. Insbesondere wird die Aktivierungsperiode so ausgelegt, dass sie einem k-fachen der Abtastperiode entspricht, wobei k eine ganze Zahl von größer oder gleich 2 ist, und dass sie länger als die maximale Zeitspanne ist, die von dem Impulssignal benötigt wird, um die Impulsverzögerungsschaltung vollständig zu durchlaufen (d.h. in einem Zustand, bei dem die analoge Eingangsignalspannung den geringsten Pegel eines zulässigen Pegelbereichs aufweist).

Ferner wird gewährleistet, dass die Abtastperiode kürzer als die minimale Zeitspanne ist, die von dem Impulssignal benötigt wird, um die Impulsverzögerungsschaltung vollständig zu durchlaufen (d.h., in einem Zustand, bei dem die analoge Eingangsignalspannung den höchsten Pegel eines zulässigen Pegelbereichs aufweist).

Auf diese Weise kann gewährleistet werden, dass die Impulsverzögerungsschaltung bei Beginn jeder Aktivierung der Impulsverzögerungsschaltung (d.h. bei Beginn jedes Abtastintervalls) zuverlässig in den Initialisierungszustand zurückgekehrt sein wird ist. Als Folge dieses Betriebsmodus wird eine gültige Abtastung jedoch nur an einem von zwei aufeinanderfolgenden Abtastzeitpunkten erhalten, d.h., einer von zwei Zahlenwerten, die von der Verriegelungs- und Kodierschaltung erzielt werden, wird als ungültige Daten verarbeitet.

Gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung wird ein A/D-Wandler bereitgestellt, der eine als gerade Verzögerungslinie gebildeten Impulsver zögerungsschaltung und eine Empfangserfassungsschaltung zur Erzeugung eines Empfangserfassungssignals, das jeden Zeitpunkt anzeigt, an dem das Impulssignal die Verzögerungseinheit der letzten Stufe der Impulsverzögerungsschaltung erreicht, aufweist, wobei das Empfangserfassungssignal, wie vorstehend beschrieben, an eine Steuersignalerzeugungsschaltung gegeben wird. In diesem Fall wird ein extern zugeführtes Abtasttaktsignal jedoch nicht dazu verwendet, die Operationszeitpunkte des Aktivierungssignals zu steuern. Stattdessen wird jedes Mal, wenn eine A/D-Wandlung ausgeführt werden soll, ein extern zugeführtes Anfragesignal an die Steuersignalerzeugungsschaltung gegeben.

Die Signalerzeugungsschaltung spricht auf das Aktivierungsanfragesignal an, indem sie ein Aktivierungssignal an die Impulsverzögerungsschaltung gibt, und gibt ferner ein Verriegelungssignal an die Verriegelungs- und Kodierschaltung gibt, um einen Abtastzeitpunkt zu definieren, nachdem ein vorbestimmtes Intervall auf eine Aktivierung der Impulsverzögerungsschaltung folgend verstrichen ist. Die Steuersignalerzeugungsschaltung verhindert auf jede Aktivierung folgend eine weitere Aktivierung der Impulsverzögerungsschaltung (d.h. im Ansprechen auf eine anschließende Eingabe des Aktivierungsanfragesignals), bis das Empfangserfassungssignal anzeigt, dass ein Impulssignal aus einer unmittelbar vorhergehenden Aktivierung die Verzögerungseinheit der letzten Stufe erreicht hat.

Auf diese Weise wird gewährleistet, dass jede A/D-Wandlung schnellstmöglich beginnen kann, sobald ein Aktivierungsanfragesignalempfangen wird, d.h. sobald die Impulsverzögerungsschaltung in den Initialisierungszustand zurückkehrt, wenn dies noch nicht erfolgt ist.

KURZE BESCHREIBUNG DER ZEICHNUNG
1 zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer ersten Ausführungsform;
2A zeigt ein Schaltbild einer Verzögerungsschaltung gemäß einer ersten Ausführungsform und 2B ein entsprechendes Diagramm mit einem Spannungsverhältnis;
3 zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der ersten Ausführungsform;
4 zeigt ein IC-Muster-Diagramm zur Beschreibung der Effekte, die erzielt werden, wenn die erste Ausführungsform als IC realisiert wird;
5 zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer zweiten Ausführungsform;
6A zeigt ein Schaltbild einer Flankenverschiebungsschaltung gemäß der zweiten Ausführungsform;
6B zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der Flankenverschiebungsschaltung;
7 zeigt die Details des Aufbaus der Flankenverschiebungsschaltung;
8A zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer dritten Ausführungsform;
8B zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der dritten Ausführungsform;
9 zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer vierten Ausführungsform;
10 zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der vierten Ausführungsform;
11A zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer fünften Ausführungsform;
11B zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der fünften Ausführungsform;
12A zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer sechsten Ausführungsform;
12B zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der sechsten Ausführungsform;
13 zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer siebten Ausführungsform;
14 zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der siebten Ausführungsform;
15A zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer achten Ausführungsform;
15B zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der achten Ausführungsform;
16A zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer neunten Ausführungsform;
16B zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der neunten Ausführungsform;
17 zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer zehnten Ausführungsform;
18 zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der zehnten Ausführungsform;
19A zeigt den gesamten Schaltungsaufbau eines A/D-Wandlers gemäß einer elften Ausführungsform;
19B zeigt ein Zeitdiagramm zur Beschreibung des Betriebs der elften Ausführungsform;
20 zeigt den gesamten Schaltungsaufbau eines herkömmlichen A/D-Wandlers;
21 zeigt ein Ablaufdiagramm eines Steuerprozesses, der gemäß einer ersten Betriebart der siebten Ausführungsform ausgeführt wird; und
22 zeigt ein Ablaufdiagramm eines Steuerprozesses, der gemäß einer zweiten Betriebart der siebten Ausführungsform ausgeführt wird.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Erste Ausführungsform
1 zeigt den allgemeinen Aufbau eines TAD-A/D-Wandlers 1 gemäß einer ersten Ausführungsform, der dazu ausgelegt ist, den Pegel eines analogen Eingangssignals Vin in aufeinanderfolgende digitale Datenwerte zu wandeln. Der A/D-Wandler 1 weist, wie in 1 gezeigt, eine Impulsverzögerungsschaltung 10 mit einer Mehrzahl von M in Reihe geschalteten Verzögerungseinheiten DU auf (wobei M eine positive ganze Zahl ist), wobei der Ausgang der Verzögerungseinheit der letzten Stufe mit einem von zwei Eingängen der ersten Verzögerungsstufe der Impulsverzögerungsschaltung 10 verbunden ist. D. h., die erste Stufe sieht den gleichen Verzögerungsbetrag wie die anderen Verzögerungseinheiten DU vor, führt jedoch zusätzlich eine logische UND-Funktion mit zwei Eingängen aus. Die Impulsverzögerungsschaltung 10 ist folglich als Ringverzögerungslinie gebildet.
Jede der Verzögerungseinheiten DU (außer der Einheit der ersten Stufe) weist den gleichen Aufbau mit zwei in Reihe geschalteten CMOS-Invertern auf, wobei das analoge Eingangssignal Vin (vom Ausgang der Pufferschaltung 12) als Energiever sorgungsspannung an jeden Inverter gelegt wird. Eine detaillierte Beschreibung eines Beispiels einer Impulsverzögerungsschaltung, wie beispielsweise der Impulsverzögerungsschaltung 10, ist beispielsweise in der japanischen Patentschrift Nr. 6-216721 offenbart, so dass eine weitere Beschreibung hierin ausgelassen ist.
Die Impulsverzögerungsschaltung 10 ist, obgleich dies nicht in der 1 gezeigt ist, derart aufgebaut, dass der Ausgang der Verzögerungseinheit der letzten Stufe auf dem logischen H-Pegel gehalten wird, wenn kein Impulssignal durch die Impulsverzögerungsschaltung 10 läuft. In diesem Zustand beginnt ein Impulssignal dann, wenn das Aktivierungssteuersignal RR von dem L- zum N-Pegel wechselt, die aus der Impulsverzögerungsschaltung 10 gebildete Ringverzögerungslinie zu durchlaufen, d. h., die Impulsverzögerungsschaltung 10 wird aktiviert.
Ferner wird eine Übertragung des Impulssignals durch die Verzögerungseinheit der ersten Stufe dann, wenn das Aktivierungssteuersignal RR auf dem L-Pegel gehalten wird, verhindert, so dass ein Umlauf des Impulssignals in der Impulsverzögerungsschaltung 10 in diesem Zustand verhindert wird.
Der Spannungspegel des Eingangssignals Vin bestimmt den Betrag der Signalübertragungsverzögerung, die von jeder Verzögerungseinheit vorgesehen wird, d. h., das Impulssignal wird bei einer Passierung jeder Verzögerungseinheit DU um einen Betrag verzögert, der sich im wesentlichen invers proportional zum Spannungspegel des Eingangssignals Vin ändert. Die jeweilige Stufenanzahl der Verzögerungseinheiten DU ist in der 1 durch (1), (2), usw. gekennzeichnet.
An jedem vom jeweiligen Abtastzeitpunkten, die bei dieser Ausführungsform jeweils einer ansteigenden Flanke eines Abtasttaktsignals CKS entsprechen, werden die jeweiligen Ausgangssignalzustände der Verzögerungseinheiten DU in einer Verriegelungs- und Kodierschaltung 11 registriert, um dadurch die von dem Impulssignal beginnend von der Verzögerungseinheit der ersten Stufe erreichte Position (entlang der Reihe von Verzögerungsstufen) zu erfassen. Diese Position wird anschließend von der Verriegelungs- und Kodierschaltung 11 in eine binäre Zahl mit "a"-Bits gewandelt, wobei "a" eine feste ganze Zahl ist.
Eine Umlaufzählschaltung 13 (b-Bitzähler, wobei "b" eine feste ganze Zahl ist) wird dann aus einem Rücksetzzustand (durch ein Zählinitialisierungssignal RC auferlegt) freigegeben, wenn das Impulssignal gemäß obiger Beschreibung initiiert wird, und zählt anschließend die Anzahl von Malen, an denen das Impulssignal von der Verzögerungseinheit der letzten Stufe der Impulsverzögerungsschaltung 10 ausgegeben wird, um dadurch die Anzahl von Malen zu zählen, die das Impulssignal die Ringverzögerungslinie umläuft. An jedem Abtastzeitpunkt registriert das Abtasttaktsignal CKS den bis zu diesem Zeitpunkt erreichten Zählwert in einer Signalspeicher- bzw. Verriegelungsschaltung 14, d. h. als eine binäre Zahl mit "b"-Bits.
Der von der Verriegelungs- und Kodierschaltung 11 erzielte dekodierte Wert und der in der Verriegelungsschaltung 14 gehaltene Zählwert bilden folglich die Bits niedrigerer Ordnung bzw. die Bits höherer Ordnung eines Zahlenwerts DT mit m-Bits (m = a + b), wobei DT die Gesamtzahl an während des Intervalls von dem vorhergehenden Abtastzeitpunkt bis zu dem momentanen Abtastzeitpunkt von dem Impulssignal durchlaufenen Verzögerungsstufen beschreibt. DT bildet folglich einen A/D-gewandelten Ausgangswert, der direkt proportional zum Spannungspegel des Eingangsignals Vin ist.
Die Ausführungsform weist ferner eine Steuersignalserzeugungsschaltung 15 auf, um das Aktivierungssteuersignal RR und das Zählerinitialisierungssignal RC auf der Grundlage des Abtasttaktsignals CKS zu erzeugen.
Bei dieser Ausführungsform ist die Umlaufzählschaltung 13 dazu ausgelegt, initialisiert zu werden, wenn das Zählerinitialisierungssignal RC, das gewöhnlich auf dem L-Pegel gehalten wird, zum N-Pegel wechselt.
Die Steuersignalerzeugungsschaltung 15 ist, wie in der Figur gezeigt, aus einer Verzögerungsschaltung 16, Invertern 17, 19 und einem NAND-Gatter 18 gebildet. Die Verzögerungsschaltung 16 verzögert das Abtasttaktsignal CKS mit einer Verzögerungszeit TR, während der Inverter 17 das Ausgangssignal der Verzögerungsschaltung 16 invertiert. Der Ausgang des NAND-Gatters 18 nimmt den L-Pegel an, wenn sowohl das Abtasttaktsignal CKS als auch das Ausgangssignal des Inverters 17 auf dem H-Pegel liegen, wobei das Ausgangssignal des NAND-Gatters 18 das Aktivie rungssteuersignal RR bildet. Der Inverter 19 invertiert das Ausgangssignal des NAND-Gatters 18, um dadurch das Zählerinitialisierungssignal RC zu erzeugen.
Das Aktivierungssteuersignal RR des NAND-Gatters 18 wechselt, wie in dem Zeitdiagramm der 3 gezeigt, in dem die Periode des Abtasttaktsignals CKS durch T gekennzeichnet ist, während eines Verzögerungsintervalls TR der Verzögerungsschaltung 16, das sich von einer ansteigenden Flanke des Abtasttaktsignals CKS bis zu einer nachfolgenden ansteigenden Flanke des Ausgangssignals (als CKSD gekennzeichnet) der Verzögerungsschaltung 16 erstreckt, periodisch zum L-Pegel. Ansonsten verbleibt das Aktivierungssteuersignal RR bei dem H-Pegel.
Das Ausgangssignal RC des Inverters 19 (das Zählerinitialisierungssignal) ist während jedes Intervalls, bei dem das Aktivierungssteuersignal RR den L-Pegel aufweist, d. h. von einer ansteigenden Flanke des Abtasttaktsignals CKS bis zu dem Zeitpunkt, an dem das Verzögerungsintervall TR der Verzögerungsschaltung 16 verstreicht und das Ausgangssignal CKSD der Verzögerungsschaltung 16 den H-Pegel annimmt, den N-Pegel auf. Ansonsten verbleibt das Zählerinitialisierungssignal RC bei dem H-Pegel. In der 3 ist jedes Intervall, bei dem das Aktivierungssteuersignal RR und das Zählerinitialisierungssignal RC bei dem H- bzw. bei dem L-Pegel verbleiben, als TS gekennzeichnet, das nachstehend als Abtastintervall bezeichnet wird.
2A zeigt den Schaltungsaufbau der Verzögerungsschaltung 16. Diese ist, wie in der Figur gezeigt, aus einem Hauptverzögerungsabschnitt 16a, der aus einer Mehrzahl von in Reihe geschalteten Verzögerungseinheiten DU gebildet ist, wobei jede der Verzögerungseinheiten die gleichen Betriebseigenschaften wie die Verzögerungseinheiten in der Impulsverzögerungsschaltung 10 aufweist, und einem Zusatzverzögerungsabschnitt 16b aufgebaut, der gleichermaßen aus einer Mehrzahl von Verzögerungseinheiten DU gebildet ist, wobei die Verzögerungseinheit der ersten Stufe des Zusatzverzögerungsabschnitts 16b verbunden ist, um das von der Verzögerungseinheit der letzten Stufe des Hauptverzögerungsabschnitts 16a erzeugte Ausgangssignal zu empfangen. Die Verzögerungsschaltung 16 weist ferner eine Schaltung 16c zur Erzeugung einer Verzögerungsschaltungsansteuerspannung auf, die eine feste Spannung VDDC als Ansteuerspannung (d. h. gemäß obiger Beschrei bung als Versorgungsspannung jedes die Verzögerungseinheiten DU bildenden Inverters) an sowohl den Hauptverzögerungsabschnitt 16a als auch den Zusatzverzögerungsabschnitt 16b legt. Die Anzahl von den Hauptverzögerungsabschnitt 16a bildenden Verzögerungseinheiten DU ist gleich der der Impulsverzögerungsschaltung 10.
Der Pegel der festen Spannung VDDC ist, wie in 2B gezeigt, derart festgelegt, dass er geringer als der minimale Pegel Vmin ist, der von dem Eingangssignal Vin erreicht werden kann, dass sich innerhalb eines Bereiches ändert, der in 2B durch die Grenzen Vmax und Vmin gekennzeichnet ist. Dies führt dazu, dass jede der Verzögerungseinheiten DU der Verzögerungsschaltung 16 stets einer Ansteuerspannung ausgesetzt ist, die geringer als die an die Verzögerungseinheiten DU der Impulsverzögerungsschaltung 10 gelegte Ansteuerspannung (Vin) ist. Folglich ist gewährleistet, dass der von jeder der Verzögerungseinheiten DU der Verzögerungsschaltung 16 angewandte Verzögerungsbetrag größer als der maximale Betrag der von jeder der Verzögerungseinheiten DU der Impulsverzögerungsschaltung 10 angewandten Verzögerung ist.
Folglich ist die von dem Hauptverzögerungsabschnitt 16a der Verzögerungsschaltung 16 angewandte Gesamtverzögerungszeit stets länger als die Zeit, die von dem Impulssignal benötigt wird, um die aus der Impulsverzögerungsschaltung 10 gebildete Ringverzögerungslinie einmal zu durchlaufen (diese Zeit wird nachstehend als Umlaufverzögerungsintervall bezeichnet), und zwar unabhängig vom Pegel des Eingangssignals Vin.
Bei dieser Ausführungsform ist der Zusatzverzögerungsabschnitt 16b ebenso in der Verzögerungsschaltung 16 enthalten, um einen Verzögerungsspielraum vorzusehen, mit dem gewährleistet wird, dass das Verzögerungsintervall der Verzögerungsschaltung 16 länger als der maximale Wert des Umlaufverzögerungsintervalls ist. Es ist jedoch nicht erforderlich, den Zusatzverzögerungsabschnitt 16b vorzusehen.
Alternativ kann die Verzögerungsschaltung 16 derart aufgebaut sein, dass das analoge Eingangssignal Vin der Impulsverzögerungsschaltung 10 direkt als Ansteuerspannung (d. h. Energieversorgungsspannung) VDDC der Verzögerungsschaltung 16 verwendet wird. In diesem Fall muss der Zusatzverzögerungsabschnitt 16b enthalten sein.
Alternativ kann ferner eine Spannungsteilerschaltung enthalten sein, um die Spannung des analogen Eingangssignals Vin zu teilen, wobei ein resultierendes ausgegebenes analoges Eingangssignal als Ansteuerspannung der Verzögerungsschaltung 16 angelegt wird. Auf diese Weise kann gewährleistet werden, dass die Ansteuerspannung der Verzögerungsschaltung 16 stets geringer als der Spannungspegel des analogen Eingangssignals Vin ist.
Mit Bezugnahme auf die 3 wird ein Umlauf des Impulssignals in der Impulsverzögerungsschaltung 10 während jedes Intervalls (nachstehend als Pausenintervall bezeichnet), bei dem das Aktivierungssteuersignal RR den L-Pegel aufweist, verhindert. Genauer gesagt, auf den Beginn jedes Pausenintervalls folgend wird dann, wenn das Impulssignal anschließend die Verzögerungseinheit DU der letzten Stufe der Impulsverzögerungsschaltung 10 erreicht und dadurch an die UND-Gatter-Verzögerungseinheit der ersten Stufe gegeben wird, verhindert, dass es an die nächste Stufe ausgegeben wird. Ferner wird das Zählerinitialisierungssignal RC während dieses Intervalls auf dem H-Pegel gehalten, um dadurch die Umlaufzählschaltung 13 auf einen Anfangszählwert von 0 zurückzusetzen. Wenn das Aktivierungssteuersignal RR anschließend zum H-Pegel wechselt, wechselt das Zählerinitialisierungssignal RC zum L-Pegel, so dass ein Umlauf eines Impulssignals in der Impulsverzögerungsschaltung 10 initiiert und gleichzeitig ein Zählen durch die Umlaufzählschaltung 13 ermöglicht wird. Anschließend zählt die Umlaufzählschaltung 13 synchron zum Ausgangssignal der Verzögerungseinheit DU der letzten Stufe der Impulsverzögerungsschaltung 10, wobei dieses Ausgangssignal nachstehend als Umlauftaktsignal bezeichnet wird.
Wenn anschließend die nächste ansteigende Flanke des Abtasttaktsignals CKS an dem Ende eines Abtastintervalls TS auftritt, werden die Ausgangssignalzustände der Verzögerungseinheiten DU der Impulsverzögerungsschaltung 10 in der Verriegelungs- und Kodierschaltung 11 registriert und dekodiert, um einen Satz von "a"-Bits zu erhalten, der die Gesamtzahl von Verzögerungseinheiten beschreibt, die auf den letzten vollständigen Umlauf des Impulssignals durch die Verzögerungsschaltung 16 folgend von dem Impulssignal durchlaufen wurden, und der die Bits niedrigerer Ordnung eines A/D-gewandelten Werts DT bildet. Gleichzeitig wird der von der Umlaufzählschaltung 13 erreichte Zählwert (beschreibt die Gesamtzahl an von dem Impulssignal während des letzten Abtastintervalls TS ausgeführten Umläufen) als Satz von "b"-Bits, welche die Bits höherer Ordnung des A/D-gewandelten Werts DT bilden, in der Verriegelungsschaltung 14 gespeichert, so dass DT m-Bits aufweist, wobei m = (a + b) ist.
Jeder A/D-gewandelte Wert DT wird folglich während jedes Pausenintervalls erhalten, bei dem das Aktivierungssteuersignal RR den L-Pegel und das Zählerinitialisierungssignal RC den N-Pegel aufweist, und bei dem ein Umlauf des Impulssignals in der Impulsverzögerungsschaltung 10 verhindert wird. Da die Dauer TR des Pausenintervalls länger als das Umlaufverzögerungsintervall der Impulsverzögerungsschaltung 10 ist, wird gewährleistet, dass ein Umlauf eines Impulssignals in der Impulsverzögerungsschaltung 10 beendet wurde (d. h. die Impulsverzögerungsschaltung 10 wird wirksam initialisiert), bevor er erneut aktiviert wird, wenn das Aktivierungssteuersignal RR zum N-Pegel zurückkehrt.
Die obigen Operationen werden an einem Ende jedes Pausenintervalls wiederholt.
Folglich werden bei dieser Ausführungsform jedes Mal dann, wenn eine Wandlung ausgeführt wird, um einen neuen A/D-gewandelten Wert DT zu erhalten, sowohl die Impulsverzögerungsschaltung 10 als auch die Umlaufzählschaltung 13 während eines Pausenintervalls initialisiert. Folglich kann jeder A/D-gewandelte Wert DT direkt als Ausgangsdatenwert verwendet werden, ohne dass eine Verriegelungsschaltung oder ein Subtrahierer verwendet werden müssen, um die Differenz zwischen einem momentan erhaltenen Zahlenwert und einem zuvor erhaltenen Zahlenwert zu erhalten, so wie es bei herkömmlichen Beispielen der Druckschriften 2 und 3 erforderlich ist, die vorstehend unter Bezugnahme auf die 20 beschrieben wurden.
Gemäß der vorliegenden Erfindung kann die Gesamtgröße der von der A/D-Wandlerschaltung eingenommene Chipfläche folglich dann, wenn der A/D-Wandler als LSI-IC (IC mit hoher Baudichte) realisiert werden soll, verglichen mit einem TAD- A/D-Wandler, bei zusätzlich eine Verriegelungsschaltung und ein Subtrahierer verwendet werden müssen, deutlich verringert werden. Damit verbunden ist es gemäß der vorliegenden Erfindung folglich möglich, die Fertigungskosten eines solchen LSI-A/D-Wandlers deutlich zu verringern.
Dies wird in der 4 verdeutlicht, die ein Beispiel des Layouts eines herkömmlichen LSI-TAD-A/D-Wandlers der Bauart gemäß der 20 zeigt. In der 4 kennzeichnet B1 einen der Impulsverzögerungsschaltung 10 entsprechenden Schaltungsblock, B2 einen der Verriegelungs- und Kodierschaltung 11 entsprechenden Schaltungsblock, B3 einen der Umlaufzählschaltung 13 entsprechenden Schaltungsblock, B4 einen der Verriegelungsschaltung 14 entsprechenden Schaltungsblock und B5 einen einem Subtrahierer, wie beispielsweise dem in der 20 gezeigten Subtrahierer 112 entsprechenden Schaltungsblock.
Der Schaltungsblock B5 zum Bilden des Subtrahierers nimmt, wie aus der 4 ersichtlich, annähernd 30 % der gesamten Schaltungsfläche ein. Wenn die Steuersignalerzeugungsschaltung 15 der obigen Ausführungsform anstelle des Subtrahierers verwendet wird, entspricht die von der Steuersignalerzeugungsschaltung 15 eingenommene Fläche im Wesentlichen der von der Impulsverzögerungsschaltung 10 eingenommenen Fläche. Es ist folglich ersichtlich, dass die Schaltungsgröße durch die obige Ausführungsform deutlich verringert werden kann, so dass die Fertigungskosten solch eines TAD-A/D-Wandlers deutlich verringert werden können, wenn dieser als LSI realisiert wird.
Ferner ist aus dem Zeitdiagramm der 3 ersichtlich, dass die Dauer jedes Pausenintervalls TR bei der obigen Ausführungsform deutlich kürzer als das Abtastintervall T ausgelegt ist. Folglich wird jedes Intervall TS (das durch Subtrahieren des Pausenintervalls TR von dem Abtastintervall T erhalten wird), während dem Impulsverschiebungs- und Umlaufzähloperationen ausgeführt werden, deshalb nicht deutlich verringert, da ein Pausenintervall TR in jedes Abtastintervall T eingebunden wird. Folglich kann, obgleich die Impulsverzögerungsschaltung 10 und die Umlaufzählschaltung 13 bei dieser Ausführungsform jeweils bei jeder A/D-Wandlung bzw. bei jedem A/D-Wandlungsvorgang initialisiert werden, eine hohe Wandlungsgeschwindigkeiterzielt werden, die mit der eines herkömmlichen TAD-A/D-Wandler vergleich bar ist, bei dem keine periodische Initialisierung ausgeführt wird, wie beispielsweise dem Beispiel vom Stand der Technik, das unter Bezugnahme auf die 20 beschrieben wurde.
Zweite Ausführungsform
5 zeigt den allgemeinen Aufbau einer zweiten Ausführungsform eines TAD-A/D-Wandlers 2. Der A/D-Wandler 2 basiert auf einer Mehrzahl von n-Schaltungsabschnitten (wobei n bei dieser Ausführungsform den Wert 4 aufweist), die nachstehend als Wandlerkernabschnitte 20 bezeichnet werden. Jeder der Wandlerkernabschnitte 20a ist gleichen Aufbaus und als TAD-Modul gebildet, dass aus den Komponenten der in der 1 gezeigten ersten Ausführungsform aufgebaut ist (Impulsverzögerungsschaltung 10, Verriegelungs- und Kodierschaltung 11, Pufferschaltung 12, Umlaufzählschaltung 13 und Verriegelungsschaltung 14), die gemäß der 1 verschaltet sind, jedoch ohne die Steuersignalerzeugungsschaltung 15. Das Eingangssignal Vin und das Abtasttaktsignal CKS werden gemeinsam jedem der Wandlerkernabschnitte 20 zugeführt. Die n-Wandlerkernabschnitte 20 empfangen gewöhnlich jeweils entsprechende individuelle Aktivierungssteuersignale RRi (i = 1, 2, ..., n), die in der 5 als RR1, RR2, RR3, RR4 gekennzeichnet sind. Die Wandlerkernabschnitte 20 erzielen an aufeinanderfolgenden Abtastzeitpunkten, die durch das Abtasttaktsignal CKS bestimmt werden, entsprechende m-Bit-Ausgangszahlenwerte DTi in Übereinstimmung mit dem Pegel des Eingangssignals Vin, die in dem Beispiel der 5 als DT1, DT2, DT3 bzw. DT4 gekennzeichnet sind.
In dem A/D-Wandler 2 wird jeder Satz mit den jeweiligen Zahlenwerten DT1, DT2, DT3, DT4 in einem Addierer 22 addiert, um einen A/D-gewandelten Ausgangswert DTA mit p-Bits zu erhalten (p = m + log₂ n). Der A/D-Wandler 2 weist ferner eine Steuersignalerzeugungsschaltung 24 mit der gleichen Funktion wie die Steuersignalerzeugungsschaltung 15 der ersten Ausführungsform auf, um ein Referenzaktivierungssteuersignal RR und ein Zählerinitialisierungssignal RC auf der Grundlage des Abtasttaktsignals CKS zu erzeugen. Eine Flankenverschiebungsschaltung 26 arbeitet an dem Referenzaktivierungssteuersignal RR, um die n individuellen Aktivierungssteuersignale RR1 bis RRn zu erzeugen, die jeweiligen Abschnitten der Wandlerkernabschnitte 20 entsprechen.
Die Flankenverschiebungsschaltung 26 ist, wie in 6A gezeigt, aus einem Inverter INV0 einer ersten Stufe, welcher das Aktivierungssteuersignal RR empfängt, und vier (d. h. im allgemeinen Fall n) Invertern INV1, INV2, INV3, INV4 aufgebaut, von denen jeder das Ausgangssignal des Inverters INV0 als Eingangssignal empfängt, und die jeweils die individuellen Aktivierungssteuersignale RR1, RR2, RR3, RR4 erzeugen. Jeder der Inverter INV0 bis INV4 arbeitet über das analoge Eingangssignal Vin als Energieversorgungsspannung. In dem Zeitdiagramm der 6B wird ein Wert ΔT erhalten, indem die Verzögerungszeit Td, die momentan von jeder Verzögerungseinheit der Impulsverzögerungsschaltung 10 angewandt wird (bei dem momentanen Pegel der analogen Eingangssignalspannung), durch die Anzahl n der Verzögerungsstufen in der Impulsverzögerungsschaltung 10 geteilt (d. h. ΔT = Td/n), so dass ΔT bei dieser Ausführungsform als Td/4 erhalten wird. Die Inverter INV1, INV2, INV3, INV4 erzeugen, wie in 6B gezeigt, die entsprechenden Aktivierungssteuersignale RR1, RR2, RR3, RR4 mit sich nacheinander erhöhenden Phasenverzögerungsbeträgen, d. h. ΔT, 2ΔT, 3ΔT, 4ΔT. Im allgemeinen Fall beträgt die Verzögerung durch den i-ten Inverter (i × ΔT).
Der Schaltungsaufbau der Flankenverschiebungsschaltung 26 ist näher in der 7 gezeigt. Insbesondere ist jeder der Inverter INV1, INV2, INV3, INV4 der zweiten Stufe als P-Kanal-FET und als N-Kanal-FET gebildet und werden die jeweiligen von diesen Invertern erzeugten Verzögerungsbeträge bei der Fertigung bestimmt, indem die jeweiligen Gateelektrodenbreiten Wp, Wn und Transistorlängen Lp, Ln der FETs jedes Inverters angemessen angepasst werden.
Bei dieser Ausführungsform arbeitet jeder der Wandlerkernabschnitte 20 bezüglich des Abtasttaktsignals CKS und des entsprechenden Signals der Aktivierungssteuersignale RR1, RR2, RR3, RR4 gleich dem A/D-Wandler 1 der ersten Ausführungsform. Jede ansteigende Flanke eines individuellen Aktivierungssteuersignals, das einem entsprechenden Abschnitt der Wandlerkernabschnitte 20 entspricht, bildet, wie in 6B gezeigt, einen Aktivierungszeitpunkt, an dem ein Impulssignal in der Impulsverzögerungsschaltung 10 dieses Wandlerkernabschnitts initiiert wird. In dem i-ten Wandlerkernabschnitt verstreicht anschließend ein individuelles Messintervall TSi, das sich zu der nächsten ansteigenden Flanke des Abtasttaktsignals CKS erstreckt. Während dieses Messintervalls TSi misst der i-te Wandlerkernabschnitt die Gesamtzahl an von dem Impulssignal in der Impulsverzögerungsschaltung 10 dieses Wandlerkernabschnitts durchlaufenen Verzögerungsstufen. Am Ende dieses Messintervalls gibt der Wandlerkernabschnitt einen resultierenden Zahlenwert DTi aus, der auf die gleiche Weise erzielt wird, wie die Ausgangsdatenwerte DT der ersten Ausführungsform.
Obgleich jeder der Wandlerkernabschnitte 20 an dem gleichen Eingangssignal Vin arbeitet, erzeugen sie aufgrund der jeweils verschiedenen Zeitdauern ihrer individuellen Messintervalle TSi in jeder Periode des Abtasttaktsignals CKS folglich jeweils verschiedene Ausgangszahlenwerte DTi. D. h., aufgrund ihrer individuellen Aktivierungszeitpunkte (d. h. jede ansteigende Flanke des entsprechenden Aktivierungssteuersignals RRi), die nacheinander um den Einheitszeitbetrag ΔT voneinander abweichen, werden die jeweiligen Wandlungseigenschaften der Wandlerkernabschnitte 20 beim Wandeln des Eingangssignals Vin in Zahlenwerte DTi nacheinander gegenseitig um den Betrag Vd/n verschoben, wobei Vd ein Änderungsbetrag des Eingangssignals Vin ist, der dem LSB eines Zahlenwerts DTi entspricht.
D. h., bei n Verzögerungsstufen in jedem Wandlerkernabschnitt entspricht ein Änderungsbetrag im Pegel des Eingangssignals Vin, der zu einer Zustandsänderung des LSB der A/D-gewandelten Ausgangsdaten des Addierers 52 führt, dem 1/n-fachen des Änderungsbetrags im Pegel von Vin, der zu einer Zustandsänderung des LSB der von einem der Wandlerkernabschnitte 20 erzeugten Zahlenwerte führt.
Auf diese Weise wird die Auflösung der A/D-gewandelten Ausgangsdaten DTA um einen Betrag gleich der Anzahl an erhöhten Bits (log₂ n) in den Ausgangsdaten DTA erhöht, die aus der Summierung resultieren.
Bei dieser Ausführungsform kann, wie aus der obigen Beschreibung ersichtlich, zusätzlich zu den Ergebnissen, die durch den A/D-Wandler 1 der ersten Ausführungsform erzielt werden, eine erhöhte A/D-Wandlungsauflösung erzielt werden.
Dritte Ausführungsform
8A zeigt den allgemeinen Aufbau einer dritten Ausführungsform eines TAD-A/D-Wandlers 3. 8B zeigt ein Zeitdiagramm zur Beschreibung des Betriebs dieser Ausführungsform. Der A/D-Wandler 3 weist, wie in der Figur gezeigt, eine Impulsverzögerungsschaltung 10, eine Pufferschaltung 12, eine Umlaufzählschaltung 13 und eine Steuersignalerzeugungsschaltung 15 auf, wobei gleiche Teile der dritten und der ersten Ausführungsform mit gleichen Bezugszeichen versehen sind. Ferner weist der A/D-Wandler 3 einen Satz von n Impulspositionsnumerierungsschaltungen 30 auf (wobei n eine ganze Zahl ist, die bei dieser Ausführungsform den Wert 4 aufweist). Jede der Impulspositionsnumerierungsschaltungen 30 ist gleich der obigen Kombination aus der Verriegelungs- und Kodierschaltung 11 und der Verriegelungsschaltung 14 der ersten Ausführungsform aufgebaut und erzeugt aufeinanderfolgende m-Bit-Zahlenwerte DTi (i = 1, 2, ..., n).
Jede der Impulspositionsnumerierungsschaltungen 30 empfängt ein entsprechendes Signal eines Satzes von n individuellen Abtasttaktsignalen, d. h., die i-te Schaltung der Impulspositionsnumerierungsschaltungen 30 empfängt das i-te Abtasttaktsignal. Bei dieser Ausführungsform, bei der n den Wert 4 aufweist, sind die vier individuellen Abtasttaktsignale als CK1, CK2, CK3 bzw. CK4 gekennzeichnet. Jede der Impulspositionsnumerierungsschaltungen 30 gibt an jeweiligen Abtastzeitpunkten, die durch das entsprechende Signal der Abtasttaktsignale bestimmt werden (bei dieser Ausführungsform an jeder ansteigenden Flanke des entsprechenden Abtasttaktsignals) aufeinanderfolgende Zahlenwerte DTi aus. Genauer gesagt, jeder solcher Zahlenwert DTi wird auf einen durch das entsprechende Abtasttaktsignal CKi bestimmten Abtastzeitpunkt folgend von den Verriegelungsschaltungen 11, 14 der i-ten Impulspositionsnumerierungsschaltung ausgegeben.
Der A/D-Wandler 3 weist ferner einen Addierer (Addierschaltung) 32 auf, die jeden Satz Zahlenwerte DT1 bis DTn, die jeweils von den Impulspositionsnumerierungsschaltungen 30 erzeugt werden, summiert, um einen A/D-gewandelten Ausgangsdatenwert DTA mit p-Bits zu erhalten (p = m + log₂ n).
Die individuellen Abtasttaktsignale CK1 bis CKn werden von einer Flankenverschiebungsschaltung 34 erzeugt, die dazu ausgelegt ist, an einem Eingangsabtasttaktsignal CKS arbeiten, und zwar gleich der Flankenverschiebungsschaltung 26 der zweiten Ausführungsform bezüglich des ihr zugeführten Aktivierungssteuersignals RR.
Die Steuersignalerzeugungsschaltung 15 dieser Ausführungsform empfängt das Abtasttaktsignal CKSn des n-ten Signals der von der Flankenverschiebungsschaltung 34 erzeugten individuellen Abtasttaktsignale an ihrem Eingang, d. h. das individuelle Abtasttaktsignal mit dem höchsten Verzögerungsbetrag.
Die Impulsverzögerungsschaltung 10, die Pufferschaltung 12, die Umlaufzählschaltung 13 und die Steuersignalerzeugungsschaltung 15 dieser Ausführungsform arbeiten gleich den entsprechenden Abschnitten der ersten Ausführungsform, unterscheiden sich jedoch dahingehend, dass jede der Impulspositionsnumerierungsschaltungen 30 ein entsprechendes Signal der von der Flankenverschiebungsschaltung 34 erzeugten individuellen Abtasttaktsignale empfängt und in Übereinstimmung mit dem individuellen Abtasttaktsignal arbeitet.
Genauer gesagt, jede ansteigende Flanke des Aktivierungssteuersignals RR definiert einen Aktivierungszeitpunkt, an dem ein Impulssignal beginnt, die Impulsverzögerungsschaltung 10 zu durchlaufen, und ab dem jeweilige individuelle Messintervalle TSi (i = 1, 2, ..., n) der Impulspositionsnumerierungsschaltungen 30, wie in dem Zeitdiagramm der 8B gezeigt, jeweils beginnen. Jedes der individuellen Messintervalle endet, wie in der Figur gezeigt, an der nächsten ansteigenden Flanke des entsprechenden individuellen Abtasttaktsignals CKi. Am Ende jedes individuellen Messintervalls erzielt die entsprechende Schaltung der Impulspositionsnumerierungsschaltungen 30 einen Zahlenwert, welcher die Gesamtzahl an während dieses Messintervalls von dem Impulssignal durchlaufenen Verzögerungseinheiten der Impulsverzögerungsschaltung 10 beschreibt, und werden die resultierenden Zahlenwerte DTi der Impulspositionsnumerierungsschaltungen 30 in dem Addierer 32 addiert, um einen A/D-gewandelten Ausgangswert DTA zu erhalten.
Aufgrund der jeweils verschiedenen Längen der Messintervalle TSi werden die Auflösung und der Dynamikbereich der gewandelten Ausgangsdaten entsprechend der obigen zweiten Ausführungsform verglichen mit der Auflösung und dem Dynamikbereich der Zahlenwertdaten DTi jeweils erhöht, wobei die Auflösung um einen Betrag gleich der Anzahl an erhöhten Bits (log₂ n) in jedem aus der Summierung resultierenden A/D-gewandelten Datenwert DTA erhöht wird.
Folglich können mit dem A/D-Wandler 3 dieser Ausführungsform, bedingt durch die Tatsache, dass jede der Impulspositionsnumerierungsschaltungen 30 die gleiche Impulsverzögerungsschaltung 10 und die gleiche Umlaufzählschaltung 13 nutzt, die gleichen Vorteile und Effekte wie mit dem A/D-Wandler 2 der ersten Ausführungsform erzielt, die Schaltungsgröße jedoch verringert werden.
Vierte Ausführungsform
Nachstehend wird eine vierte Ausführungsform unter Bezugnahme auf die 9 beschrieben. Diese Ausführungsform entspricht einem A/D-Wandler 4, bei dem eine Impulsverzögerungsschaltung 40, eine Verriegelungs- und Kodierschaltung 41 und eine Pufferschaltung 42 in Funktion und Betrieb der Impulsverzögerungsschaltung 10, der Verriegelungs- und Kodierschaltung 11 bzw. der Pufferschaltung 12 der ersten Ausführungsform entsprechen. Die Impulsverzögerungsschaltung 40 ist aus M Verzögerungseinheiten DU (wobei M eine ganze Zahl ist) aufgebaut, die als jeweilige Verzögerungsstufen in Reihe geschaltet sind. Bei dieser Ausführungsform ist die Impulsverzögerungsschaltung 40 jedoch als gerade Verzögerungslinie aufgebaut. An jedem von jeweiligen Abtastzeitpunkten, die durch das extern zugeführte Abtasttaktsignal CKS definiert werden, registriert die Verriegelungs- und Kodierschaltung 41 die jeweiligen Ausgangsignale der Verzögerungseinheiten DU der Impulsverzögerungsschaltung 40, um die von einem Impulssignal PI erreichte Position zu erfassen, dass der Verzögerungseinheit DU der ersten Stufe von einer Steuersignalerzeugungsschaltung 42 periodisch als Aktivierungssignal dieser Ausführungsform zugeführt wird.
Die Verriegelungs- und Kodierschaltung 41 erfasst hierdurch die Gesamtzahl an von dem Impulssignal durchlaufenen Verzögerungsstufen und erzeugt anschließend auf der Grundlage der Erfassungsergebnisse einen m-Bit aufweisenden A/D-gewandelten Ausgangswert, wobei m = [log₂ M] ist, [x]. "x" kennzeichnet hierbei eine Anzahl an Bits hinter dem Dezimalkomma, die aufgerundet wird.
Die Steuersignalerzeugungsschaltung 42 entspricht einer Frequenzteilerschaltung, die eine Frequenzteilung des Abtasttaktsignals CKS mit einem Faktor 1/k ausführt (wobei k eine ganze Zahl von größer oder gleich 2 ist), so dass die Periode des Aktivierungssignals PI ein k-faches der Abtastperiode TS beträgt.
Die Gesamtzahl an nacheinander innerhalb eines festen Zeitintervalls von dem Impulssignal durchlaufenen Verzögerungseinheiten ändert sich, wie vorstehend bezüglich der ersten Ausführungsform beschrieben, in Übereinstimmung mit dem Spannungspegel des analogen Eingangssignals Vin.
Die minimale Verzögerungszeit, bevor das Impulssignals von der Verzögerungseinheit DU der letzten Stufe der Impulsverzögerungsschaltung 40 auf eine Eingabe an der Verzögerungseinheit DU der ersten Stufe folgend ausgegeben wird, wird nachstehend als Untergrenzenverzögerungsintervall DLYmin bezeichnet, das dann auftritt, wenn das analoge Eingangssignal Vin einen oberen Grenzwert Vmax des zulässigen Spannungspegelbereichs (Vmin – Vmax) aufweist. Die maximale Verzögerungszeit, bevor das Impulssignals von der Verzögerungseinheit DU der letzten Stufe der Impulsverzögerungsschaltung 40 auf eine Eingabe an der Verzögerungseinheit DU der ersten Stufe folgend ausgegeben wird, wird nachstehend als Obergrenzenverzögerungsintervall DLYmax bezeichnet, das dann auftritt, wenn das analoge Eingangssignal Vin einen unteren Grenzwert Vmin des vorbestimmten Bereichs aufweist.
Die Periode TS des Abtasttaktsignals CKS (die bei dieser Ausführungsform gleich dem Messintervall ist) ist so vorbestimmt, dass sie kürzer als die Untergrenzenverzögerungszeit DLYmin ist. Ferner ist die Periode des Aktivierungssignals PI (k × TS) länger als die Obergrenzenverzögerungszeit DLYmax ausgelegt. Bei dieser Ausführungsform weist k den Wert 2 auf.
Nachdem die Impulsverzögerugsschaltung 40 aktiviert worden ist (an dem Zeitpunkt t10) werden die Ausgangssignale der Impulsverzögerungsschaltung 40 anschließend an dem nächsten Abtastzeitpunkt (t11), wie in dem Zeitdiagramm der 10 gezeigt, von der Verriegelungs- und Kodierschaltung 41 verriegelt bzw. zwischengespeichert. Wenn das analoge Eingangssignal Vin an diesem Zeitpunkt innerhalb des zulässigen Spannungsänderungsbereich liegt, wird das Impulssignal, das an dem vorhergehenden Aktivierungs-/Abtastzeitpunkt (t10) aktiviert wurde, die Verzögerungseinheit der letzte Stufe der Verzögerungseinheit DU noch nicht erreicht haben. Folglich werden die m-Bits digitaler Daten, die an diesem Zeitpunkt von der Verriegelungs- und Kodierschaltung 41 erzielt werden, als gültiger A/D-gewandelter Ausgangswert DT ausgegeben.
An dem nächsten Abtastzeitpunkt (t12) wird die Impulsverzögerungsschaltung 40 erneut aktiviert. Wenn das analoge Eingangssignal Vin an diesem Zeitpunkt innerhalb des zulässigen Spannungsänderungsbereichs liegt, wird das Impulssignal, das an dem vorhergehenden Aktivierungs-/Abtastzeitpunkt (t10) eingegeben wurde, den Ausgang der Verzögerungseinheit DU der letzten Stufe bereits erreicht haben. Folglich wird die Impulsverzögerungsschaltung 40 in den initialisierten Zustand zurückgekehrt sein (d. h. momentan läuft kein Impulssignal durch die Verzögerungseinheiten DU). An diesem Zeitpunkt werden die Ausgangssignale der Impulsverzögerungsschaltung 40 erneut von der Verriegelungs- und Kodierschaltung 41 zwischengespeichert und ein entsprechender Digitalwert DT von der Verriegelungs- und Kodierschaltung 41 ausgegeben. Dieser wird jedoch als ungültige Daten verarbeitet. Ferner wird die Impulsverzögerungsschaltung 40 an diesem Zeitpunkt (T12) erneut aktiviert.
Der obige Arbeitsablauf wird sukzessiv wiederholt. Folglich wird bei diesem Beispiel, bei dem k den Wert 2 aufweist, ein neuer A/D-gewandelter Ausgangswert DT einmal alle zwei aufeinanderfolgenden Perioden des Abtasttaktsignals CKS erhalten (d. h. einmal in jeder Periode des Aktivierungssignals PI). Es ist ersichtlich, dass bei dieser Ausführungsform gewährleistet werden kann, dass die Impulsverzögerungsschaltung 40 bei Beginn jedes Messintervalls initialisiert ist, ohne dass irgendwelche bestimmten Operationen zur Initialisierung der Impulsverzögerungsschaltung 40 ausgeführt werden müssen. Folglich kann mit einem einfachen Schaltungsaufbau eine kontinuierliche A/D-Wandlung hoher Geschwindigkeit erzielt werden, da es nicht erforderlich ist, eine Schaltung zum Initialisieren der Impulsverzögerungsschaltung 40 oder zum Erfassen, ob eine Initialisierung der Impulsverzögerungsschaltung 40 abgeschlossen wurde, zu integrieren.
Da die Steuersignalerzeugungsschaltung 42 bei dem A/D-Wandler 4 dieser Ausführungsform nur eine Frequenzteilung des Abtasttaktsignals CKS ausführen muss, kann sie mit einem einfachen Aufbau realisiert werden, so dass die Gesamtschaltungsgröße des A/D-Wandlers weiter verringert werden kann.
Fünfte Ausführungsform
11 zeigt den allgemeinen Aufbau eines TAD-A/D-Wandlers 5 gemäß einer fünften Ausführungsform. Der A/D-Wandler 5 basiert auf einer Mehrzahl von n Wandlerkernabschnitten 50 (wobei n bei dieser Ausführungsform den Wert 4 aufweist). Abgesehen davon, dass die Steuersignalerzeugungsschaltung 42 nicht vorgesehen ist, ist jeder der Wandlerkernabschnitte 20a ein TAD-Modul, das aus den Komponenten der vierten Ausführungsform (der Impulsverzögerungsschaltung 40, der Verriegelungs- und Kodierschaltung 41 und der Pufferschaltung 42) aufgebaut ist, die gemäß der 9 verschaltet sind.
Das analoge Eingangssignal Vin und das extern zugeführte Abtasttaktsignal CKS werden gemeinsam jedem der Wandlerkernabschnitte 50 zugeführt.
Die n Wandlerkernabschnitte 50 empfangen jeweils entsprechende individuelle Aktivierungssignale PIi (wobei i gewöhnlich die Werte 1, 2, ..., n, und bei dieser Ausführungsform den Wert 4 aufweist), die in der 5 als PI1, PI2, PI3 bzw. PI4 gekennzeichnet sind. An jedem von durch das Abtasttaktsignal CKS bestimmten aufeinanderfolgenden Abtastzeitpunkten erzielen die Wandlerkernabschnitte 50 entsprechende m-Bit-Ausgangszahlenwerte DTi in Übereinstimmung mit dem Pegel des Eingangssignals Vin, wobei diese Zahlenwerte in der 5 als DT1, DT2, DT3 bzw. DT4 gekennzeichnet sind.
Jeder Satz an jeweiligen Zahlenwerten DT1 bis DTn wird in einem Addierer 52 addiert, um einen A/D-gewandelten Ausgangswert DTA mit p-Bits zu erhalten (p = m + log₂ n). Der A/D-Wandler 5 weist ferner eine Steuersignalerzeugungsschaltung 54 zur Erzeugung eines Referenzaktivierungssignals PI auf der Grundlage des Abtasttaktsignals CKS, das einer Flankenverschiebungsschaltung 56 zugeführt wird, auf.
Die Flankenverschiebungsschaltung 56 erzeugt die n individuellen Aktivierungssig nale PI1 bis PIn (bei dieser Ausführungsform PI1, PI2, PI3, PI4) für die Wandlerkernabschnitte 50 auf der Grundlage des Referenzaktivierungssignals PI.
Die Flankenverschiebungsschaltung 56 erzeugt die individuellen Aktivierungssignale PI1 bis PIn (bei dieser Ausführungsform PI1, PI2, PI3, PI4), wie in 15B gezeigt, mit nacheinander verschiedenen Verzögerungsbeträgen, d. h. mit der auf den i-ten Inverter angewandten Verzögerung von (i × ΔT), wobei ΔT ein Einheitsverzögerungsbetrag ist, der in Übereinstimmung mit einem momentan von jeder der Verzögerungseinheiten in jedem Wandlerkernabschnitt angewandten Verzögerungsbetrag bestimmt wird, wie vorstehend bezüglich der in der 5 gezeigten zweiten Ausführungsform beschrieben. Die Flankenverschiebungsschaltung 56 kann gleich der Flankenverschiebungsschaltung 26 der zweiten Ausführungsform aufgebaut sein und arbeiten.
Aufgrund der verschiedenen Beträge der auf die individuellen Aktivierungssignale PI1 bis PIn angewandten Phasenverschiebung weisen die Wandlerkernabschnitte 50, wie in 15B gezeigt, in der die vier individuellen Aktivierungssignale PI1, PI2, PI3, PI4 jeweilige Messintervalle TS1 bis TS4 definieren, jeweils verschiedene Dauern bei den Messintervallen auf. Die Wandlerkernabschnitte 50 erzielen für den gleichen Spannungspegel des analogen Eingangssignals Vin, bedingt durch die jeweils verschiedenen Messintervalle, entsprechend verschiedene Zahlenwerte DT1 bis DTn.
Als Ergebnis der Summierung der jeweiligen Zahlenwerte DT1 bis DTn, die von den Wandlerkernabschnitten 15 erzeugt werden, um jeden A/D-gewandelten Ausgangswert DTA von dem Addierer 60 zu erhalten, wird die Auflösung des A/D-gewandelten Ausgangswert, wie vorstehend bezüglich der zweiten Ausführungsform beschrieben, folglich erhöht. D. h., die Auflösung wird als Folge der Summierung um einen Betrag gleich der Anzahl an erhöhten Bits (log₂ n) in jedem A/D-gewandelten Ausgangswert DTA erhöht. Insbesondere entspricht das LSB eines A/D-gewandelten Ausgangswerts DTA des Addierers 52 dann, wenn n den Wert 4 aufweist, ¼ eines LSB von einem der Wandlerkernabschnitte 50 (d. h. bei gleichen Änderungsbeträgen im Pegel des analogen Eingangssignals Vin).
Es ist folglich ersichtlich, dass diese Ausführungsform die gleichen Vorteile wie die vierte Ausführungsform hervorbringt. Ferner ermöglicht es diese Ausführungsform, die Auflösung bei der D/A-Wandlung je nach Bedarf durch eine Erhöhung des Werts von n zu erhöhend.
Sechste Ausführungsform
Nachstehend wird eine sechste Ausführungsform unter Bezugnahme auf das in der 12A gezeigte Systemblockdiagramm und das in der 12B gezeigte entsprechende Zeitdiagramm beschrieben. Diese Ausführungsform entspricht einem A/D-Wandler 6, bei dem eine Impulsverzögerungsschaltung 40, eine Pufferschaltung 42 und eine Steuersignalerzeugungsschaltung 43 gleich den entsprechenden Abschnitten des in der 9 gezeigten A/D-Wandlers 4 arbeiten und verschaltet sind. Bei dieser Ausführungsform ist jedoch ein Satz von n Verriegelungs- und Dekodierschaltungen 41 (wobei n eine ganze Zahl von größer oder gleich 2 und bei dieser Ausführungsform 4 ist) miteinander verbunden, um die Ausgangssignale der Verzögerungseinheiten DU der Impulsverzögerungsschaltung 40 zu empfangen, und keine einzelne Verriegelungs- und Kodierschaltung 41 der in 9 gezeigten vierten Ausführungsform vorgesehen.
Jede der n Verriegelungs- und Dekodierschaltungen 41 empfängt ein entsprechendes Signal eines Satzes von n individuellen Abtasttaktsignalen CK1 bis CKn, die von einer Flankenverschiebungsschaltung 62 erzeugt werden (d. h. die i-te Verriegelungs- und Kodierschaltung 41 empfängt das individuelle Impulssignal PIi, mit i = 1, 2, ..., n). Die Flankenverschiebungsschaltung 62 arbeitet gleich den vorstehenden Ausführungsform auf der Grundlage des analogen Eingangssignals Vin und eines extern zugeführten Referenzabtasttaktsignals CKS. Das Referenzabtasttaktsignal CKS wird ebenso dem Addierer 60 zugeführt. Der Addierer 60 arbeitet gleich dem Addierer 52 der fünften Ausführungsform, um jeden Wert eines Satzes aus n Zahlenwerten DT1 bis DTn (mit jeweils m-Bits), die periodisch von den Verriegelungs- und Dekodierschaltungen 41 erzeugt werden, zu addieren, um einen A/D-gewandelten Ausgangswert DTA mit p-Bits zu erhalten (p = m + log₂ n).
Im Ansprechen auf das Referenzabtasttaktsignal CKS erzeugt die Flankenverschiebungsschaltung 62, wie in 12B gezeigt, die n individuellen Abtasttaktsignale CK1 bis CKn derart, dass diese, wie vorstehend detailliert bezüglich der Flankenverschiebungsschaltung 26 der zweiten Ausführungsform beschrieben, nacheinander um den gleichen Einheitszeitbetrag ΔT, der durch eine Teilung des momentan von jeder der Verzögerungseinheiten der Impulsverzögerungsschaltung 40 angewandten Verzögerungsbetrags durch n bestimmt wird, in der Phase voneinander verschoben sind, d. h., diese individuellen Abtasttaktsignale CK1 bis CKn weisen sukzessiv sich erhöhende Phasenverzögerungsbeträge auf.
Bei dieser Ausführungsform beginnt das Messintervall TSi der i-ten Schaltung der Verriegelungs- und Dekodierschaltungen 41, wie in 12B gezeigt, an einer ansteigenden Flanke des von der Steuersignalerzeugungsschaltung 42 erzeugten Aktivierungssignals (Impulssignals) PIi und wird bis zur nächsten ansteigenden Flanke des entsprechenden Signals der n-individuellen Abtasttaktsignale CK1 bis CKn fortgesetzt. Während des Messintervalls wird die Gesamtzahl an von dem Impulssignal durchlaufenen Verzögerungseinheiten DU in der Impulsverzögerungsschaltung 40 erhalten und hieraus ein entsprechender Zahlenwert DTi erzielt und von dieser einen der Verriegelungs- und Dekodierschaltungen 41 an den Addierer 52 ausgegeben. Aufgrund der jeweils verschiedenen Messintervalle der Verriegelungs- und Dekodierschaltungen 41 erzielen die Verriegelungs- und Dekodierschaltungen 41 für den gleichen Spannungspegel des analogen Eingangssignals Vin jeweils verschiedene Zahlenwerte DT1 bis DTn.
Als Ergebnis der Summierung jedes Satzes von jeweiligen Zahlenwerten DT1 bis DTn, die von den Verriegelungs- und Dekodierschaltungen 41 erzeugt werden, um jeden A/D-gewandelten Ausgangswert DTA des Addierers 60 zu erhalten, wird die Auflösung der A/D-gewandelten Ausgangsdaten folglich aus den vorstehend bezüglich des A/D-Wandlers 3 der in der 8A gezeigten dritten Ausführungsform beschrieben Gründen erhöht, d. h., die Auflösung wird als Folge der Summierung um einen Betrag gleich der Anzahl an erhöhten Bits (log₂ n) in jedem A/D-gewandelten Ausgangswert DTA erhöht.
Es ist folglich ersichtlich, dass diese Ausführungsform die gleichen Vorteile wie die fünfte Ausführungsform hervorbringt, wobei sie ferner eine Verringerung der Gesamtschaltungsgröße des A/D-Wandlers ermöglicht. Diese Verringerung kann erzielt werden, da anstelle einer Mehrzahl von Wandlerkernabschnitten (TAD-Module) gemäß der fünften Ausführungsform eine Mehrzahl von Verriegelungs- und Dekodierschaltungen 41 verwendet werden, die gemeinsam über eine Impulsverzögerungsschaltung 40 arbeiten.
Siebte Ausführungsform
Nachstehend wird eine siebte Ausführungsform unter Bezugnahme auf die 13 beschrieben. Diese Ausführungsform entspricht einem A/D-Wandler 7, bei dem eine Impulsverzögerungsschaltung 70, eine Verriegelungs- und Kodierschaltung 71 und eine Pufferschaltung 72 gleich der Impulsverzögerungsschaltung 40, der Verriegelungs- und Kodierschaltung 41 bzw. der Pufferschaltung 42 der obigen vierten Ausführungsform arbeiten und verschaltet sind, wobei die Impulsverzögerungsschaltung 70 als gerade Verzögerungslinie mit als jeweilige Verzögerungsstufen in Reihe geschalteten M Verzögerungseinheiten DU aufgebaut ist (wobei M eine ganze Zahl von größer oder gleich 2 ist). An jedem von jeweiligen durch das extern zugeführte Abtasttaktsignal CKS definierten Abtastzeitpunkten registriert die Verriegelungs- und Kodierschaltung 71 die jeweiligen Ausgangssignale der Verzögerungseinheiten DU der Impulsverzögerungsschaltung 40, um die von einem Impulssignal PI während eines Messintervalls fester Dauer erreichte Position (d. h. die Anzahl an nacheinander von dem Impulssignal durchlaufenden Verzögerungseinheiten) zu erfassen, um einen zum Spannungspegel des Eingangssignals Vin proportionalen Wert zu erhalten. Die Verriegelungs- und Kodierschaltung 41 erzeugt hierdurch auf der Grundlage der Erfassungsergebnisse einen m-Bits aufweisenden A/D-gewandelten Ausgangswert, mit m = [log₂ M], [x]. "x" kennzeichnet eine Anzahl an Bits hinter dem Dezimalkomma, die aufgerundet wird.
Bei dieser Ausführungsform entspricht das Aktivierungssignal PI einem von einer Steuersignalerzeugungsschaltung 74 bereitgestellten Kurzimpuls. Die Ausführungsform weist ferner eine Empfangserfassungsschaltung 73 auf, die den Ausgang der Verzögerungseinheit DU der letzten Stufe der Impulsverzögerungsschaltung 70 überwacht. Insbesondere erfasst die Empfangserfassungsschaltung 73 jeden Zeitpunkt, an dem das Impulssignal PI die Verzögerungseinheit DU der letzten Stufe erreicht (z. B. wenn das Ausgangssignal dieser Verzögerungseinheit vom L- zum H-Pegel wechselt). An solch einem Zeitpunkt invertiert die Empfangserfassungsschaltung 73 den Pegel eines Ausgangssignals CHK (nachstehend als Empfangserfassungssignal bezeichnet). Die Empfangserfassungsschaltung 73 kann ein einfaches Toggle Flip-Flop sein. Das Empfangserfassungssignal CHK wird der Steuersignalerzeugungsschaltung 74 zusammen mit einem extern zugeführten Abtasttaktsignal CKS, das ebenso der Verriegelungs- und Kodierschaltung 71 zugeführt wird, zugeführt.
Die Funktionen der Steuersignalerzeugungsschaltung können durch eine Schaltung oder ein Computerprogramm (programmierter Betrieb einer CPU) realisiert werden.
Die Steuersignalerzeugungsschaltung 74 erzeugt das Aktivierungssignal PI in Synchronisation mit dem Abtasttaktsignal CKS (bei dieser Ausführungsform, wie in dem Zeitdiagramm der 14 gezeigt, in Synchronisation mit einer ansteigenden Flanke des Abtasttaktsignals CKS).
Die minimale Verzögerungszeit, bevor das Impulssignals von der Verzögerungseinheit DU der letzten Stufe der Impulsverzögerungsschaltung 70 auf eine Eingabe an der Verzögerungseinheit DU der ersten Stufe folgend ausgegeben wird, wird nachstehend als Untergrenzenverzögerungsintervall DLYmin bezeichnet, in Übereinstimmung mit dem analogen Eingangssignal Vin, das einen oberen Grenzwert Vmax des zulässigen Spannungspegelbereichs (Vmin – Vmax) aufweist, während die maximale Verzögerungszeit, bevor das Impulssignals von der Verzögerungseinheit DU der letzten Stufe der Impulsverzögerungsschaltung 70 auf eine Eingabe an der Verzögerungseinheit DU der ersten Stufe folgend ausgegeben wird, nachstehend als Obergrenzenverzögerungsintervall DLYmax bezeichnet wird, in Übereinstimmung mit dem analogen Eingangssignal Vin, das einen unteren Grenzwert Vmin aufweist. Bei dieser Ausführungsform ist die Periode T des Abtasttaktsignals CKS länger als die halbe Obergrenzenverzögerungszeit DLYmax und kürzer als die Untergrenzenverzögerungszeit DLYmin ausgelegt.
Wenn das Impulssignal PI, wie in dem Zeitdiagramm der 14 gezeigt, an dem Zeitpunkt t20 von der Steuersignalerzeugungsschaltung 74 an die Impulsverzögerungsschaltung 70 gegeben wird, erzielt die Verriegelungs- und Kodierschaltung 71 am nächsten Abtastzeitpunkt (t21) einen A/D-gewandelten Wert DT, welcher den Spannungspegel des analogen Eingangssignals Vin beschreibt. An diesem Zeitpunkt wird das Impulssignal PI, das durch die an dem Zeitpunkt t20 ausgeführte Aktivierung eingegeben wurde, dann, wenn der Pegel von Vin innerhalb des zulässigen Änderungsbereichs liegt, den Ausgang der letzten Verzögerungsstufe der Impulsverzögerungsschaltung 70 noch nicht erreicht haben und somit noch nicht von der Empfangserfassungsschaltung 73 erfasst worden sein. Folglich wird der Pegel des Empfangserfassungssignals CHK gleich dem an dem vorhergehenden Zeitpunkt (t20) sein, an dem die Impulsverzögerungsschaltung 70 aktiviert wurde, und zeigt dieser Zustand an dem Zeitpunkt t21 an, dass ein Überlauf der Impulsverzögerungsschaltung 70 nicht aufgetreten, d. h. eine normale A/D-Wandlung erfolgt ist. Folglich wird der von der Verriegelungs- und Kodierschaltung 71 an dem Zeitpunkt t21 erzielte Wert DT als gültige Daten verarbeitet bzw. geführt.
An diese Abtastzeitpunkt (t21) wird keine Aktivierung vorgenommen, d. h., es wird kein Impulssignal PI von der Steuersignalerzeugungsschaltung 74 an die Impulsverzögerungsschaltung 70 gegeben.
Bei dem in der 14 gezeigten Beispiel bestimmt die Steuersignalerzeugungsschaltung 74 an dem nächsten Abtastzeitpunkt auf dem Zeitpunkt t21 folgend, d. h., an dem Zeitpunkt t22, dass der Pegel des Empfangserfassungssignals CHK seit dem vorhergehenden Abtastzeitpunkt invertiert worden ist (um dadurch anzuzeigen, dass sich die Impulsverzögerungsschaltung 70 momentan in einem initialisierten Zustand befindet, da ein Überlauf der Impulsverzögerungsschaltung 70 erfolgt ist), und gibt folglich ein Impulssignal PI an die Impulsverzögerungsschaltung 70. Der durch die Verriegelungs- und Kodierschaltung 71 an diesem Zeitpunkt erzielte Wert DT wird als ungültige Daten verarbeitet.
Wenn die Empfangserfassungsschaltung 73 anschließend aus irgendeinem Grund (der Spannungspegel des analogen Eingangssignals Vin überschreitet bei spielsweise den oberen Grenzwert) den Empfang eines Impulssignals PI vor dem nächsten Abtastzeitpunkt (t23) erfasst, wird das Empfangserfassungssignal CHK, wie in der Figur gezeigt, vor dem Zeitpunkt t23 invertiert. Hierdurch wird angezeigt, dass die Impulsverzögerungsschaltung 70 vorzeitig initialisiert wurde, und folglich wird der von der Verriegelungs- und Kodierschaltung 71 an dem Zeitpunkt t23 erhaltene Wert DT als ungültige Daten verarbeitet und gibt die Steuersignalerzeugungsschaltung 74 ein Impulssignal PI aus, um die Impulsverzögerungsschaltung 70 an diesem Zeitpunkt erneut zu aktivieren. Anschließend werden die obigen Operationen sukzessiv wiederholt.
Es ist folglich ersichtlich, dass die in dem Intervall zwischen den Zeitpunkten t20 und t22 erfolgenden Operationen in dem obigen Beispiel gemäß dieser Ausführungsform während einer normalen Arbeitsweise wiederholt ausgeführt werden, so dass ein neuer (gültiger) A/D-gewandelter Wert DT einmal alle zwei Perioden des Abtasttaktsignals CKS erhalten wird. Bei einer vorzeitigen Initialisierung der Impulsverzögerungsschaltung 70 (d. h., einer vorzeitigen Empfangserfassung aufgrund eines überhöhten Pegels des analogen Eingangssignals Vin) werden die vorstehend beschriebenen Operationen, die bei dem obigen Beispiel an den Zeitpunkten t22, t23 erfolgen, ausgeführt. Hierdurch wird gewährleistet, dass die resultierenden fehlerhaften Ausgangswerte DT nicht als gültige Daten verarbeitet werden.
Folglich wird bei dem A/D-Wandler 7 dieser Ausführungsform an jedem Abtastzeitpunkt, der auf eine Erfassung eines Empfangs des Impulssignals PI durch die Empfangserfassungsschaltung 73 (um hierdurch zu bestätigen, dass die Impulsverzögerungsschaltung 70 initialisiert ist) folgend auftritt, eine neue A/D-Wandlung gestartet. Folglich kann die Länge der Wartezeit vor einem Starten jeder neuen A/D-Wandlung minimiert werden, so dass eine Hochgeschwindigkeits-A/D-Wandlung erzielt werden kann.
Bei der obigen Ausführungsform wird ein Ausgangswert DT, der von der Verriegelungs- und Kodierschaltung 71 an dem nächsten Abtastzeitpunkt erzielt wird, nachdem der Impulsverzögerungsschaltung 70 ein Impulssignal PI zugeführt wurde, direkt als gültiger A/D-gewandelter Ausgangswert verwendet. Bei dieser Betriebsart führt die Steuersignalerzeugungsschaltung 74 eine Verarbeitung in Übereinstimmung mit dem in der 22 gezeigten Ablaufdiagramm aus.
Alternativ kann die Periode T des Abtasttaktsignals CKS bei dieser Ausführungsform verkürzt werden, wie beispielsweise derart, dass wenigstens zwei Perioden dieses Signals erfolgen, während ein Impulssignal die Impulsverzögerungsschaltung 70 vollständig durchläuft, in einem Zustand, bei dem das analoge Eingangssignal Vin seinen maximal zulässigen Spannungspegel aufweist. In diesem Fall wird jedes Mal, wenn die Empfangserfassungsschaltung 73 einen Empfang des Impulssignals PI erfasst, ein Zählwert der Gesamtzahl an Abtasttaktsignalperioden Tp erhalten, die bis zu diesem Zeitpunkt verstrichen sind (d. h., die bis zum Empfangserfassungszeitpunkt, jedoch nicht auf den Erfassungszeitpunkt folgend verstrichen sind), wobei mit dieser Zählung an dem vorhergehenden Aktivierungszeitpunkt begonnen worden ist.
Ferner gewinnt die Verriegelungs- und Kodierschaltung 71 die Gesamtzahl Td an Verzögerungseinheiten DU, die bis zu einer letzten Periode des Abtasttaktsignals CKS von dem Impulssignal durchlaufen wurden (d. h. der letzte erfolgt vor einer Erfassung des Impulssignals durch die Empfangserfassungsschaltung 73). D. h., an dem Zeitpunkt, an dem die Empfangserfassungsschaltung 73 den Empfang des Impulssignals PI erfasst, wird die vorstehend erwähnte Gesamtzahl Td immer noch (zwischengespeichert) in der Verriegelungs- und Kodierschaltung 71 gehalten. Jeder Ausgangswert DT kann folglich als Verhältnis von Td zu Tn erhalten werden, da dieses Verhältnis die Anzahl an pro Einheitszeitintervall während eines Messintervalls von dem Impulssignal durchlaufenen Verzögerungseinheiten beschreibt.
In diesem Fall führt die Steuersignalerzeugungsschaltung 74 eine Verarbeitung in Übereinstimmung mit dem in der 22 gezeigten Ablaufdiagramm aus.
Achte Ausführungsform
Nachstehend wird eine achte Ausführungsform unter Bezugnahme auf das in der 15A gezeigte Systemblockdiagramm und das in der 15B gezeigte entsprechende Zeitdiagramm beschrieben. Diese Ausführungsform entspricht einem A/D-Wandler 8, der auf n Wandlerkernabschnitten 80 basiert (wobei n bei dieser Ausführungsform den Wert 4 aufweist). Abgesehen davon, dass die Steuersignalerzeugungsschaltung 42 nicht vorgesehen ist, ist jeder der Wandlerkernabschnitte 80 als TAD-Modul vorgesehen, das aus den Komponenten der siebten Ausführungsform (der Impulsverzögerungsschaltung 70, der Verriegelungs- und Kodierschaltung 71, der Empfangserfassungsschaltung 73 und der Steuersignalerzeugungsschaltung 74) aufgebaut ist, die wie in 13 gezeigt verschaltet sind.
Das analoge Eingangssignal Vin und das extern zugeführte Abtasttaktsignal CKS werden gemeinsam jedem der Wandlerkernabschnitte 80 zugeführt. Die n Wandlerkernabschnitte 80 empfangen jeweils entsprechende individuelle Aktivierungssignale PIi (wobei i gewöhnlich die Werte 1, 2, ..., n, und bei dieser Ausführungsform den Wert 4 aufweist), die in der 15A als PI1, PI2, PI3, PI4 gekennzeichnet sind. An jedem von aufeinanderfolgenden Abtastzeitpunkten, die durch das Abtasttaktsignal CKS bestimmt werden, erzielen die Wandlerkernabschnitte 80 jeweils entsprechende m-Bit-Ausgangszahlenwerte DTi in Übereinstimmung mit dem Pegel des Eingangssignals Vin, die in der 15A als DT1, DT2, DT3, DT4 gekennzeichnet sind.
Jeder Satz an jeweiligen Zahlenwerten DT1 bis DTn wird in einem Addierer 82 addiert, um einen A/D-gewandelten Ausgangswert DTA mit p-Bits zu erhalten (p = m + log₂ n). Der A/D-Wandler 8 weist ferner eine Steuersignalerzeugungsschaltung 84 zur Erzeugung eines Referenzaktivierungssignals PI auf der Grundlage des einer Flankenverschiebungsschaltung 86 zugeführten Abtasttaktsignals CKS auf. Die Flankenverschiebungsschaltung 86 erzeugt die n individuellen Aktivierungssignale PI1 bis PIn (bei dieser Ausführungsform PI1, PI2, PI3, PI4) für die Wandlerkernabschnitte 80 auf der Grundlage des Referenzaktivierungssignals PI.
Die Flankenverschiebungsschaltung 86 erzeugt die individuellen Aktivierungssignale PI1 bis PIn (bei dieser Ausführungsform PI1, PI2, PI3, PI4), wie in 15B gezeigt, mit nacheinander verschiedenen Verzögerungsbeträgen, d. h., mit der Verzögerung des i-ten Inverters von (i × ΔT), wobei ΔT ein Einheitsverzögerungsbetrag ist. Die Flankenverschiebungsschaltung 86 kann beispielsweise gleich der Flankenverschiebungsschaltung 26 der obigen zweiten Ausführungsform aufgebaut sein, so dass ΔT dem 1/n-fachen des momentan von jeder der Verzögerungseinheiten in den Wandlerkernabschnitten angewandten Verzögerungsbetrag entspricht.
Aufgrund der verschiedenen Phasenverschiebungsbeträge, die auf die individuellen Aktivierungssignale PI1 bis PIn angewandt werden, weisen die Wandlerkernabschnitte 80, wie in 15B gezeigt, in der die vier individuellen Aktivierungssignale PI1, PI2, PI3, PI4 die jeweiligen Messintervalle TS1 bis TS4 definieren, jeweils verschiedene Messintervalldauern auf. Aufgrund der jeweils verschiedenen Messintervalle werden von den Wandlerkernabschnitten 80 für den gleichen Spannungspegel des analogen Ausgangssignals Vin jeweils verschiedene Zahlenwerte DT1 bis DTn erzielt.
Als Ergebnis der Summierung der jeweiligen Zahlenwerte DT1 bis DTn, die von den Wandlerkernabschnitten 80 erzeugt werden, um jeden A/D-gewandelten Ausgangswert DTA des Addierers 60 zu erhalten, wird die Auflösung der A/D-gewandelten Ausgangsdaten, die vorstehend bezüglich des A/D-Wandlers 3 der dritten Ausführungsform beschrieben, erhöht, und zwar um einen Betrag gleich der Anzahl an erhöhten Bits (log₂ n) in jedem A/D-gewandelten Ausgangswert DTA, der aus der Summierung resultiert.
Es ist folglich ersichtlich, dass diese Ausführungsform die gleichen Vorteile wie die siebte Ausführungsform hervorbringt und ferner ermöglicht, die Auflösung der D/A-Wandlung je nach Bedarf zu erhöhen.
Neunte Ausführungsform
Nachstehend wird eine neunte Ausführungsform unter Bezugnahme auf das in der 16A gezeigte Systemblockdiagramm und das in der 16B gezeigte entsprechende Zeitdiagramm beschrieben. Dieser Ausführungsform entspricht einem A/D-Wandler 9, bei dem eine Impulsverzögerungsschaltung 70, eine Empfangserfassungsschaltung 73 und eine Steuersignalerzeugungsschaltung 74 gleich den entsprechenden Abschnitten des vorstehend beschriebenen A/D-Wandlers 7 der 13 (siebte Ausführungsform) verschaltet sind und arbeiten. Bei dieser Ausführungsform ist jedoch ein Satz von n Verriegelungs- und Kodierschaltungen 71 (wobei n eine ganze Zahl von größer oder gleich 2 und bei dieser Ausführungsform 4 ist) miteinander verbunden, um die Ausgangssignale der Verzögerungseinheiten DU der Impulsverzögerungsschaltung 70 zu empfangen, anstelle die einzelne Impulsverzögerungsschaltung 70 der in der 4 gezeigten vierten Ausführungsform zu verwendet.
Jede der n Verriegelungs- und Kodierschaltungen 71 empfängt ein entsprechendes Signal eines Satzes von n individuellen Abtasttaktsignalen CK1 bis CKn, die von einer Flankenverschiebungsschaltung 92 erzeugt werden (d. h. die i-te Verriegelungs- und Kodierschaltung 41 empfängt das individuelle Impulssignal PIi, mit i = 1, 2, ..., n). Die Flankenverschiebungsschaltung 92 arbeitet über ein extern zugeführtes Referenzabtasttaktsignal CKS, das ebenso einem Addierer 90 zugeführt wird. Der Addierer 90 arbeitet gleich dem Addierer 52 der fünften Ausführungsform, um jeden Wert eines Satzes von n Zahlenwerten DT1 bis DTn (mit jeweils m-Bits), die periodisch von den Verriegelungs- und Kodierschaltungen 71 erzeugt werden, zu addieren, um einen A/D-gewandelten Ausgangswert DTA mit p-Bits zu erhalten (p = m + log₂).
Ferner wird das individuelle Abtasttaktsignal CKS mit dem maximalen Verzögerungsbetrag (d. h. das Signal CK4 in den 16A und 16B) bei dieser Ausführungsform auf die Steuersignalerzeugungsschaltung 74 angewandt und übt die gleiche Funktion wie das vorstehend beschriebene Abtasttaktsignal CKS aus, das an die Steuersignalerzeugungsschaltung 74 in dem A/D-Wandler 7 der 13 gegeben wird.
Die Flankenverschiebungsschaltung 92 erzeugt im Ansprechen auf das Referenzabtasttaktsignal CKS, wie in 16B gezeigt, die n individuellen Abtasttaktsignale CK1 bis CKn, die nacheinander um einen gleichen Einheitszeitbetrag ΔT, der dem 1/n-fachen des momentan von jeder Verzögerungseinheiten in der Impulsverzögerungsschaltung 70 angewandten Verzögerungsbetrags entspricht, in der Phase voneinander verschoben sind, d. h., sie weisen nacheinander ansteigende Phasenverzögerungsbeträge auf.
Bei dieser Ausführungsform beginnt jedes der jeweiligen individuellen Messintervalle TS1 bis TSn, wie beispielsweise ein individuelles Messintervall TSi der i-ten Schaltung der Verriegelungs- und Kodierschaltungen 71, wie in 16B gezeigt, an einer ansteigenden Flanke des von der Steuersignalerzeugungsschaltung 74 erzeugten Impulssignals PI (im Ansprechen auf eine ansteigende Flanke des n-ten individuellen Abtasttaktsignals CKn erzeugt) und wird bis zur nächsten ansteigenden Flanke des entsprechenden Signals der n individuellen Abtasttaktsignale CK1 bis CKn fortgesetzt. Während solch eines individuellen Messintervalls wird die Gesamtzahl an von dem Impulssignal PI durchlaufenen Verzögerungseinheiten DU in der Impulsverzögerungsschaltung 70 erhalten und hieraus ein entsprechender Zahlenwert DTi erzielt und von der entsprechenden Schaltung der Verriegelungs- und Kodierschaltungen 71 an den Addierer 90 gegeben. Aufgrund der jeweils verschiedenen Messintervalle der Verriegelungs- und Kodierschaltungen 71 werden von den Verriegelungs- und Kodierschaltungen 71 für den gleichen Spannungspegel des analogen Eingangssignals Vin jeweils verschiedene Zahlenwerte DT1 bis DTn erzielt.
Als Ergebnis der Summierung jedes Satzes an jeweiligen Zahlenwerte DT1 bis DTn, die von den Verriegelungs- und Kodierschaltungen 71 erzeugt werden, um jeden A/D-gewandelten Ausgangswert DTA des Addierers 90 zu erhalten, wird die Auflösung der A/D-Wandlerausgangsdaten folglich erhöht, und zwar aus den gleichen Gründen, wie vorstehend bezüglich des in der 8A gezeigten A/D-Wandlers 3 der dritten Ausführungsform beschrieben, d. h., die Auflösung wird um einen Betrag gleich der Anzahl an erhöhten Bits (log₂ n) in jedem A/D-gewandelten Ausgangswert DTA erhöht, die aus der Summierung resultieren.
Es ist folglich ersichtlich, dass diese Ausführungsform die gleichen Vorteile wie die vorstehend beschriebene achte Ausführungsform hervorbringt und ferner ermöglicht, die Gesamtschaltungsgröße des A/D-Wandlers zu verringern. Die Verringerung der Gesamtschaltungsgröße kann erzielt werden, da die neunte Ausführungsform eine Mehrzahl von gemeinsam über eine Impulsverzögerungsschaltung 70 arbeitenden Verriegelungs- und Kodierschaltungen 71 anstelle einer Mehrzahl von Wandlerkernabschnitten (TAD-Module) gemäß der achten Ausführungsform verwendet.
Zehnte Ausführungsform
Nachstehend wird eine zehnte Ausführungsform unter Bezugnahme auf die 17 und das entsprechende Zeitdiagramm der 18 beschrieben. Diese Ausführungsform entspricht einem A/D-Wandler 7a, bei dem eine Impulsverzögerungsschaltung 70, eine Verriegelungs- und Kodierschaltung 71, eine Pufferschaltung 72 und eine Empfangserfassungsschaltung 73 in Aufbau und Funktion den entsprechenden Abschnitten der siebten Ausführungsform der 7 entsprechen, so dass die nachstehende Beschreibung primär auf die Steuersignalerzeugungsschaltung 74a dieser Ausführungsform ausgerichtet ist (welche die Steuersignalerzeugungsschaltung 74 der siebten Ausführungsform ersetzt).
Die Steuersignalerzeugungsschaltung 74a empfängt das Empfangserfassungssignal CHK, das, wie vorstehend bezüglich der siebten Ausführungsform beschrieben, jedes Mal von der Empfangserfassungsschaltung 73 erzeugt wird, wenn das Impulssignal PI an der letzten Stufe der Impulsverzögerungsschaltung 70 ausgegeben wird (d. h., die Impulsverzögerungsschaltung 70 kehrt in den initialisierten Zustand zurück), und empfängt ebenso ein extern zugeführtes Messanfragesignal RQ, das jedes Mal zugeführt wird, wenn eine A/D-Wandlung ausgeführt werden soll, um einen aktualisierten Ausgangswert DT zu erhalten.
Wenn die Steuersignalerzeugungsschaltung 74a ein Messanfragesignal RQ empfängt, gibt sie, wie in 18 gezeigt, ein Impulssignal PI (als Kurzimpuls) an die Eingangsstufe der Impulsverzögerungsschaltung 70 und anschließend nur dann, wenn ein bestimmter Zustand erfüllt ist, ein Verriegelungssignal PL an die Verriegelungs- und Kodierschaltung 71, nachdem ein Messintervall TS verstrichen ist. Wenn dieser Zustand an diesem Zeitpunkt nicht erfüllt ist, wird die Steuersignalerzeugungsschaltung 74a warten, bis der Zustand erfüllt wird, bevor sie das Impulssignal PI an die Impulsverzögerungsschaltung 70 gibt.
Der bestimmte Zustand beinhaltet, dass die Empfangserfassungsschaltung 73 nach dem Ende einer vorhergehenden Messoperation (A/D-Wandlung), die im Ansprechen auf den Empfang eines Messanforderungssignals RQ ausgeführt wurde, erfasst hat, dass die Impulsverzögerungsschaltung 70 in den initialisierten Zustand zurückgekehrt ist. Insbesondere muss die Steuersignalerzeugungsschaltung 74a dann, wenn ein Messanfragesignal RQ empfangen wird, erfassen, dass der Pegel des Empfangserfassungssignals CHK von dem Pegel eines unmittelbar vorhergehenden Ereignisses, an dem das Impulssignal PI an die Impulsverzögerungsschaltung 70 gegeben wurde, invertiert worden ist. Trifft dies zu, wird die Steuersignalerzeugungsschaltung 74a, wie in dem Zeitdiagramm der 18 gezeigt, das Impulssignal PI unmittelbar an die Impulsverzögerungsschaltung 70 und anschließend, nach Verstreichen eines Messintervalls TS, das Verriegelungssignal PL an die Verriegelungs- und Kodierschaltung 71 geben.
Wenn die Verriegelungs- und Kodierschaltung 71 das Verriegelungssignal PL empfängt, arbeitet sie gleich der im Ansprechen auf das Abtasttaktsignal CKS arbeitenden Verriegelungs- und Kodierschaltungen der vorhergehenden Ausführungsformen.
In dem bestimmten Beispiel der 18 wird ein Messanfragesignal RQ an dem Zeitpunkt t30 zugeführt, so dass (unter der Annahme, dass der vorstehend erwähnte Zustand erfüllt ist) die Steuersignalerzeugungsschaltung 74a ein Impulssignal PI an die Impulsverzögerungsschaltung 70 gibt. Nach einem Verstreichen des Messintervalls TS gibt die Steuersignalerzeugungsschaltung 74a ein Verriegelungssignal PL an die Verriegelungs- und Kodierschaltung 71. Auf der Grundlage der Ausgangszustände der jeweiligen Stufen der Impulsverzögerungsschaltung 70 erzielt die Verriegelungs- und Kodierschaltung 71 anschließend einen zum Spannungspegel des analogen Eingangssignals Vin proportionalen A/D-gewandelten Ausgangswert DT mit m-Bits.
Anschließend, wenn das Impulssignal PI an der letzten Stufe der Impulsverzögerungsschaltung 70 ausgegeben wird und die Empfangserfassungsschaltung 73 erreicht, d. h. ein Empfangserfassungszeitpunkt gegeben ist, wird der Pegel des Empfangserfassungssignals CHK invertiert. Wenn das Messanfragesignal RQ anschließend an dem Zeitpunkt t31 erneut zugeführt wird, wird folglich der gleiche Arbeitsablauf erfolgen, der auch an dem Zeitpunkt t30 begonnen hat.
Anschließend wird das Messanfragesignal RQ bei diesem Beispiel an einem Zeitpunkt t32 erneut an die Steuersignalerzeugungsschaltung 74a gegeben. Dieser Zeitpunkt erfolgt auf ein vorhergehendes Messintervall TS folgend, jedoch vor einem entsprechenden Empfangserfassungszeitpunkt, d. h. bevor das Empfangserfassungssignal CHK erneut invertiert worden ist. Folglich ist der vorstehend beschriebene Zustand noch nicht erfüllt, so dass die Steuersignalerzeugungsschaltung 74a wartet, bis das Empfangserfassungssignal CHK erneut invertiert worden ist. Trifft dies zu, gibt die Steuersignalerzeugungsschaltung 74a erneut ein Impulssignal PI an die Impulsverzögerungsschaltung 70 und beginnt eine weitere A/D-Wandlung.
Es ist folglich ersichtlich, dass eine neue A/D-Wandlung bei dieser Ausführungsform jedes Mal, wenn das Messanfragesignal RQ an einem Zeitpunkt zugeführt wird, an dem die Impulsverzögerungsschaltung 70 in den initialisierten Zustand zurückgekehrt ist, unmittelbar gestartet werden kann. Folglich kann die überflüssige Wartezeit, die auftreten kann, wenn ein Taktsignal (CKS) fester Frequenz verwendet wird, um die Verriegelungs- und Kodierschaltung 71 zu steuern, vermieden werden.
D. h., bei dieser Ausführungsform wird ein Warten (auf einen Abtastzeitpunkt folgend) einzig dann, wenn es tatsächlich erforderlich ist, d. h. dann, wenn die Spannung des analogen Eingangssignals Vin unter einen bestimmten Pegel fällt, und nur für eine minimal erforderliche Dauer ausgeführt.
Insbesondere muss das Abtastintervall TS wenigstens geringfügig kürzer als der Zeitraum ausgelegt werden, den das Impulssignal benötigt, um die Impulsverzögerungsschaltung zu durchlaufen, wenn das analoge Eingangssignal Vin den Höchstwert (Vmax) seines zulässigen Änderungsbereichs aufweist. Das minimale Intervall zwischen aufeinanderfolgenden Eingaben der RQ-Signale muss wenigstens geringfügig länger als TS sein.
Folglich kann bei dieser Ausführungsform eine kontinuierliche A/D-Wandlung hoher Geschwindigkeit erzielt werden, wenn die Messanfragesignale RQ wiederholt mit einer festen Laufzeit, welche die obige Bedingung erfüllt, zugeführt werden. Die "RQ-Signale" können als aufeinanderfolgende Impulse oder als aufeinanderfolgende Pegelübergänge eines Steuersignals gebildet sein. Die Funktionen der Steuersignalerzeugungsschaltung 74a können als Hardware oder durch eine Computerprogrammsteuerung einer CPU realisiert werden, wie vorstehend bezüglich der Steuersignalerzeugungsschaltung 74 beschrieben.
Elfte Ausführungsform
Nachstehend wird eine elfte Ausführungsform unter Bezugnahme auf die 19A und das entsprechende Zeitdiagramm der 19B beschrieben. Diese Ausführungsform entspricht einem A/D-Wandler 8a mit einem Satz von n Wandlerkernabschnitten 80 (bei diesem Beispiel weist n den Wert 4 auf), die jeweils den gleichen Aufbau wie die Wandlerkernabschnitte 80 der vorstehend beschriebenen achten Ausführungsform aufweisen, und ferner einem Addierer 82 und einer Flankenverschiebungsschaltung 86, die in Funktion und Aufbau dem Addierer 82 bzw. der Flankenverschiebungsschaltung 86 der achten Ausführungsform entsprechen, so dass die Beschreibung nachstehend hauptsächlich auf die Steuersignalerzeugungsschaltung 84a dieser Ausführungsform gerichtet ist.
Die Steuersignalerzeugungsschaltung 84a empfängt, wie vorstehend bezüglich der zehnten Ausführungsform beschrieben, aufeinanderfolgende extern zugeführte Messanfragesignale RQ und jedes von jeweiligen individuellen Empfangserfassungssignalen CHKi (i = 1, 2, ..., n), die von den Wandlerkernabschnitten 80 erzeugt werden, und erzeugt ein Referenzimpulssignal PI, das der Flankenverschiebungsschaltung 86 zugeführt wird, und ein Verriegelungssignal PL, das jedem der Wandlerkernabschnitte 80 zugeführt wird. Jedes der individuellen Empfangserfassungssignale CHKi wird von dem entsprechenden Abschnitt der Wandlerkernabschnitte 80 erzeugt, und zwar gleich dem Empfangserfassungssignal CHK des A/D-Wandlers 8 der obigen zehnten Ausführungsform.
Bei dieser Ausführungsform gibt die Steuersignalerzeugungsschaltung 84a das Referenzimpulssignal PI dann, wenn das Messanfragesignal RQ empfangen wird, unmittelbar an die Flankenverschiebungsschaltung 86, wenn sämtliche der individuellen Empfangserfassungssignale CHKi den richtigen Pegel aufweisen, d. h. jedes dieser Signale von dem Pegel an dem letzten Ereignis, an dem ein Referenzimpulssignal PI erzeugt wurde, invertiert worden ist. Wenn dieser Zustand noch nicht erfüllt ist, wartet die Steuersignalerzeugungsschaltung 84a, bis sämtliche der individuellen Empfangserfassungssignale CHKi den richtigen Pegel erreicht haben, bevor sie das Referenzimpulssignal PI an die Flankenverschiebungsschaltung 86 gibt, gleich der vorstehend beschriebenen Steuersignalerzeugungsschaltung 74a der obigen zehnten Ausführungsform. Auf diese Weise wird gewährleistet, dass sämtliche der Wandlerkernabschnitte 80 initialisiert worden sind, bevor eine neue A/D-Wandlung begonnen wird.
Die Flankenverschiebungsschaltung 86 erzeugt, wie vorstehend bezüglich der achten Ausführungsform beschrieben und in der 19B gezeigt, im Ansprechen auf das Referenzimpulssignal Pi nacheinander in der Phase verschobene individuelle Impulssignale PIi. Die Steuersignalerzeugungsschaltung 84a erzeugt, wie in der Figur gezeigt, ein Verriegelungssignal PL, nachdem ein festes Zeitintervall T auf eine Ausgabe des Referenzimpulssignals PI von der Steuersignalerzeugungsschaltung 84a folgend verstrichen ist. Folglich werden jeweils verschiedene Messintervalle TSi für die Wandlerkernabschnitte 80 gebildet.
Es ist folglich ersichtlich, dass jeder der Wandlerkernabschnitte 80 bei dieser Ausführungsform gleich dem A/D-Wandler 8 der zehnten Ausführungsform arbeitet, wobei die Verriegelungs- und Kodierschaltung 71 jedes Wandlerkernabschnitts 80 jede Verriegelung synchron zum von der Steuersignalerzeugungsschaltung 84a zugeführten Verriegelungssignal PL anstelle eines Abtasttaktsignals CKS fester Frequenz ausführt.
Folglich bringt diese Ausführungsform die gleichen Vorteile wie die zehnte Ausführungsform hervor und ermöglicht ferner einen erhöhten Auflösungsgrad bei der A/D-Wandlung, bedingt durch die Tatsache, dass bei jeder Wandlung jeweilige Zahlenwert DT1 bis DTn (mit jeweils m-Bits), die jeweils von den n Wandlerkernabschnitten 80 in entsprechenden Messintervallen jeweils verschiedener Zeitdauern (TS1 bis TSn) erzielt werden, von dem Addierer 82 addiert werden, um einen A/D-gewandelten Ausgangswert DTA mit p-Bits zu erhalten (p = m + log₂ n).
Es sollte beachtet werden, dass in Verbindung mit der vorliegenden Erfindung obgleich sie vorstehend anhand ihrer bevorzugten Ausführungsformen offenbart worden ist, verschiedene Ausgestaltungen oder Kombinationen jeweilige Ausführungsformen vorstellbar sind, die mit in dem Schutzumfang der Erfindung, so wie er in den beigefügten Ansprüchen dargelegt wird, beinhaltet verstanden werden sollen.

Claims

A/D-(Analog-Digital)-Wandler mit: – einer Impulsverzögerungsschaltung, die derart angesteuert werden kann, dass sie aktiviert wird, um damit zu beginnen, ein Impulssignal zu übertragen, und eine Mehrzahl von Verzögerungseinheiten aufweist, die als aufeinanderfolgende Verzögerungsstufen in einer Ringverzögerungslinienkonfiguration in Reihe geschaltet sind, wobei das Impulssignal von jeder der Verzögerungseinheiten mit dem gleichen Verzögerungsbetrag verzögert wird und sich der Verzögerungsbetrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert, – einer Umlaufanzahlzählschaltung zum Zählen einer Anzahl vollständiger Umläufe des Impulssignals in der Impulsverzögerungsschaltung, und – einer durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastperiode angesteuerten Verriegelungs- und Kodierschaltung zur Registrierung jeweiliger von den Verzögerungseinheiten der Impulsverzögerungsschaltung und der Umlaufanzahlzählschaltung erzeugter Ausgangssignale an jedem von jeweiligen durch das Abtasttaktsignal definierten Abtastzeitpunkten, um dadurch eine Gesamtzahl von seit einem Beginn der Aktivierung der Impulsverzögerungsschaltung von dem Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen, und zur Erzeugung eines A/D-gewandelten Ausgangswerts in Übereinstimmung mit der Gesamtzahl; wobei – der A/D-Wandler eine Steuersignalerzeugungsschaltung aufweist, um die beiden folgenden Signale auf der Grundlage des Abtasttaktsignals zu erzeugen: – ein mit dem Abtasttaktsignal synchronisiertes Aktivierungssteuersignal, das dazu dient, einen Umlauf des Impulssignals in der Impulsverzögerungsschaltung während eines Pausenintervalls mit einer Dauer, die länger als eine Umlaufperiode des Impulssignals und kürzer als die Abtastperiode ist, periodisch zu verhindern, und die Impulsverzögerungsschaltung nach einem Ende des Pausenintervalls zu aktivieren, und – ein Initialisierungssignal zur Initialisierung der Umlaufanzahlzählschaltung während jedes der Pausenintervalle.
Wandler nach Anspruch 1, dadurch gekennzeichnet, dass er ferner aufweist: – eine Verschiebungsschaltung zur Erzeugung von n individuellen Abtasttaktsignalen (wobei n eine ganze Zahl von größer oder gleich 2 ist) auf der Grundlage des Abtasttaktsignals aufweist, wobei die n individuellen Abtasttaktsignale nacheinander um einen Betrag des 1/n-fachen eines momentan von jeder der Verzögerungseinheiten angewandten Verzögerungsbetrags in der Phase voneinander abweichen, – n Impulspositionszahlenwandlungsschaltungen, von denen jede mit der Impulsverzögerungsschaltung und der Umlaufanzahlzählschaltung verbunden ist, wobei jede der Impulspositionszahlenwandlungsschaltungen wiederholend einen numerischen Zahlenwert erzielt, der eine Gesamtzahl von Verzögerungseinheiten beschreibt, die während eines individuellen Messintervalls, das sich von einem Aktivierungszeitpunkt bis zu einem durch das entsprechende individuelle Abtasttaktsignal definierten Abtastzeitpunkt erstreckt, durchlaufen werden, und – eine Addierschaltung zum periodischen Addieren jeweiliger von den Impulspositionszahlenwandlungsschaltungen erzeugter Zahlenwerte, um einen A/D-gewandelten Ausgangswert auf der Grundlage eines Ergebnisses der Addition zu erhalten.
A/D-Wandler mit: – n Wandlerkernabschnitten (wobei n eine ganze Zahl von größer oder gleich 2 ist), die gemeinsam an einem analogen Eingangssignal arbeiten, und von denen jeder aufweist: – eine Impulsverzögerungsschaltung, die derart angesteuert werden kann, dass sie aktiviert wird, um damit zu beginnen, ein Impulssignal zu überfragen, und eine Mehrzahl von Verzögerungseinheiten aufweist, die als aufeinanderfolgende Verzögerungsstufen in einer Ringverzögerungslinienkonfiguration in Reihe ge schaltet sind, wobei das Impulssignal von jeder der Verzögerungseinheiten mit dem gleichen Verzögerungsbetrag verzögert wird und sich der Verzögerungsbetrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert, – eine Umlaufanzahlzählschaltung zum Zählen einer Anzahl vollständiger Umläufe des Impulssignals in der Impulsverzögerungsschaltung, und – eine durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastperiode angesteuerte Verriegelungs- und Kodierschaltung zur Registrierung jeweiliger von der Impulsverzögerungsschaltung und der Umlaufanzahlzählschaltung erzeugter Ausgangssignale an jedem von durch das Abtasttaktsignal definierten Abtastzeitpunkten, um dadurch eine Gesamtzahl von seit einem vorhergehenden individuellen Aktivierungszeitpunkt von dem Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen, und zur Erzeugung eines Ausgangszahlenwerts in Übereinstimmung mit der Gesamtzahl; und – einer Steuersignalerzeugungsschaltung, um die folgenden Signale auf der Grundlage des Abtaststeuersignals zu erzeugen: – n individuelle Aktivierungssteuersignale, die nacheinander um einen Betrag des 1/n-fachen einer momentan von jeder der Verzögerungseinheiten angewandten Verzögerungszeit in der Phase voneinander abweichen, und die jeweils entsprechenden Abschnitten der Wandlerkernabschnitte zugeführt werden, wobei die n individuellen Aktivierungssteuersignal dazu dienen, einen Betrieb der Impulsverzögerungsschaltung des entsprechenden Wandlerkernabschnitts während eines Pausenintervalls, das an jedem der individuellen Abtastzeitpunkte beginnt und eine Dauer aufweist, die länger als eine Umlaufperiode des Impulssignals und kürzer als eine Periode des Abtasttaktsignals ist, periodisch zu verhindern, und die Impulsverzögerungsschaltung des entsprechenden Wandlerkernabschnitts nach einem Ende des individuellen Pausenintervalls zu aktivieren, und – ein Initialisierungssignal zur Initialisierung der Umlaufanzahlzählschaltung des entsprechenden Wandlerkernabschnitts während des individuellen Pausenintervalls; und – eine Addierschaltung zum periodischen Addieren jeweiliger von den Wandlerkernabschnitten erzeugter Zahlenwerte, um einen A/D-gewandelten Ausgangswert auf der Grundlage eines Ergebnisses der Addition zu erhalten.
Wandler nach Anspruch 1, dadurch gekennzeichnet, dass – die Impulsverzögerungsschaltung dazu ausgelegt ist, bei einem Übergang des Initialisierungssignals von dem ersten Pegel zum zweiten Pegel initialisiert zu werden und einen Umlauf des Impulssignals zu stoppen, während das Aktivierungssteuersignal den ersten Pegel aufweist, und – die Steuersignalerzeugungsschaltung eine Flankendetektorschaltung aufweist, mit: – einer Zeitverzögerungsschaltung, die das Abtasttaktsignal empfängt und um einem Betrag gleich der Pausenintervalldauer verzögert, und – einer Logikschaltung zur Erzeugung des Aktivierungssteuersignals auf der Grundlage eines Eingangs- und eines Ausgangssignals der Zeitverzögerungsschaltung, wobei das Aktivierungssteuersignal nur während des vollen Intervalls jedes der Pausenintervalle auf dem ersten Pegel gehalten wird.
Wandler nach Anspruch 4, dadurch gekennzeichnet, dass – die Umlaufanzahlzählschaltung dazu ausgelegt ist, initialisiert zu werden, wenn das Initialisierungssignal den zweiten Pegel erreicht, und – die Logikschaltung an dem Eingangs- und dem Ausgangssignal der Impulsverzögerungsschaltung arbeitet, um das Initialisierungssignal als Signal zu erzeugen, dass den zweiten Pegel nur während jedes der Pausenintervalle erreicht.
Wandler nach Anspruch 4, dadurch gekennzeichnet, dass die Zeitverzögerungsschaltung eine Mehrzahl von Verzögerungseinheiten aufweist, die als jeweilige Verzögerungsstufen in Reihe geschaltet sind und jeweils die gleichen Verzögerungseigenschaften wie die Verzögerungseinheiten der Impulsverzögerungsschaltung aufweisen.
Wandler nach Anspruch 4, dadurch gekennzeichnet, dass die Zeitverzögerungsschaltung eine Mehrzahl von Verzögerungseinheiten aufweist, die als jeweilige Verzögerungsstufen in Reihe geschaltet sind und deren Gesamtanzahl über einer Gesamtzahl an Verzögerungseinheiten der Impulsverzögerungsschaltung liegt.
Wandler nach Anspruch 7, dadurch gekennzeichnet, dass – das analoge Eingangssignal als Energieversorgungsspannung der Impulsverzögerungsschaltung verwendet wird, und – eine Energieversorgungsspannung der Zeitverzögerungsschaltung bei einem Pegel aufrechterhalten wird, der unter dem der analogen Eingangssignalspannung liegt.
Wandler nach Anspruch 8, dadurch gekennzeichnet, dass die Energieversorgungsspannung der Zeitverzögerungsschaltung ein feste Gleichspannung ist, deren Wert geringer als ein Tiefstwert eines vorbestimmten Bereichs einer zulässigen Änderung der analogen Eingangssignalspannung ist.
Wandler nach Anspruch 8, dadurch gekennzeichnet, dass er ferner eine Spannungsteilerschaltung aufweist, die verbunden ist, um das analoge Eingangssignal zu empfangen, wobei ein spannungsgeteiltes Ausgangssignal der Spannungsteilerschaltung als die Energieversorgungsspannung der Zeitverzögerungsschaltung verwendet wird.
A/D-Wandler mit: – einer Impulsverzögerungsschaltung, die eine Mehrzahl von als aufeinanderfolgende Verzögerungsstufen in einer geraden Verzögerungslinienkonfiguration in Reihe geschalteten Verzögerungseinheiten aufweist und durch die Zuführung eines Impulssignals an jedem von jeweiligen Aktivierungszeitpunkten periodisch aktiviert wird, wobei das Impulssignal von jeder der Verzögerungseinheiten mit dem gleichen Verzögerungsbetrag verzögert wird und sich der Verzögerungs betrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert, – einer durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastperiode angesteuerten Verriegelungs- und Kodierschaltung zur Registrierung jeweiliger Zustände der von den Verzögerungseinheiten erzeugten Ausgangssignale an jedem von durch das Abtasttaktsignal definierten periodischen Abtastzeitpunkten, um dadurch eine Gesamtzahl von seit einem vorhergehenden Aktivierungszeitpunkt bis zu dem Abtastzeitpunkt von dem Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen, und zur Erzeugung eines A/D-gewandelten Ausgangswerts in Übereinstimmung mit der Gesamtzahl, – einer Empfangserfassungsschaltung zur Erzeugung eines Empfangserfassungssignals, das jeden von jeweiligen Zeitpunkten beschreibt, an denen das Impulssignal von einer Verzögerungseinheit der letzten Stufe der Impulsverzögerungsschaltung ausgegeben wird, und – einer Steuersignalerzeugungsschaltung, die synchron zum Abtasttaktsignal arbeitet, wobei sie auf das Empfangserfassungssignal anspricht, um der Impulsverzögerungsschaltung das Impulssignal an den Aktivierungszeitpunkten zuzuführen; wobei – die Steuersignalerzeugungsschaltung eine Aktivierung der Impulsverzögerungsschaltung auf jeden der Aktivierungszeitpunkte folgend verhindert, bis das Empfangserfassungssignal anzeigt, dass ein aus einer unmittelbar vorhergehenden Aktivierung resultierendes Impulssignal die Verzögerungseinheit der letzten Stufe erreicht hat.
Wandler nach Anspruch 11, dadurch gekennzeichnet, dass er ferner aufweist: – eine Verschiebungsschaltung zur Erzeugung von n individuellen Abtasttaktsignalen (wobei n eine ganze Zahl von größer oder gleich 2 ist) auf der Grundlage des extern zugeführten Abtasttaktsignals, wobei die n individuellen Abtasttaktsignale nacheinander um einen Betrag des 1/n-fachen eines momentan von jeder der Verzögerugseinheiten angewandten Verzögerungsbetrag in der Phase voneinander abweichen, – n Verriegelungs- und Dekodierschaltungen, die verbunden ist, um jeweils entsprechende Signale der individuellen Abtasttaktsignale zu empfangen, und die gemeinsam mit der Impulsverzögerungsschaltung verbunden sind, wobei jede der Verriegelungs- und Dekodierschaltungen einen Zahlenwert erzielt, der eine Gesamtzahl von Verzögerungseinheiten beschreibt, die während eines Messintervalls, das sich von einem Aktivierungszeitpunkt bis zu einem durch das entsprechende individuelle Abtasttaktsignal definierten Abtastzeitpunkt erstreckt, von dem Impulssignal durchlaufen werden, und – eine Addierschaltung zum periodischen Addieren jeweiliger von den Verriegelungs- und Dekodierschaltungen erzeugter Zahlenwerte, um einen A/D-gewandelten Ausgangswert auf der Grundlage eines Ergebnisses der Addition zu erhalten.
A/D-Wandler mit: – n Wandlerkernabschnitten (wobei n eine ganze Zahl von größer oder gleich 2 ist), von denen jeder aufweist: – eine Impulsverzögerungsschaltung, die eine Mehrzahl von als aufeinanderfolgende Verzögerungsstufen in einer geraden Verzögerungslinienkonfiguration in Reihe geschalteten Verzögerungseinheiten aufweist und durch die Zuführung eines individuellen Impulssignals an jeweiligen individuellen Aktivierungszeitpunkten periodisch aktiviert wird, wobei das individuelle Impulssignal von jeder der Verzögerungseinheiten mit dem gleichen Verzögerungsbetrag verzögert wird und sich der Verzögerungsbetrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert, – eine durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastperiode angesteuerte Verriegelungs- und Kodierschaltung zur Registrierung jeweiliger Zustände der von den Verzögerungseinheiten erzeugten Ausgangssignale an jedem von durch das Abtasttaktsignal definierten periodischen Abtastzeitpunkten, um dadurch eine Gesamtzahl von seit einem vorhergehenden individuellen Aktivierungszeitpunkt bis zu dem Abtastzeitpunkt von dem individuellen Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen, und zur Erzeugung eines Ausgangszahlenwerts in Übereinstimmung mit der Gesamtzahl, und – eine Empfangserfassungsschaltung zur Erzeugung eines individuellen Empfangserfassungssignals, das jeden Zeitpunkten anzeigt, an dem das individuelle Impulssignal eine Verzögerungseinheit der letzten Stufe der Impulsverzögerungsschaltung erreicht; wobei der A/D-Wandler ferner aufweist: – eine Steuersignalerzeugungsschaltung, die verbunden ist, um das Abtasttaktsignal und jedes der individuellen Empfangserfassungssignale der Wandlerkernabschnitte zu empfangen, um n individuelle Impulssignale zu erzeugen, die nacheinander um einen Betrag des 1/n-fachen einer momentan von jeder der Verzögerungseinheiten angewandten Verzögerungszeit in der Phase voneinander abweichen, und um die individuellen Aktivierungsteuersignale den jeweils entsprechenden Abschnitten der Wandlerkernabschnitte zuzuführen, um die individuellen Aktivierungszeitpunkte zu bestimmen, und wobei – die Taktsignalerzeugungsschaltung ein weitere Zuführen der individuellen Aktivierungssteuersignale auf jeden Vorgang eines Zuführens der n individuellen Aktivierungssteuersignale folgend verhindert, bis jedes der individuellen Empfangserfassungssignale anzeigt, dass ein aus einer unmittelbar vorhergehenden Aktivierung resultierendes Impulssignal von der Verzögerungseinheit der letzten Stufe in dem entsprechenden Abschnitt der Wandlerkernabschnitte ausgegeben worden ist.
A/D-Wandler mit: – einer Impulsverzögerungsschaltung, die derart angesteuert werden kann, dass sie aktiviert wird, um damit zu beginnen, ein Impulssignal an jedem von jeweiligen Aktivierungszeitpunkten zu übertragen, und eine Mehrzahl von Verzögerungseinheiten aufweist, die als aufeinanderfolgende Verzögerungsstufen in einer geraden Verzögerungslinienkonfiguration in Reihe geschaltet sind, wobei das Impulssignal von jeder der Verzögerungseinheiten mit dem gleichen Verzögerungsbetrag verzögert wird und sich der Verzögerungsbetrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert, und – einer durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastperiode angesteuerten Verriegelungs- und Kodierschaltung zur Registrierung jeweiliger Zustände der von den Verzögerungseinheiten erzeugten Ausgangssignale an jedem von durch das Abtasttaktsignal definierten periodischen Abtastzeitpunkten, um dadurch eine Gesamtzahl von seit einem vorhergehenden Aktivierungszeitpunkt bis zum Abtastzeitpunkt von dem Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen, und zur Erzeugung eines A/D-gewandelten Ausgangswerts in Übereinstimmung mit der Gesamtzahl; wobei – der A/D-Wandler eine Steuersignalerzeugungsschaltung aufweist, die auf der Grundlage des Abtasttaktsignale arbeitet, um die Impulsverzögerungsschaltung durch eine Eingabe eines Impulssignals in diese periodisch zu aktivieren, wobei die Aktivierungsperiode das k-fache der Abtastperiode beträgt und k eine ganze Zahl von größer oder gleich 2 ist, und – die Aktivierungsperiode länger als ein Zeitintervall ist, das von dem Impulssignal benötigt wird, um die Impulsverzögerungsschaltung vollständig zu durchlaufen, wenn die analoge Eingangsignalspannung den Tiefstwert eines vorbestimmten Bereichs zulässiger Spannungspegel aufweist, und die vorbestimmte Abtastperiode kürzer als ein Zeitintervall ist, das von dem Impulssignal benötigt wird, um die Impulsverzögerungsschaltung vollständig zu durchlaufen, wenn die analoge Eingangssignalspannung den Höchstwert des vorbestimmten Bereichs aufweist.
Wandler nach Anspruch 14, dadurch gekennzeichnet, dass er ferner aufweist: – eine Flankenverschiebungsschaltung zur Erzeugung von n individuellen Abtasttaktsignalen (wobei n eine ganze Zahl von größer oder gleich 2 ist) auf der Grundlage des extern zugeführten Abtasttaktsignals aufweist, wobei die n individuellen Abtasttaktsignale nacheinander um einen Betrag des 1/n-fachen eines momentan von jeder der Verzögerungseinheiten angewandten Verzögerungsbetrags in der Phase voneinander abweichen, – n Verriegelungs- und Dekodierschaltungen, die verbunden sind, um jeweils entsprechende Signale der individuellen Abtasttaktsignale zu empfangen, und die gemeinsam mit der Impulsverzögerungsschaltung verbunden sind, wobei jede der Verriegelungs- und Dekodierschaltungen periodisch einen Zahlenwert erzielt, der eine Gesamtzahl von Verzögerungseinheiten beschreibt, die während eines individuellen Messintervalls, das sich von einem der Aktivierungszeitpunkte bis zu einem durch das entsprechende individuelle Abtasttaktsignal definierten Abtastzeitpunkt erstreckt, von dem Impulssignal durchlaufen werden, und – eine Addierschaltung zum periodischen Addieren jeweiliger von den Impulspositionszahlenwandlungsschaltungen erzeugter Zahlenwerte, um einen A/D-gewandelten Ausgangswert auf der Grundlage eines Ergebnisses der Addition zu erhalten; wobei – die Steuersignalerzeugungsschaltung ein unter den individuellen Abtasttaktsignalen mit einem maximalen Betrag verzögertes bestimmtes Signal der individuellen Abtasttaktsignale empfängt und das Impulssignal auf der Grundlage des bestimmten individuellen Abtasttaktsignals erzeugt.
A/D-Wandler mit: – n Wandlerkernabschnitten (wobei n eine ganze Zahl von größer oder gleich 2 ist), von denen jeder aufweist: – eine Impulsverzögerungsschaltung, die derart angesteuert werden kann, dass sie aktiviert wird, um damit zu beginnen, ein Impulssignal an jedem von jeweiligen individuellen Aktivierungszeitpunkten zu übertragen, und eine Mehrzahl von Verzögerungseinheiten aufweist, die als aufeinanderfolgende Verzögerungsstufen in einer geraden Verzögerungslinienkonfiguration in Reihe geschaltet sind, wobei das Impulssignal von jeder der Verzögerungseinheiten mit dem gleichen Verzögerungsbetrag verzögert wird und sich der Verzögerungsbetrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert, und – eine durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastperiode angesteuerte Verriegelungs- und Kodierschaltung zur Registrierung jeweiliger von der Impulsverzögerungsschaltung erzeugter Ausgangssignale an jedem von durch das Abtasttaktsignal definierten periodischen Abtast zeitpunkten, um dadurch eine Gesamtzahl von in einem Messintervall, das sich von einem unmittelbar vorhergehenden individuellen Aktivierungszeitpunkt bis zum Abtastzeitpunkt erstreckt, von dem Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen, und zur Erzeugung eines Ausgangszahlenwerts in Übereinstimmung mit der Gesamtzahl; – einer Steuersignalerzeugungsschaltung, die verbunden ist, um das Abtasttaktsignal zu empfangen, zur Erzeugung von – n individuellen Impulssignalen, die nacheinander um einen Betrag des 1/n-fachen einer momentan von jeder der Verzögerungseinheiten angewandten Verzögerungszeit in der Phase voneinander abweichen, und die zugeführt werden, um jeweils entsprechende Abschnitte der Wandlerkernabschnitte zu aktivieren, um die individuellen Abtastzeitpunkte zu bestimmen, wobei jedes der individuellen Impulssignale eine Aktivierungsperiode aufweist, die das k-fache der Abtastperiode beträgt und k eine ganze Zahl von größer oder gleich 2 ist; und – einer Addierschaltung zum periodischen Addieren jeweiliger von den Wandlerkernabschnitten erzeugter Zahlenwerte, um einen A/D-gewandelten Ausgangswert auf der Grundlage eines Ergebnisses der Addition zu erhalten; wobei – die Abtastperiode kürzer als ein Zeitintervall ausgelegt ist, das von einem Impulssignal benötigt wird, um eine Impulsverzögerungsschaltung vollständig zu durchlaufen, wenn die Spannung des analogen Eingangssignals den Höchstwert eines vorbestimmten Bereichs zulässiger Spannungspegel aufweist, und jedes der individuellen Aktivierungssteuersignal eine Periode aufweist, die länger als ein Zeitintervall ist, das von einem Impulssignal benötigt wird, um eine Impulsverzögerungsschaltung vollständig zu durchlaufen, wenn die analoge Eingangssignalspannung den Tiefstwert des vorbestimmten Bereichs aufweist.
A/D-Wandler mit: – einer Impulsverzögerungsschaltung, die derart angesteuert werden kann, dass sie aktiviert wird, um damit zu beginnen, ein Impulssignal an jedem von jeweili gen Aktivierungszeitpunkten zu übertragen, und eine Mehrzahl von Verzögerungseinheiten aufweist, die als aufeinanderfolgende Verzögerungsstufen in einer geraden Verzögerungslinienkonfiguration in Reihe geschaltet sind, wobei das Impulssignal von jeder der Verzögerungseinheiten mit dem gleichen Verzögerungsbetrag verzögert wird und sich der Verzögerungsbetrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert, – einer durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastperiode angesteuerten Verriegelungs- und Kodierschaltung, die mit der Impulsverzögerungsschaltung verbunden ist, um eine Gesamtzahl an von einem vorhergehenden Aktivierungszeitpunkt bis zum Abtastzeitpunkt von dem Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen, und um einen A/D-gewandelten Ausgangswert in Übereinstimmung mit der Gesamtzahl zu erzeugen, – einer Empfangserfassungsschaltung zur Erzeugung eines Empfangserfassungssignals, das jeden von jeweiligen Zeitpunkten beschreibt, an denen das Impulssignal von einer Verzögerungseinheit der letzten Stufe der Impulsverzögerungsschaltung ausgegeben wird, und – einer Steuersignalerzeugungsschaltung, verbunden ist, um das Empfangserfassungssignal und ein extern zugeführtes Aktivierungsanfragesignal zu empfangen, um das Impulssignal zur Aktivierung der Impulsverzögerungsschaltung zu erzeugen; wobei – die Steuersignalerzeugungsschaltung auf das Aktivierungsanfragesignal anspricht, indem sie ein Impulssignal bereitstellt, um die Impulsverzögerungsschaltung zu aktivieren, und ein Verriegelungssignal an die Verriegelungs- und Kodierschaltung gibt, um einen Abtastzeitpunkt zu definieren, nachdem ein vorbestimmtes Intervall auf die Aktivierung folgend verstrichen ist, und – die Steuersignalerzeugungsschaltung auf jede diese Aktivierung folgend eine weitere Aktivierung der Impulsverzögerungsschaltung verhindert, bis das Empfangserfassungssignal anzeigt, dass ein aus einer unmittelbar vorhergehenden Aktivierung der Impulsverzögerungsschaltung resultierendes Impulssignal von der Verzögerungseinheit der letzten Stufe ausgegeben worden ist.
A/D-Wandler mit: – n Wandlerkernabschnitten, wobei n eine ganze Zahl von größer oder gleich 2 ist, von denen jeder aufweist: – eine Impulsverzögerungsschaltung, die derart angesteuert werden kann, dass sie aktiviert wird, um damit zu beginnen, ein Impulssignal an jedem von jeweiligen individuellen Aktivierungszeitpunkten zu übertragen, und eine Mehrzahl von Verzögerungseinheiten aufweist, die als aufeinanderfolgende Verzögerungsstufen in einer geraden Verzögerungslinienkonfiguration in Reihe geschaltet sind, wobei das Impulssignal von jeder der Verzögerungseinheiten mit dem gleichen Verzögerungsbetrag verzögert wird und sich der Verzögerungsbetrag in Übereinstimmung mit einem Spannungspegel eines analogen Eingangssignals ändert, und – eine durch ein extern zugeführtes Abtasttaktsignal einer vorbestimmten Abtastperiode angesteuerte Verriegelungs- und Kodierschaltung zur Registrierung jeweiliger Zustände der von den Verzögerungseinheiten erzeugter Ausgangssignale an jedem von durch das Abtasttaktsignal definierten periodischen Abtastzeitpunkten, um dadurch eine Gesamtzahl von von einem vorhergehenden Aktivierungszeitpunkt bis zum Abtastzeitpunkt von dem Impulssignal durchlaufenen Verzögerungseinheiten zu erzielen, und zur Erzeugung eines Ausgangszahlenwerts in Übereinstimmung mit der Gesamtzahl, und – eine Empfangserfassungsschaltung zur Erzeugung eines individuellen Empfangserfassungssignals, das jeden Zeitpunkt anzeigt, an dem das Impulssignal eine Verzögerungseinheit der letzten Stufe der Impulsverzögerungsschaltung erreicht; wobei der A/D-Wandler ferner aufweist: – eine Steuersignalerzeugungsschaltung, die verbunden ist, um jedes der individuellen Empfangserfassungssignale der Wandlerkernabschnitte und ein extern zugeführten Aktivierungsanfragesignal zu empfangen, und auf das Aktivierungsanfragesignal anspricht, um n individuelle Impulssignale zu erzeugen, die nacheinander um einem Betrag des 1/n-fachen einer momentan von jeder der Verzögerungseinheiten angewandten Verzögerungszeit in der Phase voneinander abweichen, und um die individuellen Impulssignale jeweils entspre chenden Abschnitten der Wandlerkernabschnitte zuzuführen, um die Wandlerkernabschnitte an den individuellen Aktivierungszeitpunkten zu aktivieren, wobei – die Steuersignalerzeugungsschaltung eine weitere Zuführung der individuellen Impulssignale auf jeden Vorgang des Zuführen der n individuellen Impulssignale folgend verhindert, bis jedes der individuellen Empfangserfassungssignale anzeigt, dass ein aus einer unmittelbar vorhergehenden Aktivierung der entsprechenden Impulsverzögerungsschaltung resultierendes Impulssignal die Verzögerungseinheit der letzten Stufe in dem entsprechenden Wandlerkernabschnitt erreicht hat.