JP2015167278A - Ａ／ｄ変換装置の出力切替方法及びａ／ｄ変換装置 - Google Patents

Abstract

【課題】パルス遅延回路を用いてＡ／Ｄ変換を行うＡ／Ｄ変換装置において、入力信号の信号レベルが正常動作範囲から外れているときに、誤ったＡ／Ｄ変換値が出力されるのを防止する。
【解決手段】パルス遅延回路（１０）と、符号化回路（１２、１４、１６、１８、２０）とを備え、パルス遅延回路の電源電圧としてアナログ入力信号Ｖｉｎを入力することにより、その入力信号をＡ／Ｄ変換可能なＡ／Ｄ変換装置において、入力信号が許容電圧範囲内にあるか否かを判定するレベル判定回路（３０）と、レベル判定回路にて入力信号が許容電圧範囲内にあると判定された場合に、符号化回路にて得られた数値データをＡ／Ｄ変換値として出力し、そうでなければ、所定の規定値からなる数値データをＡ／Ｄ変換値として出力する出力切替回路（４０）を設ける。
【選択図】図１

Description

本発明は、パルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換装置において、Ａ／Ｄ変換値の出力を切り替える出力切替方法、及び、この方法を実現するＡ／Ｄ変換装置に関する。

常が値関する。

従来、インバータ等の各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路を利用して、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１参照）。

この種のＡ／Ｄ変換装置では、パルス遅延回路を構成する遅延ユニットの電源電圧として、Ａ／Ｄ変換対象となるアナログ入力信号を印加することで、パルス信号が各遅延ユニットを通過する際の遅延時間を、アナログ入力信号の信号レベルに応じて変化させる。

そして、符号化回路において、所定のサンプリング時間内にパルス信号が通過した遅延ユニットの段数をカウントし、そのカウント値を、アナログ入力信号のＡ／Ｄ変換値として出力する。

特開平５−２５９９０７号公報

ところで、上記従来のＡ／Ｄ変換装置においては、パルス遅延回路内の遅延ユニットが、アナログ入力電圧を電源電圧として動作することから、各遅延ユニットから出力されるパルス信号の信号レベルは、アナログ入力電圧に対応した電圧値となる。

このため、各遅延ユニットから出力されるパルス信号の信号レベルは変動し、その信号レベルが、符号化回路にてパルス信号が通過した遅延ユニットの段数をカウント可能な正常電圧範囲から外れると、Ａ／Ｄ変換値に誤差が生じてしまう。

つまり、符号化回路は、遅延ユニットからの出力がローレベルからハイレベル（若しくはハイレベルからローレベル）に変化したときに、遅延ユニットから出力されるパルス信号の立上がり（若しくは立下がり）エッジを検出する。そして、エッジの検出回数や、そのエッジを検出した遅延ユニットの位置に基づき、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を検出する。

このため、パルス遅延回路内の遅延ユニットから出力されるパルス信号の信号レベルが、符号化回路にてパルス信号のローレベル及びハイレベルを識別可能な閾値電圧以上であれば、符号化回路にてパルス信号のエッジを検出できる。

しかし、アナログ入力信号の電圧レベルが低く、パルス遅延回路内の遅延ユニットから出力されるパルス信号の信号レベルが、符号化回路の閾値電圧よりも低下すると、符号化回路にて、パルス信号が通過した遅延ユニットの段数を正常に検出することができなくなる。

また、アナログ入力信号の電圧レベルが高い場合には、パルス遅延回路内でパルス信号が遅延ユニットを通過する際の遅延時間が短くなる。
このため、アナログ入力信号の電圧レベルが高くなると、符号化回路が遅延ユニットの段数を検出するのに要する動作時間に比べて、パルス遅延回路内でのパルス信号の通過速度が速くなりすぎ、符号化回路が遅延ユニットの段数を正確に検出できないことがある。

従って、上記従来のＡ／Ｄ変換装置においては、図９に示すように、アナログ入力信号Ｖｉｎの電圧レベルが、符号化回路の正常動作範囲から外れると、符号化回路が誤動作して、アナログ入力信号Ｖｉｎを正確にＡ／Ｄ変換することができない。

本発明は、こうした問題に鑑みなされたものであり、パルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換装置において、アナログ入力信号の電圧レベルが正常動作範囲から外れている場合に、誤ったＡ／Ｄ変換値が出力されるのを防止することを目的とする。

本発明のＡ／Ｄ変換装置においては、上述した従来のＡ／Ｄ変換装置と同様、パルス遅延回路の電源電圧として、Ａ／Ｄ変換対象となるアナログ入力信号が入力されることにより、パルス遅延回路内を構成する遅延ユニットが、アナログ入力信号に応じた遅延時間でパルス信号を順次遅延させて出力する。そして、符号化回路が、予め設定された測定時間の間に、パルス遅延回路内でパルス信号が通過する遅延ユニットの段数を検出し、その段数に対応した数値データを生成する。

また、本発明の出力切替方法は、レベル判定回路が、アナログ入力信号はＡ／Ｄ変換装置が正常動作可能な許容電圧範囲内にあるか否かを判定し、出力切替回路が、そのレベル判定回路による判定結果に応じて、Ａ／Ｄ変換結果として出力するＡ／Ｄ変換値を切り替えることにより実現される。

すなわち、出力切替回路は、アナログ入力信号が許容電圧範囲内にある場合に、符号化回路にて生成された数値データをアナログ入力信号のＡ／Ｄ変換値として出力し、アナログ入力信号が許容電圧範囲内にない場合に、予め設定された規定値からなる数値データをＡ／Ｄ変換値として出力する。

従って、本発明のＡ／Ｄ変換装置の出力切替方法及びＡ／Ｄ変換装置によれば、アナログ入力信号が、図９に示した正常動作範囲から外れている場合に、符号化回路にて生成された数値データが、アナログ入力信号のＡ／Ｄ変換値として出力されるのを防止できる。

また、本発明のＡ／Ｄ変換装置により得られたＡ／Ｄ変換結果を利用する装置においては、Ａ／Ｄ変換装置から出力されるＡ／Ｄ変換値が規定値でない場合に、Ａ／Ｄ変換値は正常であることを認識できる。よって、本発明によれば、Ａ／Ｄ変換装置の信頼性を向上できる。

実施形態のＡ／Ｄ変換装置全体の構成を表すブロック図である。 図１に示すレベル判定回路の構成を表す回路図である。 レベル判定回路の動作を説明するタイムチャートである。 図１に示す出力切替回路の構成を表す回路図である。 図４に示す切替信号生成部の構成を表す回路図である。 図４に示すＭＵＸの出力切替特性を表す説明図である。 出力切替回路の動作を説明するタイムチャートである。 実施形態のＡ／Ｄ変換装置の入出力特性を表す説明図である。 従来のＡ／Ｄ変換装置の入出力特性を表す説明図である。

以下に本発明の実施形態を図面と共に説明する。
なお、本発明は、下記の実施形態によって何ら限定して解釈されない。また、下記の実施形態の構成の一部を、課題を解決できる限りにおいて省略した態様も本発明の実施形態である。また、特許請求の範囲に記載した文言のみによって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も本発明の実施形態である。また、下記の実施形態の説明で用いる符号を特許請求の範囲にも適宜使用しているが、これは本発明の理解を容易にする目的で使用しており、本発明の技術的範囲を限定する意図ではない。

図１に示すように、本実施形態のＡ／Ｄ変換装置は、リングディレイライン（ＲＤＬ）１０、カウンタ１２、ラッチ回路１４、ラッチ＆パルスセレクタ１６、エンコーダ１８、及び、信号処理回路２０を備える。

ＲＤＬ１０は、本発明のパルス遅延回路に相当するものであり、遅延ユニットとして、一方の入力端に起動信号ＰＡを受ける１つの否定論理積回路ＮＡＮＤと、反転回路としてのｎ個（偶数個）のインバータＩＮＶとを備える。

つまり、ＲＤＬ１０は、否定論理積回路ＮＡＮＤの出力に対し、ｎ個（偶数個）のインバータＩＮＶを順次縦続接続し、最終段のインバータＩＮＶｎの出力を否定論理積回路ＮＡＮＤの他方の入力端に接続することにより、リング状に構成されている。

このため、ＲＤＬ１０においては、初段の否定論理積回路ＮＡＮＤの一方の入力端がローレベルであるとき、否定論理積回路ＮＡＮＤの出力がハイレベルとなり、最終段のインバータＩＮＶｎの出力がハイレベルとなって、安定する。

これに対し、初段の否定論理積回路ＮＡＮＤの一方の入力端に起動信号ＰＡ（ハイレベル）を入力すると、否定論理積回路ＮＡＮＤの２つの入力端子が共にハイレベルになるので、その出力がローレベルに反転する。

すると、ｎ個のインバータＩＮＶの出力は、各インバータＩＮＶの反転動作時間が経過する度に、順次反転してゆき、最終段のインバータＩＮＶｎの出力がローレベルとなると、否定論理積回路ＮＡＮＤの出力が、その反転動作時間経過後にハイレベルになる。そして、この後は、各インバータＩＮＶの出力及び否定論理積回路ＮＡＮＤの出力が順次反転することになる。

この結果、起動信号ＰＡ（ハイレベル）が入力されているとき、ＲＤＬ１０内では、各遅延ユニット（否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の反転動作時間とその接続段数（ｎ＋１）で決まる時間を一周期としてパルス信号が周回することになり、最終段の遅延ユニットであるインバータＩＮＶｎからは、そのパルス信号がクロック信号ＲＣＬＫとして出力されることになる。

次に、カウンタ１２は、ＲＤＬ１０における最終段のインバータＩＮＶｎの出力（ＲＣＬＫ）を、前後２段の反転回路からなるバッファ回路２２を介して取り込み、その立上がりエッジをカウントすることにより、ＲＤＬ３０内でのパルス信号の周回回数をカウントする。

また、ラッチ回路１４は、予め設定されたＡ／Ｄ変換用の測定時間を一周期とする動作クロックＣＬＫを受けて動作し、その動作クロックＣＬＫの立上がりエッジにて、カウンタ１２によるカウント値をラッチする。

また、ラッチ＆パルスセレクタ１６は、動作クロックＣＬＫを受けて、ＲＤＬ１０を構成する各遅延ユニット（否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）からの出力をラッチする。そして、そのラッチした出力の信号レベルから、ＲＤＬ１０内での周回中のパルス信号の立上がり位置を検出する。

また、エンコーダ１８は、ラッチ＆パルスセレクタ１６にて検出された立上がり位置を数値データ（２進数のデジタルデータ）に変換する。
また、信号処理回路２０は、ラッチ回路１４からの数値データを上位ビット、エンコーダ１８からの数値データを下位ビットとして取り込む。そして、その取り込んだ下位ビットデータと上位ビットデータとを加算し、前回の加算結果と今回の加算結果との差を求めることで、動作クロックＣＬＫの周期で決まる測定時間内に、ＲＤＬ１０にてパルス信号が通過した遅延ユニット（否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の段数を表す数値データＤＴを生成する。

なお、上記構成は、パルス位相差符号化回路或いは時間Ａ／Ｄ変換回路（ＴＡＤ）として従来より周知であり、上述した特許文献１等にも開示されているので、詳細な説明は省略する。

そして、本実施形態のＡ／Ｄ変換装置では、ＲＤＬ１０を構成する各遅延ユニット（否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の電源電圧として、Ａ／Ｄ変換対象となるアナログ入力信号Ｖｉｎを取り込むことで、アナログ入力信号Ｖｉｎの信号レベル（電圧値）に応じて、各遅延ユニット（否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の遅延動作時間を変化させる。

この結果、信号処理回路２０にて生成される数値データＤＴは、アナログ入力信号Ｖｉｎの信号レベル（電圧値）に応じて変化することになり、本実施形態のＡ／Ｄ変換装置からは、この数値データＤＴが、アナログ入力信号ＶｉｎのＡ／Ｄ変換値として出力される。

ところで、本実施形態のＡ／Ｄ変換装置においては、ＲＤＬ１０内の各遅延ユニットの電源電圧が、Ａ／Ｄ変換対象となるアナログ入力電圧Ｖｉｎであるため、各遅延ユニットから出力されるパルス信号の信号レベルは、アナログ入力電圧Ｖｉｎに応じて変化する。

このため、アナログ入力信号Ｖｉｎの信号レベルが低下すると、バッファ回路２２や、ラッチ＆パルスセレクタ１６において、ＲＤＬ１０の各遅延ユニットから出力されるパルス信号を正常に検出できず、信号処理回路２０から出力されるＡ／Ｄ変換値に誤差が生じることが考えられる。

つまり、Ａ／Ｄ変換装置において、ＲＤＬ１０内の遅延ユニット（否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）以外は、図示しない電源回路にて生成された電源電圧（直流定電圧）Ｖｄを受けて動作する。

このため、バッファ回路２２がＲＤＬ１０からのパルス信号（ハイレベル）を受けて出力をローレベルからハイレベルに変化させる際の閾値電圧（つまり、バッファ回路２２を介してカウンタ１２にパルス信号（ハイレベル）を入力するのに必要な閾値電圧）は、電源電圧Ｖｄの中間値、つまり、略Ｖｄ／２となる。

従って、アナログ入力信号Ｖｉｎの信号レベルが低下し、ＲＤＬ１０の各遅延ユニットから出力されるパルス信号（ハイレベル）の電圧値が、バッファ回路２２の閾値電圧Ｖｄ／２よりも低くなると、カウンタ１２は、ＲＤＬ１０からのパルス信号を検出できなくなる。

また、ラッチ＆パルスセレクタ１６においても、ＲＤＬ１０の各遅延ユニットから出力されるパルス信号（ハイレベル）の電圧値が、そのパルス信号を取り込む入力バッファの閾値電圧よりも低くなると、ＲＤＬ１０でのパルス信号の立上がり位置を検出できなくなる。

なお、ラッチ＆パルスセレクタ１６において、ＲＤＬ１０の各遅延ユニットからのパルス信号を取り込む入力バッファの閾値電圧は、バッファ回路２２の閾値電圧と略同じであるが、バッファ回路２２の閾値電圧は、ラッチ＆パルスセレクタ１６の閾値電圧よりも高くなるように設定されている。

また、アナログ入力信号Ｖｉｎの信号レベルが高い場合には、ＲＤＬ１０内でのパルス信号の周回速度が高くなるため、カウンタ１２やラッチ＆パルスセレクタ１６での動作に遅れが生じ、ＲＤＬ１０内でパルス信号が通過した遅延ユニットの段数を正確に検出できないことがある。

このため、本実施形態のＡ／Ｄ変換装置には、更に、レベル判定回路３０と、出力切替回路４０とが設けられている。
レベル判定回路３０は、アナログ入力信号Ｖｉｎの信号レベル（電圧値）が、当該Ａ／Ｄ変換装置が正常動作可能な許容電圧範囲内にあるか否かを判定するためのものであり、図２に示すように構成されている。

また、出力切替回路４０は、レベル判定回路３０による判定結果に応じて、信号処理回路２０から出力される数値データＤＴをＡ／Ｄ変換値として出力するか、予め設定された固定値（“００…００”若しくは“１１…１１”）をＡ／Ｄ変換値として出力するか、を切り替えるためのものであり、図４及び図５に示すように構成されている。

図２に示すように、レベル判定回路３０には、ＲＤＬ１０の最終段のインバータＩＮＶｎから出力されるクロック信号ＲＣＬＫと、このクロック信号ＲＣＬＫがバッファ回路２２を介して出力されるクロック信号ＲＣＬＫ＿Ｂ１と、が入力される。

そして、クロック信号ＲＣＬＫ＿Ｂ１は、ラッチ回路３２に入力され、クロック信号ＲＣＬＫは、前後２段の反転回路からなるバッファ回路２４を介して、クロック信号ＲＣＬＫ＿Ｂ２としてラッチ回路３４に入力される。

なお、バッファ回路２４を構成する反転回路は、Ａ／Ｄ変換装置内の他の回路の電源電圧Ｖｄの２倍の電源電圧２Ｖｄを受けて動作するように構成されている。このため、バッファ回路２４がハイレベルのクロック信号ＲＣＬＫを検出して、ハイレベルのクロック信号ＲＣＬＫ＿Ｂ２を出力する際の閾値電圧は、略電源電圧Ｖｄと一致する。

また、各ラッチ回路３２、３４は、図３に示すように、クロック信号ＲＣＬＫの立下がりにて入力信号をラッチするように構成されており、しかも、これら各ラッチ回路３２、３４の電源電圧には、アナログ入力信号Ｖｉｎが利用される。

この結果、レベル判定回路３０においては、アナログ入力信号Ｖｉｎの信号レベルに応じて、ラッチ回路３２、３４からの出力が変化する。
すなわち、図３（ａ）に示すように、アナログ入力信号Ｖｉｎの信号レベルが、バッファ回路２２の閾値電圧Ｖｄ／２よりも低い場合には、バッファ回路２２、２４の出力は共にローレベル（０Ｖ）に保持される。従って、この状態では、ラッチ回路３２，３４の出力も、共にローレベル（０Ｖ）となる。

なお、上述したように、バッファ回路２２の閾値電圧Ｖｄ／２は、ラッチ＆パルスセレクタ１６の入力バッファの閾値電圧よりも高くなっている。このため、ラッチ＆パルスセレクタ１６にて、ＲＤＬ１０から出力されるパルス信号を検出できないときに、バッファ回路２２を介して、ラッチ回路３２にパルス信号（ハイレベル）が入力され、ラッチ回路３２の出力がハイレベルになることはない。

また、図３（ｂ）に示すように、アナログ入力信号Ｖｉｎの信号レベルが、バッファ回路２２の閾値電圧Ｖｄ／２以上で、バッファ回路２４の閾値電圧Ｖｄよりも低い場合には、バッファ回路２２からクロック信号ＲＣＬＫに同期したクロック信号ＲＣＬＫ＿Ｂ１（ハイレベル：Ｖｄ）が出力され、バッファ回路２４の出力はローレベル（０Ｖ）に保持される。従って、この状態では、ラッチ回路３２の出力がハイレベル、ラッチ回路３４の出力がローレベルに保持される。

また、図３（ｃ）に示すように、アナログ入力信号Ｖｉｎの信号レベルが、バッファ回路２４の閾値電圧Ｖｄ以上である場合には、各バッファ回路２２、２４からクロック信号ＲＣＬＫに同期したクロック信号ＲＣＬＫ＿Ｂ１（ハイレベル：Ｖｄ）、ＲＣＬＫ＿Ｂ２（ハイレベル：２Ｖｄ）が出力される。従って、この状態では、ラッチ回路３２、３４の出力が共にハイレベルに保持される。

そして、ラッチ回路３２、３４の出力には、それぞれ、ラッチ回路３２、３４からの出力信号がハイレベル（Ｖｉｎ）であるとき、その信号レベルを電源電圧Ｖｄにシフトさせるレベルシフタ３６、３８が設けられている。このため、レベル判定回路３０からは、ラッチ回路３２、３４からの出力が、レベルシフタ３６、３８を介して、判定信号Ｓ＿ＤＥＴ１、Ｓ＿ＤＥＴ２として出力される（図３参照）。

次に、出力切替回路４０は、図４に示すように、切替信号生成部５０、マルチプレクサ（ＭＵＸ）４２、及び、ラッチ回路４４を備える。
切替信号生成部５０は、レベル判定回路３０から出力される２つの判定信号Ｓ＿ＤＥＴ１、Ｓ＿ＤＥＴ２に基づき、数値データ切替用の切替信号を生成するためのものであり、図５に示すように構成されている。

また、ＭＵＸ４２は、切替信号生成部５０からの切替信号に基づき、Ａ／Ｄ変換装置から出力する数値データＤＴｃとして、信号処理回路２０から出力される数値データＤＴ、予め設定された固定値“００…００”及び“１１…１１”の何れかを選択するためのものである。

また、ラッチ回路４４は、ＭＵＸ４２にて選択された数値データＤＴｃを、動作クロックＣＬＫの立上がりエッジでラッチすることで、動作クロックＣＬＫに同期して数値データ（つまりＡ／Ｄ変換値）ＤＴｃを出力する、出力回路である。なお、ラッチ回路４４は、起動信号ＰＡが入力されていないとき（つまり、ローレベルであるとき）、リセットされる。

次に、切替信号生成部５０は、レベル判定回路３０からの判定信号Ｓ＿ＤＥＴ１、Ｓ＿ＤＥＴ２を、それぞれ、動作クロックＣＬＫの立上がりタイミングでラッチし、切替信号ＤＥＴ１、ＤＥＴ２としてＭＵＸ４２に出力する、判定信号ラッチ回路５２、５４を備える。

また、切替信号生成部５０には、判定信号Ｓ＿ＤＥＴ１の立上がりタイミング及び立下がりタイミング（つまり、判定信号Ｓ＿ＤＥＴ１の反転タイミング）で、値１（ハイレベル）の信号をラッチする固定値ラッチ回路５６、５７、及び、判定信号Ｓ＿ＤＥＴ２の立上がりタイミング及び立下がりタイミング（つまり、判定信号Ｓ＿ＤＥＴ２の反転タイミング）で、値１（ハイレベル）の信号をラッチする固定値ラッチ回路５８、５９が設けられている。

なお、これら各固定値ラッチ回路５６、５７、５８、５９は、動作クロックの立上がりタイミングでリセットされて、値０（ローレベル）の信号を出力するようになる。
また更に、切替信号生成部５０には、各固定値ラッチ回路５６、５７、５８、５９からの出力Ｓ１＿１、Ｓ１＿２、Ｓ２＿１、Ｓ２＿２を、動作クロックの立上がりタイミングでラッチし、切替信号ＳＥＬ１＿１、ＳＥＬ１＿２、ＳＥＬ２＿１、ＳＥＬ２＿２としてＭＵＸ４２に出力する、出力ラッチ回路６６、６７、６８、６９も設けられている。

このため、ＭＵＸ４２は、切替信号生成部５０から出力される６種類の切替信号ＤＥＴ１、ＤＥＴ２、ＳＥＬ１＿１、ＳＥＬ１＿２、ＳＥＬ２＿１、ＳＥＬ２＿２に基づき、Ａ／Ｄ変換装置から出力する数値データＤＴｃとして、Ａ／Ｄ変換値である数値データＤＴ、固定値“００…００”及び“１１…１１”の何れかを選択することになる。

ここで、ＭＵＸ４２は、図６に示す出力切替特性に従い、ラッチ回路４４から出力させる数値データを切り替える。
すなわち、切替信号生成部５０から出力される切替信号ＤＥＴ１、ＤＥＴ２が共にローレベル（０，０）である場合、つまり、図３（ａ）に示すように「Ｖｉｎ＜Ｖｄ／２」である場合、ＭＵＸ４２は、固定値“００…００”を選択する。

また、切替信号生成部５０から出力される切替信号ＤＥＴ１、ＤＥＴ２が共にハイレベル（１，１）である場合、つまり、図３（ｃ）に示すように「Ｖｄ≦Ｖｉｎ」である場合、ＭＵＸ４２は、固定値“１１…１１”を選択する。

一方、切替信号生成部５０から出力される切替信号ＤＥＴ１がハイレベル（１）、ＤＥＴ２がローレベル（０）である場合には、他の切替信号ＳＥＬ１＿１、ＳＥＬ１＿２、ＳＥＬ２＿１、ＳＥＬ２＿２が全てローレベル（０）である場合に、アナログ入力信号Ｖｉｎは、Ｖｄ／２以上、Ｖｄ未満の許容電圧範囲内（Ｖｄ／２≦Ｖｉｎ＜Ｖｄ）にあると判断して、信号処理回路２０からの数値データＤＴを選択する。

つまり、図７に示すように、切替信号ＳＥＬ１＿１、ＳＥＬ１＿２、ＳＥＬ２＿１、ＳＥＬ２＿２は、Ａ／Ｄ変換用の動作クロックＣＬＫの一周期内で、アナログ入力信号Ｖｉｎが図３（ａ）〜（ｃ）に示す３種類の電圧領域ａ〜ｃの何れかから他の電圧領域に変化したときに、ハイレベル（１）となり、アナログ入力信号Ｖｉｎの電圧領域が変化しなければ、ローレベル（０）に保持される。

そこで、ＭＵＸ４２は、動作クロックＣＬＫの立上がりタイミングで、切替信号ＤＥＴ１、ＤＥＴ２が「１，０」となっている場合に、切替信号ＳＥＬ１＿１、ＳＥＬ１＿２、ＳＥＬ２＿１、ＳＥＬ２＿２の少なくとも一つがハイレベル（１）になっていれば、信号処理回路２０からの数値データＤＴを選択するのを禁止するようにされている。

また、このように、数値データＤＴの選択を禁止する場合、ＭＵＸ４２は、切替信号ＳＥＬ１＿１、ＳＥＬ１＿２、ＳＥＬ２＿１、ＳＥＬ２＿２の値の組み合わせにより、最小値を表す固定値“００…００”を選択するか、最大値を表す固定値“１１…１１”を選択する。

従って、本実施形態のＡ／Ｄ変換装置によれば、図８に例示するように、アナログ入力信号Ｖｉｎが、Ａ／Ｄ変換を正常に行うことができる許容電圧範囲内にある場合にだけ、信号処理回路２０からの数値データＤＴを、アナログ入力信号ＶｉｎのＡ／Ｄ変換値として出力することができる。

また、アナログ入力信号Ｖｉｎが許容電圧範囲から外れているときや、Ａ／Ｄ変換時にアナログ入力信号Ｖｉｎが一時的に許容電圧範囲から外れた場合には、Ａ／Ｄ変換値として、固定値“００…００”若しくは“１１…１１”を出力することから、アナログ入力信号ＶｉｎのＡ／Ｄ変換結果を利用する装置側では、Ａ／Ｄ変換値が異常であることを認識できる。

よって、本実施形態によれば、Ａ／Ｄ変換装置の信頼性を高めることができる。
また、本実施形態のＡ／Ｄ変換装置は、本発明の出力切替方法を実現するレベル判定回路３０及び出力切替回路４０を含めて、全てデジタル回路にて構成でき、アナログ回路を使用する必要がないことから、設計が容易であり、低コストで実現できる。

以上、本発明の一実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内にて、種々の態様をとることができる。
すなわち、上記実施形態では、レベル判定回路３０や出力切替回路４０を、全て、ラッチ回路等からなるデジタル回路にて構成したが、本発明の出力切替方法を実現するに当たっては、必ずしもデジタル回路だけで構成する必要はない。例えば、コンパレータ等からなるアナログ回路を用いて、アナログ入力信号Ｖｉｎが所定の許容電圧範囲内にあるか否かを判定するようにしてもよい。

また、上記実施形態では、バッファ回路２２を、Ａ／Ｄ変換装置の動作電圧である電源電圧Ｖｄにて動作させ、バッファ回路２４を、その電源電圧Ｖｄの２倍の電圧２Ｖｄにて動作させている。

これは、ＲＤＬ１０から出力されるパルス信号が、許容電圧範囲から外れているときに、各バッファ回路２２、２４からの出力が正常時とは異なる「０，０」若しくは「１，１」となるようにするためであるが、各バッファ回路２２、２４の動作電圧は、必ずしもこのように設定する必要はなく、適宜変更してもよい。

また、バッファ回路２２、２４は、反転回路（換言すれば否定回路）を２段接続することにより構成されているが、一つの反転回路だけで構成してもよい。

１０…ＲＤＬ（リングディレイライン）、１２…カウンタ、１４…ラッチ回路、１６…ラッチ＆パルスセレクタ、１８…エンコーダ、２０…信号処理回路、２２，２４…バッファ回路、３０…レベル判定回路、３２，３４…ラッチ回路、３６，３８…レベルシフタ、４０…出力切替回路、４２…ＭＵＸ（マルチプレクサ）、４４…ラッチ回路、５０…切替信号生成部、５２，５４…判定信号ラッチ回路、５６，５７，５８，５９…固定値ラッチ回路、６６，６７，６８，６９…出力ラッチ回路。

Claims (9)

1. 電源電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路（１０）と、
   予め設定された測定時間の間に前記パルス遅延回路内で前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを生成する符号化回路（１２、１４、１６、１８、２０）と、
   を備え、前記パルス遅延回路の前記電源電圧としてアナログ入力信号を入力することにより該アナログ入力信号をＡ／Ｄ変換可能なＡ／Ｄ変換装置において、
   前記アナログ入力信号が、前記Ａ／Ｄ変換装置が正常動作可能な許容電圧範囲内にあるか否かを判定し、
   前記アナログ入力信号が前記許容電圧範囲内にある場合に、前記符号化回路にて生成された数値データを前記アナログ入力信号のＡ／Ｄ変換値として出力し、
   前記アナログ入力信号が前記許容電圧範囲内にない場合には、予め設定された規定値からなる数値データを前記Ａ／Ｄ変換値として出力することを特徴とするＡ／Ｄ変換装置の出力切替方法。
2. 電源電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路（１０）と、
   予め設定された測定時間の間に前記パルス遅延回路内で前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力する符号化回路（１２、１４、１６、１８、２０）と、
   を備え、前記パルス遅延回路の前記電源電圧としてアナログ入力信号を入力することにより該アナログ入力信号をＡ／Ｄ変換可能なＡ／Ｄ変換装置において、
   前記アナログ入力信号が、当該Ａ／Ｄ変換装置が正常動作可能な許容電圧範囲内にあるか否かを判定するレベル判定回路（３０）と、
   前記レベル判定回路にて、前記アナログ入力信号が前記許容電圧範囲内にあると判定された場合に、前記符号化回路にて得られた前記数値データをＡ／Ｄ変換値として出力し、前記アナログ入力信号が前記許容電圧範囲内にないと判定された場合に、予め設定された規定値からなる数値データを前記Ａ／Ｄ変換値として出力する出力切替回路（４０）と、
   を備えたことを特徴とするＡ／Ｄ変換装置。
3. 前記レベル判定回路は、前記符号化回路による前記測定時間よりも短い時間間隔にてレベル判定を行い、
   前記出力切替回路は、前記符号化回路による前記測定時間内に前記レベル判定回路にて前記アナログ入力信号が前記許容電圧範囲内にあると判定され続けた場合に、前記符号化回路にて得られた前記数値データをＡ／Ｄ変換値として出力し、前記符号化回路による前記測定時間内に前記レベル判定回路にて前記アナログ入力信号が前記許容電圧範囲内にないと判定された場合に、前記規定値からなる数値データをＡ／Ｄ変換値として出力することを特徴とする請求項２に記載のＡ／Ｄ変換装置。
4. 前記レベル判定回路は、
   前記パルス遅延回路から出力された前記パルス信号を、閾値電圧が異なる２つのバッファ回路（２２、２４）に入力して、各バッファ回路を通過させた２つの信号を、それぞれ、前記パルス遅延回路から出力された前記パルス信号にてラッチする２つのラッチ回路（３２、３４）、
   を備え、前記各ラッチ回路にてラッチされた２つの信号を、前記アナログ入力信号が前記許容電圧範囲内にあるか否かを表す判定信号として出力することを特徴とする請求項３に記載のＡ／Ｄ変換装置。
5. 前記２つのバッファ回路の内、動作電圧が高いバッファ回路（２４）の動作電圧は、当該Ａ／Ｄ変換装置内の他の回路の動作電圧よりも高いことを特徴とする請求項４に記載のＡ／Ｄ変換装置。
6. 前記２つのバッファ回路の内、動作電圧が低いバッファ回路（２２）の閾値電圧は、前記符号化回路において前記パルス遅延回路から信号を受ける入力バッファの閾値電圧よりも高いことを特徴とする請求項４又は請求項５に記載のＡ／Ｄ変換装置。
7. 前記出力切替回路は、
   前記符号化回路による前記測定時間が経過したタイミングで、前記レベル判定回路から出力される２つの判定信号をそれぞれラッチする判定信号ラッチ回路（５２、５４）と、
   前記レベル判定回路から出力される２つの判定信号の反転タイミングで、それぞれ、予め設定された固定値をラッチする固定値ラッチ回路（５６、５７、５８、５９）と、
   前記判定信号ラッチ回路にてラッチされた２つの判定信号が同一レベルであるか、前記固定値ラッチ回路にて前記固定値がラッチされているときに、前記規定値からなる数値データの出力条件が成立したと判断して、前記規定値からなる数値データを前記Ａ／Ｄ変換値として選択し、前記出力条件の成立を判断できなければ、前記符号化回路にて得られた前記数値データを前記Ａ／Ｄ変換値として選択する選択回路（４２）と、
   を備えたことを特徴とする請求項４〜請求項６の何れか一項に記載のＡ／Ｄ変換装置。
8. 前記符号化回路は、前記測定時間を一周期とする動作クロックに基づき、前記パルス遅延回路内で前記パルス信号が通過する前記遅延ユニットの段数を周期的に検出し、
   前記判定信号ラッチ回路は、前記符号化回路の前記動作クロックに同期して、前記レベル判定回路から出力される２つの判定信号をそれぞれラッチすることを特徴とする請求項７に記載のＡ／Ｄ変換装置。
9. 前記選択回路は、前記規定値からなる数値データをＡ／Ｄ変換値として出力する際、前記判定信号ラッチ回路及び前記固定値ラッチ回路からの出力に基づき、予め設定された複数の規定値からなる数値データの中から、前記Ａ／Ｄ変換値として出力する数値データを選択することを特徴とする請求項７又は請求項８に記載のＡ／Ｄ変換装置。

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