DE102006041817A1

DE102006041817A1 - Verfahren und Anordnung zum Testen eines Halbleiterbauelements mit gestapelten Einzelchips

Info

Publication number: DE102006041817A1
Application number: DE102006041817A
Authority: DE
Inventors: Peter Schneider; Dawn C. Cutler
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2005-09-06
Filing date: 2006-09-06
Publication date: 2007-04-26
Also published as: US20070051949A1; CN1940583A

Abstract

Ein Halbleiterbauelement und verwandte Testverfahren und -konfigurationen werden bereitgestellt, um ein paralleles (simultanes) Testen mehrerer Chips auf einem Halbleiterbauelement mit gestapelten mehreren Chips zu ermöglichen. Jeder Chip in dem Bauelement ist so konfiguriert, dass er Testergebnisse selektiv an einen oder mehrere einzelne Kontakte auf einem Substrat des Bauelements ausgibt.

Description

Erfindungsgebiet
Die vorliegende Erfindung betrifft Halbleiterbauelemente und insbesondere eine Konfiguration zum gleichzeitigen Testen mehrerer Chips oder Einzelchips eines Halbleiterbauelements mit gestapelten Einzelchips.

Allgemeiner Stand der Technik

Halbleiterbauelemente können je nach der Anwendung des Bauelements auf unterschiedliche Weise gekapselt werden. Eine Kapselungstechnik beinhaltet das Stapeln mehrerer integrierter Halbleiterschaltungs-"Chips" oder -Einzelchips und das Verlegen von Verbindungsbahnen von einem gemeinsamen Substrat zu jedem Chip. Ein Baustein mit gestapelten Einzelchips ist in Halbleiterspeicherbauelementanwendungen wie etwa dynamischen Direktzugriffsspeicher-(DRAM)-Bauelementen üblich.

Ein Bauelement mit gestapelten Einzelchips bietet Herausforderungen, wenn das Bauelement getestet wird. Bei gegenwärtigen Designs, von denen ein Beispiel in 1 gezeigt ist, sind eine ähnliche Funktion aufweisende Anschlüsse auf jedem Einzelchip mit den eine ähnliche Funktion aufweisenden Kontakten auf dem Substrat verbunden. Es gibt einen oberen Einzelchip oder Chip 10, einen unteren Chip 20 und ein Substrat 30. Ein so genannter "DQ" oder Anschluss wie etwa DQ0 auf jedem Chip ist mit dem DQ0-Kontakt auf dem Substrat 30 verbunden. Infolge dessen können während Testmodusprozeduren die individuellen Einzelchips sequentiell anstatt parallel getestet werden. Nur DC-Tests der Einzelchips können parallel durchgeführt werden. Das sequentielle Durchführen von Funktionstests auf mehreren Einzelchips des Bauelements verlängert die zum vollständigen Testen des Bauelements erforderliche Zeit.

Dies ist ein Haupthindernis. Wie oben erwähnt sind bei einem Bauelement mit mehreren gestapelten Einzelchips die gleichen DQs auf jedem der Einzelchips mit der gleichen DQ-Leiterbahn auf dem Substrat kontaktiert. Deshalb würden Testergebnisdatensignale von einer an den Einzelchips durchgeführten Testprozedur einander stören, wenn sie durch die Kontakte auf dem Substrat gleichzeitig ausgelesen würden.

Die meisten Halbleiterspeicherbauelemente verwenden eine Art von Datenkompressionstestmodus, der das Ergebnis eines Funktionstests durch einen oder mehrere Anschlüsse zu der Testeinrichtung schreibt. Bei gegenwärtigen Speicherbauelementdesigns ist der DQ oder sind die DQs festgelegt und es gibt nur einen möglichen DQ oder eine DQ-Kombination, die für einen bestimmten Funktionstest verwendet werden darf. Es ist nicht möglich zu wählen, welcher DQ (oder DQ-Kombination) das Signal ausgibt, das zu der Testeinrichtung gesendet wird.

Um beim Durchführen von Funktionstests erheblich Zeit und Testeinrichtungsressourcen einzusparen, wäre es wünschenswert, die individuellen Einzelchips parallel auf einem gestapelten Halbleiterbauelement zu testen.

Kurze Darstellung der Erfindung

Kurz gesagt werden ein Halbleiterbauelement und verwandte Testverfahren und -konfigurationen bereitgestellt, um ein paralleles (simultanes) Testen mehrerer Chips auf einem Halbleiterbauelement mit mehreren gestapelten Chips zu ermöglichen. Jeder Chip weist mehrere Anschlüsse und eine Schaltung auf, die Ergebnisse von einer Testprozedur zu ausgewählten einzelnen der mehreren Anschlüsse leitet, die wiederum mit entsprechenden Kontakten auf dem Bauelement verbunden sind. Somit ist jeder Chip in dem Bauelement so konfiguriert, dass er Testergebnisse an einen oder mehrere einzelne Kontakte auf einem Substrat des Bauelements ausgibt. Auf diese Weise können Funktionstests simultan an jedem der Chips durchgeführt und die Testergebnisse im Wesentlichen simultan von verschiedenen Kontakten auf dem Halbleiterbauelement zu der Testeinrichtung ausgegeben werden.

Kurze Beschreibung der Zeichnungen
1 ist ein Blockdiagramm nach dem Stand der Technik.
2 ist ein Blockdiagramm einer Ausführungsform der Erfindung.
3 ist ein Blockdiagramm einer weiteren Ausführungsform der Erfindung.
4 ist ein Blockdiagramm eines wie in 2 oder 3 gezeigt konfigurierten Halbleiterbauelements mit gestapelten Einzelchips und veranschaulicht die Konfiguration und die Operation einer Testprozedur gemäß einer Ausführungsform der Erfindung.
5 ist ein Flussdiagramm, das eine Testprozedur gemäß einer Ausführungsform der Erfindung darstellt.
Ausführliche Beschreibung
Zuerst unter Bezugnahme auf 2 wird bei Referenzzahl 100 ein Halbleiterbauelement mit mehreren gestapelten Einzelchips (oder mehreren Chips) gezeigt. Die Ausdrücke "Einzelchip" und "Chip" werden hier austauschbar verwendet. Das Bauelement 100 umfasst mindestens zwei aufeinander gestapelte Einzelchips. In dem in 2 gezeigten Beispiel gibt es zwei Chips 110 und 120. Es versteht sich, dass die hier beschriebenen Techniken auf ein Bauelement angewendet werden können, das mehr als zwei Chips aufweist. Die Chips 110 und 120 sind aufeinander und auf einem Substrat 130 gestapelt. Das Bauelement 100 kann beispielsweise ein dynamisches Direktzugriffsspeicher-(DRAM)-Bauelement sein, bei dem die Chips 110 und 120 im Wesentlichen der gleiche Typ von Speicherchips sind.
Für die vorliegende Erfindung enthält in einem Bauelement mit gestapelten Einzelchips wie etwa dem in 2 gezeigten jeder Chip seine eigene Testmodusausgangssteuerschaltung. Insbesondere weist der Chip 110 eine Testmodusausgangssteuerschaltung 112 und der Chip 120 eine Testmodusausgangssteuerschaltung 122 auf.
Die Ausgangssteuerschaltungsanordnung jedes Chips ist mit den DQs oder Anschlüssen dieses Chips verbunden. Jeder Chip kommuniziert mit der Außenwelt durch diese DQs, die über leitfähige Leiterbahnen mit entsprechenden Kontakten auf dem Substrat 130 verbunden sind. Die Kontakte auf dem Substrat 130 empfangen Eingangssignale und liefern Ausgangssignale. Beispielsweise sind auf Chip 110 DQ0 und DQ1 jeweils mit DQ0- und DQ1-Kontakten auf dem Substrat 130 verbunden. In ähnlicher Weise sind auf Chip 120 DQ0 und DQ1 mit jeweils DQ0- und DQ1-Kontakten auf dem Substrat 130 verbunden. Da nur ein DQ (oder eine Kombination aus mehreren DQs) auf einem Chip verwendet wird, um Testergebnisdaten an die Testeinrichtung zu senden, gibt es DQ-Anschlüsse auf dem Einzelchip und auf dem Substrat, die zum Umlenken der komprimierten Testergebnisdaten zur Verfügung stehen.
Um die Chips parallel zu testen, müssen die Testmodusausgangssteuerschaltungen 112 und 122 sicherstellen, dass die Daten jedes Chips zu einem einzelnen DQ ausgegeben werden. Um eine Testprozedur auf den Chips 110 und 120 simultan auszuführen, ist einer der Chips so konfiguriert, dass er sein Testergebnis auf DQ0 ausgibt, und der andere ist so konfiguriert, dass er sein Testergebnis auf DQ1 ausgibt. Auf diese Weise kann eine Testeinrichtung Testsignale zum Bewirken eines ähnlichen Funktionstests simultan an beide Chips liefern und die Ergebnisse simultan auf verschiedenen (einzelnen) Kontakten auf dem Substrat 130 empfangen.
Eine Testsequenz würde wie folgt ablaufen. Die Testmodusausgangssteuerschaltung 112 auf dem Chip 110 reagiert auf ein erstes Testmodusausgangssteuersignal, und die Testmodusausgangssteuerschaltung 122 reagiert auf ein zweites Testmodusausgangssteuersignal. Die Testmodussteuersignale werden über entsprechende Kontakte auf dem Substrat 130 an die Chips 110 und 120 geliefert. Beispielsweise empfangen die Chipauswahl- (CS, engl.: chip select)-Kontakte auf dem Substrat 130 von einer (in 2 nicht gezeigten) Testeinrichtung entsprechende Testmodusausgangssteuersignale. Die jeweiligen Testmodusausgangssteuersignale werden dann an die entsprechende Testmodusausgangssteuerschaltung geliefert.
In jedem Chip werden die Ergebnisse einer auf diesem Chip ausgeführten Testprozedur an seine Testmodusausgangssteuerschaltung gekoppelt. Die Testmodusausgangssteuerschaltung 112 reagiert auf das erste Testmodusausgangssteuersignal mit dem selektiven Steuern des Testergebnisses an seinen DQ0 oder DQ1. In ähnlicher Weise reagiert die Testmodusausgangssteuerschaltung 122 auf das zweite Testmodusausgangssteuersignal und steuert das Testergebnis selektiv zu seinem DQ0 oder DQ1. Dieser Testmodus gestattet, dass der Testeinrichtungsprogrammierer/-controller bestimmt, auf welchen DQ(s) das Ergebnis des Funktionstests ausgegeben wird.
3 veranschaulicht eine Konfiguration ähnlich 2, außer dass die Testergebnisse von einer Kombination aus mehreren DQs auf jedem Chip zu entsprechenden DQ-Kontakten auf dem Substrat 130 ausgegeben werden. Insbesondere steuert die Testmodusausgangssteuerschaltung 112 in dem Chip 110 Testergebnisdaten selektiv entweder zu einer ersten Mehrzahl von DQs, als DQ0-DQm bezeichnet, oder zu einer zweiten Mehrzahl von DQs, als DQn-DQz bezeichnet. In ähnlicher Weise steuert die Testmodusausgangssteuerschaltung 122 in dem Chip 120 se lektiv Testergebnisdaten entweder zu einer ersten Mehrzahl von DQs, als DQ0-DQm bezeichnet, oder zu einer zweiten Mehrzahl von DQs, als DQn-DQz bezeichnet. DQ0-DQm-Kontakte und DQn-DQZ-Kontakte auf dem Substrat 130 sind durch leitfähige Leiterbahnen mit den entsprechend bezeichneten DQs sowohl auf dem ersten Chip 110 als auch auf dem zweiten Chip 120 verbunden. Testmodusausgangssteuersignale werden an die Chips 110 und 120 über CS-Kontakte auf dem Substrat 130 geliefert. Somit ist die Konfiguration von 3 eine Erweiterung der in 2 gezeigten Anordnung zum Unterstützen des Steuerns von Testergebnisdaten, die aus mehreren Bits bestehen, die folglich von mehreren DQs (anstelle eines einzelnen DQ, wie in 2 gezeigt) auf jedem Chip zu entsprechenden DQ-Kontakten auf dem Substrat gesteuert werden müssen.
Die Testmodusausgangssteuerschaltungen 112 und 122 können in dem Rückgrat der entsprechenden Chips 110 und 120 implementiert sein. Beispiele für eine für die Testmodusausgangssteuerschaltungen 112 und 122 geeignete Schaltung umfassen eine Demultiplexerschaltung oder eine Decodiererschaltung. Wenn das Testergebnis aus Ein-Bit-Daten besteht, dann kann die Demultiplexerschaltung eine 1x2-Demultiplexerschaltung mit einem Eingang, zwei Ausgängen und einer Einzelbitauswahlsteuerung sein. Wenn die Testergebnisse aus n-Bit-Daten bestehen, dann wird im Allgemeinen die Demultiplexerschaltung eine n x 2n-Demultiplexerschaltung sein. Das Testmodusausgangssteuersignal ist an die Auswahlsteuerung der Demultiplexerschaltung gekoppelt.
Nunmehr unter Bezugnahme auf 4 und 5 wird die Operation der Testmoduskonfiguration gemäß der vorliegenden Erfindung beschrieben. Eine Testeinrichtung 200 ist an die Kontakte auf dem Substrat eines Bauelements 100 mit mehreren gestapelten Einzelchips gekoppelt. Die Testeinrichtung 200 weist mehrere Kontakte auf, die mit entsprechenden Kontakten auf dem zu testenden Bauelement 100 verbunden sind. Nachdem sich die Testeinrichtung 200 in Position befindet, liefert in Schritt 300 die Testeinrichtung Testmodusausgangssteuersignale an jeden Chip, um jeden Chip zu programmieren, wohin sein oder seine Testergebnisse gesteuert werden. Beispielsweise erzeugt, wie in 2 und 3 gezeigt, die Testeinrichtung Testmodusausgangssteuersignale, die an entsprechende CS-Kontakte auf dem Bauelement 100 geliefert werden, die wiederum durch leitfähige Leiterbahnen mit dem CS-Anschluss auf den Chips 110 und 120 verbunden sind. In Schritt 310 reagiert die Testmodusausgangssteuerschaltung in jedem Chip auf ihr jeweiliges Testmodusausgangssteuersignal und wählt aus, auf welchem Anschluss oder welchen Anschlüssen (DQ oder DQs) es seine Ergebnisse für die Testprozedur steuern wird.
Als nächstes liefert in Schritt 320 die Testeinrichtung 200 Testmodussignale an jeden Chip über entsprechende Kontakte auf dem Substrat, um auf zwei oder mehr Chips simultan eine Testmodusprozedur einzuleiten. In Schritt 330 sendet jeder Chip seine Testergebnisse an entsprechende Anschlüsse auf der Basis der von seinem in Schritt 310 gelieferten Testmodusausgangssteuersignal geführten Ausgangskonfigurationsinformationen zurück. In Schritt 330 empfängt die Testeinrichtung 200 im Wesentlichen simultan die Testergebnisse von jedem Chip von dem oder den entsprechenden Kontakten auf dem Substrat 130 des Bauelements 100.
Die hier beschriebene Testmoduskonfiguration gestattet, dass die Testeinrichtung bestimmt, auf welchen DQ das Ergebnis des Funktionstests unter Datenkompression gesteuert wird, wodurch die Daten von jedem Chip simultan zu verschiedenen Kontaktanschlüssen auf dem Substrat gesteuert werden können. Somit können Funktionstests auf gestapelten Chips parallel durchgeführt werden. Diese Techniken können auf jede Art von Halbleiterbauelement angewendet werden, die mehrere integrierte Schaltungseinzelchips aufeinander stapelt. Ein Halbleiter-DRAM-Bauelement ist nur ein Beispiel für ein derartiges Bauelement. Im Kontext von Halbleiter-DRAM-Bauelementen erleichtert die vorliegende Erfindung das Testen von Dual- Einzelchip-DRAM-Bauelementen mit zeitlichen Einsparungen von etwa 47% der Testzeit der entsprechenden DRAM-Funktionstests bei sequentieller Ausführung.
Mit diesen Techniken kann herkömmliches Testeinrichtungsgerät verwendet werden, um Bauelemente mit gestapelten Einzelchips viel schneller zu testen als sequentielle Funktionstestprozeduren nach dem Stand der Technik. Außerdem wird ein mit den Testprozeduren assoziierter signifikanter Grad der erkennbaren Fehler beibehalten, doch mit verbesserter Flexibilität infolge der selektiven Ausgabe von Testergebnisdaten. Zudem können die hier beschriebenen Techniken mit einem beliebigen, mit einem Testmodus assoziierten Datenkompressionsverfahren verwendet werden.
Obwohl die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, versteht sich, dass daran zahlreiche Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung wie durch die beigefügten Ansprüche definiert abzuweichen.

Claims

Verfahren zum Testen eines Halbleiterbauelements, umfassend: im Wesentlichen simultanes Ausführen einer Testprozedur an zwei oder mehreren Halbleitereinzelchips in dem Bauelement, wobei jeder Einzelchip Testergebnisse von der Testprozedur an einen entsprechenden einzelnen Kontakt auf dem Halbleiterbauelement ausgibt.
Verfahren nach Anspruch 1 und weiterhin umfassend: ein Programmieren jedes Einzelchips zu selektivem Ausgeben eines Testergebnisses an einen Anschluss, der mit dem entsprechenden einzelnen Kontakt an dem Bauelement verbunden ist.
Verfahren nach Anspruch 1 und weiterhin umfassend: ein Programmieren jedes Einzelchips zu selektivem Ausgeben von Testergebnissen an mehrere Anschlüsse, die mit entsprechenden mehreren einzelnen Kontakten auf dem Bauelement verbunden sind.
Verfahren nach Anspruch 1 und weiterhin umfassend: ein Übertragen eines Signals von einer mit dem Bauelement verbundenen Testeinrichtung, das jeden Einzelchip konfiguriert, seine Testergebnisse an einen Anschluss auszugeben, der mit dem entsprechenden einzelnen Kontakt auf dem Bauelement verbunden ist.
Verfahren nach Anspruch 2, wobei das Programmieren ein Übertragen eines Signals von einer mit dem Bauelement verbundenen Testeinrichtung umfasst, die jeden Einzelchip konfiguriert, seine Testergebnisse an den Anschluss auszugeben, der mit dem entsprechenden einzelnen Kontakt auf dem Bauelement verbunden ist.
Verfahren zum Konfigurieren eines Halbleiterbauelements zum simultanen Testen mehrerer gestapelter Einzelchips in dem Halbleiterbauelement, umfassend: ein Programmieren jedes Einzelchips, um ein Testergebnis selektiv an einen entsprechenden einzelnen Kontakt auf dem Halbleiterbauelement auszugeben.
Verfahren nach Anspruch 6 und weiterhin umfassend: ein Programmieren jedes Einzelchips, zum Ausgeben eines Testergebnisses an einen Anschluss, der mit dem entsprechenden einzelnen Kontakt auf dem Bauelement verbunden ist.
Verfahren nach Anspruch 6, wobei das Programmieren das Programmieren jedes Einzelchips zum Ausgeben von Testergebnissen an mehrere Anschlüssen umfasst, die mit entsprechenden mehreren einzelnen Kontakten auf dem Bauelement verbunden sind.
Verfahren nach Anspruch 6, wobei das Programmieren ein Übertragen eines Signals von einer mit dem Bauelement verbundenen Testeinrichtung umfasst, das jeden Einzelchip konfiguriert, seine Testergebnisse an den Anschluss auszugeben, der mit dem entsprechenden einzelnen Kontakt auf dem Bauelement verbunden ist.
Verfahren zum Testen eines mehrere gestapelte Einzelchips umfassenden Halbleiterbauelements, umfassend: a)Verbinden einer Testeinrichtung mit dem Halbleiterbauelement; b)Übertragen eines Signals von der Testeinrichtung an jeden Einzelchip des Bauelements, das den Einzelchip konfiguriert, Testergebnisse von einem Anschluss auszugeben, der mit einem entsprechenden einzelnen Kontakt auf dem Bauelement verbunden ist; c) Übertragen eines Testsignals von der Testeinrichtung zu jedem der Einzelchips, um eine Testprozedur an den mehreren Einzelchips im Wesentlichen simultan auszuführen; und d) im Wesentlichen simultanes Empfangen der von jedem der mehreren Einzelchips ausgegebenen Testergebnisse an der Testeinrichtung von den entsprechenden einzelnen Kontakten.
Verfahren nach Anspruch 10 und wobei b) das Übertragen ein Übertragen eines Signals von der Testeinrichtung zu einem mit jedem Einzelchip auf dem Bauelement assoziierten Chipauswahlanschluss umfasst.
Halbleiterbauelement umfassend mindestens erste und zweite aufeinander gestapelte Einzelchips, wobei jeder der ersten und zweiten Einzelchips mehrere Anschlüsse und eine Schaltung aufweist, die auswählt, zu welchen ihrer mehreren Anschlüsse ein Ergebnis von einer Testprozedur ausgegeben wird.
Bauelement nach Anspruch 12 und weiterhin umfassend mehrere Kontakte, die mit entsprechenden Anschlüssen auf den ersten und zweiten Einzelchips verbunden sind.
Bauelement nach Anspruch 13, wobei die Schaltung auf dem ersten Einzelchip und die Schaltung auf dem zweiten Einzelchip Testergebnisse selektiv von dem ersten bzw. zweiten Einzelchip zu verschiedenen Kontakten auf dem Halbleiterbauelement lenken.
Bauelement nach Anspruch 13, wobei die Schaltung auf dem ersten Einzelchip und die Schaltung auf dem zweiten Einzelchip Testergebnisse selektiv von dem ersten bzw. zweiten Einzelchip zu verschiedenen Mehrzahlen von Kontakten auf dem Halbleiterbauelement lenken.
Bauelement nach Anspruch 14 oder 15, wobei die Schaltung auf den ersten und zweiten Einzelchips eine Demultiplexerschaltung ist.
Halbleiterbauelement mit mehreren gestapelten Chips, umfassend: a) ein Substrat mit mehreren Kontakten, an die Signale zu dem Bauelement eingegeben und von denen Signale ausgegeben werden; und b) mindestens erste und zweite, aufeinander gestapelte und auf dem Substrat getragene integrierte Schaltungschips, wobei jeder der ersten und zweiten Chips mehrere Anschlüsse aufweist, die mit entsprechenden Kontakten auf dem Substrat verbunden sind, und Mittel zum selektiven Steuern eines Ergebnisses von einer Testprozedur zu mindestens einem der mehreren Anschlüsse des Chips, der wiederum mit einem entsprechenden Kontakt auf dem Substrat zur Ausgabe an eine Testeinrichtung verbunden ist.
Bauelement nach Anspruch 17, wobei das Mittel zum Auswählen auf jedem Chip Testergebnisse selektiv von den ersten bzw. zweiten Chips zu verschiedenen Mehrzahlen von Kontakten des Substrats steuert.
Bauelement nach Anspruch 18, wobei das Mittel zum Auswählen eine Demultiplexerschaltung umfasst.
Halbleiterbauelement mit mehreren gestapelten Chips, umfassend: a) ein Substrat mit mehreren Kontakten; und b) mehrere aufeinander gestapelte und auf dem Substrat getragene integrierte Schaltungschips, wobei jeder der Chips mehrere Anschlüsse aufweist, die mit entsprechenden Kontakten auf dem Substrat verbunden sind, und eine Schaltung, die mindestens einen der mehreren Anschlüsse auswählt, zu dem ein Ergebnis von einer Testprozedur gesteuert wird, so dass die Testergebnisse von auf zwei oder mehr der mehreren Chips ausgeführten Testprozeduren im Wesentlichen zur gleichen Zeit auf verschiedenen Mehrzahlen von Kontakten des Substrats bereitgestellt werden.
Bauelement nach Anspruch 20, wobei die Schaltung auf jedem der mehreren Chips auf ein entsprechendes Steuersignal reagiert, das ihr über einen Kontakt auf dem Substrat zugeführt wird.
Integriertes Halbleiterschaltungsbauelement, umfassend: – mehrere Anschlüsse; und – eine Schaltung, die Ergebnisse von einer Testprozedur selektiv zu einem oder mehreren der mehreren Anschlüsse steuert.