DE102006019075B4

DE102006019075B4 - Integrierte Schaltung zur Speicherung eines Datums

Info

Publication number: DE102006019075B4
Application number: DE102006019075A
Authority: DE
Inventors: Karl-Peter Pfefferl
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2006-04-25
Filing date: 2006-04-25
Publication date: 2008-01-31
Anticipated expiration: 2026-04-26
Also published as: DE102006019075A1; US20070262791A1

Abstract

Eine integrierte Schaltung umfasst eine programmierbare Schaltungseinheit (10) mit einem programmierbaren Element (F) und eine Speicherschaltung (20) zur Speicherung eines Speicherzustands in Abhängigkeit von einem Programmierzustand des programmierbaren Elementes (F) der programmierbaren Schaltungseinheit (10). Die Speicherschaltung (20) weist eine erste Inverterschaltung (21) und eine zweite Inverterschaltung (22) auf. Durch eine Verstärkung beziehungsweise Abschwächung von Transistoren (P2, N2) der ersten Inverterschaltung und von Transistoren (P4, N3) der zweiten Inverterschaltung sowie durch das wiederholte Auswerten des Programmierzustands des programmierbaren Elements (F) wird es ermöglicht, den in der Speicherschaltung (20) gespeicherten Speicherzustand resistent gegen eine Verfälschung aufgrund von Alpha-Teilchen oder Neutronen zu machen.

Description

Die Erfindung betrifft eine integrierte Schaltung mit einer Speicherschaltung zur Speicherung eines Datums. Des Weiteren betrifft die Erfindung ein Verfahren zum Betreiben einer integrierten Schaltung zur Speicherung eines Datums.
1 zeigt eine integrierte Schaltung zur Speicherung eines Datums. Die integrierte Schaltung umfasst eine Fuse-Schaltung FS, die einen p-Kanal-Transistor 102, einen n-Kanal-Transistor 103 und ein programmierbares Element 101 umfasst. Die Fuse-Schaltung ist zwischen einen Anschluss A1 zum Anlegen einer Versorgungsspannung VDD und einem Bezugsspannungsanschluss A2 zum Anlegen einer Bezugsspannung VSS geschaltet. Ein Ausgangsanschluss M der Fuse-Schaltung ist mit einer Speicherschaltung 107 (Latch) verbunden. Die Speicherschaltung 107 umfasst einen Inverter 105 und einen Inverter 106, wobei eine Ausgangsseite des Inverters 106 auf eine Eingangsseite des Inverters 105 rückgekoppelt ist. Der in der Speicherschaltung 107 gespeicherte Zustand lässt sich an einem Ausgangsanschluss A5 abgreifen.
Die Fuse-Schaltung wird in Abhängigkeit von dem Zustand des programmierbaren Elements 101 mit einem Zustand "1" oder "0" programmiert. Wenn das programmierbare Element 101, das beispielsweise als eine Schmelzsicherung ausgebildet ist, durchtrennt ist, ist die Fuse-Schaltung mit dem Zustand "1" programmiert. Im nicht durchtrennten Zustand des programmierbaren Elements 101 ist in der Fuse-Schaltung der Zustand "0" programmiert. Zum Auslesen des Programmierzustands der Fuse-Schaltung wird an einen Steueranschluss A3 ein Aktivierungs signal AS angelegt. Ein hoher Pegel des Aktivierungssignals AS wird durch den Inverter 104 in einen niedrigen Pegel umgewandelt, der den p-Kanal-Transistor 102 leitend und den n-Kanal Transistor 103 sperrend steuert. Dadurch wird zunächst der Ausgangsanschluss M auf ein hohes Potential aufgeladen.
Zum Auslesen des Programmierzustands des programmierbaren Elements 101 wird ein niedriger Pegel des Aktivierungssignals AS an den Steueranschluss A3 angelegt, durch den der Transistor 102 gesperrt und der Transistor 103 leitend gesteuert wird. Wenn die Schmelzsicherung, wie in 1 dargestellt ist, nicht zerstört ist, wird die Ladung am Ausgangsanschluss M zu dem Bezugsspannungsanschluss A2 abgeführt. In diesem Fall befindet sich der Ausgangsanschluss M nach dem leitend Steuern des n-Kanal-Transistors 103 auf einem niedrigen Potential. Umgekehrt verbleibt der Ausgangsanschluss M auf einem hohen Potentialpegel, wenn die Schmelzsicherung durchtrennt ist.
Der hohe oder niedrige Potentialzustand des Ausgangsanschlusses M, der den Programmierzustand der Fuse-Schaltung kennzeichnet, wird mittels der beiden Inverter 105 und 106 sowie der Rückkopplung der Ausgangsseite des Inverters 106 auf die Eingangsseite des Inverters 105 in der Speicherschaltung 107 zwischengespeichert.
Derartige Fuse-Schaltungen in Kombination mit einer nachgeschalteten Speicherschaltung werden bei einem integrierten Halbleiterspeicher, beispielsweise bei einem DRAM (Dynamic Random Access Memory)-Halbleiterspeicher, zum Aktivieren von redundanten Wort- und Bitleitungen eines Speicherzellenfeldes verwendet. Die in 1 gezeigte integrierte Schaltung ist dazu auf einem Speicherchip angeordnet, der von einem Gehäuse aus einem Kunststoffmaterial umgeben ist. Aufgrund von Alpha-Teilchen, die ausgehend von dem Kunststoffmaterial des Gehäuses auf dem Speicherchip auftreffen, werden Ladungsträger im Material des Speicherchips aus ihren Bindungen heraus gerissen. Dadurch entstehen auf dem Chip niederohmige Verbindungen zwischen einer Leiterbahn und einem Substrat des Chips, das im allgemeinen auf ein Massepotential aufgeladen ist. Ein hohes Potential auf der Leiterbahn wird durch die entstandene Leiterbahn zum Substrat abgeleitet. Durch einen derartigen Entladevorgang kann ein Speicherzustand, der in der Speicherschaltung 107 zwischengespeichert worden ist, verfälscht werden.
Darüber hinaus wird der Zustand der Speicherschaltung durch Neutronen beeinflusst, durch die ebenfalls Ladungsträger generiert werden, die eine leitende Verbindung zwischen einer Leiterbahn und dem Substrat herstellen. Somit kann es auch durch den Einfluss von Neutronen vorkommen, dass der Ausgangsanschluss A5 der Speicherschaltung 107 statt einem "0"-Zustand bei einer nicht geblasenen Fuse 101 einen "1"-Zustand treibt beziehungsweise statt einem "1"-Zustand bei einer geblasenen Fuse 101 einen "0"-Zustand treibt. Die Zustandsänderung am Ausgangsanschluss A5 der Speicherschaltung 107 kann zu einer Fehlfunktion des Halbleiterspeichers führen, die so lange anhält, bis die Spannungsversorgung ausgeschaltet und erneut eingeschaltet wird, da durch das Einschalten der Spannungsversorgung der Zustand der Fuse erneut ausgewertet wird.
Eine Möglichkeit, die Fehlfunktion eines Halbleiterspeichers aufgrund eines fälschlicherweise geänderten Zustands von Speicherschaltungen, die mit Fuse-Schaltungen verbunden sind, zu vermeiden, besteht darin, den Programmierzustand der Fuse-Schaltung im laufenden Betrieb des integrierten Halbleiter speichers gelegentlich auszuwerten. Beispielsweise könnten die Fuse-Schaltungen, durch deren Fuse-Zustand die Spaltenredundanz gesteuert wird, während der Aktivierung einer Bank ausgewertet werden. Bei einem integrierten Halbleiterspeicher befindet sich jedoch die überwiegende Mehrzahl der Schmelzsicherungen 101 in einem nicht geblasenen beziehungsweise nicht durchtrennten Zustand. Daher müssten bei jedem erneuten Auslesen des Programmierzustandes der Fuse-Schaltung der Ausgangsanschluss A5 der Speicherschaltung zunächst auf einen Zustand hohen Potenzials ("1"-Zustand) und anschließend auf einen Zustand niedrigen Potentials ("0"-Zustand) umgeladen werden. Die zweimalige Umladung des Ausgangsanschlusses A5 führt jedoch zu einem erhöhten Strombedarf der integrierten Schaltung.
Die Druckschrift Weaver, H. T.: Soft Error Protection Using Asymmetric Response Latches, IEEE Transaction an Electric Devices, Vol. 38, No. 6, Juni 1991 betrifft eine asymmetrisch aufgebaute Latch-Speicherzelle, bei der die Empfindlichkeit gegen eine Beeinflussung des abgespeicherten Speicherzustands reduziert ist.
Die Druckschrift DE 102 17 710 C1 betrifft eine Halbleiterschaltung mit Fuses und ein Ausleseverfahren für Fuses. Eine Generatorfuse zum Einstellen einer Versorgungsspannung und eine Redundanzfuse zum Aktivieren eines Redundanzelements wird von verschiedenen Ausleseeinrichtungen zu unterschiedlichen Zeitpunkten ausgelesen.
Die Aufgabe der vorliegenden Erfindung ist es, eine integrierte Schaltung mit Speicherung eines Datums anzugeben, bei der eine Verfälschung eines Zustands des gespeicherten Datums in einen anderen Zustand weitgehend vermieden wird. Eine wei tere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Betreiben einer integrierten Schaltung mit Speicherung eines Datums anzugeben, bei der eine Verfälschung eines Zustands des gespeicherten Datums in einen anderen Zustand weitgehend vermieden wird.
Die Aufgabe in Bezug auf die integrierte Schaltung zur Speicherung eines Datums wird gelöst durch eine integrierte Schaltung mit einer programmierbaren Schaltungseinheit, in die ein Programmierzustand einprogrammierbar ist und die einen Ausgangsanschluss zur Erzeugung eines Programmierzustandssignals in Abhängigkeit von dem einprogrammierten Programmierzustand aufweist. Die integrierte Schaltung umfasst des Weiteren eine Speicherschaltung zur Speicherung eines ersten oder zweiten Speicherzustandes mit einem Eingangsanschluss zum Anlegen eines Eingangssignals und einem Ausgangsanschluss zur Erzeugung eines Ausgangssignals in Abhängigkeit von dem gespeicherten Speicherzustand. Der Ausgangsanschluss der programmierbaren Schaltungseinheit ist mit dem Eingangsanschluss der Speicherschaltung verbunden. Die Speicherschaltung ist derart ausgebildet, dass nach einer Ansteuerung des Eingangsanschlusses der Speicherschaltung mit dem Programmierzustandssignal der erste oder der zweite Speicherzustand in der Speicherschaltung speicherbar ist. Die Speicherschaltung weist eine erste Inverterschaltung und eine zweite Inverterschaltung auf, die jeweils zwischen einen ersten Versorgungsspannungsanschluss und einen zweiten Versorgungsspannungsanschluss geschaltet ist. Die erste Inverterschaltung umfasst mindestens einen ersten steuerbaren Schalter und mindestens einen zweiten steuerbaren Schalter, wobei der mindestens eine erste steuerbare Schalter zwischen den ersten Versorgungsspannungsanschluss und einen Ausgangsanschluss der ersten Inverterschaltung geschaltet ist und der mindestens eine zweite steuerbare Schalter zwischen den Ausgangsanschluss der ersten Inverterschaltung und den zweiten Versorgungsspannungsanschluss geschaltet ist. Der erste und zweite steuerbare Schalter der ersten Inverterschaltung sind derart ausgebildet, dass der zweite steuerbare Schalter in einem leitenden Zustand den Ausgangsanschluss der ersten Inverterschaltung niederohmiger mit dem zweiten Versorgungsspannungsanschluss verbindet als der erste steuerbare Schalter in einem leitend Zustand den ersten Versorgungsspannungsanschluss mit dem Ausgangsanschluss der ersten Inverterschaltung verbindet. Die zweite Inverterschaltung umfasst mindestens einen ersten steuerbaren Schalter und mindestens einen zweiten steuerbaren Schalter, wobei der mindestens eine erste steuerbare Schalter zwischen den ersten Versorgungsspannungsan schluss und den Ausgangsanschluss der Speicherschaltung gespeichert ist und der mindestens eine zweite steuerbare Schalter zwischen den Ausgangsanschluss der Speicherschaltung und den zweiten Versorgungsspannungsanschluss geschaltet ist. Der erste und der zweite steuerbare Schalter der zweiten Inverterschaltung sind derart ausgebildet, dass der mindestens eine erste steuerbare Schalter in einem leitenden Zustand den ersten Versorgungsspannungsanschluss niederohmiger mit dem Ausgangsanschluss der Speicherschaltung verbindet als der zweite steuerbare Schalter in einem leitenden Zustand den Ausgangsanschluss der Speicherschaltung mit dem zweiten Versorgungsspannungsanschluss verbindet.
Gemäß einer Weiterbildung der integrierten Schaltung sind die erste und die zweite Inverterschaltung in einer Reihenschaltung zwischen den Eingangsanschluss der Speicherschaltung und den Ausgangsanschluss der Speicherschaltung geschaltet. Der Ausgangsanschluss der Speicherschaltung ist mit dem Eingangsanschluss der Speicherschaltung verbunden. Der erste steuerbare Schalter der ersten Inverterschaltung ist als ein erster Transistor mit einem Steueranschluss und der zweite steuerbare Schalter der ersten Inverterschaltung ist als ein zweiter Transistor mit einem Steueranschluss ausgebildet. Der Steueranschluss des ersten Transistors der ersten Inverterschaltung ist mit dem Ausgangsanschluss der programmierbaren Schaltungseinheit verbunden. Der Steueranschluss des zweiten Transistors der ersten Inverterschaltung ist mit dem Ausgangsanschluss der programmierbaren Schaltungseinheit verbunden.
Bei einer weiteren Ausführungsform der integrierten Schaltung ist der erste steuerbare Schalter der zweiten Inverterschaltung als ein erster Transistor mit einem Steueranschluss und der zweite steuerbare Schalter der zweiten Inverterschaltung als ein zweiter Transistor mit einem Steueranschluss ausgebildet. Der Steueranschluss des ersten Transistors der zweiten Inverterschaltung ist mit dem Ausgangsanschluss der ersten Inverterschaltung verbunden. Der Steueranschluss des zweiten Transistors der zweiten Inverterschaltung ist mit dem Ausgangsanschluss der ersten Inverterschaltung verbunden.
Bei einer anderen Ausgestaltung der integrierten Schaltung umfasst die zweite Inverterschaltung einen dritten Transistor mit einem Steueranschluss. Der erste und dritte Transistor der zweiten Inverterschaltung sind in einer Reihenschaltung zwischen den ersten Versorgungsspannungsanschluss und den Ausgangsanschluss der Speicherschaltung geschaltet, wobei der Steueranschluss des zweiten Transistors der zweiten Inverterschaltung von einem zweiten Aktivierungssignal angesteuert wird.
Bei einer anderen Ausgestaltungsform der integrierten Schaltung umfasst die zweite Inverterschaltung einen aktivierbaren Inverter mit einem Steueranschluss zum Anlegen eines ersten Aktivierungssignals zum Aktivieren des aktivierbaren Inverters. Der aktivierbare Inverter ist eingangsseitig mit dem Ausgangsanschluss der ersten Inverterschaltung verbunden. Des Weiteren ist der aktivierbare Inverter ausgangsseitig mit dem Ausgangsanschluss der Speicherschaltung verbunden.
In einer bevorzugten Ausführungsform umfasst der aktivierbare Inverter einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor mit jeweils einem Steueranschluss. Der erste Transistor des aktivierbaren Inverters ist zwischen den ersten Versorgungsspannungsanschluss und den Ausgangsanschluss der Speicherschaltung geschaltet. Der Steueranschluss des ersten Transistors des aktivierbaren Inver ters ist mit dem Ausgangsanschluss der ersten Inverterschaltung verbunden. Der zweite Transistor und der dritte Transistor des aktivierbaren Inverters sind in einer Reihenschaltung zwischen den Ausgangsanschluss der Speicherschaltung und den zweiten Versorgungsspannungsanschluss geschaltet, wobei der Steueranschluss des zweiten Transistors des aktivierbaren Inverters mit dem Ausgangsanschluss der ersten Inverterschaltung verbunden ist und der Steueranschluss des dritten Transistors des aktivierbaren Inverters von dem ersten Aktivierungssignal angesteuert wird.
Gemäß einer Weiterbildung der integrierten Schaltung sind der erste und dritte Transistor der zweiten Inverterschaltung und der zweite und dritte Transistor des aktivierbaren Inverters derart ausgebildet, dass die Reihenschaltung aus dem ersten und dritten Transistor der zweiten Inverterschaltung in einem leitenden Zustand des ersten und dritten Transistors der zweiten Inverterschaltung den ersten Versorgungsspannungsanschluss mit dem Ausgangsanschluss der Speicherschaltung niederohmiger verbindet als die Reihenschaltung aus dem zweiten und dritten Transistor des aktivierbaren Inverters in einem leitenden Zustand des zweiten und dritten Transistors des aktivierbaren Inverters den Ausgangsanschluss der Speicherschaltung mit dem zweiten Versorgungsspannungsanschluss verbindet.
Bei einer Weiterbildung der integrierten Schaltung ist ein Speicherzellenfeld mit Speicherzellen, die entlang von Bitleitungen und Wortleitungen angeordnet sind, vorgesehen, wobei jede der Speicherzellen durch Auswahl einer der Bitleitungen mittels einer Bitleitungsadresse und durch Auswahl einer der Wortleitungen mittels einer Wortleitungsadresse auswählbar ist. In der Speicherschaltung ist in Abhängigkeit von dem in die programmierbare Schaltungseinheit einprogrammierten Programmierzustand ein Adressbit einer Bitleitungs- und Wortleitungsadresse abspeicherbar.
Im Folgenden wird ein Verfahren zum Betreiben einer integrierten Schaltung angegeben. Dazu ist eine integrierte Schaltung mit einer programmierbaren Schaltungseinheit mit einem programmierbaren Element mit einem ersten Steueranschluss zum Anlegen eines ersten Aktivierungssignals, einem zweiten Steueranschluss zum Anlegen eines zweiten Aktivierungssignals und einem Ausgangsanschluss zur Erzeugung eines Programmierzustandssignals mit einem ersten oder zweiten Pegel und mit einer Speicherschaltung zur Speicherung eines Speicherzustands bereitzustellen. Der erste Steueranschluss der programmierbaren Schaltungseinheit wird mit einem ersten Zustand des ersten Aktivierungssignals angesteuert. Der zweite Steueranschluss der programmierbaren Schaltungseinheit wird mit einem ersten Zustand des zweiten Aktivierungssignals angesteuert. An dem Ausgangsanschluss der programmierbaren Schaltungseinheit wird ein Pegel des Programmierzustandssignals erzeugt. Der erste Steueranschluss der programmierbaren Schaltungseinheit wird mit einem zweiten Zustand des ersten Aktivierungssignals angesteuert. In Abhängigkeit von dem Pegel des Programmierzustandssignals wird ein Speicherzustand in der Speicherschaltung gespeichert. In Abhängigkeit von dem Speicherzustand der Speicherschaltung wird an einem Ausgangsanschluss der Speicherschaltung ein Pegel eines Ausgangssignals erzeugt. Der zweite Steueranschluss der programmierbaren Schaltungseinheit wird mit einem zweiten Zustand des zweiten Aktivierungssignals angesteuert. In Abhängigkeit von einem Zustand des programmierbaren Elements der programmierbaren Schaltungseinheit wird ein Pegel des Programmierzustandssignals erzeugt. In Abhängigkeit von dem Pegel des Programmier zustandssignals wird ein Speicherzustand in der Speicherschaltung gespeichert. Ein Pegel eines Ausgangssignals wird an dem Ausgangsanschluss der Speicherschaltung in Abhängigkeit von dem Speicherzustand der Speicherschaltung erzeugt. Der zweite Steueranschluss der programmierbaren Schaltungseinheit wird mit dem ersten Zustand des zweiten Aktivierungssignals zur Speicherung eines Speicherzustands in der Speicherschaltung in Abhängigkeit von dem Pegel des Ausgangssignals angesteuert. Der zweite Steueranschluss der programmierbaren Schaltungseinheit wird mit dem zweiten Zustand des zweiten Aktivierungssignals angesteuert, wobei die programmierbare Schaltungseinheit an dem ersten Steueranschluss mit dem zweiten Zustand des ersten Aktivierungssignals angesteuert wird. Ein Pegel des Programmierzustandssignals wird in Abhängigkeit von einem Zustand des programmierbaren Elements der programmierbaren Schaltungseinheit erzeugt. In Abhängigkeit von dem Speicherzustand der Speicherschaltung wird an dem Ausgangsanschluss der Speicherschaltung ein Pegel eines Ausgangssignals erzeugt.
Weitere Ausführungsformen der integrierten Schaltung und des Verfahrens zum Betreiben der integrierten Schaltung sind den Unteransprüchen zu entnehmen.
Die Erfindung wird im folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
1 eine integrierte Schaltung mit Speicherung eines Datums,
2 eine weitere Ausführungsform einer integrierten Schaltung mit Speicherung eines Datums,
3 ein Signalzustandsdiagramm von Steuersignalen der integrierten Schaltung beim Auslesen eines Speicherzustandes der integrierten Schaltung,
4A einen Querschnitt durch einen Transistor der weiteren Ausführungsform der integrierten Schaltung,
4B eine Draufsicht auf verschiedene Gebiete eines Transistors der weiteren Ausführungsform der integrierten Schaltung,
5 einen integrierten Halbleiterspeicher mit einer integrierten Schaltung zur Speicherung eines Datums.
2 zeigt eine integrierte Schaltung 210, 310 mit einer programmierbaren Schaltungseinheit 10 und einer Speicherschaltung 20. Die programmierbare Schaltungseinheit 10 ist als eine Fuse-Schaltung ausgebildet, die einen steuerbaren Schalter P1, der als ein p-Kanal-Transistor ausgebildet ist, einen steuerbaren Schalter N1, der als ein n-Kanal-Transistor ausgebildet ist, und ein programmierbares Element F, das beispielsweise als ein Schmelzdraht ausgebildet ist, umfasst. Der steuerbare Schalter P1 ist zwischen einen Versorgungsspannungsanschluss V1 zum Anlegen einer Versorgungsspannung VDD und einen Ausgangsanschluss A10 der programmierbaren Schaltungseinheit geschaltet. Der steuerbare Schalter N1 ist mit dem Fuse-Element F in Reihe zwischen den Ausgangsanschluss A10 der programmierbaren Schaltungseinheit und einen Versorgungsspannungsanschluss V2 zum Anlegen einer Versorgungsspannung VSS geschaltet.
Der Ausgangsanschluss A10 der programmierbaren Schaltungseinheit ist mit einem Eingangsanschluss E20 der Speicherschaltung 20 verbunden. Die Speicherschaltung 20 umfasst eine Inverterschaltung 21 und eine Inverterschaltung 22, die zwischen den Eingangsanschluss E20 der Speicherschaltung 20 und einen Ausgangsanschluss A20 der Speicherschaltung geschaltet sind. Der Ausgangsanschluss A20 ist mit dem Eingangsanschluss E20 rückgekoppelt.
Die Inverterschaltung 21 umfasst einen steuerbaren Schalter P2, der als ein p-Kanal-Transistor ausgebildet ist, und einen steuerbaren Schalter N2, der als ein n-Kanal-Transistor ausgebildet ist. Der steuerbare Schalter P2 ist zwischen einen Versorgungsspannungsanschluss V1 zum Anlegen einer Versorgungsspannung VDD und einen Ausgangsanschluss A21 der Inverterschaltung 21 geschaltet. Der steuerbare Schalter N2 ist zwischen den Ausgangsanschluss A21 der Inverterschaltung 21 und einem Versorgungsspannungsanschluss V2 zum Anlegen der Versorgungsspannung VSS geschaltet. Die Steueranschlüsse SP2 des steuerbaren Schalters P2 und SN2 des steuerbaren Schalters N2 sind mit dem Eingangsanschluss E20 der Speicherschaltung 20 verbunden. Der Ausgangsanschluss A21 der Inverterschaltung 21 ist mit einer Eingangsseite der Inverterschaltung 22 verbunden.
Die Inverterschaltung 22 enthält einen aktivierbaren Inverter 23. Der aktivierbare Inverter 23 umfasst einen steuerbaren Schalter P3, der als ein p-Kanal-Transistor ausgebildet ist, einen steuerbaren Schalter N3, der als ein n-Kanal-Transistor ausgebildet ist, und einen steuerbaren Schalter N4, der als ein n-Kanal-Transistor ausgebildet ist. Der steuerbare Schalter P3 ist zwischen einen Versorgungsspannungsanschluss V1 zum Anlegen einer Versorgungsspannung VDD und den Ausgangsan schluss A20 der Speicherschaltung 20 geschaltet. Die steuerbaren Schalter N3 und N4 sind in Reihe zwischen den Ausgangsanschluss A20 der Speicherschaltung 20 und einen Versorgungsspannungsanschluss V2 zum Anlegen einer Versorgungsspannung VSS geschaltet. Die Steueranschlüsse SP3 des steuerbaren Schalters P3 und SN3 des steuerbaren Schalters N3 sind mit dem Ausgangsanschluss A21 der Inverterschaltung 21 verbunden.
Die Speicherschaltung 20 umfasst des Weiteren einen steuerbaren Schalter P4, der als ein p-Kanal-Transistor ausgebildet ist, und einen steuerbaren Schalter P5, der ebenfalls als ein p-Kanal-Transistor ausgebildet ist. Die beiden steuerbaren Schalter P4 und P5 sind in Reihe zwischen einen Versorgungsspannungsanschluss V1 zum Anlegen einer Versorgungsspannung VDD und den Ausgangsanschluss A20 der Speicherschaltung 20 geschaltet. Ein Steueranschluss P24 des steuerbaren Schalters P4 ist mit dem Ausgangsanschluss A21 der Inverterschaltung 21 verbunden.
Die Funktionsweise der in 2 gezeigten Schaltungsanordnung wird im folgenden anhand des Signalflussdiagramms der 3 beschrieben. Bei der Herstellung der in 2 gezeigten integrierten Schaltung wird in der programmierbaren Schaltungseinheit ein Programmierzustand "0" gespeichert, indem das Fuse-Element F nicht durchtrennt wird. Der Programmierzustand "1" lässt sich abspeichern, indem bei der Herstellung der integrierten Schaltung der Draht des als Schmelzsicherung ausgebildeten Fuse-Elements F beispielsweise mittels eines Laserstrahls durchtrennt wird.
Zum Auslesen des einprogrammierten Zustands der programmierbaren Schaltungseinheit und zum Zwischenspeichern des Programmierzustandes in der Speicherschaltung 20 muss die pro grammierbare Schaltungseinheit zunächst initialisiert werden. Dazu wird zunächst während einer Zeitphase T0 ein Steueranschluss SP1 des steuerbaren Schalters P1 mit einem niedrigen Pegel eines Aktivierungssignals PCH angesteuert. Ein Aktivierungssignal SET steuert einen Steueranschluss SN1 des steuerbaren Schalters N1 ebenfalls mit einem niedrigen Pegel an. Dadurch befindet sich der steuerbare Schalter P1 in einem leitenden Zustand und der steuerbare Schalter N1 in einem sperrenden Zustand. Der Ausgangsanschluss A10 lädt sich somit auf ein hohes Potential ("1"-Zustand) auf (Initialisierungszustand). Ein Programmierzustandssignal PZS, das an dem Ausgangsanschluss A10 auftritt, weist somit den Programmierzustand "1" auf.
Der Eingangsanschluss E20 der Speicherschaltung 20 wird von dem Programmierzustandssignal PZS angesteuert. Von der Inverterschaltung 21 wird der Programmierzustand "1" invertiert, wodurch der steuerbare Schalter P4 leitend gesteuert wird. Durch den niedrigen Pegel des Aktivierungssignals SET ist der steuerbare Schalter P5 ebenfalls leitend gesteuert, so dass am Ausgangsanschluss A20 der Speicherschaltung 20 ein Speicherzustand "1" auftritt. Die integrierte Schaltung ist jetzt für den eigentlichen Auslesevorgang der programmierbaren Schaltungseinheit 10 initialisiert.
Zum Auslesen des Programmierzustandes des programmierbaren Elements F der programmierbaren Schaltungseinheit 10 wird nachfolgend das Aktivierungssignal PCH mit einem hohen Pegel an die Steueranschlüsse SP1 des steuerbaren Schalters P1 und SN4 des steuerbaren Schalters N4 angelegt. Des Weiteren liegt an den Steueranschlüssen SN1 des steuerbaren Schalters N1 und SP5 des steuerbaren Schalters P5 das Aktivierungssignal SET weiterhin mit einem niedrigen Pegel an. Durch den hohen Pegel des Aktivierungssignals PCH wird der steuerbare Schalter N4 in den leitenden Zustand geschaltet. Damit ist der aktivierbare Inverter 23 aktiviert. Zur Zeitphase T1 wird daher der Zustand des an dem Ausgangsanschluss A10 erzeugten Programmierzustandssignals PZS in der Speicherschaltung 20 zwischengespeichert.
Zur Zeitphase T2 wird das Aktivierungssignal SET mit einem hohen Pegel an den Steueranschluss SN1 und den Steueranschluss SP5 angelegt, während das Aktivierungssignal PCH den hohen Pegel beibehält. Dadurch wird der steuerbare Schalter N1 leitend gesteuert und der steuerbare Schalter P5 gesperrt gesteuert. Im Falle eines nicht geblasenen (nicht durchtrennten) programmierbaren Elements F fließt die Ladung, auf die der Ausgangsanschluss A10 während des Initialisierungsvorganges aufgeladen worden ist, über den leitend gesteuerten steuerbaren Schalter N1 und den intakten Schmelzdraht zum Versorgungsspannungsanschluss V2 ab. Im Falle eines geblasenen (durchtrennten) programmierbaren Elements F verbleibt der Ausgangsanschluss A10 weiterhin auf dem hohen Potential, auf das er während der Initialisierungsphase aufgeladen worden ist. Da der aktivierbare Inverter 23 während der Zeitphase T2 weiterhin aktiv ist, wird der am Eingangsanschluss E20 anliegende Zustand des Programmierzustandssignals PZS in die Speicherschaltung 20 eingelesen und dort als Speicherzustand zwischengespeichert. Am Ausgangsanschluss A20 tritt das Ausgangssignal FLAT in Abhängigkeit von dem zwischengespeicherten Speicherzustand Zustand mit einem hohen oder niedrigen Pegel auf.
4A zeigt einen Querschnitt durch einen der Transistoren der integrierten Schaltung der 2. In ein Substrat PS sind zwei dotierte Gebiete NG1 und NG2 eingebettet. Das do tierte Gebiet NG1 ist mit einem Anschluss S, beispielsweise einem Source-Anschluss des Transistors, verbunden. Das dotierte Gebiet NG2 ist mit einem Anschluss D, beispielsweise einem Drain-Anschluss des Transistors, verbunden. Zwischen den beiden dotierten Gebieten NG1 und NG2 ist ein metallischer Kontakt MK angeordnet, der mit einem Steueranschluss G, beispielsweise dem Gate-Anschluss des Transistors verbunden ist. Der metallische Kontakt MK ist durch eine Oxidschicht O von der Oberseite des Substrats PS isoliert. In Abhängigkeit von einer Steuerspannung U_GS, die zwischen dem Gate- und Source-Anschluss anliegt, bildet sich zwischen den dotierten Gebieten ein leitfähiger Kanal K, der eine Kanallänge LK aufweist, aus.
4B zeigt eine Draufsicht auf den in 4A beschriebenen Transistor. Aus Gründen der besseren Übersichtlichkeit sind der Gate-Anschluss G, der metallische Kontakt MK, die Oxidschicht O und das Substrat PS nicht eingezeichnet. Der leitfähige Kanal K hat die Breite WK und wird zu einer Seite von dem dotierten Gebiet NG1 und zur anderen Seite von dem dotierten Gebiet NG2 begrenzt.
Im Falle eines p-Kanal-Transistors sind die dotierten Gebiete NG1 und NG2 als p-dotierte Gebiete und das Substrat PS als n-dotiertes Substrat ausgebildet. Im Falle eines n-Kanal-Transistors sind die dotierten Gebiete jeweils als n-dotierte Gebiete und das Substrat als ein p-dotiertes Substrat ausgebildet. Der Widerstand des Kanals K ist von der Kanallänge LK und der Kanalbreite WK abhängig. Je kürzer und breiter der Kanal ist, desto niederohmiger verhält sich der Transistor im leitenden Zustand.
Erfindungsgemäß ist der Transistor N2 im leitenden Zustand niederohmiger (Verstärkung des Transistors N2) als der Transistor P2 im leitenden Zustand (Abschwächung des Transistors P2) ausgebildet. Des Weiteren ist im leitenden Zustand der Transistoren P4 und P5 die Reihenschaltung aus den Transistoren P4 und P5 niederohmiger (Verstärkung der Transistoren P4 und P5) ausgebildet als die Reihenschaltung aus den Transistoren N3 und N4 (Abschwächung der Transistoren N3 und N4) im leitenden Zustand der Transistoren N3 und N4 ausgebildet ist.
Eine Verstärkung beziehungsweise Abschwächung von Transistoren lässt sich beispielsweise durch Änderung von Kanallängen und Kanalbreiten der Transistoren erzielen. Eine Verstärkung eines Transistors lässt sich durch eine Reduzierung der Kanallänge und/oder eine Vergrößerung der Kanalbreite erreichen, während umgekehrt mit einer Vergrößerung der Kanallänge und/oder einer Reduzierung der Kanalbreite eine Abschwächung des Transistors erreicht wird. Zu beachten ist, dass aufgrund der Technologie p-Kanal Transistoren trotz gleicher Kanallänge und -breite oft schwächer (hochohmiger) als n-Kanal Transistoren sind.
Durch die Verstärkung der Transistoren N2, P4 und P5 und die Abschwächung der Transistoren P2, N3 und N4 wird der Zustand des Ausgangssignals FLAT = 1, der dem Initialisierungszustand zur Zeitphase T0 und dem Zustand bei einem durchtrennten programmierbaren Element F zur Zeitphase T2 entspricht, resistent gegen einen ungewollten Zustandwechsel aufgrund von Alpha-Teilchen oder Neutronen. Durch die Verstärkung der Transistoren N2, P4 und P5 und die Abschwächung der Transistoren P2, N3 und N4 wird der Zustand des Ausgangssignals FLAT = 0, der dem Zustand bei einem nicht durchtrennten programmierbaren Element F zur Zeitphase T2 entspricht, anfälliger auf ei nen ungewollten Zustandswechsel aufgrund von Alpha-Teilchen oder Neutronen. Durch wiederholte Auswertung des einprogrammierten Zustands des programmierbaren Elements F lässt sich ein verfälschter Zustand des Ausgangssignals allerdings wieder korrigieren. Dazu genügt es, wenn ein Puls an das Aktivierungssignal SET angelegt wird (Zeitphase Tn), um den ungewollten Zustandswechsel aufgrund von Alpha-Teilchen oder Neutronen, der den Zustand des Ausgangssignals FLAT von dem Zustand "0" auf den Zustand "1" verändert hat, rückgängig zu machen und damit den Zustand des Ausgangssignals FLAT = 0 für die programmierbare Schaltungseinheit mit einem nicht durchtrennten programmierbaren Element F wieder herzustellen. Durch die Verstärkung der Transistoren N2, P4 und P5 und die Abschwächung der Transistoren P2, N3 und N4 und die wiederholte Auswertung des programmierbaren Zustands des programmierbaren Elements F kann die Anfälligkeit auf einen ungewollten Zustandswechsel aufgrund von Alpha-Teilchen oder Neutronen insgesamt gesenkt werden.
Wenn das Ausgangssignal FLAT am Ausgangsanschluss A20 den Zustand "0" aufweist und das programmierbare Element F nicht durchtrennt ist, weist das Ausgangssignal FLAT den korrekten Programmier- bzw. Speicherzustand auf. Es ist in diesem Fall kein Fehler aufgetreten. Der Zustand der Speicherschaltung ist nicht aufgrund von Alpha-Teilchen- und Neutroneneinfluss verfälscht worden. Wenn das Aktivierungssignal SET mit einem hohen Pegel in bestimmte Zeitabständen Δt auf die Steueranschlüsse SN1 und SP5 der Transistoren N1 und P5 eingespeist wird und die Steueranschlüsse SP1 und SN4 dauerhaft mit einem hohen Pegel des Aktivierungssignals PCH angesteuert werden, bleibt das Ausgangssignal FLAT weiterhin auf dem Zustand "0".
Wenn das Ausgangssignal FLAT den Zustand "0" aufweist und das programmierbare Element F durchtrennt (geblasen) ist, wurde der Speicherzustand der Speicherschaltung 20 verfälscht. Der Programmierzustand des programmierbaren Elements F kann in diesem Fall nicht lediglich durch eine Ansteuerung der Steueranschlüsse SN1 und SP5 mit einem High-Puls des Aktivierungssignals SET ausgelesen werden, da an dem Ausgangsanschluss A10 infolge der Rückkopplung ebenfalls ein niedriges Potential anliegt. Am Ausgangsanschluss A10 würde somit nicht der Initialisierungszustand anliegen. Da die Transistoren N2, P4 und P5 gegenüber den Transistoren P2, N3 und N4 allerdings verstärkt worden sind, kann nahezu völlig verhindert werden, dass durch Alpha-Teilchen und Neutronen ein Zustandswechsel des Ausgangssignals FLAT = "1" auf den Zustand FLAT = "0" eintritt, während der Schmelzdraht durchtrennt ist. Hingegen wird durch Stärkung der Transistoren N2, P4 und P5 gegenüber den Transistoren P2, N3 und N4 der Zustand "1" des Ausgangssignals FLAT am Ausgangsanschluss A20 sicher auf dem Zustand "1" gehalten.
Wenn das Ausgangssignal FLAT den Zustand "1" aufweist und das programmierbare Element F nicht durchtrennt ist, wurde der Speicherzustand der Speicherschaltung 20 aufgrund von Alpha-Teilen oder Neutronen verfälscht. Eigentlich müsste das Ausgangssignal FLAT am Ausgangsanschluss A20 den Zustand "0" aufweisen, wenn der Schmelzdraht des programmierbaren Elements F nicht durchtrennt ist. Wenn in Zeitintervallen Δt die Steueranschlüsse SN1 und SP5 durch einen High-Puls des Aktivierungssignals SET angesteuert werden, während die Steueranschlüsse SP1 und SN4 dauerhaft von einem hohen Pegel des Aktivierungssignals PCH angesteuert werden, wird der Programmierzustand des programmierbaren Elements F erneut ausgelesen, da der Ausgangsanschluss A20 über die Rückkopplung den verfälschten Zustand, in diesem Fall den zum Auslesen notwendigen High-Pegel, des Ausgangssignals FLAT angenommen hat. Durch Ansteuerung mit dem High-Puls des Aktivierungssignals SET wird in diesem Fall der Programmierzustand der programmierbaren Schaltungseinheit erneut ausgelesen, so dass das Ausgangssignal FLAT nach Ende des Auslesevorgangs wieder den richtigen Zustand "0" aufweist.
Wenn das Ausgangssignal FLAT den Zustand "1" aufweist und das programmierbare Element F durchtrennt ist, ist der Speicherzustand der Speicherschaltung 20 nicht verfälscht worden. Auch in diesem Fall ist das Auslesen des Programmierzustandes der programmierbaren Schaltungseinheit 10 lediglich durch Ansteuerung der Steueranschlüsse SN1 und SP5 mit dem High-Puls des Aktivierungssignals SET möglich, da der Ausgangsanschluss A10 über die Rückkopplung auf einen hohen Potentialzustand aufgeladen worden ist, sich also im Initialisierungszustand befindet.
Durch das Vorsehen von starken Transistoren N2, P4 und P5 und schwachen Transistoren P2, N3 und N4 kann nahezu ausgeschlossen werden, dass der Zustand des Ausgangssignals FLAT = "1" in den Zustand FLAT = "0" verfälscht wird, wenn der Schmelzdraht des programmierbaren Elements durchtrennt ist. Dadurch wird es ermöglicht, die programmierbare Schaltungseinheit 10 lediglich durch einen High-Puls auf dem Aktivierungssignal SET auszulesen, während das Aktivierungssignal PCH, das die Transistoren P1 und N4 ansteuert, auf einem hohen Pegel gehalten wird.
Der Strombedarf der integrierten Schaltung kann daher gegenüber einem Auslesen der programmierbaren Schaltungseinheit durch die in den Zeitphasen T0, T1 und T2 angelegte Aktivie rungssignalfolge deutlich reduziert werden. Wenn davon ausgegangen wird, dass eine Vielzahl der programmierbaren Elemente F nicht geblasen ist, müsste bei Durchführung der Schritte während der Zeitphasen T0, T1 und T2 bei einer Vielzahl der integrierten Schaltungen der Zustand des Ausgangssignals FLAT zwei Mal umgeladen werden. Durch die Verstärkung der Transistoren N2, P4 und P5 gegenüber den Transistoren P2, N3 und N4 wird es hingegen ermöglicht, den Speicherzustand der Speicherschaltung lediglich durch Ansteuerung der Steueranschlüsse SN1 und SP5 mit einem High-Puls des Aktivierungssignals SET zu aktualisieren. Ein zweimaliges Umladen des Ausgangsanschlusses A20 tritt nur noch dann auf, wenn sich der Zustand der Speicherschaltung 20 durch Alpha-Teilchen oder Neutronen geändert hat.
5 zeigt die Anwendung der in 2 dargestellten integrierten Schaltung bei einem integrierten Halbleiterspeicher 1000. Der integrierte Halbleiterspeicher weist ein Speicherzellenfeld 100 auf, in dem Speicherzellen SZ an Kreuzungspunkten von Wortleitungen WL und Bitleitungen BL angeordnet sind. Im Falle einer DRAM-Speicherzelle SZ weist die Speicherzelle einen Auswahltransistor AT und einen Speicherkondensator SC auf. Zum Auslesen einer Speicherzelle SZ wird an einen Adressanschluss A100 ein Adresssignal und an einen Steueranschluss S100 ein Lesekommando LK angelegt. Das Lesekommando LK wird von einer Steuerschaltung 500 ausgewertet. In Abhängigkeit von der an den Adressanschluss A100 angelegten Adresse wählt ein Bitleitungsdecoder 200 und ein Wortleitungsdecoder 300, die jeweils mit dem Adressregister 400 verbunden sind, eine der Bitleitungen BL und eine der Wortleitungen WL für einen Lesezugriff aus. Somit ist die an dem Kreuzungspunkt der ausgewählten Bitleitung mit der ausgewählten Wortleitung angeordnete Speicherzelle SZ für den Lese zugriff ausgewählt. Nach Auslesen der Speicherzelle SZ erscheint an einem Datenanschluss D100 ein Datum in Abhängigkeit von dem Zustand der Speicherzelle SZ.
Der Bitleitungsdecoder 200 enthält eine Speichereinheit 220, die mehrere der integrierten Schaltungen 210 umfasst. In den Speicherschaltungen 20 der integrierten Schaltungen 210 sind Bitleitungsadressen von fehlerhaften Bitleitungen BL abgespeichert. Die Speichereinheit 220 ist mit einer Vergleichereinheit 230 gekoppelt. Eine an den Adressanschluss A100 angelegte Bitleitungsadresse wird in der Vergleichereinheit 230 mit den in der Speichereinheit 220 gespeicherten Bitleitungsadressen von fehlerhaften Bitleitungen verglichen.
Der Wortleitungsdecoder 300 umfasst eine Speichereinheit 320, die mehrere integrierte Schaltungen 310 enthält. In den Speicherschaltungen 20 der integrierten Schaltungen 310 sind Adressen von fehlerhaften Wortleitungen gespeichert. Die Speichereinheit 320 ist mit einer Vergleichereinheit 330 gekoppelt. Eine an den Adressanschluss A100 angelegte Wortleitungsadresse wird mittels der Vergleichereinheit 330 mit den in den Speicherschaltungen der integrierten Schaltungen 310 gespeicherten Wortleitungsadressen von fehlerhaften Wortleitungen verglichen.
Beim Anlegen einer Bitleitungsadresse, die eine fehlerhafte Bitleitung kennzeichnet, beziehungsweise beim Anlegen einer Wortleitungsadresse, die eine fehlerhafte Wortleitung kennzeichnet, wird anstelle der fehlerhaften Wort- und Bitleitung eine redundante Wortleitung WLr beziehungsweise eine redundante Bitleitung BLr ausgewählt und die daran angeschlossene Speicherzelle SZr ausgelesen. Der Speicherinhalt der Speicherschaltungen 20 der integrierten Schaltungen 210 bezie hungsweise 310 wird durch Ansteuerung der integrierten Schaltungen mit einem High-Puls des Aktivierungssignals SET in bestimmten Zeitabständen aktualisiert. Dadurch werden Fehlfunktionen des integrierten Halbleiterspeichers aufgrund von Alpha-Teilchen oder Neutronen verhindert.

10: programmierbare Schaltungseinheit
20: Speicherschaltung
21: Inverterschaltung
22: Inverterschaltung
23: aktivierbarer Inverter
100: Speicherzellenfeld
101: Fuse-Element
102: Transistor
103: Transistor
104: Inverter
105: Inverter
106: Inverter
107: Speicherschaltung
200: Bitleitungsdecoder
210: integrierte Schaltung
220: Speichereinheit
230: Vergleichereinheit
300: Wortleitungsdecoder
310: integrierte Schaltung
320: Speichereinheit
330: Vergleichereinheit
400: Adressregister
500: Steuerschaltung
1000: integrierter Halbleiterspeicher
AT: Auswahltransistor
BL: Bitleitung
F: programmierbares Element
FLAT: Ausgangssignal
K: Kanal
LK: Länge des Kanals
MK: metallischer Kontakt
N: n-Kanal-Transistor
NG: dotiertes Gebiet
O: Oxidschicht
P: p-Kanal-Transistor
PCH, SET: Aktivierungssignale
PS: Substrat
SC: Speicherkondensator
SN, SP: Steueranschlüsse
SZ: Speicherzelle
T: Zeitphase
VDD: Versorgungsspannung
VSS: Bezugsspannung
WK: Breite des Kanals
WL: Wortleitung
Δt: Zeitintervall

Claims

Integrierte Schaltung zur Speicherung eines Datums – mit einer programmierbaren Schaltungseinheit (10), in die ein Programmierzustand einprogrammierbar ist, mit einem Ausgangsanschluss (A10) zur Erzeugung eines Programmierzustandssignals (PZS) in Abhängigkeit von dem einprogrammierten Programmierzustand, – mit einer Speicherschaltung (20) zur Speicherung eines ersten oder zweiten Speicherzustandes mit einem Eingangsanschluss (E20) zum Anlegen eines Eingangssignals (PZS) und einem Ausgangsanschluss (A20) zur Erzeugung eines Ausgangssignals (FLAT) in Abhängigkeit von dem gespeicherten Speicherzustand, – bei der der Ausgangsanschluss (A10) der programmierbaren Schaltungseinheit (10) mit dem Eingangsanschluss (E20) der Speicherschaltung (20) verbunden ist, – bei der die Speicherschaltung (20) derart ausgebildet ist, dass nach einer Ansteuerung des Eingangsanschlusses (E20) der Speicherschaltung mit dem Programmierzustandssignal (PZS) der erste oder der zweite Speicherzustand in der Speicherschaltung (20) speicherbar ist, – bei der die Speicherschaltung (20) eine erste Inverterschaltung (21) und eine zweite Inverterschaltung (22) aufweist, die jeweils zwischen einen ersten Versorgungsspannungsanschluss (V1) und einen zweiten Versorgungsspannungsanschluss (V2) geschaltet ist, – bei der die erste Inverterschaltung (21) mindestens einen ersten steuerbaren Schalter (P2) und mindestens einen zweiten steuerbaren Schalter (N2) umfasst, wobei der mindestens eine erste steuerbare Schalter (P2) zwischen den ersten Versorgungsspannungsanschluss (V1) und einen Ausgangsanschluss (A21) der ersten Inverterschaltung geschaltet ist und der mindestens eine zweite steuerbare Schalter (N2) zwischen den Ausgangsanschluss (A21) der ersten Inverterschaltung und den zweiten Versorgungsspannungsanschluss (V2) geschaltet ist, – bei der der erste und zweite steuerbare Schalter (P2, N2) der ersten Inverterschaltung (21) derart ausgebildet sind, dass der zweite steuerbare Schalter (N2) in einem leitenden Zustand den Ausgangsanschluss (A21) der ersten Inverterschaltung (21) niederohmiger mit dem zweiten Versorgungsspannungsanschluss (V2) verbindet als der erste steuerbare Schalter (P2) in einem leitenden Zustand den ersten Versorgungsspannungsanschluss (V1) mit dem Ausgangsanschluss (A21) der ersten Inverterschaltung verbindet, – bei der die zweite Inverterschaltung (22) mindestens einen ersten steuerbaren Schalter (P4) und mindestens einen zweiten steuerbaren Schalter (N3) umfasst, wobei der mindestens eine erste steuerbare Schalter (P4) zwischen den ersten Versorgungsspannungsanschluss (V1) und den Ausgangsanschluss (A20) der Speicherschaltung geschaltet ist und der mindestens eine zweite steuerbare Schalter (N3) zwischen den Ausgangsanschluss (A20) der Speicherschaltung und den zweiten Versorgungsspannungsanschluss (V2) geschaltet ist, – bei der der erste und zweite steuerbare Schalter (P4, N3) der zweiten Inverterschaltung (22) derart ausgebildet sind, dass der mindestens eine erste steuerbare Schalter (P4) in einem leitenden Zustand den ersten Versorgungsspannungsanschluss (V1) niederohmiger mit dem Ausgangsanschluss (A20) der Speicherschaltung verbindet als der zweite steuerbare Schalter (N3) in einem leitenden Zustand den Ausgangsanschluss (A20) der Speicherschaltung mit dem zweiten Versorgungsspannungsanschluss (V2) verbindet, – bei der der erste steuerbare Schalter der ersten Inverterschaltung als ein erster Transistor (P2) mit einem Steueranschluss (SP2) und der zweite steuerbare Schalter der ersten Inverterschaltung als ein zweiter Transistor (N2) mit einem Steueranschluss (SN2) ausgebildet ist, – bei der der Steueranschluss (SP2) des ersten Transistors (P2) der ersten Inverterschaltung mit dem Ausgangsanschluss (A10) der programmierbaren Schaltungseinheit (10) verbunden ist, – bei der der Steueranschluss (SN2) des zweiten Transistors (N2) der ersten Inverterschaltung mit dem Ausgangsanschluss (A10) der programmierbaren Schaltungseinheit verbunden ist, – bei der die zweite Inverterschaltung (22) einen dritten Transistor (P5) mit einem Steueranschluss (SP5) umfasst, – bei der der erste und dritte Transistor (P4, P5) der zweiten Inverterschaltung (22) in einer Reihenschaltung zwischen den ersten Versorgungsspannungsanschluss (V1) und den Ausgangsanschluss (A20) der Speicherschaltung (20) geschaltet sind, wobei der Steueranschluss (SP5) des dritten Transistors (P5) der zweiten Inverterschaltung von einem zweiten Aktivierungssignal (SET) angesteuert wird.
Integrierte Schaltung nach Anspruch 1, – bei der die erste und die zweite Inverterschaltung in einer Reihenschaltung zwischen den Eingangsanschluss (E20) der Speicherschaltung (20) und den Ausgangsanschluss (A20) der Speicherschaltung geschaltet sind, – bei der der Ausgangsanschluss (A20) der Speicherschaltung (20) mit dem Eingangsanschluss (E20) der Speicherschaltung (20) verbunden ist.
Integrierte Schaltung nach einem der Ansprüche 1 oder 2, – bei der der erste steuerbare Schalter (P4) der zweiten Inverterschaltung (22) als ein erster Transistor (P4) mit einem Steueranschluss (SP4) und der zweite steuerbare Schalter (N3) der zweiten Inverterschaltung als ein zweiter Transistor (N3) mit einem Steueranschluss (SN3) ausgebildet ist, – bei der der Steueranschluss (SP4) des ersten Transistors (P4) der zweiten Inverterschaltung mit dem Ausgangsanschluss (A21) der ersten Inverterschaltung (21) verbunden ist, – bei der der Steueranschluss (SN3) des zweiten Transistors (N3) der zweiten Inverterschaltung mit dem Ausgangsanschluss (A21) der ersten Inverterschaltung verbunden ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 3, – bei der die zweite Inverterschaltung (22) einen aktivierbaren Inverter (23) mit einem Steueranschluss (SN4) zum Anlegen eines ersten Aktivierungssignals (PCH) zum Aktivieren des aktivierbaren Inverters (23) umfasst, – bei der der aktivierbare Inverter (23) eingangsseitig mit dem Ausgangsanschluss (A21) der ersten Inverterschaltung (21) verbunden ist, – bei der der aktivierbare Inverter (23) ausgangsseitig mit dem Ausgangsanschluss (A20) der Speicherschaltung (20) verbunden ist.
Integrierte Schaltung nach Anspruch 4, – bei der der aktivierbare Inverter (23) einen ersten Transistor (P3), einen zweiten Transistor (N3) und einen dritten Transistor (N4) mit jeweils einem Steueranschluss (SP3, SN3, SN4) umfasst, – bei der der erste Transistor (P3) des aktivierbaren Inverters zwischen den ersten Versorgungsspannungsanschluss (V1) und den Ausgangsanschluss (A20) der Speicherschaltung geschaltet ist und der Steueranschluss (SP3) des ersten Transistors (P3) des aktivierbaren Inverters mit dem Ausgangsanschluss (A21) der ersten Inverterschaltung (21) verbunden ist, – bei der der zweite Transistor (N3) und der dritte Transistor (N4) des aktivierbaren Inverters in einer Reihenschaltung zwischen den Ausgangsanschluss (A20) der Speicherschaltung und den zweiten Versorgungsspannungsanschluss (V2) geschaltet sind, wobei der Steueranschluss (SN3) des zweiten Transistors (N3) des aktivierbaren Inverters mit dem Ausgangsanschluss (A21) der ersten Inverterschaltung (21) verbunden ist und der Steueranschluss (SN4) des dritten Transistors (N4) des aktivierbaren Inverters von dem ersten Aktivierungssignal (PCH) angesteuert wird.
Integrierte Schaltung nach Anspruch 5 bei der der erste und dritte Transistor (P4, P5) der zweiten Inverterschaltung (22) und der zweite und dritte Transistor (N3, N4) des aktivierbaren Inverters (23) derart ausgebildet sind, dass die Reihenschaltung aus dem ersten und dritten Transistor (P4, P5) der zweiten Inverterschaltung in einem leitenden Zustand des ersten und dritten Transistors (P4, P5) der zweiten Inverterschaltung den ersten Versorgungsspannungsanschluss (V1) mit dem Ausgangsanschluss (A20) der Speicherschaltung niederohmiger verbindet als die Reihenschaltung aus dem zweiten und dritten Transistor (N3, N4) des aktivierbaren Inverters (23) in einem leitenden Zustand des zweiten und dritten Transistors des aktivierbaren Inverters den Ausgangsanschluss (A20) der Speicherschaltung mit dem zweiten Versorgungsspannungsanschluss (V2) verbindet.
Integrierte Schaltung nach einem der Ansprüche 5 oder 6, bei der der zweite Transistor (N2) der ersten Inverterschaltung (21), der zweite Transistor (N3) des aktivierbaren Inverters (23) und der dritte Transistor (N4) des aktivierbaren Inverters jeweils als ein n-Kanal Transistor ausgebildet sind.
Integrierte Schaltung nach einem der Ansprüche 1 bis 7, bei der der erste Transistor (P2) der ersten Inverterschaltung (21), der erste Transistor (P4) der zweiten Inverterschaltung (22) und der dritte Transistor (P5) der zweiten Inverterschaltung (22) jeweils als ein p-Kanal Transistor ausgebildet sind.
Integrierte Schaltung nach einem der Ansprüche 1 bis 8, – bei der jeder der Transistoren (N2, P2, N3, N4, P4, P5) jeweils einen steuerbaren Kanal (K) mit einer jeweiligen Kanallänge (LK) und einer jeweiligen Kanalbreite (WK) aufweist, – bei der die Kanallänge des zweiten Transistors (N2) der ersten Inverterschaltung (21) kleiner als die Kanallänge des ersten Transistors (P2) der ersten Inverterschaltung ist, – bei der die Kanalbreite des zweiten Transistors (N2) der ersten Inverterschaltung (21) größer als die Kanalbreite des ersten Transistors (P2) der ersten Inverterschaltung ist.
Integrierte Schaltung nach einem der Ansprüche 3 bis 9, – bei der jeder der Transistoren (N2, P2, N3, N4, P4, P5) jeweils einen steuerbaren Kanal (K) mit einer jeweiligen Kanallänge (LK) und einer jeweiligen Kanalbreite (WK) aufweist, – bei der die Kanallänge des ersten Transistors (P4) der zweiten Inverterschaltung (22) kleiner als die Kanallänge des zweiten Transistors (N3) der zweiten Inverterschaltung (22) ist, – bei der die Kanalbreite des ersten Transistors (P4) der zweiten Inverterschaltung (22) größer als die Kanalbreite des zweiten Transistors (N3) der zweiten Inverterschaltung ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 10, – bei der die programmierbare Schaltungseinheit (10) einen ersten steuerbaren Schalter (P1), einen zweiten steuerbaren Schalter (N1) und ein programmierbares Element (F) aufweist, – bei der der erste steuerbare Schalter (P1) der programmierbaren Schaltungseinheit zwischen den ersten Versorgungsspannungsanschluss (V1) und den Ausgangsanschluss (A10) der programmierbaren Schaltungseinheit geschaltet ist, – bei der der zweite steuerbare Schalter (N1) und das programmierbare Element (F) in einer Reihenschaltung zwischen den Ausgangsanschluss (A10) der programmierbaren Schaltungs einheit und den zweiten Versorgungsspannungsanschluss (V2) geschaltet sind.
Integrierte Schaltung nach Anspruch 11, – bei der der erste steuerbare Schalter der programmierbaren Schaltungseinheit als ein erster Transistor (P1) mit einem Steueranschluss (SP1) ausgebildet ist, wobei der Steueranschluss des ersten Transistors (P1) der programmierbaren Schaltungseinheit von dem ersten Aktivierungssignal (PCH) angesteuert wird, – bei der der zweite steuerbare Schalter der programmierbaren Schaltungseinheit als ein zweiter Transistor (N1) mit einem Steueranschluss (SN1) ausgebildet ist, wobei der Steueranschluss des zweiten Transistors (N1) der programmierbaren Schaltungseinheit von dem zweiten Aktivierungssignal (SET) angesteuert wird.
Integrierte Schaltung nach Anspruch 12, bei der der erste Transistor (P1) der programmierbaren Schaltungseinheit und der zweite Transistor (N1) der programmierbaren Schaltungseinheit von unterschiedlichem Leitfähigkeitstyp ausgebildet sind.
Integrierte Schaltung nach einem der Ansprüche 11 bis 13, bei der das programmierbare Element als eine Fuse-Schaltung (F) ausgebildet ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 14, – mit einem Speicherzellenfeld (100) mit Speicherzellen (SZ), die entlang von Bitleitungen (BL) und Wortleitungen (WL) angeordnet sind, wobei jede der Speicherzellen (SZ) durch Auswahl einer der Bitleitungen mittels einer Bitleitungsadresse (BLA) und durch Auswahl einer der Wortleitungen mittels einer Wortleitungsadresse (WLA) auswählbar ist, – bei der in der Speicherschaltung (20) ein Adressbit einer Bitleitungs- und Wortleitungsadresse in Abhängigkeit von dem in die programmierbare Schaltungseinheit (10) einprogrammierten Programmierzustand abspeicherbar ist.
Verfahren zum Betreiben einer integrierten Schaltung nach einem der Ansprüche 1 bis 15, umfassend die folgenden Schritte: – Ansteuern eines ersten Steueranschlusses (SP1) der programmierbaren Schaltungseinheit (10) mit einem ersten Zustand eines ersten Aktivierungssignals (PCH) und Ansteuern eines zweiten Steueranschlusses (SN1) der programmierbaren Schaltungseinheit (10) und des Steueranschlusses (SP5) des dritten Transistors (P5) der zweiten Inverterschaltung (22) mit einem ersten Zustand eines zweiten Aktivierungssignals (SET), – Erzeugen eines Pegels des Programmierzustandssignals (PZS) an dem Ausgangsanschluss (A10) der programmierbaren Schaltungseinheit (10), – Ansteuern des ersten Steueranschlusses (SP1) der programmierbaren Schaltungseinheit (10) mit einem zweiten Zustand des ersten Aktivierungssignals (PCH), – Speichern eines Speicherzustands in der Speicherschaltung (20) in Abhängigkeit von dem Pegel des Programmierzustandssignals (PZS), – Erzeugen eines Pegels eines Ausgangssignals (FLAT) an einem Ausgangsanschluss (A20) der Speicherschaltung in Abhängigkeit von dem Speicherzustand der Speicherschaltung (20), – Ansteuern des zweiten Steueranschlusses (SN1) der programmierbaren Schaltungseinheit (10) und des Steueranschlusses (SP5) des dritten Transistors (P5) der zweiten Inverterschal tung (22) mit einem zweiten Zustand des zweiten Aktivierungssignals (SET), – Erzeugen eines Pegels des Programmierzustandssignals (PZS) in Abhängigkeit von dem Programmierzustand der programmierbaren Schaltungseinheit, – Speichern eines Speicherzustands in der Speicherschaltung (20) in Abhängigkeit von dem Pegel des Programmierzustandssignals (PZS), – Erzeugen eines Pegels eines Ausgangssignals (FLAT) an einem Ausgangsanschluss (A20) der Speicherschaltung in Abhängigkeit von dem Speicherzustand der Speicherschaltung (20), – Ansteuern des zweiten Steueranschlusses (SN1) der programmierbaren Schaltungseinheit (10) und des Steueranschlusses (SP5) des dritten Transistors (P5) der zweiten Inverterschaltung (22) mit dem ersten Zustand des zweiten Aktivierungssignals (SET) zur Speicherung eines Speicherzustands in der Speicherschaltung in Abhängigkeit von dem Pegel des Ausgangssignals (FLAT), – Ansteuern des zweiten Steueranschlusses (SN1) der programmierbaren Schaltungseinheit und des Steueranschlusses (SP5) des dritten Transistors (P5) der zweiten Inverterschaltung (22) mit dem zweiten Zustand des zweiten Aktivierungssignals (SET), wobei die programmierbare Schaltungseinheit (10) an dem ersten Steueranschluss (SP1) mit dem zweiten Zustand des ersten Aktivierungssignals (PCH) angesteuert wird, – Erzeugen eines Pegels des Programmierzustandssignals (PZS) in Abhängigkeit von dem Programmierzustand der programmierbaren Schaltungseinheit, – Speichern eines Speicherzustands in der Speicherschaltung (20) in Abhängigkeit von dem Pegel des Programmierzustandssignals (PZS), – Erzeugen eines Pegels eines Ausgangssignals (FLAT) an einem Ausgangsanschluss (A20) der Speicherschaltung in Abhängigkeit von dem Speicherzustand der Speicherschaltung (20).
Verfahren nach Anspruch 16, – bei dem die Speicherschaltung (20) mit einem ersten Steueranschluss (SN4) zum Anlegen des ersten Aktivierungssignals (PCH) und mit einem zweiten Steueranschluss (SP5) zum Anlegen des zweiten Aktivierungssignals (SET) zur Speicherung eines Speicherzustands bereit gestellt wird, – bei dem bei dem Schritt des Ansteuerns des ersten Steueranschlusses (SP1) der programmierbaren Schaltungseinheit (10) und des Steueranschlusses (SP5) des dritten Transistors (P5) der zweiten Inverterschaltung (22) mit dem zweiten Zustand des ersten Aktivierungssignals (PCH) ein Steueranschlusses (SN4) der Speicherschaltung (20) mit dem zweiten Zustand des ersten Aktivierungssignals (PCH) angesteuert wird, – bei dem bei dem Schritt des Ansteuerns des ersten Steueranschlusses (SP1) der programmierbaren Schaltungseinheit (10) mit dem ersten Zustand des ersten Aktivierungssignals (PCH) der Steueranschlusses (SN4) der Speicherschaltung mit dem ersten Zustand des ersten Aktivierungssignals (PCH) angesteuert wird.