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Die vorliegende Erfindung bezieht sich auf ein Halbleiterspeicherbauelement, das zum Ausführen einer Seitenmodusoperation ausgebildet ist, und auf ein Verfahren zum Ausführen einer Seitenmodusoperation.
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Halbleiterspeicherbauelemente werden üblicherweise zum temporären und zum langfristigen Speichern von Daten in modernen elektronischen Geräten verwendet. Halbleiterspeicherbauelemente können grob in zwei Kategorien aufgeteilt werden: Flüchtige Speicherbauelemente und nichtflüchtige Speicherbauelemente. In flüchtigen Speicherbauelementen gehen die Daten verloren, wenn die Versorgung des Geräts abgeschaltet wird. Flüchtige Speicherbauelemente umfassen beispielsweise dynamischen Speicher mit wahlfreiem Zugriff (DRAM) und statischen Speicher mit wahlfreiem Zugriff (SRAM). In einem nichtflüchtigen Speicherbauelement bleiben Daten andererseits selbst dann gespeichert, wenn die Versorgung abbricht. Nichtflüchtige Speicherbauelemente umfassen beispielsweise programmierbare Nurlesespeicher (PROM), löschbare programmierbare Nurlesespeicher (EPROM), elektrisch löschbare programmierbare Nurlesespeicher (EEPROM) und Flashspeicher.
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Flashspeicher zählen zur Zeit zu den am weitesten verbreiteten Formen von nichtflüchtigem Speicher. Flashspeicher sind unter anderem deshalb so populär, da sie nichtflüchtig sind, eine hohe Speicherkapazität aufweisen, haltbar sind, schnelle Programmier-/Lesezeiten aufweisen und kostengünstig sind.
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Flashspeicher können in Abhängigkeit von einem Typ eines Logikgatters, das in einer jeweiligen Speicherzelle verwendet wird, grob in zwei Kategorien eingeteilt werden. Die beiden Kategorien sind NAND-Flashspeicher und NOR-Flashspeicher. Typischerweise werden NAND-Flashspeicher für Massendatenspeicher verwendet, da sie höher integriert, günstiger und schneller zu programmieren und zu löschen sind. Sie sind jedoch langsamer zu lesen als NOR-Flashspeicher. NOR-Flashspeicher andererseits werden üblicherweise zum Speichern von Daten verwendet, die ein schnelleres Lesen erfordern, jedoch vergleichsweise weniger Aktualisierungen benötigen, wie beispielsweise Programmcode.
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Eine gebräuchliche Technik zum Verbessern der Zugriffszeit und der Energieeffizienz von Halbleiterspeichern ist die Seitenmodusoperation bzw. der seitenweise Betrieb (Page-Mode-Operation). Seitenmodusoperationen sind Operationen eines Halbleiterspeicherbauelements, die durchgeführt werden, während sich das Bauelement in einem Seitenmodus befindet. Beispielsweise kann das Halbleiterspeicherbauelement programmiert oder gelesen werden, während es sich in dem Seitenmodus befindet. Kurz gesagt, wird bei einer Seitenmodusoperation eine Seite von Daten in einen Puffer gelesen und nachfolgende Operationen (beispielsweise Lesen oder Programmieren) werden innerhalb von Speicherbereichen der Seite durchgeführt.
1 zeigt ein Signalzeitablaufdiagramm einer herkömmlichen Seitenmodusleseoperation. Das Zeitablaufdiagramm von
1 ist in dem koreanischen Patent mit der Nummer
KR 10 1995 0 004 854 B1 offenbart.
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Bezugnehmend auf 1 wird eine Startadresse Ax[15:0] in ein Halbleiterspeicherbauelement von einer externen Quelle eingegeben. Bei einer Seitenmodusoperation wird die Startadresse Ax[15:0] in eine normale Adresse Ax[15:3] und in eine Seitenadresse Ax[2:0] aufgeteilt.
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Während der Seitenmodusoperation bleibt die normale Adresse Ax[15:3] gleich, die Seitenadresse Ax[2:0] kann sich jedoch verändern, um unterschiedliche Daten derselben Seite auszugeben. 1 zeigt eine Seitenmodusoperation, bei der eine Seitenlänge acht Worte beträgt und die Seitenadresse Ax[2:0] drei Bits aufweist. Das Halbleiterspeicherbauelement empfängt ein Ausgabefreigabesignal nOE, um die Ausgabe von Daten durch das Halbleiterspeicherbauelement während der Seitenmodusoperation zu steuern.
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Ein herkömmliches Halbleiterspeicherbauelement, welches einen Seitenmodus unterstützt, umfasst typischerweise einen normalen Adressenübergangsdetektor (normal-Adress-Transition-Detector, NATD) zum Detektieren von Veränderungen (oder Übergängen) der normalen Adressen und einen Seitenadressenübergangsdetektor (Page-Adress-Transition-Detector, PATD) zum Detektieren von Veränderungen (oder Übergängen) der Seitenadresse. Jeder der Adressenübergangsdetektoren erzeugt einen Puls, wenn sich eine Seitenadresse oder eine normale Adresse verändert. Das herkömmliche Halbleiterspeicherbauelement erzeugt typischerweise ein Taktsignal zur Ausgabe von Daten unter Verwendung von Pulsen, die durch einen Adressenübergangsdetektor ausgegeben werden.
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Unvorteilhafterweise detektiert der PATD des herkömmlichen Halbleiterspeicherbauelements alle Veränderungen der Seitenadresse. Wenn beispielsweise ein beliebiges der drei Bits innerhalb einer Seitenadresse Ax[2:0] variiert, wird diese Variation detektiert. Die Überwachung aller drei Bits reduziert jedoch die Leistungsfähigkeit des Halbleiterspeicherbauelements.
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Die
US 5 694 370 A zeigt eine Hochgeschwindigkeitsdatenzugriffsvorrichtung für einen Speicher, die während eines initialen Betriebs es nur ersten Seitendaten erlaubt, einen normalen Zugriffsmodus durchzuführen.
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Die
US 2002/0012278 A1 zeigt eine Burstmodusarchitektur, die einen Burstmoduszugriff auf eine Mehrzahl von Datenworten in einem Flashspeicher zur Verfügung stellt.
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Die
EP 1 103 978 A1 zeigt ein nicht-flüchtiges Speicherelement mit einem Burstmoduslesezugriff.
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Der Erfindung liegt das technische Problem zugrunde, ein Halbleiterspeicherbauelement zum Durchführen einer Seitenmodusoperation und ein Verfahren zum Durchführen einer Seitenmodusoperation zur Verfügung zu stellen, welche die Leistungsfähigkeit des Halbleiterspeicherbauelements erhöhen.
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Die Erfindung löst diese Aufgabe durch ein Halbleiterspeicherbauelement mit den Merkmalen des Anspruchs 1 und durch ein Verfahren zum Ausführen einer Seitenmodusoperation mit den Merkmalen des Anspruchs 9.
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Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der Unteransprüche, deren Wortlaut hiermit durch Bezugnahme zum Gegenstand der Beschreibung gemacht wird, um unnötige Textwiderholungen zu vermeiden.
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Bevorzugte Ausführungsformen der Erfindung, wie nachfolgend detailliert beschrieben, sowie die oben beschriebenen herkömmlichen Ausführungsformen, um das Verständnis der Erfindung zu erleichtern, sind in den Zeichnungen dargestellt. Hierbei zeigen:
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1 ein Signalzeitablaufdiagramm einer Seitenmodusoperation eines herkömmlichen Halbleiterspeicherbauelements,
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2 ein Blockschaltbild eines Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung,
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3 ein Signalzeitablaufdiagramm einer Seitenmodusleseoperation eines Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung und
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4 ein Signalzeitablaufdiagramm einer Seitenmodusschreiboperation eines Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
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2 zeigt ein Blockschaltbild eines Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
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Bezugnehmend auf 2 umfasst ein Halbleiterspeicherbauelement 200 ein Zellenfeld 210, einen Adressenpuffer 220, einen ersten Adressenübergangsdetektor 230, einen zweiten Adressenübergangsdetektor 240, eine internen Taktgenerator 250, einen Logikschaltkreis 260, eine Adressensteuereinheit 270 und einen Dateneingabe-/Datenausgabeschaltkreis 280.
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Das Zellenfeld 210 umfasst eine Anzahl von nicht gezeigten Speicherzellen zum Speichern von Daten. Die Speicherzellen werden durch eine Adresse An[15:0] ausgewählt, die durch die Adressensteuereinheit 270 ausgegeben wird.
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Der Adressenpuffer 220 empfängt eine Startadresse Ax[15:0] von einer externen Quelle und gibt eine interne Startadresse ADDR[15:0] aus. Die interne Startadresse ADDR[15:0] wird zum Auswählen von Speicherzellen verwendet, auf die in einer Seitenmodusoperation zugegriffen wird. Der Adressenpuffer 220 gibt weiterhin zwei unterschiedliche Teile der internen Startadresse ADDR[15:0] aus, die einen ersten Teil ADDR[15:3] und einen zweiten Teil ADDR[2:0] umfasst. Der erste Teil ADDR[15:3] dient als eine ”erste Adresse” und der zweite Teil ADDR[2:0] dient als eine Seitenadresse. Der Adressenpuffer 220 gibt ein niedriges Bit (beispielsweise ADDR[0]) der Seitenadresse als eine ”zweite Adresse” aus. Die erste und die zweite Adresse müssen nicht notwendigerweise wie oben beschrieben aufgeteilt werden. Beispielsweise kann die erste Adresse alternativ als ADDR[15:0] oder ADDR[15:1] und die zweite Adresse als ADDR[1] oder ADDR[2] definiert werden.
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Innerhalb der vorliegenden Beschreibung wird die erste Adresse ADDR[15:3] auch als ”normale Adresse” Ax[15:3] und die zweite Adresse ADDR[0] auch als niederwertigstes-Bit(LSB)-Adresse Ax[0] bezeichnet. Weiterhin wird ein Teil ADDR[2:1] der internen Startadresse auch als Adresse Ax[2:1] bezeichnet.
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Der erste Adressenübergangsdetektor 230 detektiert einen Übergang bzw. eine Veränderung der ersten Adresse und erzeugt ein erstes Taktsignal CLK1 in Abhängigkeit von dem Übergang der ersten Adresse. Der zweite Adressenübergangsdetektor 240 detektiert einen Übergang bzw. eine Veränderung der zweiten Adresse und erzeugt ein zweites Taktsignal CLK2 in Abhängigkeit von dem Übergang der zweiten Adresse. Beispielsweise erzeugt der erste Adressenübergangsdetektor 230 das Taktsignal CLK1 als einen Puls, wenn das Halbleiterspeicherbauelement 200 die Startadresse empfängt, und der zweite Adressenübergangsdetektor 240 erzeugt das Taktsignal CLK2 als einen Puls, wenn das Halbleiterspeicherbauelement 200 das niederwertigste Bit (LSB) Ax[0] der Startadresse empfängt.
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Der interne Taktgenerator 250 erzeugt ein drittes Taktsignal CLK3 nachdem das erste Taktsignal CLK1 erzeugt ist und bevor das zweite Taktsignal CLK2 erzeugt wird. Der interne Taktgenerator 250 erzeugt das dritte Taktsignal CLK3 mit einer vorbestimmten Anzahl von Pulsen basierend auf einer initialen Zugriffszeit in Verbindung mit einer internen Logik. Beispielsweise beträgt die vorbestimmte Anzahl von Pulsen in 3 zwei, und folglich erzeugt der interne Taktgenerator 250 das dritte Taktsignal CLK3 mit zwei Pulsen. Das dritte Taktsignal CLK3 wird zum Inkrementieren der internen Startadresse ADDR[15:0] verwendet, bevor Daten aus dem Zellenfeld 210 ausgelesen werden. Obwohl der Begriff ”Inkrementieren” zum Beschreiben von Veränderungen innerhalb von Adressen in dieser Beschreibung verwendet wird, versteht es sich, dass wann immer der Begriff ”Inkrementieren” verwendet wird, verschiedene andere Arten zur Modifikation einer Adresse (beispielsweise Dekrementieren oder nicht sequentielle Modifikationen) ebenfalls möglich sind.
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Der Logikschaltkreis 260 empfängt das erste bis dritte Taktsignal CLK1 bis CLK3 und erzeugt ein viertes Taktsignal CLK4. Das vierte Taktsignal CLK4 ist eine Kombination des ersten bis dritten Taktsignals CLK1 bis CLK3 und dient als ein internes Taktsignal des Halbleiterspeicherbauelements 200. Das vierte Taktsignal CLK4 wird an das Zellenfeld 210, die Adressensteuereinheit 270 und an den Dateneingabe-/Datenausgabeschaltkreis 280 angelegt.
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Die Adressensteuereinheit 270 empfängt die interne Startadresse ADDR[15:0] synchron zu dem vierten Taktsignal CLK4 und inkrementiert die Startadresse ADDR[15:0] sequentiell mit einer vorbestimmten Seitenlänge (PL). Wenn die Seitenlänge PL beispielsweise acht Worte beträgt und die Seitenadresse eine Länge von drei Bits aufweist, initialisiert die Adressensteuereinheit 270 eine Zugriffsadresse An[15:0] und inkrementiert dann die Zugriffsadresse An[15:0] sequentiell sieben Mal synchron zu dem vierten Taktsignal CLK4. Dieser Vorgang erzeugt sukzessive folgende Zugriffsadressen: A0[15:0], A1[15:0], ..., A7[15:0]. Typischerweise wird die Zugriffsadresse An[15:0] mit der internen Startadresse ADDR[15:0] initialisiert. Speicherzellen in dem Zellenfeld 210 werden anhand der Zugriffsadresse An[15:0] ausgewählt und auf die Speicherzellen wird synchron zu dem vierten Taktsignal CLK4 zugegriffen.
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Der Dateneingabe-/Datenausgabeschaltkreis 280 wird zum Ausgeben von Daten durch das Halbleiterspeicherbauelement 200 in einer Seitenmodusleseoperation verwendet und wird zum Eingeben von Daten in das Halbleiterspeicherbauelement 200 in einer Seitenmodusschreiboperation verwendet. Der Dateneingabe-/Datenausgabeschaltkreis 280 wird durch ein Steuersignal CTRL angesteuert. Das Steuersignal CTRL wird in 3 beispielsweise als ein Ausgabefreigabesignal nOE und als Schreibfreigabesignal nWE in 4 dargestellt. In einer Seitenmodusleseoperation wird das Steuersignal CTRL aktiviert (beispielsweise auf einen logischen High-Pegel gesetzt) und der Dateneingabe-/Datenausgabeschaltkreis 280 liest Daten aus den Speicherzellen des Zellenfelds 210 über eine interne Dateneingabe-/Datenausgabeleitung DIO synchron zu dem vierten Taktsignal CLK4. In einer Seitenmodusschreiboperation wird das Steuersignal CTRL aktiviert und der Dateneingabe-/Datenausgabeschaltkreis 280 speichert Daten, die über eine externe Eingabe-/Ausgabeleitung DIOx empfangen werden, in den Speicherzellen des Zellenfelds 210 über die interne Eingabe-/Ausgabeleitung DIO synchron zu dem vierten Taktsignal CLK4.
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3 zeigt ein Signalzeitablaufdiagramm einer Seitenmodusleseoperation des Halbleiterspeicherbauelements 200. Die Seitenmodusleseoperation wird nachfolgend unter Bezugnahme auf 2 und 3 beschrieben.
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Bezugnehmend auf 3 empfängt der Adressenpuffer 220 die Startadresse Ax[15:0] und der erste Adressenübergangsdetektor 230 detektiert einen Übergang der normalen Adresse Ax[15:3]. Der Übergangsdetektor 230 erzeugt dann das erste Taktsignal CLK1. Der interne Taktgenerator 250 erzeugt das dritte Taktsignal CLK3 mit einer vorbestimmten Anzahl von Pulsen. Wenn beispielsweise die vorbestimmte Anzahl zwei ist, weist das dritte Taktsignal CLK3 einen ersten Puls und einen zweiten Puls auf. Nachdem das dritte Taktsignal CLK3 erzeugt ist, erzeugt der zweite Adressenübergangsdetektor 240 das zweite Taktsignal CLK2 in Abhängigkeit von einem Übergang der LSB-Adresse Ax[0]. Das vierte Taktsignal CLK4 wird als ein interner Takt des Halbleiterspeicherbauelements 200 verwendet. Das vierte Taktsignal CLK4 wird gemäß einer Kombination des ersten bis dritten Taktsignals CLK1, CLK2 und CLK3 erzeugt.
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Die interne Startadresse ADDR[15:0] wird an die Adressensteuereinheit 270 synchron zu einem ersten Übergang des vierten Taktsignals CLK4 angelegt. Zu diesem Zeitpunkt erzeugt die Adressensteuereinheit 270 die Zugriffsadresse A0[15:0]. Der erste Übergang des vierten Taktsignals CLK4 korrespondiert mit einem Puls des ersten Taktsignals CLK1.
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Die Adressensteuereinheit 270 inkrementiert die Zugriffsadresse A0[150], um die Zugriffsadresse A1[15:0] synchron zu einem zweiten Übergang des vierten Taktsignals CLK4 zu erzeugen. In den Speicherzellen gespeicherte Daten D0, die durch die Adresse A0[15:0] ausgewählt werden, werden dann an den Dateneingabe-/Datenausgabeschaltkreis 280 synchron zu einem zweiten Übergang des vierten Taktsignals CLK4 übertragen.
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Danach inkrementiert die Adressensteuereinheit 270 die Zugriffsadresse A1[15:0], um die Zugriffsadresse A2[15:0] synchron zu einem dritten Übergang des vierten Taktsignals CLK4 zu erzeugen. In den Speicherzellen gespeicherte Daten D1, die durch die Adresse A1[15:0] ausgewählt werden, werden dann an den Datenausgabeschaltkreis 280 synchron mit einem dritten Übergang des vierten Taktsignals CLK4 übertragen. Zusätzlich gibt der Dateneingabe-/Datenausgabeschaltkreis 280 die Daten D0 über die externe Eingabe-/Ausgabeleitung DIOx synchron zu dem dritten Übergang des vierten Taktsignals CLK4 aus. Der zweite und der dritte Übergang des vierten Taktsignals CLK4 werden durch das dritte Taktsignal CLK3 erzeugt.
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In gleicher Weise inkrementiert die Adressensteuereinheit 270 die Zugriffsadresse A2[15:0], um die Zugriffsadresse A3[15:0] synchron zu einem vierten Übergang des vierten Taktsignals CLK4 zu erzeugen. In den Speicherzellen gespeicherte Daten D2, die durch die Adresse A2[15:0] ausgewählt werden, werden an den Datenausgabeschaltkreis 280 synchron mit dem vierten Übergang des vierten Taktsignals CLK4 übertragen. Zusätzlich gibt der Datenausgabeschaltkreis 280 die Daten D1 über die externe Eingabe-/Ausgabeleitung DIOx synchron mit dem vierten Übergang des vierten Taktsignals CLK4 aus. Der vierte Übergang des vierten Taktsignals CLK4 wird durch einen Übergang der LSB-Adresse Ax[0] erzeugt.
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Wie oben beschrieben, inkrementiert die Adressensteuereinheit 270 die Zugriffsadresse An[15:0], Daten, die in den ausgewählten Speicherzellen des Zellenfelds 210 gespeichert sind, werden an den Dateneingabe-/Datenausgabeschaltkreis 280 übertragen und der Dateneingabe-/Datenausgabeschaltkreis 280 gibt die Daten über die interne Eingabe-/Ausgabeleitung DIO aus, wenn ein Übergang der LSB-Adresse Ax[0] auftritt. In anderen Worten werden bei einer Seitenmodusleseoperation des Halbleiterspeicherbauelements 200 Daten von dem Dateneingabe-/Datenausgabeschaltkreis 280 in einer aufeinanderfolgenden Art und Weise (pipelined) synchron zu Übergängen der LSB-Adresse Ax[15:0] ausgegeben.
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4 zeigt ein Signalzeitablaufdiagramm einer Seitenmodusschreiboperation des Halbleiterspeicherbauelements 200. Die Seitenmodusschreiboperation wird unter Bezugnahme auf 2 und 4 beschrieben.
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Bezugnehmend auf 4 gleicht die Seitenmodusschreiboperation der oben beschriebenen Seitenmodusleseoperation, es wird jedoch kein drittes Taktsignal CLK3 durch den internen Taktgenerator 250 erzeugt und der Dateneingabe-/Datenausgabeschaltkreis 280 wird durch das Schreibfreigabesignal nWE gesteuert, anstatt durch das Ausgabefreigabesignal nOE. Bei der Seitenmodusschreiboperation des Halbleiterspeicherbauelements 200 werden die Zugriffsadressen An[15:0] sequentiell synchron zu Übergängen der LSB-Adresse Ax[0] inkrementiert, und der Dateneingabe-/Datenausgabeschaltkreis 280 empfängt Daten gemäß der inkrementierten Adresse.
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In einer Seitenmodusleseoperation oder einer Seitenmodusschreiboperation empfängt das Halbleiterspeicherbauelement 200 eine Startadresse und gibt Daten sequentiell gemäß Übergängen der LSB-Adresse Ax[0] ein bzw. aus. Das Halbleiterspeicherbauelement 200 erzielt eine effiziente Dateneingabe-/Datenausgabegeschwindigkeit durch Erzeugen einer vorbestimmten Anzahl von Pulsen eines internen Taktsignals, inkrementieren der Startadresse gemäß dem internen Taktsignal und Übertragen der Daten aus den ausgewählten Speicherzellen basierend auf den vorhergehenden Zugriffsadressen. Da das Halbleiterspeicherbauelement 200 Übergänge der LSB-Adresse Ax[0] zum Erzeugen von Pulsen des internen Taktsignals verwendet, ist es möglich, die Leistungsfähigkeit eines asynchronen Systems zu verbessern, welches ein Halbleiterspeicherbauelement gemäß Ausführungsformen der vorliegenden Erfindung umfasst.
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Wie oben beschrieben, gibt das Halbleiterspeicherbauelement 200 in einer Seitenmodusoperation Daten in Abhängigkeit von Übergängen einer LSB-Adresse aus oder empfängt diese, wodurch die Notwendigkeit zum Eingeben bzw. Empfangen aller Seitenadressen entfällt.