DE102005045312A1

DE102005045312A1 - Halbleiterspeicher mit flüchtigen und nichtflüchtigen Speicherzellen

Info

Publication number: DE102005045312A1
Application number: DE102005045312A
Authority: DE
Inventors: Corvin Liaw; Josef Willer; Michael Dr. Kund
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-10-29
Filing date: 2005-09-22
Publication date: 2006-05-04
Also published as: US20060120138A1

Abstract

Die Aufgabe, vorteilhafte Eigenschaften flüchtiger Speicherelemente einerseits und nicht-flüchtiger Speicherelemente andererseits miteinander zu verbinden, wird durch die vorliegende Erfindung gelöst, durch einen Halbleiterspeicher mit einem flüchtigen Speicherelement, insbesondere DRAM-Speicherelement (3, 9), und mit einem nicht-flüchtigen Speicherelement, wobei das flüchtige Speicherelement (3, 9) mit dem nicht-flüchtigen Speicherelement elektrisch gekoppelt ist und das nicht-flüchtige Speicherelement ein zwischen zwei Informationszuständen schaltbares Polymerspeicherelement (5) umfasst.

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einer Kombination aus flüchtigen und nicht-flüchtigen Speicherzellen. Die Erfindung bezieht sich ferner auf den Betrieb, das Design sowie unterschiedliche Layoutkonzepte für einen Halbleiterspeicher mit einer Kombination aus flüchtigen Speicherzellen, und nicht-flüchtigen Polymerspeicherzellen.

Ein Halbleiter-Speicherbauelement weist üblicherweise ein Zellenfeld bestehend aus einer Vielzahl von Speicherzellen und eine Matrix von Spalten- und Zeilenzuleitungen bzw. Wort- und Bitleitungen auf. Die Speicherzellen befinden sich jeweils an den Kreuzungspunkten der elektrisch leitenden Zuleitungen, die jeweils über eine obere Elektrode bzw. Topelektrode und eine untere Elektrode bzw. Bottomelektrode mit der Speicherzelle verbunden sind. Um eine Änderung des Informationsinhalts in einer bestimmten Speicherzelle am adressierten Kreuzungspunkt herbeizuführen oder den Speicherzelleninhalt abzurufen, werden die betreffenden Wort- und Bitleitungen selektiert und entweder mit einem Schreibstrom oder mit einem Lesestrom beaufschlagt.

Es sind unterschiedliche Arten von Halbleiterspeichern bekannt, wie z.B. ein RAM (Random-Access Memory). Ein RAM-Speicherbauelement ist ein Speicher mit wahlfreiem Zugriff, d.h. es können Daten unter einer bestimmten Adresse abgespeichert und später unter derselben Adresse wieder ausgelesen werden. Durch gezieltes Anlegen einer Spannung über die Spalten- und Zeilenzuleitungen an einem entsprechenden Auswahltransistor kann während eines Schreibvorgangs eine Informationseinheit (Bit) in einem Kondensator gespeichert und während eines Lesevorgangs über den Auswahltransistor wieder abgefragt werden.

Eine bestimmte Art von RAM-Halbleiterspeichern sind DRAMs (Dynamic Random-Access Memory), die im Allgemeinen nur ein einziges, entsprechend angesteuertes kapazitives Element enthalten, wie z.B. einen Trench-Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. DRAM-Speicherzellen zeichnen sich durch besonders kurze Zugriffszeiten aus. In einer DRAM-Speicherzelle bleibt jedoch die Ladung bzw. die gespeicherte Information nur verhältnismäßig kurze Zeit erhalten, weshalb regelmäßig ein "Refresh" durchgeführt werden muss, wobei der entsprechende Informationsinhalt erneut in die Speicherzelle geschrieben bzw. aufgefrischt wird. Das bei dem DRAM-Speicherkonzept bestehende Problem von Leckströmen im Speicherkondensator, die zum Ladungsverlust bzw. Informationsverlust führen können, wird bislang durch das ständige Auffrischen der gespeicherten Ladung nur unbefriedigend gelöst.

Im Gegensatz zu den DRAMs muss bei SRAMs (Static Random-Access Memories) kein "Refresh" durchgeführt werden, da die in einer SRAM-Speicherzelle gespeicherten Daten erhalten bleiben, solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird. Dazu umfasset jede Speicherzelle der SRAMs in der Regel eine größere Anzahl, z.B. 6 Transistoren, was einen größeren Platzbedarf auf einem Siliziumsubstrat mit sich bringt. In einem Speicherbauelement sollen jedoch im Allgemeinen möglichst viele Speicherzellen untergebracht werden, so dass diese so einfach wie möglich und auf engstem Raum zu realisieren bzw. zu skalieren sind.

Es sind verschiedene nicht-flüchtige Speicherelemente bekannt, die auf unterschiedlichen physikalischen Prinzipien beruhen. Nur bei nicht-flüchtigen Speicherbauelementen (NVMs (Non-Volatile Memories)), wie z.B. EPROMs, EEPROMs und Flash-Speichern, bleiben die gespeicherten Daten auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet wird. Das Flash-Speicherkonzept unterliegt jedoch dem Problem begrenzter Schreib- und Lesezyklen. Darüber hinaus werden bei FLASH-Elementen relativ hohe Spannungen benötigt, da die Ladungen eine Barrierenschicht überwinden müssen.

Neben den oben beschriebenen Speicherelementen sind auch Speichertypen auf der Basis von Polymeren oder speziellen Molekülen vorgeschlagen worden. Das Konzept der Polymerspeicherzellen befasst sich mit komplexen Molekülen, die zwei verschiedene Zustände annehmen können, die mit einem intramolekularen Ladungsfluss verbunden sind. Solche Polymerspeicherzellen können elektrisch adressiert, beschrieben und ausgelesen werden. Bei modernen Polymerspeicherzellen befindet sich in einem Volumen zwischen einer oberen Elektrode bzw. Topelektrode und einer unteren Elektrode bzw. Bottomelektrode ein elektrochemisch aktives Material aus mindestens zwei verschiedenen Molekül- bzw. Polymerlagen, die jeweils reversibel von einer oxidierten Form in eine reduzierte Form überführt werden können und damit ein elektrochemisches Red/Ox-Paar bilden. Diese Molekül- bzw. Polymerlagen stehen sowohl miteinander als auch mit den jeweils benachbarten Elektrodenschichten der Top- bzw. Bottomelektrode in elektrischer Verbindung.

Wie oben erläutert, haben die DRAM-Halbleiterspeicher den Vorteil kurzer Schreib- und Lesezeiten, aber den Nachteil flüchtigen Dateninhalts, was ein ständiges Auffrischen der gespeicherten Information erfordert. Dagegen haben nicht-flüchtigen Polymerspeicherzellen den Vorteil, dass die darin gespeicherten Informationen auch ohne Spannungsversorgung verhältnismäßig lange erhalten bleiben. Im Stand der Technik, z.B. der US 2004/0016947 A1 sind bereits Kombinationen aus DRAM-Halbleiterspeichern und FLASH-Speicherelementen vorgeschlagen worden, die jedoch die oben genannten Nachteile der FLASH-Speicherelemente aufweisen.

Aufgabe der vorliegenden Erfindung ist es, die vorteilhaften Eigenschaften flüchtiger Speicherelemente einerseits und nicht-flüchtiger Speicherelemente andererseits miteinander zu verbinden, ohne die Nachteile begrenzter Schreib- und Lesezyklen und hoher Spannungen für die Schreib- und Lesevorgänge.

Die Aufgabe wird nach der vorliegenden Erfindung durch einen Halbleiterspeicher mit den im Anspruch 1 angegebenen Merkmalen gelöst. Die Aufgabe wird ferner nach der vorliegenden Erfindung durch Verfahren mit den in den Ansprüchen 10, 12 und 14 angegebenen Merkmalen gelöst, sowie durch ein Speicherfeld gemäß Anspruch 17, und eine Halbleiter-Speicherstruktur gemäß Anspruch 19. Vorteilhafte Ausführungsformen der Erfindung sind jeweils in den Unteransprüchen definiert.

Gemäß einem Aspekt der Erfindung wird ein Halbleiterspeicher mit einem flüchtigen Speicherelement, insbesondere DRAM-Speicherelement, und mit einem nicht-flüchtigen Speicherelement zur Verfügung gestellt, wobei das flüchtige Speicherelement mit dem nicht-flüchtigen Speicherelement elektrisch gekoppelt ist, und wobei das nicht-flüchtige Speicherelement ein zwischen zwei Informationszuständen schaltbares Polymerspeicherelement umfasst.

Nach der vorliegenden Erfindung werden flüchtige DRAM-Speicherelemente in Kombination mit resistiv schaltenden Speicherelementen in Form von nicht-flüchtigen Polymerspeicherelementen anstelle von FLASH-Speicherzellen verwendet. Damit schafft die vorliegende Erfindung die Verbindung zwischen flüchtigen Speicherelementen mit kurzen Zugriffszeiten in Form von DRAM-Speicherelementen und nicht-flüchtigen Speicherelementen in Form von resistiv schaltenden Polymerspeicherzellen, die in der Lage sind, die beim Ausschalten des DRAMs zuletzt darin gespeicherten Informationen sofort wieder zu laden.

Auf diese Weise wird einerseits die Zellgröße des Speichers verringert, da je nach Ausführungsbeispiel eine geringere Anzahl oder gar keine Kontrollgate-Leitung mehr benötigt wird. Aufgrund der geringeren Anzahl von Kontrollgate-Leitungen wird auch eine einfachere Betriebsweise erreicht, als im Stand der Technik. Ferner werden bei dem erfindungsgemäßen Halbleiterspeicher deutlich geringere Spannungswerte als bei herkömmlichen – in Kombination mit Flash-Speicherzellen betriebenen – Halbleiterspeichern benötigt. Ein weiterer Vorteil des erfindungsgemäßen Halbleiterspeichers besteht darin, dass die Schreibgeschwindigkeit eines Polymerspeichers höher ist als die einer Flash-Speicherzelle.

Das der vorliegenden Erfindung zugrunde liegende Prinzip beruht folglich in erster Linie auf der Kombination eines flüchtigen DRAM-Halbleiterspeichers mit nicht-flüchtigen Polymerspeicherzellen, die es ermöglichen, die in den Polymerspeicherzellen gespeicherten Informationen in den DRAM-Halbleiterspeicher zu laden. Ebenso können die Informationen aus dem flüchtigen DRAM-Halbleiterspeicher in den nicht-flüchtigen Polymerspeicher transferiert werden. Dadurch kann erreicht werden, dass die vor dem Ausschalten im DRAM-Halbleiterspeicher gespeicherten Informationen bzw. der Zustand des DRAM-Halbleiterspeichers in dem nicht-flüchtigen Polymerspeicher gespeichert wird. Beim Einschalten des DRAM-Halbleiterspeichers können dann die im nicht-flüchtigen Polymerspeicher abgelegten Informationen bzw. der Zustand von vor dem Abschalten des DRAM-Halbleiterspeichers unmittelbar nach dem Einschalten wieder in den DRAM-Halbleiterspeicher übernommen werden. Dadurch kann ein instantanes Einschalten eines Systems ohne wesentliche Zeitverzögerung erreicht werden.

Im Folgenden wird die prinzipielle Funktionsweise einer Polymerspeicherzelle beschrieben. Ein typischer Aufbau einer Polymerspeicherzelle umfasst beispielsweise eine erste Schicht aus einem elektrisch leitenden Material, eine auf der ersten Schicht angeordnete und mit dieser in elektrischer Verbindung stehende zweite Schicht, welche eine erste chemische Verbindung enthält, die reversibel von einer oxidierten Form in eine reduzierte Form überführt werden kann, eine auf der zweiten Schicht angeordnete dritte Schicht, welche eine zweite chemische Verbindung enthält, die reversibel von einer reduzierten Form in eine oxidierte Form überführt werden kann, und eine auf der dritten Schicht angeordnete und mit dieser in elektrischer Verbindung stehende vierte Schicht aus einem elektrisch leitenden Material.

Die Speicherzelle umfasst mit der zweiten und der dritten Schicht also mindestens zwei verschiedene Molekül- bzw. Polymerlagen, die ein elektrochemisches Red/Ox-Paar bilden. Wird an der elektrisch leitenden ersten Schicht und der elektrisch leitenden vierten Schicht eine entsprechende Spannung angelegt, gibt die in der zweiten Schicht enthaltene erste chemische Verbindung Elektronen an die elektrisch leitfähige erste Schicht ab, wodurch die erste chemische Verbindung oxidiert wird. Gleichzeitig fließen Elektronen aus der elektrisch leitfähigen vierten Schicht in die dritte Schicht, sodass die darin enthaltene zweite chemische Verbindung durch Aufnahme von Elektronen in die reduzierte Form überführt wird. Wird die Spannung umgepolt, kann die Speicherzelle in den ursprünglichen Zustand zurückgeschrieben werden. Zum Ausgleich der durch die Oxidation bzw. Reduktion der ersten und zweiten chemischen Verbindung erzeugten Ladungen fließen Protonen von der zweiten Lage in die dritte Lage, sodass die Speicherzelle insgesamt elektrisch neutral bleibt.

Der Informationsinhalt der Polymerspeicherzelle wird vom Oxidationszustand der ersten und zweiten chemischen Verbindung bestimmt, die in der zweiten bzw. dritten Schicht der Speicherzelle enthalten sind. Im ersten Zustand befindet sich die erste chemische Verbindung in ihrer reduzierten Form und die zweite chemische Verbindung in ihrer oxidierten Form. Durch Anlegen einer Spannung wird eine Oxidation bzw. eine Reduktion der chemischen Verbindungen bewirkt. Im zweiten Zustand befindet sich dann die erste chemische Verbindung in ihrer oxidierten Form, während die zweite chemische Verbindung in der reduzierten Form vorliegt. Durch Umpolen der Spannung kann zwischen den beiden Zuständen gewechselt werden.

Wenn die erste chemische Verbindung in ihrer oxidierten Form und die zweite chemische Verbindung in ihrer reduzierten Form elektrisch neutral sind, können die beiden logischen Zustände in der Speicherzelle dadurch gekennzeichnet werden, dass im ersten Zustand die Moleküle in ihrer neutralen und im zweiten Zustand die Moleküle in ionischer Form vorliegen. Dadurch ist ein rein elektrisches Auslesen des Zellzustandes möglich.

Eine weitere Art von Polymerspeicherelementen ist beschrieben in IEDM, 2003, Paper #10.2, „Organic Materials for High-Density Non-Volatile Memory Applications.", von R. Sezi et al, Infineon Technologies. Solche Polymerspeicherzellen lassen sich gut in elektronischen Schaltungen integrieren, indem sie auf einem Substrat angeordnet werden, in dem integrierte Schaltungen strukturiert sind. Dazu können die Polymerspeicherzellen in einem Speicherfeld bzw. Array arrangiert werden, wobei die Wort- und Bitleitungen rechtwinklig zueinander angeordnet sind, so dass sie Kreuzungspunkte ausbilden, an denen jeweils eine Polymerspeicherzelle ausgebildet ist.

Im Folgenden wird die Erfindung anhand mehrerer bevorzugter Ausführungsbeispiele und der beigefügten Zeichnungen näher erläutert. Es zeigen:
1A eine elektrische Schaltung für einen Halbleiterspeicher gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
1B eine weitere elektrische Schaltung für einen Halbleiterspeicher gemäß einer Variante des ersten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;
2A eine elektrische Schaltung für einen Halbleiterspeicher gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
2B eine weitere elektrische Schaltung für einen Halbleiterspeicher gemäß einer Variante des zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
3 ein Diagramm zur Veranschaulichung der Schaltcharakteristik eines resistiv schaltenden Polymerspeicherelements;
4 ein Diagramm zur Veranschaulichung der Schaltcharakteristik einer Zenerdiode;
5 eine seitliche Schnittdarstellung durch ein Halbleitersubstrat, in dem ein Halbleiterspeicher gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung mit dem in 6 gezeigten Layout und gemäß dem in 11 gezeigten Schaltplan nach dem Folded-Bitline-Konzept strukturiert ist;
6 bis 9 zeigen jeweils eine schematische Darstellung des Layouts für Halbleiterspeicher gemäß bevorzugter Ausführungsformen der vorliegenden Erfindung;
10 eine seitliche Schnittdarstellung durch ein Halbleitersubstrat, in dem ein Halbleiterspeicher gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung mit dem in 9 gezeigten Layout und gemäß dem in 12 gezeigten Schaltplan nach dem Folded-Bitline-Konzept strukturiert ist;
11 einen elektrischen Schaltplan für einen erfindungsgemäßen Halbleiterspeicher nach dem Folded-Bitline-Konzept gemäß dem in den 5 und 6 dargestellten Ausführungsbeispiel der vorliegenden Erfindung;
12 einen elektrischen Schaltplan für einen erfindungsgemäßen Halbleiterspeicher nach dem Folded-Bitline-Konzept gemäß dem in den 9 und 10 dargestellten Ausführungsbeispiel der vorliegenden Erfindung; und
13 einen elektrischen Schaltplan für einen nach dem Open-Bitline-Konzept ausgebildeten Halbleiterspeicher gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
Der erfindungsgemäße Halbleiterspeicher umfasst eine Matrix, die aus vorzugsweise orthogonal zueinander ausgerichteten Wortleitungen und Bitleitungen besteht. Gemäß einer ersten bevorzugten Ausführungsform eines Halbleiterspeichers mit einer Kombination aus flüchtigen und nicht-flüchtigen Speicherelementen nach der vorliegenden Erfindung ist das resistiv schaltende Polymerspeicherelement jeweils mit einem zusätzlichen Transistor gekoppelt.
In den 1A und 1B ist jeweils ein Ausführungsbeispiel einer Schaltung für einen Halbleiterspeicher nach der vorliegenden Erfindung gezeigt, in der jeweils ein nicht-flüchtiges Speicherelement und ein flüchtiges Speicherelement miteinander kombiniert bzw. elektrisch gekoppelt sind. Als nicht-flüchtiges Speicherelement wird dabei eine Polymerspeicherzelle bzw. ein Polymerspeicherelement 5 mit einem zusätzlichen Transistor 6 verwendet, die jeweils am Kreuzungspunkt zwischen einer Wortleitung 1 und einer Bitleitung 2 angeordnet sind.
Zum besseren Verständnis der in den 1A und 1B dargestellten Schaltungen wird zunächst das Schaltverhalten eines Polymerspeicherelements 5 näher beschrieben. 3 zeigt ein Diagramm zur Veranschaulichung der Schaltcharakteristik eines resistiv schaltenden Polymerspeicherelements 5. Wie in 3 zu erkennen, ist das Polymerspeicherelement bei Erhöhung der Spannung U beginnend von 0 V in einem Bereich unterhalb einer positiven Schwellspannung hochohmig, und weist einen Widerstand von etwa R = 10⁸ Ω auf, so dass nur ein geringer Strom I durch das Polymerspeicherelement fließt. Sobald die Spannung U die positive Schwellspannung von beispielsweise 3 V erreicht, wird das Polymerspeicherelement sprungartig niederohmig, und weist einen Widerstand von etwa R = 10⁵ Ω auf, so dass ein größerer Strom I durch das Polymerspeicherelement fließen kann. Bei einer negativen Schwellspannung von beispielsweise –3 V wird das Polymerspeicherelement sprungartig wieder hochohmig, und weist (wieder) einen Widerstand von etwa R = 10⁸ Ω auf. Dieses hystereseartige Schaltverhalten des resistiven Polymerspeicherelements wird bei den elektrischen Schaltungen für Halbleiterspeicher gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung ausgenutzt.
Bei der in 1A dargestellten Schaltung ist die Polymerspeicherzelle 5 auf einer Seite über einen Plate-Anschluss 4 an eine Plate-Leitung (nicht dargestellt) angeschlossen und auf seiner anderen Seite über einen zusätzlichen Transistor 6 mit der Kapazität 9 eines DRAM-Speicherelements verbunden. Der zusätzliche Transistor 6 weist ein Kontrollgate 7 auf, das über eine Kontrollgate-Leitung (nicht dargestellt) kontaktiert und angesteuert wird. Über einen Knotenpunkt 8 ist die Kapazität 9 und das Polymerspeicherelement 5 mit einem Wortleitungstransistor bzw. Auswahltransistor 3 des DRAM-Speicherelements gekoppelt. Das DRAM-Speicherelement 3, 9 wird über die Wortleitung 1 und die Bitleitung 2 entsprechend angesteuert.
Die in den 1A und 1B gezeigten Ausführungsbeispiele elektrischer Schaltungen unterscheiden sich voneinander in der Reihenfolge der Serienschaltung von Polymerspeicherzelle 5, dem zusätzlichen Transistor 6 und der Kapazität 9 des DRAM-Speicherelements, wobei die grundsätzliche Betriebsweise gleich bleibt. Bei dem in 1A gezeigten Ausführungsbeispiel ist die Reihenfolge der Serienschaltung am Plate-Anschluss 4 beginnend mit dem Polymerspeicherelement 5 über den zusätzlichen Transistor 6 bis zur Kapazität 9 geschaltet. Bei dem in 1B gezeigten Ausführungsbeispiel ist die Reihenfolge der Serienschaltung am Plate-Anschluss 4 beginnend mit dem zusätzlichen Transistor 6 über das Polymerspeicherelement 5 bis zur Kapazität 9 geschaltet. Aufgrund der Unterschiede beim Layout, der Leckströme und/oder der Rausch-Empfindlichkeit bzw. Noise-Sensitivität des Halbleiterspeichers kann entweder die eine oder die andere Ausführungsform der Schaltung bevorzugt werden.
12 zeigt einen elektrischen Schaltplan für einen Halbleiterspeicher gemäß dem in den 1A und 1B dargestellten Ausführungsbeispiel der vorliegenden Erfindung mit einem zusätzlichen Transistor, wobei der Halbleiterspeicher nach dem Folded-Bitline-Konzept aufgebaut ist. Das Folded-Bitline-Konzept umfasst eine sich wiederholende Abfolge von elektrischen Leitungen, die in der folgenden Reihenfolge nebeneinander und parallel zueinander angeordnet sind:

• Wortleitung WL
• Passing-Wortleitung PWL
• Kontrollgate-Leitung CG
• Plate-Leitung Plate
• Passing-Plate-Leitung PPlate
• Passing-Kontrollgate-Leitung PCG

Diese elektrischen Leitungen werden orthogonal von Bitleitungen BL_j und BL_j+1 überquert. Das flüchtige DRAM-Speicherelement umfasst einen Wortleitungstransistor bzw. Auswahltransistor 3 und eine Kapazität 9. Hinsichtlich der Bitleitungsebene BL_j, wird der Auswahltransistor 3 und die Kapazität 9 des DRAM-Speicherelements jeweils über die Wortleitungen WL_i bzw. WL_i+1 und die Bitleitung BL_j angesteuert. Dazu sind die Wortleitungen WL_i bzw. WL_i+1 jeweils mit den Gates der Auswahltransistoren 3 verbunden, während die Bitleitung BL_j mit dem Source/Drain-Pfad der Auswahltransistoren 3 verbunden ist.
Das nicht-flüchtige Speicherelement umfasst ein Polymerspeicherelement P und einen zusätzlichen Transistor 6. Auf der einen Seite ist das Polymerspeicherelement P mit dem zusätzlichen Transistor 6 verbunden und auf der anderen Seite mit der Plate-Leitung Plate. Das Kontrollgate des zusätzlichen Transistors 6 wird über die Kontrollgate-Leitung CG kontaktiert und angesteuert. Über einen Knotenpunkt ist der zusätzliche Transistor 6 mit der Kapazität 9 des DRAM-Speicherelements verbunden.
In der Bitleitungsebene BL_j+1, wird der Auswahltransistor 3 und die Kapazität 9 des DRAM-Speicherelements über die Passing-Wortleitungen PWL_i bzw. PWL_i+1 und die Bitleitung BL_j1 angesteuert. Dazu sind die Passing-Wortleitungen PWL_i bzw. PWL_i+1 jeweils mit den Gates der Auswahltransistoren 3 verbunden, während die Bitleitung BL_j+1 mit dem Source/Drain-Pfad der Auswahltransistoren 3 verbunden ist. Das Polymerspeicherelement P ist auf der einen Seite wiederum mit dem zusätzlichen Transistor 6 verbunden, aber auf der anderen Seite mit der Passing-Plate-Leitung PPlate. Dementsprechend wird das Kontrollgate des zusätzlichen Transistors 6 über die Passing-Kontrollgate-Leitung PCG kontaktiert und angesteuert. In einer weiteren Bitleitungsebene BL_j+2 (nicht dargestellt) würde sich der oben beschriebene Aufbau von der Bitleitungsebene BL_j wiederholen. Diese Struktur wiederholt sich in beliebiger Anzahl, was durch die Ordnungen i-1, i und i+1 bzw. j und j+1 angedeutet wird.
Nachfolgend wird die Betriebsweise der in den 1A, 1B und 12 gezeigten Schaltungen für einen Halbleiterspeicher nach der vorliegenden Erfindung beschrieben. Zum Auslesen des in der DRAM-Speicherzelle gespeicherten Werts wird die selektierte Wortleitung 1 geöffnet bzw. aktiviert und es findet ein Ladungsausgleich zwischen der Kapazität 9 und der verbundenen Bitleitung 2 statt. Dieser Ladungsausgleich bewirkt, dass die Spannung der betreffenden Bitleitung 2 und des Knotenpunkts 8 entweder ca. 0,9 V oder ca. 1,1 V annimmt, je nach dem, ob in der DRAM-Speicherzelle ein Wert „logisch Null" oder „logisch Eins" gespeichert war.
Anschließend verstärkt ein Leseverstärker (nicht dargestellt) diesen Spannungswert und zieht die betreffende Bitleitung 2 und eine Referenzbitleitung auf den jeweiligen Logikpegel. Dazu wird die selektierte Bitleitung 2, falls an dieser eine Spannung von 0,9 V gemessen wird auf einen Low-Pegel gebracht, und die dazugehörige Referenzbitleitung auf einen High-Pegel. Wird an der selektierten Bitleitung eine Spannung von 1,1 V gemessen, bringt der Leseverstärker diese auf einen High-Pegel und die dazugehörige Referenzbitleitung auf einen Low-Pegel. Dieser vom Leseverstärker verstärkte Spannungswert der Bitleitung bewirkt, dass die Spannung an der Kapazität wieder den Wert vor dem Auslesevorgang annimmt, was einem Auffrischen der in betreffenden DRAM-Speicherzellen 3, 9 gespeicherten Information entspricht. Anschließend kann die Wortleitung 1 wieder geschlossen bzw. deaktiviert werden, indem die Selektierung aufgehoben wird, wodurch die Bitleitung 2 von der Kapazität getrennt wird.
Ein Schreiben der im DRAM-Speicherelement 3, 9 enthaltenen Information in das nicht-flüchtige Polymerspeicherelement 5 kann folgendermaßen erfolgen (wobei sich die Wortleitung 1 im Low-Zustand und das Kontrollgate 7 des zusätzlichen Transistors 6 im High-Zustand befindet): Durch das Anlegen einer negativen Spannung an den Plate-Anschluss 4 des Polymerspeicherelements 5 von beispielsweise Vplate = –1,7 V wird bewirkt, dass zwischen der Kapazitätsspannung Vc am Knotenpunkt 8 zum Plate-Anschluss 4 eine Spannung von Vc-Vplate = 3 V entsteht. Dabei beträgt die Kapazitätsspannung Vc des DRAM-Speicherelements 3 etwa 1,3 V bis 1,8 V (High-Zustand des DRAM-Speicherelements), so dass die Spannung über der Schreibspannung des Polymerspeicherelements 5 liegt. Durch die Ladung der Kapazität 9 wird der Polymerspeicherwiderstand geschrieben, d.h. er wird niederohmig.
Wenn sich keine Ladung auf der Kapazität 9 des DRAM-Speicherelements (Low-Zustand des DRAM-Speicherelements) befindet, so reicht die Spannung Vc-Vplate = 1,7 V nicht aus, um das Polymerspeicherelement 5 zu schreiben und der elektrische Widerstand des Polymerspeicherelements 5 bleibt hochohmig und wird daher nicht geschrieben. Dieses Übertragen der im DRAM-Speicherelement 3, 9 enthaltenen Information in die Polymerspeicherzellen 5 kann parallel auf einem Chip insgesamt erfolgen, auf dem sich eine Anzahl von in 1A oder 1B gezeigten Schaltungen befinden, oder auch in kleineren Speicherblöcken geschehen.
Nachfolgend wird die Betriebsweise der in den 1A und 1B gezeigten Schaltungen für einen Halbleiterspeicher nach der vorliegenden Erfindung hinsichtlich des Ladens des jeweils gespeicherten Werts aus dem nicht-flüchtigen Polymerspeicher 5 in das DRAM-Speicherelement 3, 9 beschrieben. Um eine geeignete Initialisierung zu gewährleisten, wird vorzugsweise zunächst die Kapazität 9 auf ein definiertes Spannungsniveau von beispielsweise 0 V gebracht. Dies geschieht durch Öffnen bzw. Aktivieren der Wortleitung 1 und z.B. Verbinden der Bitleitung 2 mit einem Masseanschluss des Speicherbauelements. Danach wird die Wortleitung 1 geschlossen bzw. deaktiviert, und vorzugsweise sämtliche Kontrollgates geöffnet.
Durch Anlegen einer positiven Spannung, die geringer ist als die Löschspannung VLösch des Polymerspeicherelements 5, an den Plate-Anschluss 4 wird der entsprechende Wert aus dem Polymerspeicherelement 5 in das DRAM-Speicherelement 3, 9 übertragen. Dabei ist die Polymerspeicherzelle 5 mit einem elektrischen Widerstand von ca. 10⁵ Ω niederohmig. Die Kapazität 9 wird mit der Zeitkonstanten ζ = Rsp × Csp = 3,5 ns geladen, d.h. nach einer Zeitspanne von ca. 3.5 ns hat die Kapazitätsspannung Vc am Knotenpunkt 8 ca. 63% der Spannung Vplate am Plate-Anschluss 4 erreicht. So führt beispielsweise eine Spannung am Plate-Anschluss 4 von Vplate = 2,3 V zu einer Kapazitätsspannung am Knotenpunkt 8 von Vc = 1,5 V (High-Zustand des DRAM-Speicherelements).
Wenn sich das Polymerspeicherelement 5 dagegen in einem hochohmigen Zustand befindet, ergibt sich eine Zeitkonstante von ζ = Rsp × Csp = 3500 ns. Innerhalb einer Ladezeit von 3.5 ns wird dabei 0,1% der Spannung Vplate erreicht. So führt beispielsweise eine Spannung am Plate-Anschluss 4 von Vplate = 2,3 V zu einer Kapazitätsspannung am Knotenpunkt 8 von Vc = 0,0023 V (Low-Zustand des DRAM-Speicherelements). Auf diese Weise wird der ursprüngliche Wert des DRAM-Speicherelements bzw. die ursprünglich im DRAM-Speicherelement 3, 9 gespeicherte Information im DRAM-Speicher wieder hergestellt.
Neben den oben beschriebenen Betriebsmodi für das Übertragen von Informationen zwischen dem nicht-flüchtigen Polymerspeicher 5 und dem flüchtigen DRAM-Speicherelement 3, 9 ist mit dem erfindungsgemäßen Halbleiterspeicher natürlich auch ein normaler Betrieb möglich, bei dem die DRAM-Speicherelemente 3, 9 als konventioneller DRAM-Systemspeicher verwendet werden kann. Bei diesem normalen DRAM-Betrieb befindet sich das Kontrollgate 7 des zusätzlichen Transistors 6 in einem Low-Zustand oder ist mit einer negativen Spannung belegt. Um Leckströme zu minimieren, kann entweder der pn-Übergang des zusätzlichen Transistors 6 oder das Polymerspeicherelement 5 mit dem Knotenpunkt 8 verbunden sein, wie bei den in den 1A oder 1B gezeigten Schaltungen. Zusätzlich oder alternativ kann die Spannung Vplate am Plate-Anschluss 4 optimiert werden, z.B. zwischen einem hohem und einem niedrigem Vc-Pegel.
Nachfolgend wird die Betriebsweise zum Löschen der Polymerspeicherelemente 5 eines Halbleiterspeichers nach der vorliegenden Erfindung beschrieben. Die Polymerspeicherzellen 5 können sowohl im Idle-Zyklus des DRAM-Speichers, wenn kein Zugriff auf den DRAM-Speicher erfolgt, als auch während des Rückschreibens der im Polymerspeicher (parallel dazu in einem anderen Speicherblock) gespeicherten Informationen bzw. beim Auslesen der entsprechenden Werte aus den Polymerspeicherelementen 5 gelöscht werden. Dabei werden jeweils alle mit der betreffenden Wortleitung 1 verbundenen Polymerspeicherelemente 5 gelöscht. Gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung können diese Vorgänge in einem Halbleiterspeicher auch parallel erfolgen.
Zum Löschen der Polymerspeicherelemente 5 wird zunächst die Wortleitung 1 geöffnet, was ein Charge-sharing bzw. einen Ladungsausgleich zwischen der vorgeladenen Bitleitung 2 und der Kapazität 9 bewirkt. Daraufhin steigt oder sinkt die Spannung an der Bitleitung 2 bzw. an der Kapazität 9 und nimmt in Abhängigkeit vom jeweils gespeicherten Wert schließlich einen Wert von ca. 0,9 oder ca. 1,1 V in der oben bereits beschriebenen Weise an. Vor der Bewertung mittels eines Sense Amplifiers bzw. Leseverstärkers wird die Wortleitung 1 geschlossen und das Kontrollgate vom Wortleitungstransistor des DRAM-Speicherelements 3 geöffnet. Wird nun an den Plate-Anschluss 4 eine Spannung von –4.5 V angelegt, ist die Spannung Vplate höher als die Löschspannung VLösch der Polymerspeicherelemente 5, wodurch alle Polymerspeicherzellen 5 der betreffenden Wortleitung 1 gelöscht werden. Anschließend wird nach dem Absenken der Spannung am Plate-Anschluss 4 und bei geschlossenem Kontrollgate, der nun durch den Sense Amplifier verstärkte Wert wieder auf die Kapazität 9 geschrieben, indem der Wortleitungstransistor 3 des DRAM-Speicherelements wieder geöffnet wird.
Die für die oben beschriebenen Betriebsmodi benötigten Spannungen bzw. Logikpegel für einen erfindungsgemäßen Halbleiterspeicher nach der ersten bevorzugten Ausführungsform mit einem zusätzlichen Transistor sind in der folgenden Tabelle zusammengestellt.
Gemäß einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen Halbleiterspeichers sind die Polymerspeicherelemente 5 jeweils mit Zenerdiode 10 gekoppelt. Die 2A und 2B zeigen jeweils eine Schaltung für eine zweite bevorzugte Ausführungsform eines Halbleiterspeichers der vorliegenden Erfindung, in der ein nicht-flüchtiges und ein flüchtiges Speicherelement miteinander kombiniert sind. Wie aus den 2A und 2B ersichtlich ist bei der zweiten bevorzugten Ausführungsform eines erfindungsgemäßen Halbleiterspeichers das Polymerspeicherelement 5 mit einer Zenerdiode 10 gekoppelt.
Zum besseren Verständnis der in den 2A und 2B dargestellten Schaltungen wird zunächst das Schaltverhalten einer Zenerdiode 10 näher beschrieben. 4 zeigt ein Diagramm zur Veranschaulichung der Schaltcharakteristik einer Zenerdiode. Wie in 4 zu erkennen, verhält sich die Zenerdiode bei einer Spannung U im Bereich oberhalb einer negativen Diodenspannung und unterhalb einer positiven Diodenspannung hochohmig, so dass kein Strom I durch die Zenerdiode fließt, d.h. die Zenerdiode sperrt in diesem Bereich. Sobald die Spannung U über der positiven Diodenspannung von beispielsweise 0,7 V oder unterhalb der negativen Diodenspannung von beispielsweise –2 V liegt, wird die Zenerdiode sprungartig niederohmig, so dass Strom I durch die Zenerdiode fließen kann. Dieses Schaltverhalten einer Zenerdiode wird bei den elektrischen Schaltungen für Halbleiterspeicher gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung ausgenutzt.
Wie in den 2A und 2B zu erkennen, kann die zweite Ausführungsform, bei der das Polymerspeicherelement 5 mit einer Zenerdiode 10 gekoppelt ist, ebenfalls in zwei unterschiedlichen Varianten ausgebildet sein, die sich in der Reihenfolge der Diode 10 und der Polymerspeicherzelle 5 unterscheiden. Bei dem in 2A gezeigten Ausführungsbeispiel ist die Reihenfolge der Serienschaltung am Plate-Anschluss 4 beginnend mit dem Polymerspeicherelement 5 über die Zenerdiode 10 bis zur Kapazität 9 geschaltet. Bei dem in 2B gezeigten Ausführungsbeispiel ist die Reihenfolge der Serienschaltung am Plate-Anschluss 4 beginnend mit der Zenerdiode 10 über das Polymerspeicherelement 5 bis zur Kapazität 9 geschaltet. Je nach Layout oder Optimierung des Leckstroms kann die eine oder die andere Variante der Schaltung bevorzugt sein.
11 zeigt einen elektrischen Schaltplan für einen erfindungsgemäßen Halbleiterspeicher gemäß dem in den 2A und 2B dargestellten Ausführungsbeispiel der vorliegenden Erfindung mit einer Zenerdiode, wobei der Halbleiterspeicher nach dem Folded-Bitline-Konzept aufgebaut ist. Das Folded-Bitline-Konzept umfasst gemäß der in 11 dargestellten Ausführungsform eine sich wiederholende Abfolge von elektrischen Leitungen, die in der folgenden Reihenfolge nebeneinander und parallel zueinander angeordnet sind:

• Wortleitung WL_i
• Passing-Plate-Leitung PPlate_i
• Passing-Wortleitung PWL_i
• Plate-Leitung Plate_i
• Plate-Leitung Plate_i+1
• Passing-Wortleitung PWL_i+1
• Passing-Plate-Leitung PPlate_i+1
• Wortleitung WL_i+1

Diese elektrischen Leitungen werden orthogonal von Bitleitungen BL_j und BL_j+1 überquert. Das DRAM-Speicherelement umfasst einen Wortleitungstransistor bzw. Auswahltransistor 3 und eine Kapazität 9. Hinsichtlich der Bitleitungsebene BL_j, wird der Auswahltransistor 3 und die Kapazität 9 des DRAM-Speicherelements jeweils über die Wortleitungen WL_i bzw. WL_i+1 und die Bitleitung BL_j angesteuert. Dazu sind die Wortleitungen WL_i bzw. WL_i+1 jeweils mit den Gates der Auswahltransistoren 3 verbunden, während die Bitleitung BL_j mit dem Source/Drain-Pfad der Auswahltransistoren 3 verbunden ist.
Das nicht-flüchtige Speicherelement umfasst ein Polymerspeicherelement 5 und eine Zenerdiode 10. Auf der einen Seite ist das Polymerspeicherelement 5 mit der Zenerdiode 10 verbunden und auf der anderen Seite mit der Plate-Leitung Plate_i bzw. Plate_i+1. Die Zenerdiode 10 ist über einen entsprechenden Knotenpunkt mit der Kapazität 9 des DRAM-Speicherelements verbunden.
Hinsichtlich der Bitleitungsebene BL_j+1, wird der Auswahltransistor 3 und die Kapazität 9 des DRAM-Speicherelements über die Passing-Wortleitungen PWL_i bzw. PWL_i+1 und die Bitleitung BL_j+1 angesteuert. Dazu sind die Passing-Wortleitungen PWL_i bzw. PWL_i+1 jeweils mit den Gates der Auswahltransistoren 3 verbunden, während die Bitleitung BL_j+1 mit dem Source/Drain-Pfad der Auswahltransistoren 3 verbunden ist. Das Polymerspeicherelement 5 ist auf der einen Seite wiederum mit der Zenerdiode 10 verbunden, aber auf der anderen Seite mit der Passing-Plate-Leitung PPlate_i bzw. PPlate_i+1. Dementsprechend wird das Kontrollgate des zusätzlichen Transistors 6 über die Passing-Kontrollgate-Leitung PCG kontaktiert und angesteuert. Die nächste Bitleitungsebene BL_j+2 hat denselben Aufbau wie die Bitleitungsebene BL_j. Diese Struktur wiederholt sich in beliebiger Anzahl, was durch die Ordnungen i und i+1 bzw. j, j+1 und j+2 angedeutet wird.
Nachfolgend wird die Betriebsweise der in den 2A und 2B gezeigten Schaltungen für einen Halbleiterspeicher nach der vorliegenden Erfindung beschrieben. Zum Schreiben von im DRAM-Speicherelement 3 enthaltener Information in die nicht-flüchtige Polymerspeicherzelle 5 wird zunächst die Wortleitung 1 auf einen Low-Zustand gebracht.
Durch das Anlegen einer negativen Spannung an den Plate-Anschluss 4 von beispielsweise Vplate = –3.5 V wird bewirkt, dass zwischen der Kapazitätsspannung am Knotenpunkt 8 zum Plate-Anschluss 4 eine Spannung von ca. Vc-Vplate = 5 V entsteht. Dabei beträgt die Kapazitätsspannung Vc des DRAM-Speicherelements 9 etwa 1,3 V bis 1,8 V (High-Zustand des DRAM-Speicherelements). Diese Spannung liegt über der Schreibspannung und ist ferner ausreichend, um die Zenerdiode 10 (bei einem Sollwert von 2 V) im Durchbruch zu betreiben und dadurch eine Spannung von 3 V am Polymerspeicherelement 5 anzulegen. Durch die Ladung der Kapazität 8 wird Information in das Polymerspeicherelement 5 geschrieben, indem der Polymerspeicherwiderstand verändert wird, d.h. das Polymerspeicherelement 5 wird niederohmig.
Wenn die Kapazität 8 keine Ladung beinhaltet (Low-Zustand des DRAM-Speicherelements), reicht die Spannungsdifferenz Vc-Vplate = 3.5 V nicht aus, um die Durchbruchspannung und die Schreibspannung aufzubringen. Dann bleibt der Polymerspeicher 5 hochohmig und wird daher nicht geschrieben. Dieses Übertragen der im DRAM-Speicherelement 3 enthaltenen Information in die Polymerspeicherelemente 5 kann wiederum parallel auf dem gesamten Chip erfolgen, auf dem sich eine Anzahl von in den 2A und 2B gezeigten Schaltungen befinden, oder auch in kleineren Speicherblöcken geschehen.
Die Betriebsweise bzw. das Verfahren zum Laden des jeweils gespeicherten Werts aus dem nicht-flüchtigen Polymerspeicher 5 in das DRAM-Speicherelement 3 der in den 2A und 2B gezeigten Ausführungsform unterscheidet sich nicht wesentlich von den im Zusammenhang mit den 1A und 1B beschriebenen Verfahren. Bei den in den 2A und 2B gezeigten Schaltungen wird zum Laden des jeweils gespeicherten Werts aus dem Polymerspeicher 5 in das DRAM-Speicherelement 3 die Zenerdiode 10 in Durchlassrichtung betrieben und die Spannung am Plate-Anschluss 4 nimmt einen um die Diodenspannung höheren Wert an, wie z.B. Vplate = 3 V bei einer Diodenspannung von 0,7 V.
Neben den oben beschriebenen Betriebsmodi für das Übertragen von Informationen zwischen dem nicht-flüchtigen Polymerspeicher 5 und dem flüchtigen DRAM-Speicherelement 3 ist mit dem erfindungsgemäßen Halbleiterspeicher auch in der Ausführungsform mit einer Zenerdiode 10 ein normaler DRAM-Betrieb möglich, bei dem die DRAM-Speicherelemente 3 als konventioneller DRAM-Systemspeicher verwendet werden. Bei diesem normalen DRAM-Betrieb sperrt die Zenerdiode 10 und ein normaler DRAM-Betrieb ist möglich. Indem entweder der pn-Übergang der Zenerdiode 10 oder der Polymerspeicher 5 mit dem Knoten 8 verbunden wird, können zusätzlich Leckströme minimiert werden. Der Plate-Anschluss 4 wird dabei auf einer Spannung von Vplate = 0 V gehalten.
Nachfolgend wird die Betriebsweise zum Löschen der Polymerspeicherelemente 5 bei den in den 2A und 2B gezeigten Schaltungen beschrieben. Ähnlich wie bei der in Verbindung mit der in den 1A und 1B beschriebenen Ausführungsform können die Polymerspeicherelemente bei der Ausführungsform mit der Zenerdiode 10 sowohl im Idle-Zyklus des DRAM-Speichers gelöscht werden, wenn kein Zugriff auf die DRAM-Speicherelemente 3 erfolgt, als auch während des Rückschreibens der in den Polymerspeicherelementen gespeicherten Informationen bzw. beim Auslesen der jeweils gespeicherten Werte (parallel dazu in einem anderen Speicherblock) aus den Polymerspeicherelementen 5. Dabei werden jeweils alle Polymerspeicherelemente 5 an der betreffenden Wortleitung 1 gelöscht.
Zum Löschen der Polymerspeicherelemente 5 wird zunächst die Wortleitung 1 geöffnet, was ein Charge-sharing bzw. einen Ladungsausgleich zwischen der vorgeladenen Bitleitung 2 und der Kapazität 9 bewirkt. Daraufhin steigt oder sinkt die Spannung an der Bitleitung 2 bzw. an der Kapazität 9 und nimmt in Abhängigkeit vom jeweils gespeicherten Wert schließlich einen Wert von ca. 0,9 oder ca. 1,1 V in der oben beschriebenen Weise an. Vor der Bewertung mittels eines Sense Amplifiers bzw. Leseverstärkers wird die Wortleitung 1 geschlossen. Wird nun an den Plate-Anschluss 4 eine Spannung von –5 V angelegt, setzt sich die Spannung am Polymerspeicherelement 5 zusammen aus Vplate – Vdiode – 0.9 V bzw. aus Vplate – Vdiode – 1,1 V. In beiden Fällen ist damit die Spannung größer als die Löschspannung Vlösch des Polymerspeicherelements 5, wodurch alle Polymerspeicherzellen 5 der betreffenden Wortleitung 1 gelöscht werden.
Anschließend wird nach dem Absenken der Spannung am Plate-Anschluss 4 und bei geschlossenem Kontrollgate 7, der nun durch den Sense Amplifier verstärkte Wert wieder auf die Kapazität 9 des DRAM-Speicherelements geschrieben, indem der Wortleitungstransistor 3 wieder geöffnet wird. Alternativ kann nach dem Auslesen der Spannung der Kapazität 9 auf die Bitleitung 2 (Ladungsausgleich) die Kapazität 9 (vollständig) entladen werden, beispielsweise über den Plate-Anschluss 4, wodurch die Spannung für den Schreibvorgang am Plate-Anschluss auf ca. Vplate = 3.7 V abgesenkt werden kann.
In der folgenden Tabelle sind die für die oben beschriebenen Betriebsmodi benötigten Spannungen bzw. Logikpegel für einen erfindungsgemäßen Halbleiterspeicher nach der zweiten bevorzugten Ausführungsform mit einer Zenerdiode zusammengestellt.
Nachfolgend wird anhand der 5 bis 10 die Struktur und das Layout für einen erfindungsgemäßen Halbleiterspeicher beschrieben. 5 zeigt eine seitliche Schnittdarstellung durch ein Halbleitersubstrat, in dem ein erfindungsgemäßer Halbleiterspeicher in der Ausführungsform mit einer Zenerdiode gemäß dem in 6 gezeigten Layout und dem in 11 gezeigten Schaltplan nach dem Folded-Bitline-Konzept strukturiert ist. Die Schnittebene der Seitenansicht von 5 ist in 6 durch eine gestrichelte Linie S1 angegeben.
Der in 5 gezeigte Rufbau umfasst die gleiche Abfolge von elektrischen Leitungen, wie in 6 dargestellt. Die elektrischen Leitungen sind in der folgenden sich wiederholenden Reihenfolge nebeneinander auf einem Halbleitersubstrat in einer ersten Ebene angeordnet:

• Wortleitung WL
• Passing-Wortleitung PWL
• Passing-Wortleitung PWL
• Wortleitung WL

In einer zweiten Ebene über der ersten Ebene sind die folgenden elektrischen Leitungen angeordnet:

• Plate-Leitung Plate
• Passing-Plate-Leitung PPlate
• Passing-Plate-Leitung PPlate
• Plate-Leitung Plate

Wie aus 5 hervorgeht, sind die Plate-Leitung Plate und die Passing-Plate-Leitung Pplate in einer anderen Schicht bzw. Ebene als die anderen elektrischen Leitungen angeordnet.
Sämtliche elektrischen Leitungen werden orthogonal von einer Bitleitung BL überquert. Während der Verlauf der Bitleitung BL in der Papierebene liegt, verlaufen die oben aufgelisteten elektrischen Leitungen jeweils senkrecht zur Papierebene. Aus der Bitleitung BL erstrecken sich Wolfram-Vias W und grenzen auf der gegenüberliegenden Seite zwischen zwei Wortleitungen WL an ein N+ dotiertes Diffusionsgebiet, das durch einen gestrichelten Bereich dargestellt ist.
Unter den benachbarten Passing-Wortleitungen PWL sind jeweils zwei Trench-Kapazitäten TK ausgebildet, an deren oberen Ende jeweils ein L-förmiges Buried Strap BS als leitende Transistorkontaktierung angeordnet ist. Die Trench-Kapazitäten TK sind durch eine Shallow-Trench-Isolation-Schicht STI voneinander getrennt. Auf den der Shallow-Trench-Isolation-Schicht STI gegenüberliegenden Seiten der L-förmigen Buried Strap BS ist jeweils ein N+ dotiertes Diffusionsgebiet vorgesehen. Zwischen dem Buried Strap BS und der Passing-Wortleitung PWL ist jeweils eine dicke Oxidschicht Ox ausgebildet, um sowohl die beiden L-förmigen Buried Strap BS als auch die benachbarten Passing-Wortleitungen PWL elektrisch voneinander zu isolieren.
Unterhalb der Wortleitungen WL ist jeweils ein Gateoxid GO ausgebildet, wodurch das N+ Diffusionsgebiet unterhalb der Wolfram-Vias W der Bitleitung BL und das benachbarte N+ Diffusionsgebiet, das an den L-förmigen Buried Strap BS oberhalb der Trench-Kapazität TK grenzt, elektrisch miteinander gekoppelt sind. Auf diese Weise bildet das N+ Diffusionsgebiet unterhalb der Wolfram-Vias W der Bitleitung BL zusammen mit dem N+ Diffusionsgebiet, das an den L-förmigen Buried Strap BS oberhalb der Trench-Kapazität TK grenzt, den oben genannten Auswahltransistor des DRAM-Speicherelements, der über die Wortleitung WL gesteuert wird.
Zwischen den Passing-Wortleitungen PWL und den Trench-Kapazitäten TK wird jeweils durch eine dicke Oxidschicht Ox die Bildung eines Transistors verhindert und stattdessen die Kapazität für das DRAM-Speicherelement erzeugt. Unterhalb der dicken Oxidschicht Ox bilden die L-förmigen Buried Strap BS eine leitende Transistorverbindung zwischen der Trench-Kapazität TK und dem N+ dotierten Source/Drain-Bereich des Auswahltransistors.
Zwischen der Ebene mit den Plate-Leitungen Plate und der Ebene mit den Wortleitungen WL ist ein Polymerspeicherelement P angeordnet. An das N+ dotierte Source/Drain-Gebiet des Auswahltransistors unterhalb der Wortleitung WL grenzt ein P+ dotierter Polysilizium-Kontakt, der das N+ dotierte Source/Drain-Gebiet über eine geeignete Kontaktschicht K mit dem Polymerspeicherelement P verbindet. Dieser P+ dotierte Polykontakt unterhalb des Polymerspeicherelements P bildet zusammen mit dem N+ dotierten Source/Drain-Bereich zwischen der Wortleitung WL und der Passing-Wortleitung PWL, eine Zenerdiode.
Oberhalb des Polymerspeicherelements P befindet sich die Plate-Leitung Plate, die mit dem Polymerspeicherelement P ebenso über eine geeignete Kontaktschicht K verbunden ist. Das Polymerspeicherelement P weist gegebenenfalls eine Schichtfolge auf, wie eingangs im Zusammenhang mit Polymerspeicherelementen beschrieben. Dementsprechend ist das Material für die Kontaktschicht K oberhalb und unterhalb des Polymerspeicherelements P in der Regel unterschiedlich und von der Art des verwendeten Polymerspeicherelements P abhängig. Neben der Plate-Leitung Plate ist die Passing-Plate-Leitung PPlate angeordnet, die ebenfalls der Kontaktierung des Polymerspeicherelements P dient, wie im Zusammenhang mit 11 beschrieben.
Die 6 bis 9 zeigen jeweils eine schematische Darstellung des Layouts für einen Halbleiterspeicher gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. In 6 ist ein bevorzugtes Layout für einen erfindungsgemäßen Halbleiterspeicher zur Verwendung in Kombination mit einer Zenerdiode dargestellt. Dieses Layout umfasst zumindest eine Wortleitung WL aus Polysilizium, die von einer parallel angeordneten Plate-Leitung aus Metall überlagert wird, sowie mindestens eine Passing-Wortleitung PWL, die von einer parallel angeordneten Passing-Plate-Leitung überlagert wird. Diese elektrischen Leitungen werden orthogonal von Bitleitungen BL überquert. Auf der Bitleitung BL sind jeweils Bitleitungskontakte BK angeordnet, über die der Kontakt zur betreffenden Bitleitung BL hergestellt wird.
An bestimmten Kreuzungspunkten mit der Bitleitung BL kann zwischen der Wortleitung WL und der darüber liegenden Plate-Leitung sowie zwischen der Passing-Wortleitung PWL und der darüber liegenden Passing-Plate-Leitung jeweils eine Shallow-Trench-Isolation-Schicht (nicht dargestellt) vorgesehen sein, um entweder einen Transistor T oder eine Kapazität C zu bilden. Eine Wortleitung WL oder eine Passing-Wortleitung PWL bildet an einem jeweiligen Kreuzungspunkt mit einer Bitleitung BL jeweils nur dann einen Transistor, wenn keine Shallow-Trench-Isolation-Schicht dazwischen liegt. Wenn am Kreuzungspunkt mit einer Bitleitung BL zwischen einer Wortleitung WL und einer Passing-Wortleitung PWL eine Shallow-Trench-Isolation-Schicht STI liegt, entsteht kein Transistor, sondern eine Kapazität C. Auf diese Weise können an bestimmten Kreuzungspunkten zwischen der Bitleitung BL mit den Wortleitungen WL und den Passing-Wortleitungen PWL jeweils Kapazitäten C eines DRAM-Speicherelements ausgebildet werden. Zwischen der Wortleitung WL und der Passing-Wortleitung PWL sind im Zwischenraum an den Kreuzungspunkten mit der Bitleitung BL jeweils Polymerspeicherelemente P ausgebildet.
Durch die gestrichelten Ovale sind Speicherzellen dargestellt, die sowohl ein flüchtiges Speicherelement als auch ein nicht-flüchtiges Speicherelement aufweisen. Diese Speicherzellen umfassen jeweils einen Bitleitungskontakt BK, eine Kapazität C eines DRAM-Speicherelements, einen Auswahltransistor T, der am Kreuzungspunkt mit der Wortleitung WL entsteht, ein Polymerspeicherelement P und eine Zenerdiode.
13 zeigt einen elektrischen Schaltplan für einen Halbleiterspeicher gemäß der ersten Ausführungsform der vorliegenden Erfindung mit einem zusätzlichen Transistor, wobei der Halbleiterspeicher nach dem Open-Bitline-Konzept ausgebildet ist. Das Open-Bitline-Konzept umfasst eine sich wiederholende Abfolge von elektrischen Leitungen, die in der folgenden Reihenfolge nebeneinander und parallel zueinander angeordnet sind:

• Wortleitung WL_i
• Kontrollgate-Leitung CG_i
• Plate-Leitung Plate_i
• Wortleitung WL_i+1
• Kontrollgate-Leitung CG_i+1
• Plate-Leitung Plate_i+1

Diese elektrischen Leitungen werden orthogonal von Bitleitungen BL_j und BL_j+1 überquert. Das flüchtige DRAM-Speicherelement umfasst einen Wortleitungstransistor bzw. Auswahltransistor 3 und eine Kapazität 9, die über die Wortleitungen WL und die Bitleitungen BL entsprechend angesteuert werden. Dazu sind die Wortleitungen WL_i+1 mit den Gates der Auswahltransistoren 3 verbunden, während die Bitleitungen mit den Source/Drain-Pfaden der Auswahltransistoren 3 verbunden sind.
Das nicht-flüchtige Speicherelement umfasst ein Polymerspeicherelement 5 und einen zusätzlichen Transistor 6. Auf der einen Seite ist das Polymerspeicherelement 5 mit dem zusätzlichen Transistor 6 verbunden und auf der anderen Seite mit der Plate-Leitung. Das Kontrollgate des zusätzlichen Transistors 6 wird über die Kontrollgate-Leitung CG kontaktiert und angesteuert. Über einen Knotenpunkt ist der zusätzliche Transistor 6 mit der Kapazität 9 des DRAM-Speicherelements verbunden. Diese Struktur wiederholt sich in beliebiger Anzahl, was durch die Ordnungen i und i+1 angedeutet wird.
Bei den in den 5, 6, 9, 10, 11 und 12 dargestellten Folded-Bitline-Konzept bewirkt das Ansteuern einer Wortleitung WL, dass nur jede zweite Bitleitung BL_j bzw. BL_j+2 beschaltet bzw. geöffnet werden kann. Auf diese Weise kann jeweils die einer geöffneten Bitleitung BL_j benachbarte Bitleitung BL_j+1, die nicht beschaltet bzw. geöffnet ist, als Referenz für den Sense Amplifier bzw. Leseverstärker verwendet werden. Da ein etwaiges Rauschen auf beiden Bitleitungen BL_j bzw. BL_j+1 etwa gleich stark vorhanden ist, ergibt sich damit die Möglichkeit das Rauschsignal vom Datensignal zu trennen. Beim Folded-Bitline-Konzept werden beim Auslesen der DRAM-Speicherelemente sowohl die Bitleitungen BL_j als auch die Referenz-Bitleitungen BL_j+1 vorgeladen. Bei dem in 13 dargestellten Open-Bitline-Konzept kann eine zu einer Bitleitung BL_j+1 benachbarte Bitleitung nicht als Referenz-Bitleitung verwendet werden, sondern es muss eine Bitleitung aus einem anderen Speicherblock als Referenz-Bitleitung verwendet werden.
In den 7 und 8 ist jeweils ein bevorzugtes Layout für einen erfindungsgemäßen Halbleiterspeicher mit dem Aufbau eines Open-Bitline-Konzepts schematisch dargestellt. Das in 7 dargestellte Open-Bitline-Konzept umfasst eine Abfolge von elektrischen Leitungen, die in der folgenden Reihenfolge nebeneinander und parallel zueinander angeordnet sind:

• Wortleitung WL
• Kontrollgate-Leitung CG
• Plate-Leitung Plate
• Plate-Leitung Plate
• Kontrollgate-Leitung CG
• Wortleitung WL

Diese elektrischen Leitungen werden orthogonal von Bitleitungen BL überquert. Auf der Bitleitung BL sind jeweils Bitleitungskontakte BK zur Kontaktierung der betreffenden Bitleitung BL angeordnet. An den Kreuzungspunkten der beiden Plate-Leitungen Plate mit den Bitleitungen BL sind jeweils Polymerspeicherelemente P ausgebildet. Zwischen den parallel zueinander verlaufenden Wortleitungen WL und den Kontrollgate-Leitungen CG sind auf den Bitleitungen BL jeweils Kapazitäten C eines DRAM-Speicherelements ausgebildet.
Durch die gestrichelten Ovale werden Speicherzellen dargestellt, die sowohl ein flüchtiges Speicherelement als auch ein nicht-flüchtiges Speicherelement aufweisen. Diese Speicherzellen umfassen jeweils einen Bitleitungskontakt BK, eine Kapazität C eines DRAM-Speicherelements, einen Auswahltransistor T, der am Kreuzungspunkt mit der Wortleitung WL entsteht, einen an den Kreuzungspunkten von Wortleitung WL und Kontrollgate-Leitung CG angeordneten Kontrolltransistor T und ein Polymerspeicherelement P.
Das in 8 dargestellte Open-Bitline-Konzept umfasst eine Abfolge von elektrischen Leitungen, die in der folgenden Reihenfolge nebeneinander und parallel zueinander angeordnet sind:

• Plate-Leitung Plate
• Wortleitung WL
• Kontrollgate-Leitung CG
• Plate-Leitung Plate
• Wortleitung WL

Diese elektrischen Leitungen werden orthogonal von Bitleitungen BL überquert. Zwischen der Plate-Leitung Plate und der parallel dazu verlaufenden Wortleitung WL sind die Bitleitungen BL jeweils mit Bitleitungskontakten BK zur Kontaktierung der betreffenden Bitleitung BL versehen. An den Kreuzungspunkten der beiden Plate-Leitungen Plate mit den Bitleitungen BL sind jeweils Polymerspeicherelemente P ausgebildet. Zwischen der Wortleitung WL und der parallel dazu verlaufenden Kontrollgate-Leitung CG sind auf den Bitleitungen BL jeweils Kapazitäten C eines DRAM-Speicherelements ausgebildet.
Durch die gestrichelten Ovale werden Speicherzellen dargestellt, die sowohl ein flüchtiges Speicherelement als auch ein nicht-flüchtiges Speicherelement aufweisen. Diese Speicherzellen umfassen jeweils einen Bitleitungskontakt BK, eine Kapazität C eines DRAM-Speicherelements, einen Auswahltransistor T, ein Kontrolltransistor T und ein Polymerspeicherelement P.
In 9 ist ein bevorzugtes Ausführungsbeispiel für ein Layout eines erfindungsgemäßen Halbleiterspeichers zur Realisierung des in 12 gezeigten Schaltplans nach dem Folded-Bitline-Konzept dargestellt. Dieses Layout nach dem Folded-Bitline-Konzept umfasst eine Abfolge von elektrischen Leitungen, die in der folgenden sich wiederholenden Reihenfolge nebeneinander und vorzugsweise parallel zueinander auf einem Halbleitersubstrat angeordnet sind:

• Passing-Plate-Leitung PPlate
• Passing-Kontrollgate-Leitung PCG
• Wortleitung WL
• Passing-Wortleitung PWL
• Kontrollgate-Leitung CG
• Plate-Leitung Plate
• Passing-Plate-Leitung PPlate
• Passing-Kontrollgate-Leitung PCG
• Wortleitung WL
• Passing-Wortleitung PWL
• Kontrollgate-Leitung CG usw.

Diese elektrischen Leitungen werden orthogonal von Bitleitungen BL überquert. Die durch die obere Bitleitung verlaufende gestrichelte Linie S2 zeigt die Schnittebene der Seitenansicht von 10 an. Auf der Bitleitung BL sind jeweils Bitleitungskontakte BK zur Kontaktierung der betreffenden Bitleitung BL angeordnet. An bestimmten Kreuzungspunkten der beiden Passing-Plate-Leitungen PPlate und der Plate-Leitung Plate mit den Bitleitungen BL sind jeweils Polymerspeicherelemente P ausgebildet.
An den Kreuzungspunkten der beiden Passing-Wortleitungen PWL mit den Bitleitungen BL sind entweder Kapazitäten C eines DRAM-Speicherelements oder Transistoren T ausgebildet, wobei es sich um die oben beschriebenen Wortleitungstransistoren bzw. Auswahltransistoren des DRAM-Speicherelements handelt. An bestimmten Kreuzungspunkten der beiden Kontrollgate-Leitungen CG sowie an den Kreuzungspunkten der beiden Passing-Kontrollgate-Leitungen PCG mit den Bitleitungen BL sind Transistoren T ausgebildet, wobei es sich um die oben beschriebenen zusätzlichen Transistoren der Polymerspeicherelemente handelt.
Durch die gestrichelten Ovale werden Speicherzellen dargestellt, die sowohl ein flüchtiges Speicherelement als auch ein nicht-flüchtiges Speicherelement aufweisen. Diese Speicherzellen umfassen jeweils einen Bitleitungskontakt BK, eine Kapazität C eines DRAM-Speicherelements, einen Auswahltransistor T, einen zusätzlichen Kontrolltransistor T und ein Polymerspeicherelement P.
10 zeigt eine seitliche Schnittdarstellung durch ein Halbleitersubstrat, in dem ein erfindungsgemäßer Halbleiterspeicher mit einem Aufbau zur Realisierung des in 9 gezeigten Layouts und gemäß dem in 12 gezeigten Schaltplan nach dem Folded-Bitline-Konzept strukturiert ist. Die Schnittebene der Seitenansicht von 10 ist in 9 durch eine gestrichelte Linie S2 angegeben. Der in 10 gezeigte Aufbau umfasst die gleiche Abfolge von elektrischen Leitungen, wie sie bereits in 9 dargestellt wurden. Die elektrischen Leitungen sind daher in der folgenden sich wiederholenden Reihenfolge nebeneinander auf einem Halbleitersubstrat in einer ersten Ebene angeordnet:

• Passing-Kontrollgate-Leitung PCG
• Wortleitung WL
• Passing-Wortleitung PWL
• Kontrollgate-Leitung CG
• Passing-Kontrollgate-Leitung PCG
• Wortleitung WL
• Passing-Wortleitung PWL
• Kontrollgate-Leitung CG usw.

• Plate-Leitung Plate
• Passing-Plate-Leitung PPlate

In 10 lässt sich somit erkennen, dass die Plate-Leitung Plate und die Passing-Plate-Leitung Pplate in einer anderen Schicht bzw. Ebene als die übrigen elektrischen Leitungen angeordnet sind. Sämtliche elektrischen Leitungen werden orthogonal von einer Bitleitung BL aus Metall überquert. Während der Verlauf der Bitleitung BL in der Papierebene liegt, verlaufen die oben aufgelisteten elektrischen Leitungen jeweils senkrecht zur Papierebene. Aus der Bitleitung BL erstrecken sich Wolfram-Vias W und grenzen an der gegenüberliegenden Seite zwischen der Passing-Kontrollgate-Leitung PCG und der Wortleitung WL an ein N+ dotiertes Diffusionsgebiet. Die N+ dotierten Diffusionsgebiete sind jeweils durch gestrichelte Bereiche dargestellt.
Unter der Passing-Wortleitung PWL ist eine Trench-Kapazität TK ausgebildet, wobei im oberen Abschnitt der Trench-Kapazität TK ein U-förmiges Buried Strap BS als leitende Transistorkontaktierung angeordnet ist. Auf beiden Seiten des U-förmigen Buried Strap BS ist jeweils ein N+ dotiertes Diffusionsgebiet vorgesehen. Zwischen dem Buried Strap BS und der Passing-Wortleitung PWL ist eine dicke Oxidschicht Ox ausgebildet, um die beiden an das Buried Strap BS angrenzenden N+ dotierte Diffusionsgebiete elektrisch voneinander zu isolieren.
Unterhalb der Wortleitung WL ist ein Gateoxid GO ausgebildet, wodurch das N+ Diffusionsgebiet unterhalb des Wolfram-Vias W von der Bitleitung BL mit dem benachbarten N+ dotierten Diffusionsgebiet, das an den Buried Strap BS oberhalb der Trench-Kapazität TK grenzt, elektrisch gekoppelt ist. Auf diese Weise bildet das N+ dotierten Diffusionsgebiet unterhalb des Wolfram-Vias W von der Bitleitung BL zusammen mit dem N+ dotierten Diffusionsgebiet, das an den Buried Strap BS oberhalb der Trench-Kapazität TK grenzt, den oben genannten Auswahltransistor des DRAM-Speicherelements, der über die Wortleitung WL gesteuert wird.
Zwischen der Passing-Wortleitung PWL und der Trench-Kapazität TK wird durch eine dicke Oxidschicht Ox die Bildung eines Transistors verhindert und stattdessen die Kapazität für das DRAM-Speicherelement gebildet. Unterhalb der dicken Oxidschicht Ox stellt das U-förmige Buried Strap BS eine leitende Transistorverbindung zwischen der Trench-Kapazität TK und dem N+ dotierten Source/Drain-Bereich des Auswahltransistors her.
Ein weiteres N+ dotiertes Gebiet unterhalb der Kontrollgate-Leitung CG wird über einen Wolfram-Kontakt WK und geeignete Kontaktschichten K mit einem Polymerspeicherelement P verbunden, das zwischen der Ebene mit der Plate-Leitung Plate und der Ebene mit der Kontrollgate-Leitung CG angeordnet ist. Oberhalb des Polymerspeicherelements P befindet sich die Plate-Leitung Plate, die mit dem Polymerspeicherelement P ebenfalls über eine geeignete obere Kontaktschicht K verbunden ist. Das Polymerspeicherelement P weist gegebenenfalls mehrere Schichten auf, wie eingangs im Zusammenhang mit Polymerspeicherelementen beschrieben. Dementsprechend ist das Material für die Kontaktschicht K oberhalb und unterhalb des Polymerspeicherelements P in der Regel unterschiedlich und von der Art des verwendeten Polymerspeicherelements P abhängig.
Unterhalb der Kontrollgate-Leitung CG ist eine weitere Gateoxidschicht GO ausgebildet, wodurch das N+ dotierte Diffusionsgebiet unterhalb des Wolfram-Kontakts WK des Polymerspeicherelements P mit dem benachbarten N+ Diffusionsgebiet, das an den Buried Strap BS oberhalb der Trench-Kapazität TK grenzt, elektrisch miteinander gekoppelt wird. Auf diese Weise bildet das N+ Diffusionsgebiet unterhalb des Wolfram-Kontakts WK des Polymerspeicherelements P zusammen mit dem N+ Diffusionsgebiet, das an den Buried Strap BS oberhalb der Trench-Kapazität TK grenzt, den oben genannten zusätzlichen Transistor des Polymerspeicherelements P, der über die Kontrollgate-Leitung CG gesteuert wird.
Unterhalb der Passing-Kontrollgate-Leitung PCG befindet sich eine Shallow-Trench-Isolation-Schicht STI. Die Shallow-Trench-Isolation-Schicht STI verhindert eine elektrische Kopplung zwischen dem N+ dotierten Diffusionsgebiet unterhalb der Wolfram-Vias W und dem N+ dotierten Diffusionsgebiet, das an das U-förmige Buried Strap BS grenzt. Auf diese Weise wird der N+ dotierte Source/Drain-Gebiet des Auswahltransistors vom N+ dotierten Source/Drain-Gebiet des zusätzlichen Transistors und damit vom Wolframkontakt WK des Polymerspeicherelements P elektrisch isoliert.

1: Wortleitung
2: Bitleitung
3: Wortleitungstransistor bzw. Auswahltransistor
4: Plate-Anschluss
5: Polymerspeicherelement
6: zusätzlicher Transistor
7: Kontrollgate des zusätzlichen Transistors
8: Knotenpunkt zwischen Auswahltransistor und Kapazität
9: Kapazität des DRAM-Speicherelements
10: Zenerdiode
BL: Bitleitung
CG: Kontrollgate-Leitung
WL: Wortleitung
PWL: Passing-Wortleitung
PCG: Passing-Kontrollgate-Leitung
Plate: Plate-Leitung
PPlate: Passing-Plate-Leitung
TK: Trench-Kapazität
P: Polymerspeicherelement
BK: Kontaktpunkt der Bitleitung
C: Kapazität des DRAM-Speicherelements
BS: buried strap
GO: Gateoxidschicht
K: Kontaktschicht
N+: N+ dotierter Source/Drain-Bereich eines Transistors
S1: Schnittebene von 5 in 6
S2: Schnittebene von 10 in 9
STI: Shallow-Trench-Isolation-Schicht
T: Transistor
W: Wolfram-Vias
WK: Wolfram-Kontakt

Claims

Halbleiterspeicher mit einem flüchtigen Speicherelement, insbesondere DRAM-Speicherelement (3, 9), und mit einem nicht-flüchtigen Speicherelement, wobei das flüchtige Speicherelement (3, 9) mit dem nicht-flüchtigen Speicherelement elektrisch gekoppelt ist, dadurch gekennzeichnet, dass das nicht-flüchtige Speicherelement ein zwischen zwei Informationszuständen schaltbares Polymerspeicherelement (5) umfasst.
Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Polymerspeicherelement (5) derart mit dem DRAM-Speicherelement (3, 9) elektrisch gekoppelt ist, dass insbesondere beim Ausschalten einer Versorgungsspannung des DRAM-Speicherelements (3, 9) die zuletzt darin gespeicherte Information in das Polymerspeicherelement (5) geladen werden kann.
Halbleiterspeicher nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß das Polymerspeicherelement (5) derart mit dem DRAM-Speicherelement (3, 9) elektrisch gekoppelt ist, dass insbesondere beim Einschalten einer Versorgungsspannung des DRAM-Speicherelements (3, 9) die in dem Polymerspeicherelement (5) gespeicherte Information in das DRAM-Speicherelement (3, 9) geladen werden kann, so dass derselbe Informationszustand in dem DRAM-Speicherelement (3, 9) von vor dem Abschalten der Versorgungsspannung zu dem DRAM-Speicherelement (3, 9) unmittelbar nach dem Einschalten der Versorgungsspannung wieder vorliegen kann.
Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Polymerspeicherelement (5) zumindest einen ansteuerbaren ersten Kontakt, einen zweiten Kontakt und eine Speicherzelle umfasst, die ein elektrochemisch variables Polymermaterial beinhaltet, das mindestens zwei verschiedene Molekül- bzw. Polymerlagen umfasst, die ein elektrochemisches Red/Ox-Paar bilden.
Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Polymerspeicherelement (5) mit einem zusätzlichen Transistor (6) elektrisch gekoppelt ist, der über ein Kontrollgate (7) steuerbar ist.
Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der zusätzliche Transistor (6), insbesondere dessen pn-Übergang oder das Polymerspeicherelement (5) mit einer Kapazität (9) verbunden ist, insbesondere mit der Speicherkapazität des DRAM-Speicherelements (3, 9).
Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß das Polymerspeicherelement (5) entweder in Serie zwischen dem zusätzlichen Transistor (6) und der Kapazität (9) geschaltet ist oder der zusätzliche Transistor (6) in Serie zwischen dem Polymerspeicherelement (5) und der Kapazität (9) geschaltet ist.
Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Polymerspeicherelement (5) mit einer Zenerdiode (10) elektrisch verbunden ist.
Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß das Polymerspeicherelement (5) entweder in Serie zwischen der Zenerdiode (10) und der Kapazität (9) geschaltet ist oder die Zenerdiode (10) in Serie zwischen dem Polymerspeicherelement (5) und der Kapazität (9) geschaltet ist.
Verfahren zum Schreiben eines Polymerspeicherelements (5) eines Halbleiterspeichers nach einem der vorangehenden Ansprüche umfassend die Schritte: • Einstellen einer Wortleitung (1) zu dem Polymerspeicherelement (5) in einen Low-Zustand und Einstellen eines Kontrollgates (7) an einem zusätzlichen Transistor (6) des Polymerspeicherelements (5) in einen High-Zustand; • Anlegen einer negativen Spannung an einen Plate-Anschluss (4) des Polymerspeicherelements (5); und • Schreiben der in einem flüchtigen Speicherelement, insbesondere DRAM-Speicherelement (3, 9) enthaltenen Information in das nicht-flüchtige Polymerspeicherelement (5).
Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die an den Plate-Anschluss (4) des Polymerspeicherelements (5) angelegte negative Spannung so gewählt ist, dass zwischen einem Knotenpunkt (8) zwischen einer Kapazität (9) und der Wortleitung (1) und dem Plate-Anschluss (4) des Polymerspeicherelements (5) eine Spannung über einer Schreibspannung des Polymerspeicherelements (5) entsteht.
Verfahren zum Übertragen der in einem Polymerspeicherelement (5) gespeicherten Information aus dem Polymerspeicherelement (5) in ein flüchtiges Speicherelement, insbesondere DRAM-Speicherelement (3, 9) eines Halbleiterspeichers nach einem der Ansprüche 1 bis 9, umfassend die Schritte: • Einstellen einer an einer Kapazität (9) anliegenden Spannung auf ein definiertes Spannungsniveau; • Schließen einer Wortleitung (1) und Öffnen eines Kontrollgates (7); • Anlegen einer positiven Spannung, die geringer ist als eine Löschspannung des Polymerspeicherelements (5), an einen Plate-Anschluss (4) des Polymerspeicherelements (5); • Übertragen der in dem Polymerspeicherelement (5) gespeicherten Information aus dem Polymerspeicherelement (5) in das flüchtige Speicherelement, insbesondere DRAM-Speicherelement (3, 9).
Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß beim Einstellen des definierten Spannungsniveaus die Kapazität (9) auf ein Spannungsniveau von etwa 0 V gebracht wird, vorzugsweise durch Öffnen der Wortleitung (1) und Verbinden einer Bitleitung (2) mit einem Masseanschluss.
Verfahren zum Löschen eines Polymerspeicherelements (5) eines Halbleiterspeichers nach einem der Ansprüche 1 bis 9, umfassend die Schritte: • Öffnen mindestens einer Wortleitung (1); • Durchführen eines Ladungsausgleichs zwischen einer Bitleitung (2) und einer Kapazität (9); • Schließen der Wortleitung (1) und Öffnen eines Kontrollgates eines flüchtigen Speicherelements, insbesondere DRAM-Speicherelements (3, 9); • Anlegen einer negativen Spannung an einen Plate-Anschluss (4), so dass an dem Polymerspeicherelement (5) eine Spannung anliegt, die größer als eine Löschspannung des Polymerspeicherelements (5) ist,
Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das Verfahren zum Löschen des Polymerspeicherelements (5) durchgeführt wird, während sich das DRAM-Speicherelement (3, 9) in einem Idle-Zyklus befinden, d.h. wenn auf das DRAM-Speicherelement (3, 9) kein Zugriff erfolgt.
Verfahren zum Betrieb eines Halbleiterspeichers nach einem der Ansprüche 1 bis 9, bei dem ein DRAM-Speicherelement (3, 9) als konventioneller DRAM-Systemspeicher verwendet wird, wobei sich eine Leitung eines zusätzlichen Transistors (6) in einem Low-Zustand befindet oder eine negative Spannung hat bzw. eine Zenerdiode (10) sperrt.
Speicherfeld, mit mindestens einem flüchtigen Speicherelement, insbesondere DRAM-Speicherelement (3, 9), und mindestens einem nicht-flüchtigen Polymerspeicherelement (5), wobei das flüchtige Speicherelement (3, 9) mit dem Polymerspeicherelement (5) elektrisch gekoppelt ist, zumindest umfassend: eine elektrische Zuleitungen bzw. Bitleitungen (2) aufweisende erste Schicht; mindestens eine auf der ersten Schicht angeordnete und mit dieser in elektrischer Verbindung stehende zweite Schicht, die entweder das mindestens eine flüchtige Speicherelement (3, 9) oder mindestens eine erste chemische Verbindung enthält, die reversibel von einer reduzierten Form in eine oxidierte Form überführt werden kann; und eine auf der zweiten Schicht angeordnete dritte Schicht, die elektrische Zuleitungen bzw. Wortleitungen (1) aufweist, die so angeordnet sind, dass die elektrischen Zuleitungen bzw. Bitleitungen (2) aus der ersten Schicht und die elektrischen Zuleitungen bzw. Wortleitungen (1) aus der dritten Schicht Kreuzungspunkte bilden, an denen entweder das flüchtige Speicherelement (3, 9) oder das Polymerspeicherelement (5) angeordnet ist, wobei die elektrischen Zuleitungen bzw. Wortleitungen (1) aus der dritten Schicht jeweils über einen zusätzlichen Transistor (6) mit dem Polymerspeicherelement (5) elektrisch verbunden sind.
Speicherfeld nach Anspruch 17, dadurch gekennzeichnet, daß die elektrischen Zuleitungen (1) aus der ersten Schicht und die elektrischen Zuleitungen (2) aus der dritten Schicht jeweils parallel zueinander angeordnet sind und in Aufsicht auf das Speicherfeld in einer vorzugsweise rechtwinkligen Matrix angeordnet sind.
Struktur für einen Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß auf einem Halbleitersubstrat in einer ersten Ebene zumindest folgende elektrischen Leitungen angeordnet sind: • eine Wortleitung (WL) • eine Passing-Wortleitung (PWL) • eine Kontrollgate-Leitung (CG) • eine Passing-Kontrollgate-Leitung (PCG) ferner gekennzeichnet dadurch, dass • eine Plate-Leitung (Plate) und • eine Passing-Plate-Leitung (PPlate) in zweiten oder dritten, von der ersten Ebene abweichenden Ebenen angeordnet sind.
Struktur nach Anspruch 19, dadurch gekennzeichnet, daß zwischen der ersten Ebene und der Plate-Leitung (Plate) ein Polymerspeicherelement (P) und ein Metall-Kontakt (WK), vorzugsweise aus Wolfram vorgesehen ist.
Struktur nach Anspruch 19, dadurch gekennzeichnet, daß zwischen der ersten Ebene und der Plate-Leitung (Plate) ein Polymerspeicherelement (P) und ein P+ dotierter Polysilizium-Kontakt (P+) vorgesehen ist.
Struktur nach einem der vorangehenden Ansprüche 19 oder 20, dadurch gekennzeichnet, daß aus einem P+ dotierten Polysilizium-Kontakt (P+) und einem N+ dotierten Source/Drain-Bereich (N+) eines Auswahltransistors bzw. Wortleitungstransistors (3) eine Zenerdiode (10) gebildet ist.