DE102005008370B4

DE102005008370B4 - Prüfschaltungsschaltkreis für ein Hochgeschwindigkeitsdaten-Interface

Info

Publication number: DE102005008370B4
Application number: DE102005008370.6A
Authority: DE
Inventors: Javier Arguelles; Otto Schumacher
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-02-27
Filing date: 2005-02-23
Publication date: 2014-12-24
Anticipated expiration: 2025-02-24
Also published as: US7723995B2; DE102005008370A1; US20050193302A1; CN1715943A

Abstract

Prüfschaltungsschaltkreis für ein Hochgeschwindigkeitsdaten-Interface (1) einer integrierten Schaltung, welche Schalttransistoren (T1–T6) aufweist, welche in einem Prüfmodus eine Abschlusswiderstands-Ausgangsstufe (15) eines Datenübertragungssignalpfades (17) an eine Abschlusswiderstands-Eingangsstufe (18) eines Datenempfangssignalpfades (25) schalten, um eine interne Rückkopplungsprüfschleife innerhalb der integrierten Schaltung zu bilden.

Description

Diese Erfindung bezieht sich auf einen Prüfschaltungsschaltkreis für ein Hochgeschwindigkeitsdaten-Interface einer integrierten Schaltung.
Hochgeschwindigkeits-Kommunikationsschaltkreise, welche Datenraten im Bereich von 10 Gbps aussenden, erfordern für Prüfzwecke geschlossene Rückkopplungsschleifen. 1 zeigt eine integrierte Hochgeschwindigkeits-Kommunikationsschaltung, welche einen Kern zur Datenverarbeitung und einige Hochgeschwindigkeitsdaten-Interfaces aufweist. Die Hochgeschwindigkeitsdaten-Interfaces oder Module zum seriellen deseriellen Umsetzen (SERDES) arbeiten bei sehr hohen Datenraten bis zu 10 Gbps. Jedes Hochgeschwindigkeitsdaten-Interface (SERDES) ist mit einer Datenübertragungsleitung (TX) und einer Datenempfangsleitung (Rx) verbunden. Das Hochgeschwindigkeitsdaten-Interface übertragt die Daten über die Datenübertragungsleitung (Tx) und empfängt Daten über die Datenempfangsleitung (Rx).
2 zeigt ein herkömmliches Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik. Das Hochgeschwindigkeitsdaten-Interface weist einen Sender und einen Empfänger auf. Das Hochgeschwindigkeitsdaten-Interface, wie es in 2 gezeigt wird, ist völlig differentiell. Der Sender weist einen seriellen Umsetzer und einen Treiber für das Ausgangssignal auf, welcher mit den Datenausgangsanschlüssen (TXN, TXP) des Hochgeschwindigkeitsdaten-Interface verbunden ist. Die Ausgangsdatenanschlüsse sind über eine differentielle Datenüertragungsleitung mit einer Last verbunden.
Das herkömmliche Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik weist ferner einen Empfänger auf, welcher einen deseriellen Umsetzer und einen Signaleingangspuffer aufweist. Der Signaleingangspuffer ist mit den Dateneingangsanschlüssen (RXP, RXN) verbunden, um die Daten über eine differentielle Datenempfangsleitung zu empfangen. Der Eingang des Senders und der Ausgang des Empfängers sind mit dem Datenverarbeitungskern des integrierten Hochgeschwindigkeits-Kommunikationsschaltkreises verbunden.
Zum Prüfen des Hochgeschwindigkeitsdaten-Kommunikationsschaltkreises ist es notwendig, das Hochgeschwindigkeitsdaten-Interface nach der Herstellung zu testen bzw. zu prüfen. Dies kann durch Schaffen einer geschlossenen Rückkopplungsschleife erfolgen, welche den Ausgang der sendenden Seite mit dem Eingang der empfangenden Seite verbindet. Um eine derartige Prüfschleife in dem Hochgeschwindigkeitsteil des integrierten Schaltkreises zu liefern, ist es entweder möglich, eine externe Prüfschleife oder eine interne Prüfschleife innerhalb des integrierten Hochgeschwindigkeits-Kommunikationsschaltkreises zu schaffen.
Bei einer herkömmlichen externen Schleifenanordnung sind die sendenden Ausgangsanschlüsse TXN, TXP des Hochgeschwindigkeitsdaten-Interface mit den Empfänger-Eingangsanschlüssen RxN, RxP über ein externes Prüfgerät verbunden, um eine Prufschleife zu schaffen. Das Vorsehen einer externen Schleife hat den Nachteil, dass entweder eine Vielzahl von Prüfsteckungen bzw. -einfügungen notwendig sind, so dass dadurch die Prüfkosten ansteigen, oder dass bei einer einzelnen Prüfeinfügung RF-Schalter angewendet werden müssen, welche die Komplexität der Belastungsplatine bzw. -baugruppe erhöhen. Bei vielen Prüfeinfügungen werden spezielle Test- bzw. Prüfkarten entworfen, um Ruckkopplungsprüfschleifen zu liefern. Jede weitere Prüfeinfugung kostet Zeit und erhöht folglich die Herstellungskosten des Chips. Bei einzelnen Prüfeinfügungen können die RF-Relais mit hoher Bandbreite nicht zuverlässig für hohe Bandbreitensysteme arbeiten und sie können eine Quelle für mögliche Signalintegritätsprobleme bilden.
Entsprechend weisen Hochgeschwindigkeitsdaten-Interfaces nach dem Stand der Technik Vorrichtungen zum Schaffen einer internen Prüfschleife auf. Wenn die Rückkopplungsschleife innerhalb des Chips geschaffen wird, müssen Multiplexer- und Demultiplexer-Schaltungen innerhalb der Hochgeschwindigkeitsdaten-Interfaces vorgesehen werden.
3 zeigt ein herkömmliches Hochgeschwindigkeitsdaten-Interface innerhalb einer integrierten Schaltung, welche eine interne Prüfschleife aufweist. Der Ausgang des Senders ist mit einer Schaltung (AMP-DEMUX) verbunden, welche das Ausgangssignal des Senders mit Hilfe eines Endstufen-Ausgangssignaltreibers verstärkt und welche eine Vorrichtung zum Demultiplexen beinhaltet. Zum Adaptieren der Ausgangsimpedanz an dem Sendedaten-PAD (Tx-PAD) an die Last, welche über die Datenübertragungsleitung verbunden ist, weist die Verstärkungs-Demultiplex-Schaltung ferner eine programmierbare Abschlusswiderstandsstufe auf, wobei die Ausgangsimpedanz konfigurierbar ist.
Ein Empfänger des Hochgeschwindigkeitsdaten-Interface ist mit seiner Eingangsseite an eine integrierte Schaltung (AMP-MUX) angeschlossen, welche das empfangene Datensignal verstärkt und welche eine Multiplex-Vorrichtung aufweist. Die Verstärkungs- und Multiplexschaltung weist eine programmierbare Abschlusswiderstandsstufe auf, um die Eingangsimpedanz des Hochgeschwindigkeitsdaten-Interface am Empfangsdaten-PAD (Rx-PAD) an die Last anzupassen, welche über die Empfangsdatenleitung angeschlossen ist. Die programmierbare Abschlusswiderstandsstufe auf der Empfangsseite ist für variable Belastungszustände konfigurierbar, entsprechend den Betriebsanforderungen des Hochgeschwindigkeitsdaten-Interface.
Das Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik, wie es in 3 gezeigt wird, weist einen Multiplexer auf der Eingangsseite des Senders und einen Demultiplexer auf der Außenseite des Empfängers auf. Der Multiplexer und der Demultiplexer werden über eine Modus-Steuereinheit gesteuert, welche den Multiplexer entweder an eine Datenleitung oder an einen Prüfsignalgenerator und den Demultiplexer entweder an eine interne Datenleitung oder an einen Prüfsignal-Analysator zuschaltet. Bei einem normalen Betriebsmodus des Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik, wie es in 3 gezeigt wird, werden die internen Datenleitungen über den Multiplexer und Demultiplexer an den Sender und Empfänger angeschlossen. Außerdem wird über den Demultiplexer in der Ausgangsstufe der Vortreiber an den Endstufen-Ausgangssignaltreiber angeschlossen und der Eingangssignaltreiber wird über den Multiplexer innerhalb der Eingangsstufe (AMP-MUX) an einen Signaltreiber innerhalb des Empfängers angeschlossen.
In einem Prüfmodus empfängt der Sender ein Prüfdatenmuster, welches durch den Prüfsignalgenerator erzeugt wird, welcher über den Demultiplexer in die Ausgangsstufe (AMP-MUX) und den Multiplexer innerhalb der Eingangsstufe (AMP-MUX) an den Empfänger rückgekoppelt ist. Von dem Empfänger wird das Prüfdatenmuster durch den Demultiplexer an den Prüfsignal-Analysator geleitet. Der Prüfsignal-Analysator vergleicht das erzeugte Prüfdatenmuster mit dem empfangenen Prüfdatenmuster und bestimmt, ob beide Datenmuster identisch sind. Im Falle, dass das erzeugte und das empfangene Prüfdatenmuster entsprechend dem Bitpegel nicht identisch sind, wird ein Fehler innerhalb des Senders oder Empfängers detektiert.
4 zeigt detaillierter die Ausgangsstufe (AMP-DEMUX) eines herkömmlichen Hochgeschwindigkeitsdaten-Interface mit internen Prüfschleifen entsprechend dem Stand der Technik. Der Vortreiber ist an eine erste differentielle Verstärkungsstufe D-AMP-A angeschlossen, welcher einen End- bzw. Zweigstrom I_TAIL von einer Stromspiegelschaltung erhält. Der Ausgang der ersten differentiellen Verstärkungsstufe D-AMP-A ist über einen Knoten N, N an eine zweite differentielle Verstärkungsstufe D-AMP-B und an eine dritte differentielle Verstärkungsstufe D-AMP-C angeschlossen. Mit Hilfe eines Modenauswahleingangs wird entweder die zweite Verstärkungsstufe D-AMP-B oder die dritte Verstärkungsstufe D-AMP-C aktiviert. Entsprechend wird entweder das Ausgangssignal der ersten differentiellen Verstärkungsstufe D-AMP-A an den Ausgang der zweiten differentiellen Verstärkungsstufe D-AMP-B oder an die dritte Verstärkungsstufe D-AMP-C geschaltet. Der Ausgang der zweiten differentiellen Verstärkungsstufe D-AMP-B ist ein interner Schleifenausgangsanschluss, welcher mit der Eingangsstufe (AMP-MUX) des Hochgeschwindigkeitsdaten-Interface verbunden ist. Der Ausgang der dritten differentiellen Verstärkungsstufe D-AMP-C wird durch die Datenausgangsanschlüsse des Hochgeschwindigkeitsdaten-Interface (TXN, TXP) gebildet. Die Ausgangs-PADs sind an eine programmierbare Abschlusswiderstandsstufe angeschlossen, welche wenigstens einen Widerstand R_c, der einen festen Wert hat, und wenigstens einen schaltbaren Widerstand R_c' aufweist, welcher parallel zu dem festen Transistor in Abhängigkeit zu einem Konfigurierbit C geschaltet wird, welches in einem Konfigurierregister gespeichert ist. In 4 wird nur ein schaltbarer Widerstand R_c' gezeigt, welcher parallel zu dem festen Transistor in Abhängigkeit zu einem Konfigurierbit C, welches in einem Konfigurierregister gespeichert ist, geschaltet wird. In 4 wird nur ein schaltbares Register R_c' gezeigt, jedoch kann eine Vielzahl von schaltbaren Registern R_c' vorgesehen werden, um die Ausgangsimpedanz des Hochgeschwindigkeitsdaten-Interface an die Lastimpedanz anzupassen, welche über die Datenübertragungsleitung angeschlossen ist.
5 zeigt detaillierter die Eingangsstufe (AMP-MUX) des herkömmlichen Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik. Die Dateneingangs-PADs RXN, RXP sind mit einer programmierbaren Abschlusswiderstandsstufe der differentiellen Verstärkungsstufe D-AMP-D an die Gates der MOSFETs T_D, T _D über serielle Widerstände R_S angeschlossen.
Die differentielle Verstärkungsstufe D-AMP-D ist mit einem Endstrom
ausgestattet. Die Eingangsimpedanz ist über Konfigurierbits C, C , welche in einem Konfigurierregister gespeichert sind, konfigurierbar. In der Ausführungsform, wie sie in 5 gezeigt wird, wird nur ein schaltbarer Widerstand R_D' gezeigt, jedoch kann eine Vielzahl von schaltbaren Widerstanden R_D' vorgesehen werden, um die Eingangsimpedanz des Interface entsprechend der Last abzustimmen, welche über die Datenempfangsleitung angeschlossen ist. Der Ausgang der differentiellen Verstärkungsstufe D-AMP-D ist an den Eingang einer weiteren differentiellen Verstärkungsstufe D-AMP-E über den Knoten M oder an den Eingang eines Treibers innerhalb des Empfängers angeschlossen. Der Ausgang der differentiellen Verstärkungsstufe D-AMP-E bildet einen internen Schleifeneingangsanschluss, um die Eingangsstufe AMP-MUX, wie in 5 gezeigt wird, in einem Prüfmodus an den internen Schleifenausgangsanschluss der Ausgangsstufe AMP-DEMUX anzuschließen, wie dies in 4 gezeigt wird.
Abhängig von einem Modensteuersignal, welches an einem Modeneingangsanschluss der Eingangsstufe angelegt wird, wird entweder die differentielle Verstärkungsstufe D-AMP-D oder die differentielle Verstärkungsstufe D-AMP-E durch Liefern eines Endstromes aktiviert. In einem Prüfmodus empfängt die Verstärkungsstufe D-AMP-E einen Endstrom und verbindet den internen Schleifeneingangsanschluss über einen Knoten M, M mit dem Eingang des Treibers innerhalb des Empfängers. In einem normalen Betriebsmodus wird die differentielle Verstärkungsstufe D-AMP-E deaktiviert, und die differentielle Verstärkungsstufe D-AMP-D wird aktiviert, so dass dadurch die Datenempfangs-PADs RXN, EXP an den Eingang des Treibers innerhalb des Empfängers angeschlossen werden.
Der interne Prüfschaltkreis zum Erzeugen einer internen Prüfschleife entsprechend dem Stand der Technik, wie er in den 3 bis 5 gezeigt wird, hat mehrere gravierende Nachteile.
Ein erster Nachteil besteht darin, dass in der Anordnung, wie sie in den 3, 4, 5 gezeigt wird, es nicht möglich ist zu prüfen, ob eine Endausgangstreibersstufe, z. B. die differentielle Verstärkungsstufe D-AMP-C in 4, und die Eingangstreiberstufe auf der Eingangsseite, z. B.: die differentielle Verstärkerstufe D-AMP-D, wie sie in 5 gezeigt wird, funktionieren. Wenn ein Herstellungsfehler auftritt, entweder an dem differentiellen Verstärker D-AMP-C oder in der differentiellen Verstärkerstufe D-AMP-D, so wird dies nicht durch den internen Prüfsignal-Analysator detektiert. Außerdem sind Herstellungsfehler in den programmierbaren Abschlusswiderstandsstufen nicht in dem Hochgeschwindigkeitsdaten-Interface-Schaltkreis entsprechend dem Stand der Technik detektierbar.
Ein weiterer Nachteil der herkömmlichen Schaltung besteht darin, dass durch das Liefern einer zusätzlichen differentiellen Verstärkungsstufe D-AMP-B an dem kritischen Ausgangsknoten N, N der ersten differentiellen Verstärkungsstufe D-AMP-A die parasitäre Kapazität an diesem Knoten erhöht wird, (die Transistoren T_B, T _B bilden zusätzliche Lasten für die Transistoren T_A, T _A ), wobei der normale Betriebsmodus des Datenübertragungspfades über die differentielle Verstärkungsstufe D-AMP-C zu den Ausgangsdaten-PADs, was eventuell zu einem normalen Modenschaltungs-Redesign führen würde, eine Erhöhung des Leistungsverlustes P gegenüber der ursprünglichen Gestaltung darstellen würde, um die erforderliche Bandbreite beizubehalten.
Entsprechend ist es die Aufgabe der vorliegenden Erfindung, einen Prüfschaltungsschaltkreis für ein Hochgeschwindigkeitsdaten-Interface einer integrierten Schaltung zu liefern, welche eine interne Prüfschleife zum Prüfen aller Schaltungsteile des Hochgeschwindigkeitsdaten-Interface bildet und welche eine geringere Zusatzfläche und einen minimalen Leistungsverlust aufweist.
Diese Aufgabe wird durch einen Prüfschaltungsschaltkreis erreicht, welcher die Merkmale des Anspruchs 1 aufweist.
Die Erfindung liefert einen Prüfschaltungsschaltkreis für ein Hochgeschwindigkeitsdaten-Interface einer integrierten Schaltung (IC), welche Schalttransistoren aufweist, welche in einem Prüfmodus eine Abschlusswiderstands-Ausgangsstufe einer Datenübertragungsleitung an eine Abschlusswiderstands-Eingangsstufe einer Datenempfangsleitung schalten, um eine interne Rückkopplungsprüfschleife innerhalb der integrierten Schaltung (IC) zu bilden.
Der Prüfschaltungsschaltkreis entsprechend der vorliegenden Erfindung hat den Vorteil, dass sowohl eine Endausgangstreiberstufe als auch eine erste Treibereingangsstufe auch durch den Prüfschaltungsschaltkreis geprüft wird, um Herstellfehler in diesen Schaltungsteilen zu detektieren.
Der Prüfschaltungsschaltkreis weist nur Schalttransistoren auf, welche als Schalter dienen, und keine Verstärkungstransistoren auf, wie die differentiellen Verstärkungstransistoren, welche in der herkömmlichen Ausgangsstufe, wie sie in 4 gezeigt wird, oder in der herkömmlichen Eingangsstufe, wie sie in der 5 gezeigt wird, vorgesehen sind. Die Schalttransistoren, welche innerhalb des Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung vorgesehen sind, sind viel kleiner in der Abmessung als die differentiellen Verstärkungstransistoren und werden nicht mit einem Endstrom geliefert. Folglich ist der Leistungsverlust P des Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung sehr niedrig.
Ein weiterer Vorteil des Prufschaltungsschaltkreises entsprechend der vorliegenden Erfindung, welcher die Merkmale des Hauptanspruchs 1 besitzt, ist der, dass die Datenübertragung im normalen Betriebsmodus nicht berührt wird, d. h. die parasitäre Kapazität wird nicht durch den Prüfschaltungsschaltkreis entsprechend der vorliegenden Erfindung erhöht.
Die interne Schleife, welche durch den Prüfschaltungsschaltkreis entsprechend der vorliegenden Erfindung erzeugt ist, deckt während eines Prufmodus den kompletten Datenpfad ab, wobei die Abschlusswiderstands-Ausgangsstufe und die Abschlusswiderstands-Eingangsstufe eingeschlossen sind.
In einer bevorzugten Ausführungsform des Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung ist der Prüfschaltungsschaltkreis an ein Konfigurierregister angeschlossen.
Die Konfigurierbits, welche in dem Konfigurierregister gespeichert sind, steuern die Schalttransistoren des Prüfschaltungsschaltkreises.
In einer bevorzugten Ausführungsform des Prufschaltungsschaltkreises entsprechend der vorliegenden Erfindung ist die Abschlusswiderstands-Ausgangsstufe programmierbar.
In einer weiteren Ausführungsform ist die Abschlusswiderstands-Eingangsstufe auch programmierbar.
In einer bevorzugten Ausfuhrungsform sind sowohl die Abschlusswiderstands-Ausgangsstufe als auch die Abschlusswiderstands-Eingangsstufe an ein Konfigurierregister angeschlossen, welches Steuerbits speichert, welche die Transistoren steuern, welche in Reihe an einen entsprechenden Abschlusswiderstand der Eingangs- oder Ausgangsstufe angeschlossen sind.
Da die Abschlusswiderstands-Ausgangsstufe und die Abschlusswiderstands-Eingangsstufe in einer bevorzugten Ausführungsform programmierbar sind, ist es möglich, die Ausgangs- und Eingangsimpedanz des Hochgeschwindigkeitsdaten-Interface an die Last anzupassen, welche über die Datenübertragungs- und die Datenempfangsleitung angeschlossen ist.
In einer bevorzugten Ausführungsform des Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung weist der Prüfschaltungsschaltkreis auf:
einen ersten Transistor, welcher an die Abschlusswiderstands-Ausgangsstufe der Datenübertragungsleitung angeschlossen ist,
einen zweiten Transistor, welcher zwischen dem ersten Transistor und einem Referenzpotenzialknoten (GND) angeschlossen ist,
einen dritten Transistor, welcher zwischen dem Referenzpotenzialknoten (GND) und einem sechsten Transistor angeschlossen ist,
einen vierten Transistor, welcher zwischen dem ersten Transistor und einem Prüfknoten angeschlossen ist,
einen fünften Transistor, welcher zwischen dem Prüfknoten und dem sechsten Transistor angeschlossen ist,
wobei der sechste Transistor an die Abschlusswiderstands-Eingangsstufe der Datenempfangsleitung angeschlossen ist.
In einer bevorzugten Ausführungsform werden die sechs Schalttransistoren durch MOSFETs gebildet.
In einer bevorzugten Ausführungsform werden die Gate-Anschlüsse der Schalttransistoren durch Steuerbits gesteuert, welche in dem Konfigurierregister gespeichert sind.
In einer bevorzugten Ausführungsform des steuerbaren Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung wird in einem normalen Betriebsmodus der integrierten Schaltung der erste Transistor ausgeschaltet, der zweite Transistor eingeschaltet, der dritte Transistor eingeschaltet, der vierte Transistor ausgeschaltet, der fünfte Transistor ausgeschaltet und der sechste Transistor ausgeschaltet.
In einer bevorzugten Ausführungsform des steuerbaren Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung wird in einem Rückkopplungsprüfmodus der integrierten Schaltung der erste Transistor eingeschaltet, der zweite Transistor ausgeschaltet, der dritte Transistor ausgeschaltet, der vierte Transistor eingeschaltet, der fünfte Transistor eingeschaltet, der sechste Transistor eingeschaltet.
In einer bevorzugten Ausführungsform des steuerbaren Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung wird in einem Empfängerprüfmodus der erste Transistor ausgeschaltet, der zweite Transistor ausgeschaltet, der dritte Transistor ausgeschaltet, der vierte Transistor ausgeschaltet, der fünfte Transistor eingeschaltet und der sechste Transistor eingeschaltet.
In einer weiteren Ausführungsform des steuerbaren Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung wird in einem Sendeprüfmodus der erste Transistor angeschaltet, der zweite Transistor ausgeschaltet, der dritte Transistor ausgeschaltet, der vierte Transistor eingeschaltet, der fünfte Transistor ausgeschaltet und der sechste Transistor ausgeschaltet.
In einer bevorzugten Ausführungsform des steuerbaren Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung ist der Prüfschaltungsschaltkreis differentiell gebildet.
Die Erfindung liefert ferner ein Hochgeschwindigkeitsdaten-Interface einer integrierten Schaltung, welches aufweist:

(a) einen Sender zum Übertragen von Daten über eine Datenübertragungsleitung, welche an einer Abschlusswiderstands-Ausgangsstufe angeschlossen ist, um die Ausgangsimpedanz des Senders an eine Last anzupassen, welche an die Datenübertragungsleitung angeschlossen ist;
(b) einen Empfänger zum Empfangen von Daten über eine Datenempfangsleitung, welche an eine Abschlusswiderstands-Eingangsstufe angeschlossen ist, um die Eingangsimpedanz des Empfängers an eine Last anzupassen, welche an die Datenempfangsleitung angeschlossen ist; und
(c) einen steuerbaren Prüfschaltungsschaltkreis, welcher Schalttransistoren aufweist, welche in einem Prüfmodus die Abschlusswiderstands-Ausgangsstufe an die Abschlusswiderstands-Eingangsstufe schalten, um eine interne Rückkopplungsprüfschleife innerhalb der integrierten Schaltung zu bilden.

Die Erfindung liefert ferner eine integrierte Schaltung, welche einige Hochgeschwindigkeitsdaten-Interfaces besitzt, wobei jedes Hochgeschwindigkeitsdaten-Interface einen Sender aufweist, um Daten über eine Datenübertragungsleitung zu übertragen, welche an eine Abschlusswiderstands-Ausgangsstufe angeschlossen ist, um die Ausgangsimpedanz des Senders an eine Last anzupassen, welche an die Datenübertragungsleitung angeschlossen ist,
einen Empfänger zum Empfangen von Daten über eine Datenempfangsleitung, welche an eine Abschlusswiderstands-Eingangsstufe angeschlossen ist, um die Eingangsimpedanz des Empfängers an eine Last anzupassen, welche an der Empfangsdatenleitung angeschlossen ist, und
einen steuerbaren Prüfschaltungsschaltkreis, welcher Schalttransistoren aufweist, welche in einem Prüfmodus die Abschlusswiderstands-Ausgangsstufe an die Abschlusswiderstands-Eingangsstufe schaltet, um eine interne Rückkopplungsprüfschleife innerhalb der integrierten Schaltung zu bilden.
In den folgenden bevorzugten Ausführungsformen wird der Prüfschaltungsschaltkreis für ein Hochgeschwindigkeitsdaten-Interface innerhalb einer integrierten Schaltung mit Bezug auf die beigefügten Figuren beschrieben.
1 zeigt eine integrierte Hochgeschwindigkeits-Kommunikationsschaltung entsprechend dem Stand der Technik;
2 zeigt ein herkömmliches Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik;
3 zeigt ein herkömmliches Hochgeschwindigkeitsdaten-Interface mit einer internen Prüfschleife entsprechend dem Stand der Technik;
4 zeigt die Ausgangsstufe eines herkömmlichen Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik;
5 zeigt die Eingangsstufe eines herkömmlichen Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik;
6 zeigt ein Blockschaltbild eines Hochgeschwindigkeitsdaten-Interface einer integrierten Schaltung entsprechend der vorliegenden Erfindung;
7 zeigt eine bevorzugte Ausführungsform eines Prüfschaltungsschaltkreises zum Schaffen einer internen Prüfschleife innerhalb eines Hochgeschwindigkeitsdaten-Interface entsprechend der vorliegenden Erfindung;
8 zeigt einen Prüfschaltungsschaltkreis entsprechend der vorliegenden Erfindung in einem normalen Betriebsmodus;
9 zeigt einen Prüfschaltungsschaltkreis entsprechend der vorliegenden Erfindung in einem Rückkopplungsschleifen-Prüfmodus;
10 zeigt einen Prüfschaltungsschaltkreis entsprechend der vorliegenden Erfindung in einem Empfängerprüfmodus;
11 zeigt einen Prüfschaltungsschaltkreis entsprechend der vorliegenden Erfindung in einem Senderprüfmodus;
12 zeigt den Dateninhalt des Konfigurierregisters, welches innerhalb des Hochgeschwindigkeitsdaten-Interface geliefert wird entsprechend der vorliegenden Erfindung;
13 zeigt eine Tabelle der Konfigurierbits (C), innerhalb eines Konfigurierregisters zum Steuern des Prüfschaltungsschaltkreises entsprechend der vorliegenden Erfindung.
Wie aus 6 zu ersehen ist, weist ein Hochgeschwindigkeitsdaten-Interface 1 entsprechend der vorliegenden Erfindung auf: einen internen Dateneingang 2 und einen internen Datenausgang 3, um das Hochgeschwindigkeitsdaten-Interface 1 an einen Datenverarbeitungskern 4 innerhalb einer integrierten Schaltung anzuschließen. Die integrierte Schaltung weist mehrere Hochgeschwindigkeitsdaten-Interfaces 1 auf. Jedes Hochgeschwindigkeitsdaten-Interface besitzt ein Datenübertragungs-Ausgangs-PAD 4 und ein Empfangsdaten-Eingangsdaten-PAD 5, um die integrierte Schaltung an eine externe Schaltung anzuschließen. Ein serieller Datenstrom wird über das Übertragungsausgangs-PAD 4 an die externe Schaltungsleiterplatine gesendet, und ein serieller Datenempfangsstrom wird über das Empfangsdaten-PAD 5 empfangen. In der Ausführungsform, wie sie in 6 gezeigt wird, weist das Hochgeschwindigkeitsdaten-Interface einen Prüfsignalgenerator 6 und einen Prüfsignal-Analysator 7 auf, welche über eine Modussteuereinheit 8 gesteuert werden. In einer alternativen Ausführungsform sind der Prüfsignalgenerator 6, der Prüfsignal-Analysator 7 und die Modussteuereinheit 8 nicht innerhalb des Hochgeschwindigkeitsdaten-Interface vorgesehen, sondern getrennt innerhalb der integrierten Schaltung.
Das Hochgeschwindigkeitsdaten-Interface 1 entsprechend der vorliegenden Erfindung weist einen Datenübertragungssignalpfad 17 und einen Datenempfangssignalpfad 25 auf.
In dem Datenübertragungssignalpfad 17 ist ein Multiplexer 9 vorgesehen, welcher entweder den Datenausgang über den Datenbearbeitungskern 4 oder das Prüfdatenmuster, welches durch den Prüfsignalgenerator 6 erzeugt wird, über eine interne Leitung 10 an einen Sender 11 schaltet, welcher einen seriellen Umsetzer und eine Vortreiberstufe zur Signalverstärkung beinhaltet. Der Ausgang des Senders 11 ist über eine interne Leitung 12 an eine Endausgangstreiberstufe 13 angeschlossen, deren Ausgang über eine interne Leitung 14 an eine programmierbare Abschlusswiderstandsstufe 15 angeschlossen ist. Die programmierbare Abschlusswiderstandstufe 15 ist über eine interne Leitung 16 an das Datenubertragungs-PAD 4 der integrierten Schaltung angeschlossen. Die programmierbare Abschlusswiderstandstufe 15 weist eine Vielzahl von Widerständen auf, welche mit Hilfe von Transistoren geschaltet werden, um die Ausgangsimpedanz des Übertragungssignalpfades innerhalb des Hochgeschwindigkeitsdaten-Interface 1 an eine Lastimpedanz anzupassen, welche an das Datenubertragungs-PAD 4 angeschlossen ist. Der Sender 11, der Ausgangssignaltreiber 13 und die programmierbare Abschlusswiderstandsstufe 15 bilden einen Datenübertragungssignalpfad 17 innerhalb des Hochgeschwindigkeitsdaten-Interface 1.
Das Hochgeschwindigkeitsdaten-Interface 1 weist ferner eine programmierbare Abschlusswiderstandsstufe 18 auf, deren Eingang über eine interne Leitung 19 an das Empfangsdaten-PAD 5 des Interface 1 angeschlossen ist. Die programmierbare Abschlusswiderstandsstufe 18 ist vorgesehen, um die Eingangsimpedanz des Empfangssignalpfades 25 an die Last anzupassen, welche an das PAD 5 über die Datenempfangsleitung angeschlossen ist. Die programmierbare Abschlusswiderstandsstufe 18 ist über eine Leitung 20 an einen Eingangssignaltreiber 21 angeschlossen, welcher das empfangene Datensignal verstärkt und das verstärkte Signal über eine interne Leitung 22 an einen Empfänger 23 innerhalb des Interface 1 anschließt. Der Empfänger 23 beinhaltet eine weitere Signaltreiberstufe und einen deseriellen Umsetzer. Der Ausgang des Empfängers 23 ist über eine interne Leitung 24 an einen Demultiplexer 34 angeschlossen, welcher durch die Modensteuereinheit 8 gesteuert wird. Die programmierbare Abschlusswiderstandsstufe 18, der Eingangstreiber 21 und der Empfänger 23 bilden den Datenempfangssignalpfad 25 innerhalb des Hochgeschwindigkeitsdaten-Interface 1.
Das Hochgeschwindigkeitsdaten-Interface 1 entsprechend der vorliegenden Erfindung, wie sie in 6 gezeigt wird, weist einen Prüfschaltungsschaltkreis 26 auf, welcher in einem Prüfmodus die Abschlusswiderstandsstufe 15 des Übertragungssignalpfads 17 an die Abschlusswiderstands-Eingangsstufe 18 des Datenempfangssignalpfads 25 schaltet, um eine interne Ruckkopplungsprufschleife innerhalb der integrierten Schaltung zu bilden.
Wie aus 6 ersehen werden kann, ist der Prüfschaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung über eine Leitung 27 an die programmierbare Abschlusswiderstandsstufe 15 und über eine Leitung 28 an die programmierbare Abschlusswiderstandsstufe 18 angeschlossen.
Die programmierbare Abschlusswiderstands-Ausgangsstufe 5, die programmierbare Abschlusswiderstands-Eingangsstufe 18 und der Prüfschaltungsschaltkreis 26 sind an ein Konfigurierregister 29 innerhalb des Hochgeschwindigkeitsdaten-Interface 1 angeschlossen. Das Konfigurierregister 29 speichert Steuerbits, welche über Steuerleitungen 30 an die programmierbare Abschlusswiderstands-Ausgangsstufe 5, über Steuerleitungen 31 an den Prüfschaltungsschaltkreis 26 und über Steuerleitungen 32 an die programmierbare Abschlusswiderstands-Eingangsstufe 18 angelegt werden. Das Konfigurierregister 29 speichert mehrere Sätze von Konfigurierbits, welche in Abhängigkeit von einem Steuermodussignal geschaltet werden, welches an das Konfigurierregister 29 über die Steuerleitungen 33 angelegt sind. Die Modussteuereinheit 8 steuert den Betriebsmodus des Konfigurierregisters 29, welches unterschiedliche Sätze von Konfigurierbits an die Abschlusswiderstandsstufe 15, 18 und den Prüfschaltungsschaltkreis 26 anlegt.
In einer bevorzugten Ausführungsform des Hochgeschwindigkeitsdaten-Interface 1 entsprechend der vorliegenden Erfindung ist der Prüfschaltungsschaltkreis 26 zwischen vier unterschiedlichen Moden schaltbar.
In einem normalen Betriebsmodus ist die programmierbare Abschlusswiderstands-Ausgangsstufe 15 von der programmierbaren Abschlusswiderstands-Eingangsstufe 18 durch den Prüfschaltungsschaltkreis 26 getrennt. Der Multiplexer 9 schaltet den Datenverarbeitungskern 4 der integrierten Schaltung zum Datenübertragungssignalpfad 17, und der Demultiplexer 34 schaltet den Ausgang des Datenempfangssignalpfads 25 zu dem Datenverarbeitungskern 4 der integrierten Schaltung. Im normalen Betriebsmodus wird keine Prüfung ausgeführt, und der Datenausgang durch den Kern 4 wird über den Übertragungssignalpfad 4 an den externen Schaltungsaufbau ubertragen. Auf die gleiche Weise werden Daten, die über den Datenempfangspfad 5 empfangen werden, über den Datenempfangssignalpfad 25 an den Datenverarbeitungskern 4 der integrierten Schaltung weitergeleitet.
In einem Rückkopplungsprüfmodus des Hochgeschwindigkeitsdaten-Interface 1 entsprechend der vorliegenden Erfindung schaltet der Prüfschaltungsschaltkreis 26 die Ausgangsleitung 27 der programmierbaren Abschlusswiderstandsstufe 25 über die Leitung 28 an den Eingang der programmierbaren Abschlusswiderstands-Eingangsstufe 18, wodurch eine interne Prüfschleife innerhalb des Dateninterface 1 geschaffen wird. Die Modussteuereinheit 8 schaltet mit Hilfe des Multiplexers 9 den Ausgang des Prüfsignalgenerators 6 an den Eingang des Datenübertragungssignalpfades 17. Ferner schaltet der Demultiplexer 34 den Ausgang des Datenempfangssignalpfades 25 an den Eingang des Prüfsignal-Analysators 7. Das Prüfmuster, welches durch den Prufsignalgenerator 6 erzeugt wird, wird über den Datenübertragungspfad 15 über die Leitung 27 an den Prüfschaltungsschaltkreis 26 übertragen, welcher das empfangene Prüfdatenmuster über die Leitung 28 an den Datenempfangssignalpfad 25 weiterleitet. Vom Datenempfangssignalpfad 25 wird das Prüfdatenmuster über den Demultiplexer 34 an den Eingang des Prüfsignal-Analysators 7 angelegt. Der Prüfsignalgenerator 6, der Multiplexer 9, der Datenübertragungspfad 17, der Prüfschaltungsschaltkreis 26, der Datenempfangspfad 25, der Demultiplexer 34 und der Prüfsignal-Analysator 7 bilden eine interne Prüfschleife in dem Hochgeschwindigkeitsdaten-Interface 1. Der Prüfsignal-Analysator 7 vergleicht das empfangene Prüfdatenmuster mit dem Prüfdatenmuster, welches durch den Prüfsignalgenerator 6 erzeugt ist, und detektiert einen Fehler, wenn die beiden Prüfdatenmuster unterschiedlich sind. Die Prufschleife, welche durch die Prufschaltung 25 entsprechend der vorliegenden Erfindung erzeugt ist, beinhaltet die Endsignal-Ausgangstreiberstufe 13, die programmierbare Ausgangsabschluss-Widerstandsstufe 5, die programmierbare Abschlusswiderstands-Eingangsstufe 18 und die erste Signaleingangstreiberstufe 21 des Hochgeschwindigkeitsdaten-Interface 1. Entsprechend beinhaltet die Prüfschleife, welche durch den Prüfschaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung erzeugt ist, den kompletten Schaltungsaufbau des Hochgeschwindigkeitsdaten-Interface 1, d. h. auch die Schaltungsteile, welche direkt mit den Datenanschlüssen 4, 5 der Interface-Schaltung 1 verbunden sind. Im Gegensatz zu dem prüfbaren Hochgeschwindigkeitsdaten-Interface entsprechend dem Stand der Technik, wie es in 3 gezeigt wird, ist es mit der Prüfschleife, welche durch den Prüfschaltungsschaltkreis 26 geliefert wird, auch möglich, den Schaltungsaufbau des Ausgangstreibers 13, den programmierbaren Abschlusswiderstands-Ausgangsschalter 5, die programmierbare Abschlusswiderstands-Eingangsstufe 18 und den Eingangstreiber 21 zu prüfen.
In einem dritten Betriebsmodus, d. h. in einem Empfangsprüfmodus, schaltet der Prüfschaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung den Datenempfangssignalpfad 25 des Interface 1 auf einen internen Prüfpunkt. Der Prüfpunkt 35 ist in einer bevorzugten Ausführungsform für einen eingebauten Selbstprüfschaltungsaufbau (BIST) angeschlossen, wobei dieser eine weitere Prüfschleife über den Datenverarbeitungskern 4 und den Datenempfangssignalpfad 25 des Hochgeschwindigkeitsdaten-Interface 1 bildet. In diesem Empfängerprüfmodus ist es möglich, die Funktionalität des Datenempfangssignalpfades 25 getrennt zu prüfen.
In einem weiteren Prüfmodus, d. h. einem Senderprüfmodus, schaltet der Prüfschaltungsschaltkreis 26 den Datenübertragungssignalpfad 17 zu dem Prüfpunkt 25, wobei eine andere Prüfschleife mit Hilfe eines eingebauten Selbstprüfschaltungsaufbaus geschlossen wird, wobei diese Prüfschleife den Datenübertragungssignalpfad 17 beinhaltet. In dem Senderprüfmodus ist es möglich, die Funktionalität des Datenübertragungssignalpfads 17 getrennt zu prüfen.
Die Rückkopplungsschleifen, welche durch den Prüfschaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung geschaffen sind, sind dicht an den Datenanschlüssen 4, 5 geschaffen und schließen alle aktiven Signalblöcke in den Datenübertragungs- und Datenempfangssignal-Ausbreitungspfaden 17, 25 ein.
Während des normalen Betriebsmodus trennt der Prüfschaltungsschaltkreis den Datenübertragungssignalpfad 17 und den Datenempfangssignalpfad 25 vollständig, so dass ein Übersprechen minimiert ist.
7 zeigt im Detail eine bevorzugte Ausführungsform des Prüfschaltungsschaltkreises 26. In der Ausführungsform, welche in 7 gezeigt wird, ist das Hochgeschwindigkeitsdaten-Interface 1 entsprechend der vorliegenden Erfindung vollständig differentiell ausgebildet.
Der Vortreiber innerhalb des Senders 11 gibt ein vorverstärktes Ausgangsdatensignal an die Leitungsausgangstreiberstufe 13 über die differentiellen Signalleitungen 12-P, 12-N an die Gate-Anschlüsse der Transistoren T13-N, T13-P innerhalb der Ausgangstreiberstufe 13. Die beiden Transistoren T13-N, T13-P sind an eine Stromquelle 113 angeschlossen, welche einen Endstrom an die differentielle Verstärkungsstufe anlegt. Der Ausgangstreiber 13 ist über die Leitungen 14-N, 14-P an eine Abschlusswiderstands-Ausgangsstufe 15 angeschlossen. Die Abschlusswiderstands-Ausgangsstufe 15 weist auf: Widerstände 36-N, 36-P, welche einen festen Widerstand besitzen, und Widerstände 37-i, welche mit Hilfe von Transistoren 38-i aktiviert werden. Die Gates der MOSFET-Transistoren 38 sind über Steuerleitungen 30-i an das Konfigurierregister 29 angeschlossen. Die programmierbare Abschlusswiderstands-Ausgangsstufe 15 ist über eine interne Ausgangsleitung 16-N, 16-P an die Datenübertragungs-PADs 4-N, 4-P des Hochgeschwindigkeitsdaten-Interface 1 angeschlossen. Die Abschlusswiderstands-Ausgangsstufe 15 ist für das Anpassen der Ausgangsimpedanz des Datenübertragungssignalpfads 17 an die Lastimpedanz vorgesehen, welche mit dem Hochgeschwindigkeitsdaten-Interface über die PADs 4-N, 4-P angeschlossen ist. An den Knoten 39-N und 39-P ist die Abschlusswiderstands-Ausgangsstufe 15 über die Leitungen 27-P, 27-N an die Übertragungseingangsanschlusse 40-N, 40-P des Prüfschaltungsschaltkreises 26 entsprechend der vorliegenden Erfindung angeschlossen.
Der Prüfschaltungsschaltkreis 26 weist ferner Empfangseingangsanschlüsse 41-P, 41-N auf, um einen Prüfschaltungsschaltkreis 26 an die Abschlusswiderstands-Eingangsstufe 18 über die Leitungen 28-N, 28-P anzuschließen. Die Abschlusswiderstands-Eingangsstufe 18 weist auf: Widerstände 42-N und 42-P, welche feste Widerstandswerte besitzen, und einige Widerstande 43-i, welche mit Hilfe von Transistoren 44-i aktiviert werden. Die Gates der Transistoren 44-i sind über Steuerleitungen 32-i an das Konfigurierregister 29 angeschlossen. Die Widerstände sind so konfiguriert, dass sie die Impedanz der Last, welche an die Empfangsleitungsdaten-PADs 5-N, 5-P angeschlossen sind, welche an die Abschlusswiderstands-Eingangsstufe 18 über interne Eingangsleitungen 19-N, 19-P angeschlossen sind, anpassen. Die Eingangsdatenleitungen 19-P, 19-N sind mit den Ausgangsleitungen 20-N, 20-P über serielle Widerstände 45-N, 45-P verbunden. Die Abschlusswiderstands-Eingangsstufe 18 ist auf ihrer Ausgangsseite an den Eingangstreiber 21 angeschlossen, welcher eine differentielle Verstärkerstufe beinhaltet, welche durch zwei Transistoren T21-N, T21-P gebildet ist. Das Gate des Transistors 21-N ist an die Leitung 20-N angeschlossen, und das Gate des Transistors 21-P ist an den Ausgang 20-P der Abschlusswiderstands-Eingangsstufe 8 angeschlossen. Beide Transistoren 21-P, 21-N empfangen einen Endstrom 121, welcher durch eine Stromquelle erzeugt ist. Die Transistoren 21-P, 21-N sind über Widerstände 46-N, 46-P an Erde und über Signalleitungen 22-P, 22-N an den Eingang eines Treibers innerhalb des Empfängers 23 angeschlossen.
Der Prüfschaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung ist zum Erzeugen von Prüfschleifen zum Prüfen vorgesehen, ob das Hochgeschwindigkeitsdaten-Interface 1 korrekt arbeitet. In einer bevorzugten Ausführungsform weist der Prüfschaltungsschaltkreis 26 sechs Steuereingänge C1, C2, C3, C4, C5, C6 auf, welche an das Konfigurierregister 29 angeschlossen sind. Der Prüfschaltungsschaltkreis 26, wie er in 7 gezeigt wird, ist voll differentiell. Er weist sechs Paare von Transistoren T1 bis T6 auf, d. h. zwölf Transistoren. Die Transistoren, welche innerhalb des Prüfschaltungsschaltkreises 26 entsprechend der vorliegenden Erfindung vorgesehen sind, sind Schalttransistoren und besitzen keinerlei verstärkende Funktionen. Entsprechend ist die Abmessung der zwölf Transistoren, welche innerhalb des Prüfschaltungsschaltkreises 26 entsprechend der vorliegenden Erfindung vorgesehen sind, klein. Die Schalttransistoren T1 bis T6, welche in dem Prüfschaltungsschaltkreis 26 benutzt werden, empfangen keinerlei Endströme, so dass der Leistungsverlust des Prüfschaltungsschaltkreises 26 sehr gering ist und nur während des Schaltbetriebs ein kleiner Leistungsverbrauch auftritt.
Der Prüfschaltungsschaltkreis 26 weist sechs Paare von steuerbaren Schalttransistoren T1 bis T6 auf. In einer bevorzugten Ausführungsform, wie sie in 7 gezeigt wird, sind die Schalttransistoren durch MOSFET-Transistoren gebildet. Das erste Paar der Schalttransistoren TP1, TN1 wird durch ein erstes Konfigurierbit C1 des Konfigurierregisters 29 gesteuert und schaltet die Abschlusswiderstands-Ausgangsstufe an die Knoten 47-N, 47-P innerhalb des Schaltungsschaltkreises 26, wenn das Steuerbit C1 hoch ist. Auf die gleiche Weise schaltet das sechste Paar der Schalttransistoren TN6, TP6 den Eingang 28-N, 28-P an die Abschlusswiderstands-Eingangsstufe 18 an die Knoten 48-P, 48-N, wenn das entsprechende Steuerbit C6 logisch hoch ist.
Die Gates des zweiten Paares der Transistoren TN2, TP2 empfangen das Steuerbit C2 des Konfigurierbits und schalten die Knoten 47-2, 47-N an ein Referenzpotenzial GND-P, GND-N, wenn das Konfigurationsbit C2 logisch hoch ist.
Die Gates des dritten Paares der Transistoren TN3, TP3 empfangen ein drittes Konfigurationsbit C3 des Konfigurierregisters 29. Wenn die Konfigurierung von C3 hoch ist, verbinden die Transistoren TP3, TN3 die Knoten 48-2, 48-N mit GNDP und GNDN.
Die Gates des vierten Paares der Transistoren TP4, TN4 empfangen ein viertes Konfigurierbit C4. In dem Fall, dass das vierte Steuerkonfigurierbit C4 logisch hoch ist, werden die Knoten 47-2, 47-N mit den Prufpunktknoten 35-N, 35-P verbunden.
Ein fünftes Paar von Transistoren TN5, TP5 wird durch ein fünftes Konfigurierbit (5) des Konfigurierregisters 29 gebildet und verbindet die Prüfpunkte 35-N, 35-2 mit den Knoten 48-P, 48-N, wenn das fünfte Konfigurierbit C5 logisch hoch ist.
Durch Anwenden unterschiedlicher Kombinationen von Konfigurierbits C1 bis C6 ist es möglich, das Hochgeschwindigkeits-Interface 1 entsprechend der vorliegenden Erfindung in unterschiedlichen Moden zu betreiben, wie dies mit Bezug auf die 8 bis 11 erklärt wird.
Wie in 8 gesehen werden kann, trennt im normalen Betriebsmodus des Interface 1 der Prüfschaltungsschaltkreis 26 den Datenübertragungssignalpfad 17 von dem Datenübertragungssignalpfad 25 vollständig durch Ausschalten der Transistoren T1, T6. Entsprechend sind die Konfigurierbits C1, C6 innerhalb des Konfigurierregisters 29 niedrig. Zur gleichen Zeit sind die Widerstandspaare T2, T3 Schalter, wodurch die Transistoren T1, T6 mit Erde verbunden werden. Mit Hilfe der Transistoren T2, T3 werden Leckströme, welche durch T1, T6 laufen, zum Erdpotenzial gezogen, um Übersprechen zwischen dem Datenübertragungspfad 17 und dem Datenempfangspfad 25 zu minimieren. In dem normalen Betriebsmodus werden die Transistorpaare T4, T5 abgeschaltet, um den Prüfpunkt 35 zu isolieren.
9 zeigt den Prüfschaltungsschaltkreis 26 in einem Rückkopplungsschleifenprüfmodus. In dem Rückkopplungsschleifenprüfmodus ist der Datenübertragungspfad 17 an den Datenübertragungsempfangspfad 25 über die Leitungen 27 und die Leitungen 28 geschaltet. Fr den Kurzschluss sind die Transistorpaare T1, T4, T5, T6 durch die Hochkonfigurierbits C1, C4, C5, C6 durchgeschaltet. Zur gleichen Zeit sind die Widerstandspaare T2, T3 ausgeschaltet, d. h. C2 und C3 sind niedrig.
10 zeigt den Schaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung in einem Empfangsprüfmodus. In dem Empfangsprüfmodus sind das fünfte und sechste Widerstandspaar T5, T6 angeschaltet, um den Datenempfangspfad 25 des Daten-Interface 1 an einen internen Prüfpunkt 35 anzuschließen. Die verbleibenden Widerstandspaare T1, T2, T3, T4 sind ausgeschaltet. Der Prüfpunkt 35 ist an eine eingebaute Selbstprüflogik innerhalb einer integrierten Schaltung angeschlossen, um eine weitere Prüfschleife zu schließen, welche es gestattet, den Datenempfangssignalpfad 35 getrennt zu prüfen.
11 zeigt den Prüfschaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung in einem Senderprüfmodus. In diesem Prüfmodus werden das erste und vierte Transistorpaar T1, T4 angeschaltet, um den Sender an den internen Prüfpunkt 35 anzuschließen, wohingegen die verbleibenden Transistorpaare T2, T3, T5, T6 ausgeschaltet sind. In dem Senderprüfmodus wird der Übertragungssignalpfad 17 des Hochgeschwindigkeitsdaten-Interface entsprechend der vorliegenden Erfindung über den internen eingebauten Selbstprüfungsschaltkreis geprüft, welcher mit dem Prüfpunkt 35 verbunden ist.
Der Prufschaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung gestattet vier unterschiedliche Betriebsmoden. 13 zeigt die Konfiguriersteuerbits Ci, welche in dem Konfigurierregister 29 für die verschiedenen Betriebsmoden gespeichert sind, welche über die Steuerleitung 33 durch die Modensteuerung 8 ausgewählt werden.
12 zeigt den Dateninhalt des Konfigurierregisters in einer bevorzugten Ausführungsform des Hochgeschwindigkeitsdaten-Interface 1 entsprechend der vorliegenden Erfindung. Das Konfigurierregister 29 beinhaltet die Konfigurierbits der Konfigurierung der programmierbaren Widerstandsausgangsstufe 15, die Konfigurierbits für die programmierbare Abschlusswiderstands-Eingangsstufe 18 und die Steuerbits C1 bis C6 zum Steuern des Prüfschaltungsschaltkreises 26 entsprechend der vorliegenden Erfindung.
Der Prüfschaltungsschaltkreis 26 ist so nah als möglich an den Übertragungs-PADs 4-N, 4-P und an den Empfangsdaten-PADs 5-N, 5-P des Interface 1 angeschlossen. Der Prüfschaltungsschaltkreis 26 ist mit dem Abschlusswiderstandsstufen 15, 18 verbunden, so dass es möglich ist, die Funktionalität dieser Abschlusswiderstandsstufen 15, 18 in einer internen Rückkopplungsprüfschleife zu prüfen.
Im normalen Betriebsmodus hat der Prüfschaltungsschaltkreis 26 entsprechend der vorliegenden Erfindung keinen Einfluss auf die Lastkapazität auf der Datenübertragungsleitung und den Datenempfangsleitungen.
Die Bandbreite des Hochgeschwindigkeitsdaten-Interface wird nicht reduziert, und der Leistungsverbrauch des Prüfschaltungsschaltkreises 26 entsprechend der vorliegenden Erfindung ist gering, da nur Schalttransistoren vorgesehen sind, welche eine kleine Abmessung und einen minimalen Stromverbrauch besitzen.
Im normalen Betriebsmodus ist das Übersprechen zwischen dem Übertragungssignalpfad 17 und dem Empfangssignalpfad 15 durch Ausschalten der Transistorenpaare T1, T6 und durch das Herunterziehen möglicher Leckströme und des Rauschens auf das Erdpotenzial minimiert.
Der Prüfschaltungsschaltkreis 26 beeinflusst nicht die Ladezustände der involvierten Verstärkerstufen, und deshalb ist die Bandbreite des Hochgeschwindigkeitsdaten-Interface nicht beeinträchtigt.
Bezugszeichenliste

1: Interface zur Hochgeschwindigkeitsdatenübertragung
2: Dateneingang
3: Datenausgang
4: Datenübertragungs-Ausgangs-PAD
5: Datenempfangs-Eingangs-PAD
6: Prüfsignalgenerator
7: Prüfsignal-Analysator
8: Modussteuereinheit
9: Multiplexer
10: Leitung
11: Sender
12: Leitung
13: Ausgangstreiber
14: Leitung
15: Programmierbare Abschlusswiderstands-Ausgangsstufe
16: Leitung
17: Datenübertragungssignalpfad
18: Programmierbare Abschlusswiderstands-Eingangsstufe
19: Leitung
20: Leitung
21: Eingangstreiber
22: Leitung
23: Empfänger
24: Leitung
25: Datenempfangssignalpfad
26: Prüfschaltungsschaltkreis
27: Leitungen
28: Leitungen
29: Konfigurierregister
30: Konfigurierleitungen
31: Konfigurierleitungen
32: Konfigurierleitungen
33: Modussteuerleitungen
34: Demultiplexer
35: Prüfpunkte
36: Widerstand
37: Widerstand
38: Transistoren
39: Knoten
40: Anschluss
41: Anschluss
42: Widerstände
43: Widerstände
44: Transistoren
45: Widerstände
46: Widerstände
47: Knoten
48: Knoten

Claims

Prüfschaltungsschaltkreis für ein Hochgeschwindigkeitsdaten-Interface (1) einer integrierten Schaltung, welche Schalttransistoren (T1–T6) aufweist, welche in einem Prüfmodus eine Abschlusswiderstands-Ausgangsstufe (15) eines Datenübertragungssignalpfades (17) an eine Abschlusswiderstands-Eingangsstufe (18) eines Datenempfangssignalpfades (25) schalten, um eine interne Rückkopplungsprüfschleife innerhalb der integrierten Schaltung zu bilden.
Prüfschaltungsschaltkreis nach Anspruch 1, wobei der Prüfschaltungsschaltkreis (26) an ein Konfigurierregister (29) angeschlossen ist.
Prufschaltungsschaltkreis nach Anspruch 1, wobei die Abschlusswiderstands-Ausgangsstufe (15) programmierbar ist.
Prüfschaltungsschaltkreis nach Anspruch 1, wobei die Abschlusswiderstands-Eingangsstufe (18) programmierbar ist.
Prüfschaltungsschaltkreis nach Anspruch 1, wobei der steuerbare Prüfschaltungsschaltkreis (26) aufweist: einen ersten Transistor (T1), welcher an die Abschlusswiderstands-Ausgangsstufe (15) des Datenübertragungssignalpfades (17) angeschlossen ist; einen zweiten Transistor (T2), welcher zwischen dem ersten Transistor (T1) und einem Referenzpotenzialknoten (GND) angeschlossen ist; einen dritten Transistor (T3), welcher zwischen dem Referenzpotenzialknoten (GND) und einem sechsten Transistor (T6) angeschlossen ist; einen vierten Transistor (T4), welcher zwischen dem ersten Transistor (T1) und einem Prüfknoten (35) angeschlossen ist; einen fünften Transistor (T5), welcher zwischen dem Prüfknoten (35) und dem sechsten Transistor (T6) angeschlossen ist; wobei der sechste Transistor (T6) an die Abschlusswiderstands-Eingangsstufe (18) des Datenempfangssignalpfades (25) angeschlossen ist.
Prüfschaltungsschaltkreis nach Anspruch 5, wobei die Transistoren (T1–T6) durch MOSFETs gebildet sind.
Prüfschaltungsschaltkreis nach Anspruch 6, wobei die Gate-Anschlüsse der Transistoren (T1–T6) durch Steuerbits (C1–C6) gesteuert sind, welche in dem Konfigurierregister (29) gespeichert sind.
Prüfschaltungsschaltkreis nach Anspruch 5, wobei in einem normalen Betriebsmodus der integrierten Schaltung der erste Transistor (T1) ausgeschaltet ist, der zweite Transistor (T2) eingeschaltet ist, der dritte Transistor (T3) eingeschaltet ist, der vierte Transistor (T4) ausgeschaltet ist, der fünfte Transistor (T5) ausgeschaltet ist, und der sechste Transistor (T6) ausgeschaltet ist.
Prüfschaltungsschaltkreis nach Anspruch 5, wobei in einem Rückkopplungsprüfmodus der integrierten Schaltung der erste Transistor (T1) eingeschaltet ist, der zweite Transistor (T2) ausgeschaltet ist, der dritte Transistor (T3) ausgeschaltet ist, der vierte Transistor (T4) eingeschaltet ist, der fünfte Transistor (T5) eingeschaltet ist, und der sechste Transistor (T6) eingeschaltet ist.
Prüfschaltungsschaltkreis nach Anspruch 5, wobei in einem Empfängerprüfmodus der integrierten Schaltung der erste Transistor (T1) ausgeschaltet ist, der zweite Transistor (T2) ausgeschaltet ist, der dritte Transistor (T3) ausgeschaltet ist, der vierte Transistor (T4) ausgeschaltet ist, der fünfte Transistor (T5) eingeschaltet ist, und der sechste Transistor (T6) eingeschaltet ist.
Prufschaltungsschaltkreis nach Anspruch 5, wobei in einem Senderprüfmodus der integrierten Schaltung der erste Transistor (T1) eingeschaltet ist, der zweite Transistor (T2) ausgeschaltet ist, der dritte Transistor (T3) ausgeschaltet ist, der vierte Transistor (T4) eingeschaltet ist, der fünfte Transistor (T5) ausgeschaltet ist, und der sechste Transistor (T6) ausgeschaltet ist.
Prüfschaltungsschaltkreis nach Anspruch 5, wobei der steuerbare Prüfschaltungsschaltkreis (26) völlig differentiell ist.
Hochgeschwindigkeitsdaten-Interface (1) innerhalb einer integrierten Schaltung (IC), welches aufweist: (a) einen Übertragungssignalpfad (17) zum Übertragen von Daten über eine Datenübertragungsleitung, welche an eine Abschlusswiderstands-Ausgangsstufe (15) des Datenübertragungssignalpfads (17) verbunden ist, wobei die Abschlusswiderstands-Ausgangsstufe (15) vorgesehen ist, die Ausgangsimpedanz des Datenübertragungssignalpfades (17) an eine Last anzupassen, welche an die Datenübertragungsleitung angeschlossen ist; (b) einen Empfangsdatensignalpfad (25) zum Empfangen von Daten über eine Datenempfangsleitung, welche an eine Abschlusswiderstands-Eingangsstufe (18) des Datenempfangssignalpfades (25) angeschlossen ist, wobei die Abschlusswiderstands-Eingangsstufe (18) vorgesehen ist, um die Eingangsimpedanz des Datenempfangssignalpfades (25) an eine Last anzupassen, welche an die Empfangsdatenleitung angeschlossen ist; und (c) einen steuerbaren Prüfschaltungsschaltkreis (26), welcher Schalttransistoren (T1–T6) aufweist, um in einem Prüfmodus die Abschlusswiderstands-Ausgangsstufe (15) an die Abschlusswiderstands-Eingangsstufe (18) anzuschließen, um eine interne Rückkopplungsprüfschleife innerhalb der integrierten Schaltung zu bilden.
Integrierte Schaltung, welche einige Hochgeschwindigkeitsdaten-Interfaces (1) besitzt, wobei jedes Hochgeschwindigkeitsdaten-Interface aufweist: (a) einen Übertragungssignalpfad (17) zum übertragen von Daten über eine Datenübertragungsleitung, welche an eine Abschlusswiderstands-Ausgangsstufe (15) des Datenübertragungssignalpfads (17) angeschlossen ist, wobei die Abschlusswiderstands-Ausgangsstufe (15) vorgesehen ist, um die Ausgangsimpedanz des Datenübertragungssignalpfads (17) an eine Last anzupassen, welche an die Datenübertragungsleitung angeschlossen ist; (b) einen Empfangsdatensignalpfad (25) zum Empfangen von Daten über eine Datenempfangsleitung, welche an eine Abschlusswiderstands-Eingangsstufe (18) des Datenempfangssignalpfads (25) angeschlossen ist, wobei die Abschlusswiderstands-Eingangsstufe (18) vorgesehen ist, um die Eingangsimpedanz des Datenempfangssignalpfads (25) an eine Last anzupassen, welche an die Datenempfangsleitung angeschlossen ist; und (c) einen steuerbaren Prüfschaltungsschaltkreis (26), welcher Schalttransistoren (T1–T6) aufweist, um in einem Prüfmodus die Abschlusswiderstands-Ausgangsstufe (15) an die Abschlusswiderstands-Eingangsstufe (18) zu schalten, um eine interne Rückkopplungsprüfschleife innerhalb der integrierten Schaltung zu bilden.