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Die
Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleiterstruktur,
insbesondere für
eine DRAM-Speicherzelle,
bei dem im Rahmen des Herstellungsverfahrens ein erhabener Bereich mit
mindestens einer Seitenwand hergestellt wird.
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Ein
solches Verfahren ist beispielsweise aus der US-Offenlegungsschrift US-2003/0201481
A1 bekannt und wird zur Herstellung einer DRAM-Speicherzelle eingesetzt.
Bei diesem vorbekannten Verfahren wird in ein Siliziumsubstrat zunächst ein
Kondensator als passives Bauelement integriert. Bei dem Kondensator
handelt es sich um einen sogenannten Deep-Trench-Kondensator. Unmittelbar neben dem Kondensator
wird ein erhabener Siliziumbereich gebildet, der eine Oberfläche sowie
daran angrenzende Seitenwände
aufweist. Im Bereich der Oberfläche des
erhabenen Bereichs sowie an einer dem Deep-Trench-Kondensator zugewandten Seitenwand des
erhabenen Bereichs wird ein Feldeffekttransistor gebildet, dessen
Gatebereich an der Seitenwand des erhabenen Bereichs angeordnet
wird. Zur Abdeckung des Kondensators und zur Isolation des Kondensators
gegenüber
einer elektrischen Ansteuerleitung der DRAM-Speicherzelle wird der
Kondensator mit einer Isolationsschicht, nämlich einer STI-Schicht (STI:
Shallow Trench Insulation), isoliert.
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Der
Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Bearbeiten
einer Halbleiterstruktur anzugeben, mit dem sich ein erhabener Bereich
der Halbleiterstruktur möglichst
einfach und mit möglichst
wenig Prozessschritten für
einen nachfolgenden „Aufbau" eines elektrischen
Bauelements – beispielsweise
eines Transistors – vorbereiten
lässt.
Der erhabene Bereich soll insbesondere möglichst gut für einen nachfolgenden
Aufbau eines Feldeffekttransistors – beispielsweise für eine DRAM-Speicherzelle oder
ein DRAM-Speicherzellenarray – vorbereitet werden.
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Diese
Aufgabe wird erfindungsgemäß durch ein
Verfahren mit den Merkmalen gemäß Patentanspruch
1 gelöst.
Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sind in Unteransprüchen angegeben.
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Danach
ist erfindungsgemäß vorgesehen, dass
auf die mindestens eine Seitenwand des erhabenen Bereichs eine Isolationsschicht
aufgebracht wird. Auf der Isolationsschicht wird nachfolgend eine Maskenschicht
angeordnet und strukturiert, wobei die Maskenschicht auf der Oberfläche des
erhabenen Bereichs sowie in einem Randbereich der Isolationsschicht,
der an die Seitenwand des erhabenen Bereichs unmittelbar angrenzt,
entfernt wird. Anschließend
wird in die Oberfläche
des erhabenen Bereichs sowie in den Randbereich der Isolationsschicht
ein Material implantiert, das die Eigenschaften der Oberfläche des
erhabenen Bereichs verändert
sowie die Ätzrate
der Isolationsschicht heraufsetzt. Nachfolgend wird die Maskenschicht
entfernt, und es wird die Isolationsschicht einem ganzflächigen Ätzschritt
unterzogen.
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Ein
wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin,
dass mit sehr wenigen Prozessschritten sowohl die Oberfläche des
erhabenen Bereichs als auch die Eigenschaften der den erhabenen
Bereich umgebenden Isolationsschicht verändert werden:
Dadurch,
dass in die Oberfläche
des erhabenen Bereichs implantiert wird, lassen sich dessen Oberflächeneigenschaften
verändern;
beispielsweise lässt sich
so ein nachfolgendes Abscheiden weiterer Materialien auf der Oberfläche, z.B.
eines Gateoxids für einen
Feldeffekttransistor, vorbereiten.
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Dadurch,
dass durch den Implantationsschritt die Ätzrate der Isolationsschicht
im unmittelbaren Randbereich zur Seitenwand des erhabenen Bereichs
heraufgesetzt wird, wird bei dem nachfolgenden ganzflächigen Ätzschritt
eine Stufe in der Isolationsschicht gebildet. Durch diese Stufe
lässt sich
beispielsweise der unmittelbar an die Oberfläche des erhabenen Bereichs
angrenzende Abschnitt der Seitenwand von der Isolationsschicht befreien.
Dies vereinfacht beispielsweise die nachfolgende Prozessführung bei
der Bearbeitung der Oberfläche
der erhabenen Struktur.
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Durch
die erfindungsgemäße Kombination der
genannten Verfahrensschritte lassen sich somit gleichzeitig insgesamt
drei „Effekte" erzielen, nämlich (erstens)
eine Veränderung
der Oberfläche
des erhabenen Bereichs, (zweitens) ein Freilegen des an die Oberfläche des
erhabenen Bereichs angrenzenden Abschnittes der Seitenwand des erhabenen
Bereichs und (drittens) die Ausbildung einer Stufe in der Isolationsschicht.
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Bevorzugt
wird im Rahmen des ganzflächigen Ätzschrittes
eine derartige Ätzstufe
gebildet, dass die Dicke der Isolationsschicht in Richtung zu der
Seitenwand abfällt.
Es wird somit ein „negativer" Oberflächengradient
der Isolationsschicht in Richtung zu dem erhabenen Bereich gebildet.
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Besonders
bevorzugt wird im Rahmen des Implantationsschrittes Stickstoff implantiert.
Stickstoff weist nämlich
den Vorteil auf, dass es die Oberfläche des erhabenen Bereiches
derart verändert, dass
auf diese – beispielsweise
zur Bildung eines Feldeffekttransistors – nachfolgend eine Oxidschicht (Gateoxid-Schicht)
mit besonders guten Eigenschaften, insbesondere mit einer vorgegebenen,
geeigneten Oxid-Wachstumsrate
und damit einhergehend mit einer vorgegebenen resultierenden Oxiddicke, aufbringbar
ist.
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Demgemäß wird es
außerdem
als vorteilhaft angesehen, wenn es sich bei dem erhabenen Bereich
um einen „aktiven" Bereich, vorzugsweise
um einen „aktiven" Siliziumbereich,
handelt, auf den nach Abschluss des ganzflächigen Ätzschritts ein aktives elektrisches
Element aufgebracht wird. Wie bereits erwähnt, kann als aktives elektrisches
Element ein Transistor, insbesondere ein Feldeffekttransistor, auf
die Oberfläche
des erhabenen Bereiches aufgesetzt werden.
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Im
Falle der Herstellung eines Feldeffekttransistors auf der Oberfläche des
erhabenen Bereiches wird es als vorteilhaft angesehen, wenn auf
die Oberfläche
des erhabenen Bereichs eine Gate-Isolationsschicht und darauf eine
elektrisch leitende Gate-Anschlussschicht aufgebracht wird. Bevorzugt
wird die Stickstoff-Implantationsdosis derart gewählt, dass ein
vorgegebenes Wachstums- oder Abscheidungsverhalten der Gate-Isolationsschicht
auf dem erhabenen Bereich erreicht wird. Beispielsweise wird eine Implantationsdosis
im Bereich zwischen 1·1013 cm–2 und 1·1017 cm–2, vorzugsweise im Bereich
einiger 1014 cm–2,
verwendet.
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Als
Gate-Isolationsschicht kann auf der Oberfläche des erhabenen Bereiches
beispielsweise ein Gateoxid aufgewachsen werden. Alternativ kann als
Gate-Isolationsschicht auch ein nitridiertes Oxid oder ein Nitrid
abgeschieden oder aufgewachsen werden.
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Das
erfindungsgemäße Verfahren
kann beispielsweise im Rahmen eines Herstellungsverfahrens für Speicherelemente,
insbesondere für DRAM-Speicherelemente,
eingesetzt werden.
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Als
Isolationsschicht kann beispielsweise eine Oxidschicht, vorzugsweise
eine STI-Schicht (STI: shallow trench isolation), auf die Seitenwände des
erhabenen Bereichs aufgebracht werden.
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Um
die Stufe in der Isolationsschicht im Übergangsbereich zu der erhabenen
Struktur noch gezielter beeinflussen und ausformen zu können, wird
es als vorteilhaft angesehen, wenn vor dem Entfernen der Maskenschicht
ein zusätzlicher Ätzschritt durchgeführt wird.
Dieser zusätzliche Ätzschritt
kann vor oder nach dem Implantationsschritt erfolgen und nasschemisch
oder trockenchemisch durchgeführt werden.
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Die
Erfindung wird nachfolgend anhand von Ausführungsbeispielen erläutert; dabei
zeigen:
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1A–1C eine
Halbleiterstruktur, anhand derer beispielhaft ein erstes Ausführungsbeispiel
des erfindungsgemäßen Verfahrens
erläutert wird,
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2 eine
Maske zur Bearbeitung der Halbleiterstruktur gemäß 1A bis 1C,
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3 die
resultierende Halbleiterstruktur gemäß 1C in
dreidimensionaler Darstellung,
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4A–4B eine
erste Variante des erfindungsgemäßen Verfahrens,
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5A–5B eine
zweite Variante des erfindungsgemäßen Verfahrens,
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6A–6B eine
dritte Variante des erfindungsgemäßen Verfahrens,
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7A–7B eine
vierte Variante des erfindungsgemäßen Verfahrens und
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8 die
Struktur gemäß 3 im
Querschnitt.
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In
der 1A erkennt man ein Halbleitersubstrat 10,
das beispielsweise aus Silizium besteht. Das Halbleitersubstrat 10 weist
einen erhabenen Bereich 20 auf, auf dessen Oberfläche 30 in
nachfolgenden Prozessschritten ein Feldeffekttransistor als aktives elektrisches
Element aufgebracht werden wird. Der erhabene Bereich 20 bildet
somit sozusagen einen aktiven Bereich des Halbleitersubstrates 10.
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Der
erhabene Bereich 20 weist darüber hinaus zwei Seitenwände 40 und 50 auf,
die mit einer Isolationsschicht 60, beispielsweise einer
Oxidschicht, bedeckt sind. Die Isolationsschicht 60 deckt darüber hinaus
einen Deep-Trench-Kondensator 70 ab,
der in dem Halbleitersubstrat 10 integriert ist. Der Deep-Trench-Kondensator 70 bildet
ein passives Element der in der 1A dargestellten
Halbleiterstruktur.
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Zur
weiteren Bearbeitung der in der 1A dargestellten
Halbleiterstruktur soll Stickstoff in die Oberfläche 30 des erhabenen
Bereichs 20 implantiert werden. Dieser Stickstoffimplantationsschritt
in die Oberfläche 30 der
erhabenen Struktur 20 dient dazu, die Oberfläche 30 in
ihren Eigenschaften derart zu verändern, dass darauf der bereits
erwähnte
Feldeffekttransistor mit vorgegebenen elektrischen Eigenschaften „aufgebaut" werden kann. Konkret
wird durch die Implantation des Stickstoffs in die Oberfläche 30 erreicht,
dass auf dieser ein Gateoxid des künftigen Feldeffekttransistors
mit sehr guten elektrischen sowie auch guten mechanischen Eigenschaften
aufgebracht werden kann, weil durch die Implantation u.a. die Oxidwachstumsrate
und damit die Gateoxiddicke eingestellt werden kann. Mit anderen Worten
dient die Implantation von Stickstoff in die Oberfläche 30 des
erhabenen Bereichs 20 also dazu, den weiteren Aufbau eines
Feldeffekttransistors auf der Oberfläche 30 vorzubereiten
bzw. zu ermöglichen.
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Im
Zusammenhang mit der Herstellung aktiver elektrischer Elemente auf
der Oberfläche
erhabener Bereiche wurde anmelderseitig festgestellt, dass es vorteilhaft
ist, wenn die oberen, an die Oberfläche 30 angrenzenden
Bereiche bzw. Abschnitte 40a und 50a der Seitenwände 40 und 50 von
der Isolationsschicht 60 befreit werden, bevor der weitere
Aufbau des Feldeffekttransistors auf der Oberfläche 30 des erhabenen
Bereichs 20 erfolgt. Das Freilegen des an die Oberfläche 30 angrenzenden
oberen Abschnitts 40a der Seitenwand 40 und des
entsprechenden oberen Abschnitts 50a der Seitenwand 50 ließe sich nun
beispielsweise dadurch erreichen, dass die Isolationsschicht 60 ganzflächig ausgedünnt bzw. „dünner" geätzt wird.
Der Nachteil einer solchen Vorgehensweise wäre jedoch, dass die Dicke H
der Isolationsschicht 60 über dem Deep-Trench-Kondensator 70 stark
abnehmen würde,
so dass die Isolation des Kondensators 70 „nach oben" beeinträchtigt oder zerstört würde.
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Um
nun zu erreichen, dass die oberen Bereiche 40a und 50a der
beiden Seitenwände 40 und 50 von
der Isolationsschicht 60 befreit werden können, ohne
dass die Höhe
H der Isolationsschicht 60 über dem Deep-Trench Kondensator 70 zu
sehr abnimmt, wird – wie
in der 1B dargestellt – auf die
Isolationsschicht 60 zunächst eine Maskenschicht 100,
beispielsweise eine Fotolackschicht oder eine Hartmaskenschicht
(z.B. Oxid- oder Nitridschicht), aufgebracht. Die Maskenschicht 100 wird
anschließend unter
Verwendung einer Belichtungsmaske strukturiert.
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Die
Belichtungsmaske 110 ist in der 2 beispielhaft
gezeigt. Die Belichtungsmaske 110 weist Öffnungslöcher 120 auf,
die beispielsweise symmetrisch in Form eines Arrays angeordnet sind,
wenn in dem Substrat 10 ein Speicher-Array bestehend aus einer
Vielzahl von DRAM-Speicherzellen gebildet werden soll. In der 2 sind
zum besseren Verständnis
zusätzlich
die Deep-Trench-Kondensatoren 70 und die erhabenen Bereiche 30 der
herzustellenden DRAM-Speicherzellen des Speicherarrays eingezeichnet,
um die relative Lage der Öffnungslöcher 120 zu
verdeutlichen. Außerdem
erkennt man die Lage von zukünftigen
Leiterbahnen 130, mit denen die auf den erhabenen Bereichen 30 herzustellenden Transistoren
kontaktiert werden. Es lässt
sich erkennen, dass diese Leiterbahnen 130 die Deep-Trench-Kondensatoren 70 passieren.
Um einen elektrischen Kontakt zwischen den Deep-Trench-Kondensatoren 70 und
den Leiterbahnen 130 zu verhindern, muss also die Dicke
H der in den 1A und 1B dargestellten
Isolationsschicht 60 ausreichend groß sein bzw. auch im weiteren
Prozessablauf groß bleiben.
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Nach
der Strukturierung der Maskenschicht 100 mit der Belichtungsmaske 110 ist
somit in der Maskenschicht 100 das in der 1B gezeigte Öffnungsloch 120 vorhanden,
durch das die Stickstoffatome sowohl in die Oberfläche 30 des
erhabenen Bereichs 20 als auch in Randbereiche 200 und 210 der Isolationsschicht 60 implantiert
werden; dies ist schematisch durch Pfeile P in der 1B angedeutet.
Die beiden Randbereiche 200 und 210 grenzen unmittelbar
an die zugeordneten Seitenwände 40 und 50 des erhabenen
Bereichs 20 an. Um eine solche Implantation zu gewährleisten,
ist die Breite B der Öffnungslöcher 120 in
der Maskenschicht 100 derart gewählt, dass gilt: B
= b + 2a,wobei b die Breite des erhabenen Bereichs 20 und
a die Breite des jeweiligen Randbereichs der Isolationsschicht 60 bezeichnet.
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Nach
Durchführung
des Implantationsschritts wird die Maskenschicht 100 ganzflächig entfernt,
und es wird die resultierende Struktur einem ganzflächigen Ätzschritt
unterworfen. Aufgrund dieses ganzflächigen Ätzschrittes wird sich die Dicke
H der über
dem Deep-Trench Kondensator 70 befindlichen Isolationsschicht 60 geringfügig verkleinern,
es gilt also (vgl. 1C): H' < H.
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Aufgrund
der Implantation von Stickstoff-Ionen in die beiden Randbereiche 200 und 210 der
Isolationsschicht 60 ist in diesen Bereichen die Ätzrate deutlich
heraufgesetzt, so dass die Isolationsschicht 60 im Bereich
der Randbereiche 200 und 210 deutlich schneller
und damit tiefer geätzt
wird. Es entstehen somit Ätzstufen 300 und 310,
die derart ausgebildet sind, dass die Dicke der Isolationsschicht 60 in Richtung
zu den beiden Seitenwänden 40 und 50 abfällt. Im
Ergebnis wird somit erreicht, dass die oberen, an die Oberfläche 30 angrenzenden
Bereiche 40a und 50a der beiden Seitenwände 40 und 50 von
der Isolationsschicht 60 befreit werden, ohne dass die
Dicke H der Isolationsschicht 60 in entsprechendem Maße herabgesetzt
wird; es verbleibt also über
den Deep-Trench-Kondensatoren 70 eine
ausreichend dicke Isolationsschicht, durch die die Deep-Trench-Kondensatoren 70 von
den Leiterbahnen 130 (vgl. 2) getrennt
werden.
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Die übliche Stufenhöhe S der Ätzstufen 300 und 310 liegt
vorzugsweise in der Größenordnung zwischen
S = 10 nm bis S = 100 nm.
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Nach
Durchführung
des ganzflächigen Ätzschrittes
lässt sich
nun auf der Oberfläche 30 des
erhabenen Bereichs 20 ein Feldeffekt-Transistor aufbauen,
der mit dem Deep-Trench-Kondensator 70 verbunden
wird und mit diesem eine DRAM-Zelle bildet. Wie bereits im Zusammenhang
mit der 2 erläutert, können derartige DRAM-Zellen
im Substrat 10 dicht benachbart nebeneinander angeordnet
werden und im Substrat 10 ein Speicherzellen-Array bilden.
Ein solches Speicherzellen-Array
ist beispielhaft in dreidimensionaler Darstellung in der 3 gezeigt.
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In
der 3 erkennt man das Substrat 10 mit den
erhabenen Bereichen 20 sowie den Stufen 300 bzw. 310;
außerdem
sind die Deep-Trench-Kondensatoren 70 erkennbar. In der 3 sind
zusätzlich die
Leiterbahnen 130 eingezeichnet, mit denen die Transistoren
auf den erhabenen Bereichen 20 kontaktiert werden und die
die Deep-Trench-Kondensatoren 70 unkontaktiert „passieren", weil die Restdicke H' der Isolationsschicht 60 noch
ausreichend groß ist.
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Die
Lage der Leiterbahnen 130 auf den Transistoren bzw. auf
den erhabenen Bereichen 20 ist in der 8 im
Querschnitt näher
gezeigt. Man erkennt, dass das Gateoxid 400 der Transistoren 410 auf
der Oberfläche 30 sowie
auf den daran angrenzenden Bereichen 40a und 50a aufgewachsen
ist. Die Leiterbahnen 130 sind von ihrer Breite und ihrer Dicke
her derart dimensioniert bzw. bemessen, dass sie die Stufen bzw.
Gräben 300 und 310 vollständig füllen. Die
Leiterbahnen 130 sind beispielsweise dreilagig und bestehen
aus einer unteren Schicht 130', einer Zwischenschicht 130'' und einer oberen Deckschicht 130'''.
Die untere Schicht 130' legt
sich in die Gräben 300 und 310 und „planarisiert" diese weitgehend.
Die Zwischenschicht 130'' und die Deckschicht 130''' verlaufen „glatt" bzw. plan – wie in
der 8 skizziert; alternativ „legen" sich die Zwischenschicht 130'' und die Deckschicht 130''' ebenfalls
in die Gräben 300 und 310,
je nachdem wie dick die untere Schicht 130' ist und wie planar sich die Oberfläche der
unteren Schicht 130' ausbildet.
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In
den 4A und 4B ist
eine erste Variante des im Zusammenhang mit den 1A bis 3 beschriebenen
Verfahrens dargestellt. Bei dieser ersten Variante wird nach der
Maskierung mit der Maskenschicht 100 und vor der Durchführung des Stickstoffimplantationsschrittes
eine nasschemische Ätzung
durchgeführt
(vgl. 4A). Nachfolgend wird in die
resultierende Struktur Stickstoff implantiert, und es wird die Maskenschicht 100 entfernt.
Danach wird der ganzflächige Ätzschritt
durchgeführt,
so dass sich die in der 4A dargestellte
Struktur bildet, bei die Formgebung der Stufen 300 und 310 gegenüber den
Stufen 300 und 310 gemäß der 1C modifiziert
ist.
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Bei
einer zweiten Variante des Verfahrens, die in den 5A und 5B dargestellt
ist, wird anstelle des im Zusammenhang mit den 4A und 4B beschriebenen
nasschemischen Ätzschrittes ein
Trockenätzschritt
durchgeführt,
und zwar bevor die Stickstoff-Implantation durchgeführt wird.
Es ergibt sich das in der 5B dargestellte
Stufenprofil.
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In
den 6A und 6B ist
eine dritte Variante des Bearbeitungsverfahrens dargestellt. Bei dieser
dritten Variante wird nach Durchführung des Stickstoff-Implantationsschrittes
und vor dem Entfernen der Maskenschicht 100 zunächst ein
zusätzlicher
nasschemischer Ätzschritt
durchgeführt,
wodurch die in der 6A dargestellte Struktur gebildet wird.
Nach dem Entfernen der Maskenschicht 100 und nach der Durchführung des
ganzflächigen Ätzschrittes
ergibt sich das in der 6B dargestellte Stufenprofil
der Stufen 300 und 310.
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In
den 7A und 7B ist
eine vierte Variante des Herstellungsverfahrens gezeigt, bei dem nach
Durchführung
des Stickstoff-Implantationsschrittes und vor dem Entfernen der
Maskenschicht 100 ein Trockenätzschritt durchgeführt wird.
Die resultierende Halbleiterstruktur im Querschnitt zeigt die 7A.
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Nach
dem Entfernen der Maskenschicht 100 und nach der ganzflächigen Ätzung der
Isolationsschicht 60 ergibt sich die in der 7B dargestellte Halbleiterstruktur
im Querschnitt.
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Bei
den im Zusammenhang mit den 3 und 8 gezeigten
Transistoren 410 sind die beide Seitenwände 40 und 50 in
ihren an die Oberfläche 30 angrenzenden
Bereichen 40a und 50a von der Isolationsschicht 60 befreit
und mit der jeweiligen Transistorstruktur versehen. Alternativ kann
auch nur eine einziges Seitenwand 40 oder 50 entsprechend
mit der Transistorstruktur versehen werden; die jeweils andere Seitenwand
bleibt dann unbehandelt und von der Isolationsschicht 60 bedeckt.
Dies lässt
sich durch eine entsprechende Dimensionierung der Belichtungsmaske 110 erreichen.
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- 10
- Halbleitersubstrat
- 20
- erhabener
Bereich
- 30
- Oberfläche
- 40
- Seitenwand
- 40a
- oberer
Seitenwandabschnitt
- 50
- Seitenwand
- 50a
- oberer
Seitenwandabschnitt
- 60
- Isolationsschicht
- 70
- Deep-Trench-Kondensator
- 100
- Maskenschicht
- 110
- Belichtungsmaske
- 120
- Öffnungslöcher
- 130
- Leiterbahnen
- 200
- Randbereich
- 210
- Randbereich
- B
- Breite
des erhabenen Bereichs
- a
- Breite
des Randbereichs
- H,
H'
- Dicke
H der Isolationsschicht
- 300
- Ätzstufe
- 310
- Ätzstufe