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DE102004051588A1 - Halbleitereinrichtungsgruppe und Verfahren zum Herstellen derselben und Halbleitereinrichtung und Verfahren zum Herstellen derselben - Google Patents

Halbleitereinrichtungsgruppe und Verfahren zum Herstellen derselben und Halbleitereinrichtung und Verfahren zum Herstellen derselben Download PDF

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DE102004051588A1
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insulating film
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semiconductor device
low
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DE102004051588A
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Taiji Kawasaki Ema
Hideyuki Kawasaki Kojima
Toru Kawasaki Anezaki
Shinichi Kawasaki Nakagawa
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Fujitsu Semiconductor Ltd
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Fujitsu Ltd
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Priority claimed from JP2003377265A external-priority patent/JP2005142362A/ja
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Abstract

Eine Halbleitereinrichtung umfasst eine erste Halbleitereinrichtung, umfassend ein erstes Entwurfsmakro und einen nicht-flüchtigen Speicher, und eine zweite Halbleitereinrichtung, enthaltend ein zweites Entwurfsmakro mit Identität zu dem ersten Entwurfsmakro und enthaltend keinen nicht-flüchtigen Speicher. Das erste Entwurfsmakro umfasst ein erstes aktives Gebiet und ein erstes Einrichtungs-Isoliergebiet, gebildet auf einem Halbleitersubstrat. Das zweite Entwurfsmakro umfasst ein zweites aktives Gebiet und ein zweites Einrichtungs-Isoliergebiet, gebildet auf einem zweiten Halbleitersubstrat. Ein Krümmungsradius eines oberen Endes des ersten aktiven Gebiets in einem Querschnitt ist größer als ein Krümmungsradius eines oberen Endes des zweiten aktiven Gebiets in einem Querschnitt. Eine Differenz der Höhe zwischen einer Oberfläche des ersten aktiven Gebiets und einer Oberfläche des ersten Einrichtungs-Isoliergebiets ist größer als eine Differenz in der Höhe zwischen einer Oberfläche des zweiten aktiven Gebiets und einer Oberfläche des Einrichtungs-Isoliergebiets.

Description

  • Die vorliegende Erfindung betrifft eine Logik-Halbleitereinrichtung kombiniert mit einem nicht-flüchtigen Halbleiterspeicher und einem Verfahren zum Herstellen derselben; eine Halbleitereinrichtungsgruppe mit einer Halbleitereinrichtung mit keinem nicht-flüchtigen Halbleiterspeicher und einer Halbleitereinrichtung kombiniert mit einem nicht-flüchtigen Halbleiterspeicher und ein Verfahren zum Herstellen desselben; und die Halbleitereinrichtungen, enthalten in der Halbleitereinrichtungsgruppe.
  • Die logische Halbleitereinrichtung, kombiniert mit einem nicht-flüchtigen Halbleiterspeicher, bildet Produktfelder wie CPLD (komplexe programmierbare Logik-Einrichtung, Engl.: Complex Programmable Logic Device) und FPGA (feldprogrammierbare Gate-Arrays, Engl.: Field Programmable Gate-Array), und aufgrund ihrer Charakteristik der Programmierbarkeit haben sich bisher große Märke gebildet, aufgrund ihrer Charakteristik, d.h. der Programmierbarkeit.
  • Ein FPGA wird grundlegend aus rekonfigurierbaren Verbindungen auf der Grundlage eines SRAM, etc. gebildet, die auf einem Chip ausgelegt sind. Spezifische rekonfigurierbare Programmdaten sind in einem Flash-Speicher (Flash EPROM) etc. gespeichert, die auf anderen Chips gebildet sind, etc.. Jedes Mal bei Anschalten der Energiequelle werden die in dem Flash-Speicher gespeicherten Daten zu dem FPGA Chip zum Programmieren übertragen. Diese Struktur führt zu Problemen dahingehend, dass das Anlaufen bei dem Anschalten der Energiequelle langsam ist und dass die Programmdaten außerhalb gelesen werden können, was für die Sicherheit nicht vorteilhaft ist, sowie anderen Problemen.
  • Zum Lösen dieser Probleme wurde der FPGA Chip entwickelt, der mit einem Flash-Speicher kombiniert ist, der Programmdaten speichern kann. Die Schritte zum Herstellen des FPGA Chips in Kombination mit dem Flash-Speicher sind erweitert durch die Zahl der Schritte zum Bilden des Flash-Speichers verglichen mit den Schritten zum Herstellen des üblichen FPGA Chips. Dies führt zu einem neuen Problem der Zunahme der Herstellungskosten.
  • Vor einem solchen Hintergrund nützt die FPGA Einheit, die ein hohes Maß an Sicherheit erfordert, einen Chip in Kombination mit einem Flash-Speicher, und sofern der Preis der Chips anstelle der sich im Vordergrund steht, wird die FPGA Einheit einen Chip mit alleinigen Logikschaltungen anwenden. Beide FPGA Einheiten sind unterschiedlich voneinander im Hinblick auf die Chip Struktur, haben jedoch im wesentlichen dieselbe Funktion. Beide sind unter Anwendung desselben Entwurfsmakros entworfen. Es werden Anstrengungen unternommen, die Charakteristiken der Transistoren, die durch den Herstellungsprozess kombiniert mit einem Flash-Speicher hergestellt sind, und die Charakteristiken der Transistoren, die durch den Herstellungsprozess kombiniert ohne Flash-Speicher hergestellt sind, so nahe wie möglich zueinander zu bilden.
  • Die Referenz 1 (Japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. 2001-196470) offenbart einen Herstellungsprozess, in dem Wannen, etc. für die Transistoren zum Bilden der Haupt-Logikschaltungen gebildet werden, nachdem die Wannen zum Bilden der Flash-Speicherzellen, die Wannen für die Hochspannungs-Transistoren, die floatenden Gates der Flash-Speicherzellen, etc., gebildet sind. Der spezifische Herstellungsprozess für den Flash-Speicher wird somit ausgeführt, bevor der Prozess zum Herstellen der Transistoren zum Bilden der Logikschaltung ausgeführt wird, wodurch die Kanal-Verunreinigungsverteilung der Transistoren zum Bilden der Logikschaltung im wesentlichen zu derselben ausgebildet werden kann wie diejenige der Logikschaltung in Kombination ohne Flash-Speicher.
  • Bei der Logik-Halbleitereinrichtung in Kombination mit einem nicht-flüchtigen Speicher werden zusätzlich zu einem Flash-Speicher Hochspannungs-Transistoren zum Steuern des Flash-Speichers und Niederspannungs-Transistoren für die hochleistungsfähige Logikschaltung in einen Halbleiterchip integriert. Hierfür müssen eine Vielzahl von Arten von Gate-Isolierfilmen mit unterschiedlichen Dicken gebildet werden. Ein Verfahren zum Bilden einer Vielzahl von Arten von Gate-Isolierfilmen unterschiedlicher Dicken ist beschrieben in der Referenz 1, der Referenz 2 (japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. Hei 11-317458), der Referenz 3 (japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. Hei 10-199994), der Referenz 4 (japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. 2002-368145), Referenz 5 (japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. 2000-315733), und der Referenz 6 (japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. 2003-007863).
  • Bei dem in der Referenz 2 beschriebenen Verfahren wird ein dicker Gate-Isolierfilm auf der gesamten Oberfläche aufgewachsen, der dicke Isolierfilm in einem Gebiet, wo ein dünner Gate-Isolierfilm zu bilden ist, wird durch Fotolithographie entfernt, und der dünne Gate-Isolierfilm wird gezüchtet bzw. gewachsen.
  • Die Verfahren, die in den Referenzen 1, 3 und 4 beschrieben sind, nützen jeweils das in der Referenz 2 beschriebene Verfahren, und der Schritt zum Entfernen des Teils des dicken Gate-Isolierfilms und der Schritt zum Bilden der Wannen wird unter Verwendung einer Maske ausgeführt, wodurch die Herstellungsschrittzahl verringert ist.
  • Wie in der Referenz 7 ("Energie zum Erzeugen eines ETOX Flash-Speichers hoher Dichte bei 130 nm", IEDM 2001) beschrieben, ist beispielsweise bei der Kombination eines Flash-Speichers ein Rundungsgrad bei den oberen Enden der aktiven Gebiete bevorzugt größer als ein bestimmter Umfang, damit die Zuverlässigkeit des Tunnel-Gate-Isolierfilms gewährleistet ist. Bei Kombination ohne Flash-Speicher ist dies jedoch nicht erforderlich. Bei Variation der Rundung der oberen Enden der aktiven Gebiete sind die Charakteristiken und insbesondere der Transistoren mit einer kleinen Kanalbreite variiert.
  • Bei Kombination eines Flash-Speichers sind Hochspannungs-Transistoren zum Steuern der Flash-Speicherzellen erforderlich. Die Hochspannungs-Transistoren, bei denen hohe Spannungen anliegen, haben bevorzugt den Gate-Isolierfilm, der dicker ist als der Gate-Isolierfilm der Hauptlogik-Transistoren. Demnach müssen bei Kombination des Flash-Speichers eine größere zahl von Gate-Isolierfilmen gebildet werden.
  • Das allgemeine Verfahren zum Bilden einer Vielzahl von Gate-Isolierfilmen ist beispielsweise beschrieben in der Referenz 2. Bei dem Verfahren der Referenz 2 wird zunächst ein dicker Gate-Isolierfilm gezüchtet, der dicke Gate-Isolierfilm in dem Gebiet für den zu bildenden dünnen Gate-Isolierfilm wird entfernt, und dann wird der dünne Gate-Isolierfilm gezüchtet. Demnach ist bei Kombination des Flash-Speichers der Vertiefungsumfang des Einrichtungs-Isolierfilm in dem Gebiet für den zu bildenden Hauptlogik-Transistor erhöht durch einen entfernten Umfang des dicken Gate-Isolierfilms für die Hochspannungs-Transistoren. Ist der Vertiefungsumfang des Einrichtungs-Isolierfilms größer, so nehmen die Seitenoberflächen des Einrichtungs-Isolierfilms, die die schmalen Transistoren belegen, mehr Einfluss, und die Kanalbreitenabhängigkeit der Schwellwertspannung der Transistoren ändert sich.
  • Wie oben beschrieben, unterscheiden sich die für den Einrichtungs-Isolierfilm erforderlichen Charakteristiken in großem Umfang zwischen einem Flash-Speicher in Kombination und ohne Flash-Speicherkombination, und es ist sehr schwierig, die Transistor-Charakteristiken von beiden, insbesondere bei der engen Kanalwirkung, gleich auszubilden.
  • Ein Verfahren zum Lösen eines derartigen Problems besteht in der Einrichtung eines Herstellungsverfahrens unter Berücksichtigung sämtlicher für den Prozess mit Kombination eines Flash-Speichers und dem Prozess mit Kombination keines Flash-Speichers zu erfüllenden Charakteristiken. Jedoch führt dieses Verfahren zu den folgenden neuen Problemen.
  • Zunächst ist die Prozesstechnologie für die Kombination eines Flash-Speichers und die Prozesstechnologie für die Kombination ohne Flash-Speicher parallel zu entwickeln. beispielsweise ist der Rundungsumfang der oberen Ränder der aktiven Gebiete im Hinblick auf die Charakteristiken der Flash-Speicherzellen und der Hauptlogik-Transistoren optimiert. Die Prozesstechnologie mit Kombination des Flash-Speichers ist im Hinblick auf andere Punkte zu optimieren, was die Entwicklung der Prozesstechnologie mit Kombination keines Flash-Speichers behindert.
  • Zweitens ist für den Grund, dass die STI Vertiefungsgröße in dem Prozess mit Kombination ohne Flash-Speicher dieselbe ist wie diejenige in dem Prozess mit Kombination eines Flash-Speichers die Verarbeitung zum Entfernen des Isolierfilms vor dem Bilden des Gate-Isolierfilms der Hauptlogik-Transistoren übermäßig auszuführen. Dann ist die Oberfläche des Halbleitersubstrats in dem Gebiet der Hauptlogik-Transistoren, wo der Gate-Isolierfilm zu bilden ist, übermäßig der chemischen Flüssigkeit zum Entfernen des Isolierfilms ausgesetzt. Die Oberfläche des Halbleitersubstrats, die übermäßig der chemischen Flüssigkeit zum Entfernen des Isolierfilms ausgesetzt ist, wird grob ausgebildet, und sie ist durch die chemische Flüssigkeit in größerem Umfang verunreinigt. Das übermäßige Ausgesetztsein gegenüber der chemischen Flüssigkeit lässt sich vermeiden durch einen dicken Isolierfilm, der vorab in dem Gebiet der Hauptlogik- Transistoren gebildet wird, wo der Gate-Isolierfilm zu bilden ist. Jedoch werden Schritte ergänzt, die nicht erforderlich sind für die Herstellung der Halbleitereinrichtung ohne kombinierten Flash-Speicher, und die Herstellungskosten der Halbleitereinrichtung ohne kombinierten Flash-Speicher sind erhöht. Es wird auch betrachtet, die Reinheit, beispielsweise der chemischen Flüssigkeit, zu verbessern. Jedoch erhöht das Verbessern der Reinheit der chemischen Flüssigkeit die Kosten, und im Ergebnis sind die Herstellungskosten der Halbleitereinrichtung ohne kombinierte Flash-Speicher erhöht.
  • Bei einem anderen Verfahren zum Lösen der Probleme, wie beispielsweise beschrieben in der Referenz 8 (der japanischen veröffentlichten nicht geprüften Patentanmeldung Nr. 2002-269450), der Referenz 9 (japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. 2000-315738), der Referenz 10 (japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. 2001-015618), und der Referenz 10 (japanische veröffentlichte nicht geprüfte Patentanmeldung Nr. 2001-068652), wird die Einrichtungsisolierstruktur zwischen der Flash-Speichereinheit und der Hauptlogikeinheit geändert, geeignet um im Hinblick auf die Charakteristiken übereinzustimmen, und ferner könnte, wie beispielsweise in der Referenz 6 beschrieben, die Senke des Einrichtungs-Isolierfilms unterdrückt werden. Jedoch erhöht dieses Verfahren die Herstellungsschrittzahl der Halbleitereinrichtung mit kombiniertem Flash-Speicher.
  • Gemäß den Referenzen 1, 3 und 4 sind die Gate-Isolierfilm-Entfernungsschritte und die Wannenbildungsschritte rationalisiert, und im Ergebnis werden Schritte an der Oberfläche des Einrichtungs-Isolierfilms in Teilen ausgeführt, in Zuordnung zu den jeweiligen Randecken der N-Wannen und P-Wannen in Nachbarschaft zueinander. Bei Anwendung des in den Referenzen 1, 3 und 4 beschriebenen Verfahrens bewirken die Schritte, die in der Oberfläche des Einrichtungs-Isolierfilms ausgeführt werden, das folgende neue Problem.
  • Es wird angenommen, dass die p-Wanne zunächst gebildet wird, und dass dann die N-Wanne gebildet wird.
  • Ist ein Photorestistfilm 706 zum Abdecken eines Gebiets zu bilden, wo eine N-Wanne zu bilden ist, über einem Siliziumsubstrat 700 mit einem Einrichtungs-Isolierfilm 702 und einem auf gebildeten Siliziumoxidfilm 704, wird die p-Wanne 708 gebildet, und der Siliziumoxidfilm 704 in dem Gebiet, wo die P-Wanne 708 eingeformt ist, wird entfernt, und der Einrichtungs-Isolierfilm 702 in dem Gebiet, wo der Photoresistfilm 706 nicht vorliegt, wird gemäß einem geätzten Umfang des Siliziumoxidfilms 704 geätzt. Demnach wird der Schritt 710 an dem Einrichtungs-Isolierfilm 702 gebildet ( 48A).
  • Dann wird ein Photoresistfilm 712 zum Abdecken des Gebiets gebildet, wo die P-Wanne 708 eingeformt ist, die n-Wanne 714 wird gebildet, und der Siliziumoxidfilm 704 in dem Gebiet, wo die n-Wanne 714 eingeformt ist, wird entfernt, und der Einrichtungs-Isolierfilm 702 in dem Gebiet, wo der Photoresistfilm 712 nicht vorliegt, wird gemäß einem Ätzungsumfang des Siliziumoxidfilms 704 geätzt.
  • Der Schritt an dem Einrichtungs-Isolierfilm 702, der durch das zweimalige ätzen gebildet wird, wird aufgrund einer Fehlausrichtung zwischen dem Photoresistfilm 706 und dem Photoresistfilm 712 geändert. D.h., bei Auftreten einer Fehlausrichtung zwischen dem Photoresistfilm 706 und dem Photoresistfilm 712 wird in dem Teil, der zu hohle durch den Photoresistfilm 706 als auch den Photoresistfilm 712 abgedeckt ist, eine konvexe Form 716 gebildet (siehe 48B), und eine konkave Form 718 wird in dem Teil gebildet, der weder durch den Photoresistfilm 706 noch durch den Photoresistfilm 712 abgedeckt wurde (siehe 48C). Wird die konvexe Form 716 an dem Einrichtungs-Isolierfilm 702 gebildet, so wird die Ebenheit der hierauf zu bildenden Elemente beeinflusst. Andererseits wird dann, wenn die konkave Form 718 an dem Einrichtungs-Isolierfilm 702 gebildet wird. der polykristalline Siliziumfilm für die Gate-Elektroden in der konkaven Form vergraben, was zu einem Rest führt, und es findet ein Kurzschluss zwischen den Gate-Elektroden statt.
  • Zum Vermeiden der Erzeugung der konkaven Form ist es wirksam, die Distanz zwischen beiden Masken groß auszubilden. Andernfalls wird die Distanz zwischen den polykristallinen Siliziumverbindungen groß ausgebildet, oder die polykristallinen Siliziumverbindungen sind nicht in der Nähe der konkaven Formen und der konvexen Formen angeordnet, wodurch sich der Kurzschluss aufgrund des Restes vermeiden lässt.
  • Jedoch bewirkt das Verringern der Größe der Elemente eine sehr kleine Distanz zwischen der n-Wanne und der p-Wanne für die Niederspannungs-Transistoren. Der polykristallinen Siliziumfilm zum Bilden der Gate-Elektroden wird ebenso verwendet, und in sehr vielen Fällen werden, durch NMOS und PMOS, ebenso deren polykristallinen Siliziumverbindungen durch die dichteste Packung gebildet. Demnach wird dann, wenn die Distanz zwischen beiden Masken groß ausgebildet ist, im Ergebnis der Spalt zwischen der N-Wanne und der P-Wanne groß ausgebildet, was sich für das Verringern der Größe nicht eignet, und ähnlich eignet es sich nicht zum Vorsehen der polykristallinen Siliziumverbindungen.
  • Beim Bilden von Gate-Isolierfilmen mit unterschiedlichen Filmdicken sowie bei der Anwendung des in der Referenz 3 beschriebenen Verfahrens wird dieselbe konkave Form oder konvexe Form an dem Einrichtungs-Isolierfilm gebildet, und dasselbe Problem im Hinblick auf den Rest, wie hier oben beschrieben, tritt auf.
  • Wie oben beschrieben, beeinflussen die Muster der Masken, die zum Züchten einer Vielzahl von Arten von Gate-IsolierfilmGate-Isolierfilmen verwendet werden, in großem Umfang die Einrichtungs-Charakteristiken und Ausbeuten. Jedoch wurden spezifische Muster derartige Masken nicht ausreichend durch irgendeine Person studiert, einschließlich der oben beschriebenen Referenzen 1 bis 6.
  • Ein technisches Problem der vorliegenden Erfindung besteht in der Schaffung einer Halbleitereinrichtungsgruppe, die es ermöglicht, die Prozesstechnologie mit Kombination ohne nichtflüchtigen Speicher mit Priorität zu entwickeln, die das Anwenden eines Designmakros zulässt, das gemeinsam ist für eine Halbleitereinrichtung ohne kombinierten nicht-flüchtigen Speicher und eine Halbleitereinrichtung mit kombiniertem nicht-flüchtigen Speicher, die eine hohe Zuverlässigkeit des Tunnelgate-Isolierfilms der Halbleitereinrichtung mit kombiniertem nicht-flüchtigen Speicher aufweist, und das einfache Ergänzen von Hochspannungs-Transistoren mit einem dicken Gate-Isolierfilm zulässt, und einem Verfahren zum Herstellen der Halbleitereinrichtungsgruppe.
  • Ein anderes technisches Problem der vorliegenden Erfindung besteht in der Schaffung einer Halbleitereinrichtung, die in der oben beschriebenen Halbleitergruppe enthalten ist.
  • Ferner besteht ein anderes technisches Problem der vorliegenden Erfindung in der Schaffung einer Halbleitereinrichtung und eines Verfahrens zum Herstellen der Halbleitereinrichtung, das mittels einfacher Verfahren zahlreiche Probleme lösen kann, wie im Hinblick auf die Erzeugung des Rests, bedingt durch die Stufen, die an der Oberfläche des Einrichtungs-Isolierfilms gebildet sind, die entstehen im Zusammenhang mit dem Ätzen des Einrichtungs-Isolierfilms zum Bilden einer Vielzahl von Arten von Gate-Isolierfilmen.
    •
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleitereinrichtungsgruppe geschaffen, enthaltend: eine erste Halbleitereinrichtung, enthaltend ein erstes Design-Makro und einen nicht-flüchtigen Speicher, und eine zweite Halbleitereinrichtung, umfassend ein zweites Design-Makro mit der Identität zu dem ersten Design-Makro und enthaltend keinen nicht-flüchtigen Speicher, wobei das erste Design-Makro ein erstes aktives Gebiet und ein erstes Einrichtungs-Isoliergebiet, gebildet auf einem ersten Halbleitersubstrat, umfasst, das zweite Design-Makro ein zweites aktives Gebiet und ein zweites Einrichtungs-Isoliergebiet, gebildet auf einem zweiten Halbleitersubstrat, umfasst, ein Krümmungsradius eines oberen Endes des ersten aktiven Gebiets in einem Querschnitt größer ist als ein Krümmungsradius eines oberen Endes des zweiten aktiven Gebiets in einem Querschnitt, und eine Differenz der Höhe zwischen einer Oberfläche des ersten aktiven Gebiets und einer Oberfläche des ersten Einrichtungs-Isoliergebiets größer ist als eine Differenz der Höhe zwischen einer Oberfläche des zweiten aktiven Gebiets und einer Oberfläche des zweiten Einrichtungs-Isoliergebiets.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung wird eine Halbleitereinrichtung geschaffen, enthaltend: Halbleitereinrichtung, enthaltend: eine erstes Design-Makro, enthaltend ein erstes aktives Gebiet und ein erstes Einrichtungs-Isoliergebiet, gebildet auf einem Halbleitersubstrat; und einen nicht-flüchtigen Speicher, wobei die Halbleitereinrichtung zum Bilden einer Halbleitereinrichtungsgruppe zusammen mit einer anderen Halbleitereinrichtung ist, die ein zweites Design-Makro enthält, umfassend ein zweites aktives Gebiet und ein zweites Einrichtungs-Isoliergebiet, gebildet aus einem anderen Halbleitersubstrat und mit einer Identität mit dem ersten Design-Makro, und keinen nicht-flüchtigen Speicher enthält, ein Krümmungsradius an einem oberen Ende des ersten aktiven Gebiets in einem Querschnitt größer ist als ein Krümmungsradius eines oberen Endes des zweiten aktiven Gebiets in einem Querschnitt, und eine Differenz der Höhe zwischen einer Oberfläche des ersten aktiven Gebiets und einer Oberfläche des ersten Einrichtungs-Isoliergebiets größer ist als eine Differenz der Höhe zwischen einer Oberfläche des zweiten aktiven Gebiets und einer Oberfläche des zweiten Einrichtungs-Isoliergebiets.
  • Gemäß einem weiteren anderen Aspekt der vorliegenden Erfindung wird eine Halbleitereinrichtung geschaffen, enthaltend: einen ersten Entwurfsmakro, enthaltend ein erstes aktives Gebiet und ein erstes Einrichtungs-Isoliergebiet, gebildet auf einem Halbleitersubstrat, und enthaltend keinen nicht-flüchtigen Speicher, wobei die Halbleitereinrichtung ausgebildet ist zum Bilden einer Halbleitereinrichtungsgruppe zusammen mit einer anderen Halbleitereinrichtung, die ein zweites Design-Makro enthält, umfassend ein zweites aktives Gebiet und ein zweites Einrichtungs-Isoliergebiet, gebildet aus einem anderen Halbleitersubstrat und mit einer Identität mit dem ersten Design-Makro, und enthaltend einen nicht-flüchtigen Speicher, ein Krümmungsradius eines oberen Endes des ersten aktiven Gebiets in einem Querschnitt kleiner ist als ein Krümmungsradius eines oberen Endes des zweiten aktiven Gebiets in einem Querschnitt, und eine Differenz in der Höhe zwischen einer Oberfläche des ersten aktiven Gebiets und einer Oberfläche des ersten Einrichtungs-Isoliergebiets kleiner ist als eine Differenz in der Höhe zwischen einer Oberfläche des zweiten aktiven Gebiets und einer Oberfläche des zweiten Einrichtungs-Isoliergebiets.
  • Gemäß einem weiteren, anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitereinrichtungsgruppe geschaffen, enthaltend: eine erste Halbleitereinrichtung mit einem ersten Design-Makro und einem nicht-flüchtigen Speicher; eine zweite Halbleitereinrichtung mit einem zweiten Design-Makro mit Identität mit dem ersten Design-Makro, enthaltend keinen nicht-flüchtigen Speicher, wobei die erste Halbleitereinrichtung hergestellt ist durch ein Halbleiterherstellungsverfahren, enthaltend die Schritte: Bilden eines ersten Grabens in einem ersten Halbleitersubstrat; Oxidieren des ersten Halbleitersubstrats zum Runden eines oberen Rands des ersten Grabens; Vergraben eines ersten Isoliermaterials in dem ersten Graben; und Entfernen eines Teils des ersten in dem ersten Graben vergrabenen Isoliermaterials zum Bilden eines ersten vertieften Gebiets an einer Oberfläche hiervon, die zweite Halbleitereinrichtung hergestellt ist durch ein Halbleiterherstellungsverfahren, enthaltend die Schritte Bilden eines zweiten Gebiets in dem zweiten Halbleitersubstrat; Oxidieren des zweiten Halbleitersubstrats zum Abrunden eines oberen Rands des zweiten Grabens; Vergraben eines zweiten Isoliermaterials in dem zweiten Graben; und Entfernen eines Teils des in dem zweiten Graben vergrabenen zweiten Isoliermaterials zum Bilden eines zweiten vertieften Gebiets an einer Oberfläche hiervon, in dem Schritt zum Abrunden des oberen Rands des ersten Grabens und dem Schritt zum Abrunden des oberen Rands des zweiten Grabens ein Krümmungsradius des oberen Rands des ersten Grabens größer ist als ein Krümmungsradius des oberen Rands des zweiten Grabens, und in dem Schritt zum Bilden des ersten vertieften Gebiets und dem Schritt zum Bilden des zweiten vertieften Gebiets eine Vertiefungsgröße des ersten vertieften Gebiets größer ist als eine Vertiefungsgröße des zweiten vertieften Gebiets.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine Halbleitereinrichtung geschaffen, enthaltend: eine erste Wanne, gebildet in einem ersten Gebiet eines Halbleitersubstrats; eine zweite Wanne, gebildet in einem zweiten Gebiet des Halbleitersubstrats; einen Einrichtungs-Isolierfilm zum Definieren eines aktiven Gebiets in dem ersten Gebiet und eines aktiven Gebiets in dem zweiten Gebiet, wobei der Einrichtungs-Isolierfilm eine erste Stufe hat, gebildet an einem Teil entsprechend einem Grenzrand der ersten Wanne; einen ersten Gate-Isolierfilm, gebildet an dem aktiven Gebiet des ersten Gebiets; und einen zweiten Gate-Isolierfilm, gebildet an dem aktiven Gebiet in dem zweiten Gebiet und dicker als der erste Gate-Isolierfilm.
  • Gemäß einem weiteren anderen Aspekt der vorliegenden Erfindung wird eine Halbleitereinrichtung geschaffen, enthaltend: eine erste Wanne, gebildet in einem ersten Gebiet eines Halbleitersubstrats; eine zweite Wanne, gebildet in einem zweiten Gebiet des Halbleitersubstrats; einen Einrichtungs-Isolierfilm zum Definieren eines aktiven Gebiets in dem ersten Gebiet und eines aktiven Gebiets in dem zweiten Gebiet, wobei der Einrichtungs-Isolierfilm eine erste Stufe hat, gebildet an einem Teil entsprechend einem Grenzrand der zweiten Wanne; einen ersten Gate-Isolierfilm, gebildet in dem aktiven Gebiet des ersten Gebiets; und einen zweiten Gate-Isolierfilm, gebildet in dem aktiven Gebiet des zweiten Gebiets und dicker als der erste Gate-Isolierfilm.
  • Gemäß einem weiteren, anderen Aspekt der vorliegenden Erfindung wird ein Verfahren geschaffen zum Herstellen einer Halbleitereinrichtung, enthaltend die Schritte: Bilden einer ersten Wanne in einem ersten Gebiet eines Halbleitersubstrats unter Verwendung einer ersten Maske auf der Grundlage von ersten Maskendaten; Bilden einer zweiten Wanne in einem zweiten Gebiet des Halbleitersubstrats unter Verwendung einer zweiten Maske auf der Grundlage zweiter Maskendaten; Züchten eines ersten Isolierfilms auf dem Halbleitersubstrat; Entfernen des in dem ersten Gebiet gebildeten ersten Isolierfilms unter Verwendung einer dritten Maske auf der Grundlage der ersten Maskendaten; und Züchten eines zweiten Isolierfilms auf dem Halbleitersubstrat und dem ersten Isolierfilm, um hierdurch einen ersten Gate-Isolierfilm in dem ersten Gebiet zu bilden, und einen zweiten Gate-Isolierfilm dicker als den ersten Gate-Isolierfilm in dem zweiten Gebiet.
  • Gemäß einem weiteren, anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitereinrichtung geschaffen, enthaltend die Schritte: Bilden einer ersten Wanne in einem ersten Gebiet eines Halbleitersubstrats unter Verwendung einer ersten Maske auf der Grundlage erster Maskendaten; Bilden einer zweiten Wanne in einem zweiten Gebiet des Halbleitersubstrats unter Verwendung einer zweiten Maske auf der Grundlage zweiter Maskendaten; Bilden einer dritten Wanne in einem dritten Gebiet des Halbleitersubstrats unter Verwendung einer dritten Maske auf der Grundlage dritter Maskendaten; Züchten eines ersten Isolierfilms auf dem Halbleitersubstrat; Entfernen des ersten Isolierfilms, gebildet in dem ersten Gebiet und dem zweiten Gebiet, unter Verwendung einer vierten Maske auf der Grundlage der ersten Maskendaten und der zweiten Maskendaten; Züchten eines zweiten Isolierfilms auf dem Halbleitersubstrat und dem ersten Isolierfilm; Entfernen des zweiten Isolierfilms, gebildet in dem ersten Gebiet, unter Verwendung einer fünften Maske auf der Grundlage der ersten Maskendaten; und Züchten eines dritten Isolierfilms auf dem Halbleitersubstrat und dem zweiten Isolierfilm, um hierdurch einen ersten Gate-Isolierfilm in dem ersten Gebiet zu bilden, sowie einen zweiten Gate-Isolierfilm dicker als den ersten Gate-Isolierfilm in dem zweiten Gebiet, und einen dritten Gate-Isolierfilm dicker als der zweite Gate-Isolierfilm in dem dritten Gebiet.
  • Gemäß einem weiteren, anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitereinrichtung geschaffen, enthaltend die Schritte: Bilden einer ersten Wanne in einem ersten Gebiet eines Halbleitersubstrats unter Verwendung einer ersten Maske auf der Grundlage erster Maskendaten; Bilden einer zweiten Wanne in einem zweiten Gebiet des Halbleitersubstrats unter Verwendung einer zweiten Maske auf der Grundlage zweiter Maskendaten; Züchten eines ersten Isolierfilms auf dem Halbleitersubstrat; Entfernen des ersten Isolierfilms, gebildet in einem Gebiet anders als dem zweiten Gebiet, unter Verwendung einer dritten Maske auf der Grundlage dritter Maskendaten, vorbereitet durch Umkehr der zweiten Maskendaten; Züchten eines zweiten Isolierfilms auf dem Halbleitersubstrat und dem ersten Isolierfilm, um hierdurch einen ersten Gate-Isolierfilm auf dem ersten Gebiet zu bilden, und einen zweiten Gate-Isolierfilm dicker als der erste Gate-Isolierfilm auf dem zweiten Gebiet.
  • Gemäß einem weiteren, anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitereinrichtung geschaffen, enthaltend die Schritte: Bilden einer ersten Wanne in einem ersten Gebiet eines Halbleitersubstrats unter Verwendung einer ersten Maske auf der Grundlage erster Maskendaten; Bilden einer zweiten Wanne in einem zweiten Gebiet des Halbleitersubstrats unter Verwendung einer zweiten Maske auf der Grundlage zweiter Maskendaten; Bilden einer dritten Wanne in einem dritten Gebiet des Halbleitersubstrats unter Verwendung dritter Masken auf der Grundlage vierter Maskendaten; Züchten eines ersten Isolierfilms auf dem Halbleitersubstrat; Entfernen des ersten Isolierfilms, gebildet in einem Gebiet anders als dem dritten Gebiet, unter Verwendung einer vierten Maske auf der Grundlage vierter Maskendaten, vorbereitet durch Umkehr der dritten Maskendaten; Züchten eines zweiten Isolierfilms auf dem Halbleitersubstrat und dem ersten Isolierfilm; Entfernen des zweiten Isolierfilms, gebildet in einem Gebiet anders als dem zweiten Gebiet und dem dritten Gebiet, durch Verwendung einer fünften Maske, auf der Grundlage der vierten Maskendaten und fünfter Maskendaten, vorbereitet durch Umkehr der zweiten Maskendaten; und Züchten eines dritten Isolierfilms auf dem Halbleitersubstrat und dem zweiten Isolierfilm, um hierdurch einen ersten Gate-Isolierfilm in dem ersten Gebiet zu bilden, einen zweiten Gate-Isolierfilm dicker als den ersten Gate-Isolierfilm in dem zweiten Gebiet, und einen dritten Gate-Isolierfilm dicker als der zweite Isolierfilm in dem dritten Gebiet.
  • Gemäß der vorliegenden Erfindung erfolgt die Berücksichtigung der Differenz der STI-Vertiefungsgröße zwischen der Halbleitereinrichtung ohne flüchtigen Speicher in Kombination mit der Halbleitereinrichtung mit einem nicht-flüchtigen Speicher in Kombination, und auf der Grundlage der Differenz werden die Krümmungsradien der oberen Enden der aktiven Gebiete der Halbleitereinrichtung ohne kombinierten nichtflüchtigen Speicher und der Halbleitereinrichtung mit kombiniertem nicht-flüchtigen Speicher jeweils gesteuert, wodurch Einrichtungscharakteristik-Differenzvariationen aufgrund der STI-Vertiefungsgrößenzunahme kompensiert sind durch Erhöhen des Krümmungsradius an dem oberen Ende des aktiven Gebiets, und demnach ist ein gemeinsames Entwurfsmakro auf die Halbleitereinrichtung ohne kombinierten nichtflüchtigen Speicher und die Halbleitereinrichtung mit kombiniertem nicht-flüchtigen Speicher anwendbar.
  • Dies ermöglicht das Entwickeln der Prozesstechnologie mit Kombination ohne nicht-flüchtigen Speicher mit Priorität. Das Erhöhen der Zunahme des Krümmungsradius des oberen Rands des aktiven Gebiets kann die Zuverlässigkeit des Tunnelgate-Isolierfilms des nicht-flüchtigen Speichers verbessern. Das Zulassen der Erhöhung der Vertiefungsgröße vereinfacht zusätzlich das Bilden von Tunnelgate-Isolierfilmen und Gate-Isolierfilmen für Hochspannungs-Transistoren.
  • Die bei der Bildung von Gate-Isolierfilmen unterschiedlicher Filmdicken verwendeten Ätzmasken werden auf der Grundlage der Maskendaten der Wannen gebildet, wodurch sich das aktive Gebiet und der Einrichtungs-Isolierfilm in dem Gebiet, in dem der dicke Gate-Isolierfilm gebildet wird, durch die Maske ohne Fehler schützen lassen. Demnach tritt selbst dann, wenn die Breite des Einrichtungs-Isoliergebiets breit ist, das Problem dahingehend, dass der Einrichtungs-Isolierfilm in dem Gebiet, in dem die Hochspannung anzuwenden ist, ausgedehnt ist, nicht auf. Demnach wird selbst dann, wenn der Einrichtungs-Isolierfilm gleichzeitig mit dem Hochspannungsgebiet und in dem Niederspannungsgebiet gebildet wird, der Einrichtungs-Isolierfilm in dem Hochspannungsgebiet dick beibehalten, und die Schwellwertspannung der parasitären Feldtransistoren lässt sich hoch beibehalten. Der Einrichtungs-Isolierfilm wird gleichzeitig gebildet, was niemals zu den Herstellungskosten beiträgt.
  • Die Stufe, gebildet auf dem Einrichtungs-Isolierfilm beim Bilden der Gate-Isolierfilme mit unterschiedlichen Filmdicken, werden in Teile in Zuordnung zu den Wannenrandkanten gebildet, ausreichend beabstandet gegenüber den Rändern der aktiven Gebiete. Demnach werden keine feine Hohlräume zwischen dem Einrichtungs-Isolierfilm und dem aktiven Gebiet gebildet, und demnach lässt sich das Bilden von Resten in den Hohlräumen an dem Einrichtungs-Isolierfilm vermeiden.
  • Die Ätzmasken, die beim Bilden der Gate-Isolierfilme unterschiedlicher Filmdicken verwendet werden, werden auf der Grundlage von Maskendaten der Wannen gebildet, und es ist nicht erforderlich, neue Daten zum Bilden der Masken vorzubereiten.
    •
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung werden unter Bezug auf die Zeichnung beschrieben; es zeigen:
  • 1A und 1B Draufsichten der Halbleitereinrichtungsgruppe gemäß einer ersten Ausführungsform der vorliegenden Erfindung, zum Darstellen einer Struktur hiervon;
  • 2A-2B und 3A-3B schematische Querschnittsansichten der Halbleitereinrichtungsgruppe gemäß der ersten Ausführungsform der vorliegenden Erfindung, die die Struktur hiervon zeigen;
  • 4 einen Graphen der Abhängigkeit der Schwellwertspannung des Logiktransistors von dem Krümmungsradius des oberen Endes des aktiven Gebiets und der STI-Vertiefungsgröße;
  • 5A-5D, 6A-6D, 7A-7B, 8A-8B, 9A-9B, 10A-10B, 11A-11B, 12A-12B, 13A-13B, 14A-14B, 15A-15B, 16A-16B, 17A-17B, 18A-18B, 19A-19B, 20A-20B, und 21 Querschnittsansichten der Halbleitereinrichtung in den Stufen des Verfahrens zum Herstellen der Halbleitereinrichtungsgruppe gemäß der ersten Ausführungsform der vorliegenden Erfindung, zum Darstellen des Verfahrens;
  • 22A-22B, 23A-23B, und 24A-24B Querschnittsansichten der Halbleitereinrichtung in den Stufen des ersten Halbleiterherstellungsverfahrens, zum Darstellen des Verfahrens;
  • 25A-25B Querschnittsansichten der Halbleitereinrichtung in den Stufen des zweiten Halbleiterherstellungsverfahrens, zum Darstellen des Verfahrens;
  • 26A-26C Ansichten zum Erläutern des Problems des zweiten Halbleiterherstellungsverfahrens;
  • 27 eine Draufsicht der Halbleitereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, zum Darstellen einer Struktur hiervon;
  • 28 und 29A-29C schematische Querschnittsansichten der Halbleitereinrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung, zum Darstellen der Struktur hiervon;
  • 30A-30B, 31A-31B, 32A-32B, 33A-33B, 34A-34B, 35A-35B, 36A-36B, 37A-37B, 38A-38B, 39A-39B, 49A-40B, 41A-41B, 42A-42B, 43A-43B, 44, und 45A-45C Querschnittsansichten der Halbleitereinrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung in den Stufen des Verfahrens zum Herstellen derselben, zum Darstellen des Verfahrens;
  • 46A-46C schematische Querschnittsansichten der Halbleitereinrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung, zum Darstellen einer Struktur hiervon;
  • 47A-47B Querschnittsansichten der Halbleitereinrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung in den Stufen des Verfahrens zum Herstellen desselben, zum Darstellen des Verfahrens; und
  • 48A-48C schematische Querschnittsansichten der üblichen Halbleitereinrichtung, zum Erläutern des Problems.
  • Die Halbleitereinrichtungsgruppe gemäß einer ersten Ausführungsform der vorliegenden Erfindung und das Verfahren zum Herstellen desselben werden nun unter Bezug auf die 1A bis 21 beschrieben.
  • Die 1A und 1B zeigen Draufsichten der Halbleitereinrichtungsgruppe gemäß der vorliegenden Ausführungsform, zum Darstellen einer Struktur hiervon. Die 2A-3B zeigen schematische Querschnittsansichten der Halbleitereinrichtungsgruppe gemäß der vorliegenden Ausführungsform, zum Darstellen der Struktur hiervon. Die 4 zeigt einen Graphen der Schwellwertspannungs-Abhängigkeit der Logiktransistoren von dem Krümmungsradius des oberen Rands des aktiven Gebiets und der STI-Vertiefungsgröße. Die 5A bis 21 zeigen Querschnittsansichten der Halbleitereinrichtung in den Schritten des Verfahrens zum Herstellen der Halbleitereinrichtungsgruppe gemäß der vorliegenden Ausführungsform, zum Darstellen des Verfahrens.
  • Zunächst wird die Halbleitereinrichtungsgruppe gemäß der vorliegenden Ausführungsform unter Bezug auf die 1A bis 4B erläutert. Die 1A zeigt eine Konzeptansicht eines Chips der Halbleitereinrichtung ohne kombinierte Flash-Speicherzellen. Die 1B zeigt eine Konzeptansicht eines Chips der Halbleitereinrichtung mit kombinierten Flash-Speicherzellen. Die 2A zeigt eine schematische Querschnittsansicht von sechs Arten von Transistoren, die in der Halbleitereinrichtung ohne kombinierte Flash-Speicherzellen verwendet werden. Die 2B zeigt eine schematische Querschnittsansicht von 11 Arten von Transistoren, die in der Halbleitereinrichtung mit kombiniertem Flash-Speicherzellen verwendet werden.
  • Die Halbleitereinrichtungsgruppe gemäß der vorliegenden Ausführungsform enthält eine Halbleitereinrichtung ohne kombinierte Flash-Speicherzellen, und eine Halbleitereinrichtung mit kombinierten Flash-Speicherzellen, und sie ist hauptsächlich dadurch gekennzeichnet, dass die Hauptlogik-Schaltungseinheit der Halbleitereinrichtung ohne kombinierte Flash-Speicherzellen und Hauptlogik-Schaltungseinheit der Halbleitereinrichtung mit kombinierten Flash-Speicherzellen durch gemeinsame Entwurfsmakros gebildet sind.
  • Das Entwurfsmakro ist ein Funktionsblock zum Ausführen spezifischer Verarbeitungsschritte, enthaltend Information für eine vorgegebene Schaltung, ein Muster-Layout, etc., und er wird auch als IP (Gewerblicher Rechtsschutz) Makro bezeichnet.
  • Entwurfsmakros werden zum Ausbilden eines Schaltungsentwurfs kombiniert, um hierdurch die Entwurfskosten abzusenken. Entwurfsmakros, die sogar dieselbe Schaltung und dasselbe Layout betreffen, führen oft nicht vorgegebene Betriebsschritte aus, wenn sich die Charakteristiken der enthaltenen Transistoren, der Widerstandswert, etc., wechselseitig voneinander unterscheiden. Demnach müssen dann, wenn ein Entwurfsmakro für unterschiedliche Halbleitereinrichtungen verwendet wird, die Charakteristiken der Transistoren, die in dem Entwurfsmakro enthalten sind, so nahe beieinanderliegend wie möglich ausgebildet sein.
  • Wie in 1A gezeigt, enthält die Halbleitereinrichtung 200 ohne kombinierten Flash-Speicher eine Hauptlogik-Schaltungseinheit 202 und Eingabe/Ausgabe-Schaltungseinheiten 204. Die Eingabe/Ausgabe-Schaltungseinheiten 204 enthalten jeweils eine PMOS Einheit 204P und eine NMOS Einheit 204N.
  • Wie in 2A gezeigt, enthält die Halbleitereinrichtung ohne kombinierten Flash-Speicher einen n-Kanal-Mittelspannungs-Transistor (N-MV), gebildet in einer P-Wanne 82, einen p-Kanal-Mittelspannungs-Transistor (P-MV), gebildet in einer n-Wanne 84, einen n-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (N-LV mot hohem Vt) und einen n-Kanal-Niederspannungs-Transistor mit niedrigem Schwellwert (N-LV mit niedrigem Vt), gebildet in einer p-Wanne 86, und einen p-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (P-LV mit hohem Vt) und einen p-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (P-LV mit niedrigem Vt), gebildet in einer n-Wanne 88.
  • Der n-Kanal-Mittelspannungs-Transistor (N-MV), und der p-Kanal-Mittelspannungs-Transistor (N-MV), und der p-Kanal-Mittelspannungs-Transistor (P-MV) sind Transistoren zum Bilden der Eingabe/Ausgabe-Schaltungseinheiten 204 und Transistoren mit einem Betriebsbereich von 2.5 V, Transistoren mit einem Betriebsbereich von 3.3 V oder anderen. Obgleich der Transistor mit Betriebsbereich von 2.5 V und der Transistor mit Betriebsbereich von 3.3 V unterschiedlich zueinander im Hinblick auf die Gate-Isolierfilmdicke sind, sowie die Schwellwertspannungs-Steuerbedingungen und die LDD Bedingungen ist es nicht erforderlich, beide in die Einheiten zu montieren, und lediglich einer von diesen wird montiert.
  • Der n-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (N-LV mot hohem Vt), der n-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (N-LV mit niedrigem Vt), der p-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (P-LV mit hohem Vt), und der p-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (P-LV mit niedrigem Vt) bilden die Hauptlogik-Schaltungseinheit 202. Diese Transistoren nützen einen ultradünnen Gate-Isolierfilm für den höheren Leistungsumfang der Hauptlogik-Schaltungseinheit 202.
  • wie in 1B gezeigt, enthält die Halbleitereinrichtung 300 mit kombiniertem Flash-Speicher zusätzlich zu einer Hauptlogik-Schaltungseinheit 302 und Eingabe/Ausgabe-Schaltungseinheiten 304, wie dies auch die Halbleitereinrichtung ohne kombinierten Flash-Speicher hat, Flash-Speicherzellen-Einheiten 306 und Flash-Speicherzellen-Steuerschaltungseinheiten 308. Die Flash-Speicherzellen-Steuerschaltungseinheiten 308 enthalten jeweils eine PMOS-Einheit 308P und eine NMOS-Einheit 308N.
  • Die Halbleitereinrichtung mit kombiniertem Flash-Speicher enthält zusätzlich zu den sechs Arten von Transistoren der Halbleitereinrichtung ohne kombinierten Flash-Speicher eine Flash-Speicherzelle (Flash-Zelle), einen n-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (n-HV mit niedrigem Vt) und einen n-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (N-HV mit hohem Vt), gebildet in einer p-Wanne 78 und einer n-Wanne 90, einen p-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (P-HV mit niedriger Vt) und einen p-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (P-HV mit hohem Vt), gebildet in einer n-Wanne 80.
  • Die Flash-Speicherzelle (Flash-Zelle) ist ein Flash EPROM mit der gestapelten Gate-Struktur, und sie speichert folgende Information in dem floatenden Gate in Form von Ladungen. Die Filmdicke des Tunnelgate-Isolierfilms ist unabhängig festgelegt entsprechend der Ladehalte-Charakteristiken, der Lebensdauer des Tunnelgate-Isolierfilms, etc..
  • Der n-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (N-HV mit niedrigem Vt), der n-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (N-HV mit hohem Vt), der p-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (P-HV mit niedrigem Vt) und der p-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (P-HV mit hohem Vt) sind die Transistoren zum Bilden der Flash-Speicherzellen-Steuerschaltungseinheiten 308. Sie sind Hochspannungs-Transistoren, auf die eine 5 V-Spannung angewandt wird, beim Lesen von der Flash-Speicherzellen, auf die ein Wert 10V bis zu einem etwas geringer als die 10 V-Spannung angewandt wird, bei einem Einschreiben oder Löschen aus dem Flash-Speicher. Die Flash-Speicherzellen-Steuerschaltungseinheiten 308, die derartig hohe Spannungen erfordern, haben einen dickeren Gate-Isolierfilm.
  • Wie oben beschrieben, sind die Halbleitereinrichtung ohne kombinierten Flash-Speicher und die Halbleitereinrichtung mit kombinierten Flash-Speicher in großem Umfang unterschiedlich im Hinblick auf die Arten der Transistoren. Demmach können die Hauptlogik-Schaltungseinheit der Halbleitereinrichtung mit kombiniertem Flash-Speicher und die Hauptlogik-Schaltung der Halbleitereinrichtung ohne kombinierten Flash-Speicher nicht mit gemeinsamen Entwurfsmakros einfach durch Ergänzen des spezifischen Prozesses für die Halbleitereinrichtung mit kombinierten Flash-Speicher zu dem Herstellungsprozess zu der Halbleitereinrichtung ohne kombinierten Flash-Speicher entworfen werden.
  • Dann werden, bei der Halbleitereinrichtungsgruppe gemäß der vorliegenden Ausführungsform, Bedingungen zum Bilden des Einrichtungs-Isolierfilm geeignet so gesteuert, dass die Differenz zwischen den Charakteristiken der Transistoren zum Bilden der Hauptlogik-Schaltungseinheit 202 der Halbleitereinrichtung ohne kombinierten Flash-Speicher und die Charakteristiken der Transistoren zum Bilden der Hauptlogik-Schaltungseinheit 302 der Halbleitereinrichtung mit kombinierten Flash-Speicher minimiert sind, wodurch gemeinsame Entwurfsmakros verwendet werden können.
  • Um es spezifisch auszudrücken, hat ein Einrichtungs-Isolierfilm 22, der in einem Siliziumsubstrat 10 durch das STI-Verfahren gebildet ist, ungefähr einen 10 – 20 nm Krümmungsradius bei dem oberen Ende eines aktiven Gebiets, und er hat eine 10 – 40 nm STI-Vertiefungsgröße in der Halbleitereinrichtung ohne kombinierten Flash-Speicher (siehe 3A), und er hat bei der Halbleitereinrichtung mit kombinierten Flash-Speicher ungefähr einen 30 – 60 nm Krümmungsradius und eine 40 – 80 nm STI-Vertiefungsgröße, und diese Werte sind größer festgelegt als die Werte der Halbleitereinrichtung ohne kombinierter Flash-Speicherzelle (siehe 3B). Hier ist der Krümmungsradius für das obere Ende des aktiven Gebiets ein Krümmungsradius des Oberflächenrands des aktiven Gebiets, betrachtet im Querschnitt, und die STI-Vertiefungsgröße (oder eine Sinkengröße) ist eine physikalische Größe einer Differenz zwischen der Oberfläche des aktiven Gebiets und der Oberfläche des Einrichtungs-Isoliergebiets (siehe 3B).
  • In 4 ist die Schwellwertspannungs-Abhängigkeit des Logiktransistors von der Kanalbreite für den Fall gezeichnet, dass übliche STI-Bildungsbedingung für die Logik-Halbleitereinrichtung ohne kombinierten Flash-Speicher die Standard-Bedingung ist, bezeichnet durch die Kreismarkierungen, sowie für den Fall, dass die Vertiefungs-(Sinken)-Größe des STI vergrabenen Oxidfilms erhöht ist (bezeichnet durch die • Markierungen), und den Fall, dass der Krümmungsradius des oberen Endes des aktiven Gebiets erhöht ist (bezeichnet durch die
    Figure 00230001
    Markierungen).
  • Wie gezeigt, ist dann, wenn die STI-Vertiefungsgröße erhöht ist, die Schweliwertspannung erheblich verringert, da die Kanalbreite verringert ist; und es wird der sogenannte umgekehrte Kanalverengungseffekt merklich. Im Gegensatz hierzu ist dann, wenn der Krümmungsradius des oberen Endes des aktiven Gebiets erhöht ist, die Schwellwertspannung erhöht, da die Kanalbreite verringert ist; die sogenannte Kanalverengungswirkung wird spürbar. Demnach ist der Krümmungsradius des oberen Endes des aktiven Gebiets erhöht, und die STI-Vertiefungsgröße ist erhöht, wodurch beide einander auslöschen, und die Kanalbreiten-Abhängigkeit, die diejenige approximiert, die unter der Standardbedingung gegeben ist, lässt sich erhalten.
  • D.h., der Krümmungsradius und die Vertiefungsgröße des oberen Endes des aktiven Gebiets der Halbleitereinrichtung mit kombiniertem Flash-Speicher sind größer festgelegt als diejenigen der Halbleitereinrichtung ohne kombinierten Flash-Speicher, wodurch die Transistor-Charakteristiken beider Halbleitereinrichtungen so ausgebildet sein können, dass sie sehr nahe beieinander liegen.
  • Ferner produziert, wie beispielsweise in der Referenz 7 beschrieben, ein größerer Krümmungsradius des oberen Rands des aktiven Gebiets die Wirkung zum Verbessern der Zuverlässigkeit des Tunnelgate-Isolierfilms der Speicherzellen. Wird eine Zunahme der Vertiefungsgröße zugelassen, so lässt sich dann der Tunnelgate-Isolierfilm und der Gate-Isolierfilm der Transistoren mit hoher Spannung zusätzlich einfach formen.
  • Demnach werden der Krümmungsradius des oberen Endes des aktiven Gebiets und die Vertiefungsgröße geeignet gesteuert, wodurch die Koinzidenz der Transistor-Charakteristiken, die Zuverlässigkeit des Tunnelgate-Isolierfilms, die Ergänzung eines Dickengate-Isolierfilms und die Priorität für die Entwicklung des Prozesses ohne Kombination des Flash-Speichers erzielt werden können.
  • Als nächstes wird das Verfahren zum Herstellen der Halbleitereinrichtungsgruppe gemäß der vorliegenden Ausführungsform unter Bezug auf die 5A bis 21 erläutert.
  • Die 5A-5D zeigen Querschnittsansichten der Halbleitereinrichtungen in den Stufen des Verfahrens zum Bilden des Einrichtungs-Isolierfilms der Halbleitereinrichtung ohne kombinierten Flash-Speicher, zum Darstellen des Verfahrens. Die 6A-6D zeigen Querschnittsansichten der Halbleitereinrichtung in den Stufen des Verfahrens zum Bilden des Einrichtungs-Isolierfilms der Halbleitereinrichtung mit kombiniertem Flash-Speicher, zum Darstellen des Verfahrens. Die 7A bis 21 zeigen Querschnittsansichten der Halbleitereinrichtung in den Stufen des Verfahrens zum Herstellen beider Halbleitereinrichtungen, die gemeinsam das Verfahren darstellen.
  • In der folgenden Beschreibung umfasst die Wortbildung "die n-Kanaltransistoren" den n-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (N-HV mit hohem Vt), den n-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (N-HV mit niedrigem Vt), den n-Kanal-Mittelspannungs-Transistor (N-MV), den n-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (N-LV mit hohem Vt) und den n-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (N-LV mit niedrigem Vt). Die Wortbildung "die p-Kanal-Transistoren" umfassen den p-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (P-HV mit hohem Vt), den p-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (P-HV mit niedrigem VT), den p-Kanal-Mittelspannungs-Transistor (P-MV), den p-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (P-LV mit hohem Vt) und den p-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (P-LV mit niedrigem Vt). Die Wortbildung "die n-Kanal-Transistoren" umfassen die Flash-Speicherzelle (Flash-Zelle) in einigen Fällen.
  • Die Wortbildung "Die Hochspannungs-Transistoren" umfassen den n-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (N-HV mit niedrigem Vt), den n-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (N-HV mit hohem Vt), den p-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (P-HV mit niedrigem Vt) und den p-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (P-HV mit hohem Vt). Die Wortbildung "die Mittelspannungs-Transistoren" umfasst den n-Kanal-Mittelspannungs-Transistor (N-MV) und den p-Kanal-Mittelspannungs-Transistor (P-MN). Die Wortbildung "die Niederspannungs-Transistoren" umfasst den n-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (N-LV mit hohem Vt), den n-Kanaln-Niederspannungs-Transistor mit niedriger Schwellwertspannung (N-LV mit niedrigem Vt), den p-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (P-LV mit hohem Vt) und den p-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (P-LV mit niedrigem Vt). Die Wortbildung "die Hochspannungs-Transistoren" umfasst die Flash-Speicherzellen (Flash-Zelle) in einigen Fällen.
  • Die Wortbildung "die n-Kanal-Hochspannungs-Transistoren" umfasst den n-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (N-HV mit niedrigem Vt) und den n-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (N-HV mit hohem Vt). Die Wortbildung "die p-Kanal-Hochspannungs-Transistoren" umfassen den p-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (P-HV mit niedrigem Vt) und den p-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (P-HV mit hohem Vt). Die Wortbildung "die n-Kanal-Niederspannungs-Transistoren" umfassen den n-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (N-LV mit hohem Vt), und den n-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (N-LV mit niedrigem Vt). Die Wortbildung "die p-Kanal-Niederspannungs-Transistoren" umfasst den p-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (p-LV mit hohem Vt) und den p-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (P-LV mit niedrigem Vt).
  • Zunächst wird das Siliziumsubstrat 10 thermisch zum Wachsen von beispielsweise eines 10 nm dicken Siliziumoxidfilms 12 oxidiert.
  • Als nächstes wird ein 100 nm dicker Siliziumnitridfilm 14 als Beispiel auf dem Siliziumoxidfilm 12 mittels beispielsweise einem CVD Verfahren gezüchtet.
  • Als nächstes werden der Siliziumnitridfilm 14 und der Siliziumoxidfilm 12 das Siliziumsubstrat 12 sequentiell durch Lithographien durch Trockenätzen zum Bilden von Gräben 16 mit beispielsweise einer 300 nm Tiefe in dem Siliziumsubstrat 10 geätzt (5A und 6A).
  • Dann wird das Siliziumsubstrat 10 thermisch zum Bilden eines Siliziumoxidfilms 18 an den Innenoberflächen der Gräben 16 oxidiert. Die thermische Oxidation wird ausgeführt unter den folgenden Bedingungen, die sich unterscheiden zwischen der Halbleitereinrichtung ohne kombinierten Flash-Speicher und der Halbleitereinrichtung mit kombiniertem Flash-Speicher.
  • Bei der Halbleitereinrichtung ohne kombinierten Flash-Speicher wird das thermische Oxidieren bei beispielsweise 850°C ausgeführt, und der Siliziumoxidfilm 18 wird beispielsweise zu einer ungefähren 10 nm Dicke gezüchtet. Bei einer thermischen Oxidation unter dieser Bedingung beträgt der Krümmungsradius des oberen Endes des abgeschlossenen aktiven Gebiets ungefähr 10 – 30 nm (5B).
  • Bei der Halbleitereinrichtung mit kombiniertem Flash-Speicher wird die thermischen Oxidation beispielsweise bei 1100°C ausgeführt, und der Siliziumoxidfilm 18 wird beispielsweise mit einer ungefähr 40 nm Dicke gezüchtet. Da die Filmdicke des Siliziumoxidfilms 18 dicker ist und die Oxidationstemperatur höher ist, ist die Rundung des oberen Endes des aktiven Gebiets mehr erhöht. Bei einer thermischen Oxidation unter dieser Bedingung beträgt der Krümmungsradius des oberen Endes des abgeschlossenen aktiven Gebiets ungefähr 40 – 60 nm ( 6B).
  • Dann wird beispielsweise ein 550 nm dicker Siliziumoxidfilm 20 durch beispielsweise ein hochdichtes Plasma CVD Verfahren gezüchtet.
  • Als nächstes wird der Siliziumoxidfilm 20 durch ein CMP Verfahren solange eingeebnet, bis der Siliziumnitridfilm 14 frei liegt, und ein in den Gräben 16 vergrabener Einrichtungs-Isolierfilm 22, gebildet in den Siliziumoxidfilmen 18, 20, wird gebildet (5C und 6C).
  • Nach dem Bilden des Einrichtungs-Isolierfilms 23 werden bei dem aktiven Gebiet, definiert durch den Einrichtungs-Isolierfilm 22, 6 sechs Arten von Transistoren in der Halbleitereinrichtung ohne kombinierten Flash-Speicher gebildet, und in der Halbleitereinrichtung mit kombiniertem Flash-Speicher werden 11 Arten von Transistoren gebildet.
  • Bei der folgenden Beschreibung wird das Verfahren zum Herstellen der Halbleitereinrichtungsgruppe gemäß der vorliegenden Erfindung in Übereinstimmung mit den Herstellungsstufen der Halbleitereinrichtung mit kombiniertem Flash-Speicher erläutert. Die Herstellungsschritte der Halbleitereinrichtung ohne kombinierten Flash-Speicher entsprechen den Herstellungsschritten der Halbleitereinrichtung mit kombiniertem Flash-Speicher, wobei die nicht erforderlichen Herstellungsschritte zum Herstellen der Halbleitereinrichtung mit kombiniertem Flash-Speicher weggelassen sind, und die Herstellungsschritte der Halbleitereinrichtung ohne kombinierten Flash-Speicher werden nicht unter Verwendung der Figuren erläutert.
  • Zunächst werden durch das oben beschriebene Herstellungsverfahren die aktiven Gebiete in dem Siliziumsubstrat 10, definiert durch den Einrichtungs-Isolierfilm 22, gebildet (7A).
  • In der Zeichnung sind die aktiven Gebiete, definiert durch den Einrichtungs-Isolierfilm 22, sequentiell ausgehend von links ein Gebiet für die Flash-Speicherzelle (Flash-Zelle), die einzuformen ist, ein einzuformendes Gebiet für den n-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (N-HV mit niedrigem Vt), ein einzuformendes Gebiet für den n-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (N-HV mit hohem Vt), ein einzuformendes Gebiet für den p-Kanal-Hochspannungs-Transistor mit niedriger Schwellwertspannung (P-HV mit niedrigem Vt), ein einzuformendes Gebiet für den p-Kanal-Hochspannungs-Transistor mit hoher Schwellwertspannung (P-HV mit hohem Vt), ein einzuformendes Gebiet für den n-Kanal-Mittelspannungs-Transistor (N-MV), ein einzuformendes Gebiet für den p-Kanal-Mittelspannungs-Transistor (P-MN), ein einzuformendes Gebiet für den n-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (N-LV mit hohem Vt), ein einzuformendes Gebiet für den n-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (N-LV mit niedrigem Vt), ein einzuformendes Gebiet für den p-Kanal-Niederspannungs-Transistor mit hoher Schwellwertspannung (P-LV mit hohem Vt) und ein einzuformendes Gebiet für den p-Kanal-Niederspannungs-Transistor mit niedriger Schwellwertspannung (P-LV mit niedrigem Vt).
  • Dann wird der Siliziumnitridfilm 14 durch Phosphorsäure mit wässriger Lösung entfernt, und dann wird das Siliziumsubstrat thermisch zum Züchten eines Siliziumoxidfilms 24 gezüchtet, als Opferoxidierungsfilm einer Dicke von beispielsweise 10 nm.
  • Dann wird ein Photoresistfilm 26 zum Abdecken der Gebiete anders als das Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle), und das einzuformende Gebiet für die n-Kanal-Hochspannungs-Transistoren (N-HV mit hohem Vt, N-HV mit niedrigem Vt) durch Photolithographie gebildet.
  • Dann erfolgt das Ausführen einer Ionenimplantation mit dem Photoresistfilm 26 als der Maske zum Bilden einer vergrabenen mit Verunreinigungen dotierten Schicht 28 vom Endtyp und von Verunreinigungs-dotierten Schichten 30, 32 für die p-Wanne in dem Gebiet für die Flash-Speicherzellen (Flash-Zelle), die einzuformen ist, und dem Gebiet für die einzuformenden n-Kanal-Hochspannungs-Transistoren (N-HV hoch Vt, N-HV nieder Vt) (7B). Die vergrabene verunreinigungs-dotierte Schicht 28 vom n-Typ wird gebildet durch Implantieren von beispielsweise Phosphor-Ionen (P+), unter Bedingungen einer Beschleunigungsenergie von 2 MeV bei einer 2×1013cm–2 Dotierung. Die verunreinigungs-dotierte Schicht 30 für die p-Wanne wird gebildet durch Implantieren von beispielsweise Bor-Ionen (B+) unter Bedingung von einer 400 keV Beschleunigungenergie und einer 5×1013cm–2 Dotierung. Die verunreinigungs-dotierte Schicht 32 für die p-Wanne wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingung einer Beschleunigungsenergie von 100 keV und einer 2×1012 cm–2 Dosis.
  • Dann wird der Photoresistfilm 26 beispielsweise durch Aschen (Engl.: Ashing) entfernt.
  • Dann wird photolithographisch ein Photoresistfilm 34 unter Freigabe des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle) und zum Abdecken des Restgebiets gebildet.
  • Als nächstes wird, mit dem Photoresistfilm 34 als Maske, eine Ionen-Implantation ausgeführt zum Bilden einer verunreinigungs-dotierten Schicht 36 für die Schwellwertspannungssteuerung in dem Gebiet für die einzuformende Flash-Speicherzellen (Flash-Zelle) (8A). Die verunreinigungs-dotierte Schicht 36 für die Schwellwertspannungspannung wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen von 40 keV der Beschleunigungsenergie und einer 6×1013 cm–2 Dotierung.
  • Als nächstes wird der Photoresistfilm 34 beispielsweise durch Aschen entfernt.
  • Als nächstes wird der Siliziumoxidfilm 24 als Opfer-Oxidationsfilm durch Flusssäure in wässriger Lösung entfernt.
  • Als nächstes erfolgt eine thermische Oxidation bei beispielsweise 900 – 1050 °C zum Bilden eines 10 nm dicken Tunneloxidfilms 38 bei aktiven Gebieten (8B).
  • Dann wird ein phosphor-dotierter polykristalliner Siliziumfilm von beispielsweise 90 nm Dicke auf dem Tunnel-Oxidfilm 38 durch beispielsweise ein CVD Verfahren gezüchtet.
  • Als nächstes wird der polykristalline Siliziumfilm mittels Photolithographie und Trockenätzen mit einem Muster versehen, zum Bilden eines floatenden Gates 40 des polykristallinen Siliziumfilms in dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle).
  • Dann werden ein Siliziumoxidfilm von beispielsweise einer Dicke von 5 nm und ein Siliziumnitridfilm von beispielsweise einer Dicke von 10 nm auf den Tunnel-Oxidfilm 38 mit dem aufgeformten floatenden Gate 40 gebildet, und dann wird die Oberfläche des Siliziumoxidfilms thermisch bei 95°C während 90 Minuten oxidiert, zum Züchten eines ungefähr 30 nm dicken Siliziumoxidfilms. Hierdurch wird ein ONOFilm 42 einer Siliziumoxid/Siliziumnitrid/Siliziumoxid-Struktur gebildet (9A). Die thermische Verarbeitung in dem Schritt zum Bilden des ONO Films 52 bewirkten Diffundieren der Wannen-Verunreinigungen von ungefähr 0.1 – 0.2 μm oder mehr, und die Verunreinigungsverteilungen werden breit.
  • Wie oben beschrieben, werden bei dem Verfahren zum Herstellen der Halbleitereinrichtungsgruppe gemäß der vorliegenden Ausführungsform die spezifischen thermischen Verarbeitungsschritte für die Flash-Speicherzelle zum Bilden des Tunnel-Oxidfilms 38, des floatenden Gates 40 und des ONO Films 42, etc. ausgeführt, bevor die p-Wannen 82, 86 und die n-Wannen 84, 88 gebildet werden, in denen die Mittelspannungs-Transistoren und die Niederspannungs-Transistoren zu bilden sind. Demnach wird erreicht, dass die Verunreinigungsprofile in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren und in dem Gebiet für die einzuformenden Niederspannungs-Transistoren beeinflusst sind durch die spezifischen thermischen Verarbeitungsschritte der Halbleitereinrichtung mit dem kombinierten Flash-Speicher.
  • Die oben beschriebenen und in den 7B bis 9A gezeigten Schritte sind die spezifischen Schritte für die Halbleitereinrichtung mit kombiniertem Flash-Speicher, und sie werden bei der Halbleitereinrichtung ohne kombinierten Flash-Speicher weggelassen.
  • Dann erfolgt mittels Photolithographie ein Bilden eines Photoresistfilms 44 unter Freigabe des Gebiets für den einzuformenden n-Kanal-Hochspannungs/Hochspannungschwellwert-Spannungstransistor (N-HV Hoch Vt), des Gebiets für den n-Kanal-Mittelspannungs-Transistor (N-MV) und des Gebiets für die einzuformenden n-Kanal-Niederspannungs-Transistoren (N-LV mit hohem Vt, N-LV mit niedrigem Vt), und unter Abdeckung des Restgebiets.
  • Dann erfolgt das Ausführen einer Ionenimplantation mit dem Photoresistfilm 44 als der Maste zum Bilden von verunreinigungs-dotierten Schichten 46, 48 für die p-Wanne in dem Gebiet für den einzuformenden n-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (M-HV mit hohem Vt), des Gebiets für den einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV) und des Gebiets für die einzuformenden n-Kanal-Niederspannungs-Transistoren (N-LV mit hohem Vt, N-LV mit niedrigem Vt) (9B). Die verunreinigungs-dotierte Schicht 46 für die p-Wanne wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer Beschleunigungsenergie von 100 keV und einer 6×1012 cm–2 Dosierung. Die verunreinigungs-dotierte Schicht 48 für die p-Wanne wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer Beschleunigungsenergie von 400 keV und einer 1.4×1013 cm–2 Dosierung. Die verunreinigungs-dotierten Schichten 46, 48 für die p-Wanne haben die Wirkung zum Beibehalten der steilen Verteilungen ohne durch die thermische Verarbeitung bei dem oben beschriebenen ONO Filmbildungsschritt beeinflusst zu sein, und zum Unterdrücken des Durchgriffs bzw. des Durchschlags zwischen der n-Kanal Source/Drain und der n-Wanne 90.
  • Dann wird der Photoresistfilm 44 beispielsweise durch Aschen entfernt.
  • Als nächstes erfolgt mittels Photolithographie ein Bilden eines Photoresistfilms 50 unter Freigabe des Gebiets für die p-Kanal-Hochspannungs-Transistoren (p-HV mit niedrigem Vt, P-HV mit hohem Vt), die einzuformen sind, des Gebiets für den p-Kanal-Mittelspannungs-Transistor (P-MV), und des Gebiets für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt), und ein Abdecken des Restgebiets.
  • Dann erfolgt das Ausführen einer Ionen-Implantation mit dem Photoresistfilm 50 als Maske zum Bilden der verunreinigungsdotierten Schichten 52, 54 für die n-Wanne in dem Gebiet für die einzuformenden p-Kanal-Hochspannungs-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt), des Gebiets des einzuformenden p-Kanal-Mittelspannungs-Transistors (P-MV) und des Gebiets für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt) ( 10A). Die verunreinigungs-dotierte Schicht 62 für die n-Wanne dient zum Steuern der Schwellwertspannung des p-Kanal-Hochspannungs/Niederschwellwertspannungs-Transistors (P-HV mit niedrigem Vt). Die Bedingungen zum Bilden der verunreinigungsdotierten Schicht 52 für die n-Wanne lassen sich geeignet angleichen. Die verunreinigungs-dotierte Schicht 52 für die n-Wanne wird durch Implantieren von beispielsweise Phosphor-Ionen unter Bedingungen einer 240 keV Beschleunigungsenergie bei einer 3×1012 cm–2 Dosierung gebildet, und es wird eine Schwellwertspannung von ungefähr –0.2 V erhalten. Die verunreinigungs-dotierte Schicht 54 für die n-Wanne wird gebildet durch Implantieren von beispielsweise Phosphor-Ionen unter Bedingungen von einer 600 keV Beschleunigungsenergie bei einer 1.5×1013 cm–2 Dosierung.
  • Dann wird der Photoresistfilm 50 beispielsweise durch Aschen entfernt.
  • Als nächstes erfolgt durch Photolithografie das Bilden eines Photoresistfilms 56 unter Freigabe des Gebiets für den einzuformenden p-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistors (P-HV mit hohem Vt), des Gebiets für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV), und des Gebiets für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt), unter Abdeckung des Restgebiets.
  • Als nächstes wird eine Ionen-Implatation mit dem Photoresistfilm 56 als Maske ausgeführt, zum Bilden einer verunreinigungs-dotierten Schicht 58 für eine Schwellwertspannungsteuerung in dem Gebiet für den einzuformenden p-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (P-HV mit hohem Vt) und von Kanal-Stoppschichten 60 in dem Gebiet für den einzuformenden p-Karten-Mittelspannungs-Transistor (P-MV) und dem Gebiet für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt) (10B). Die verunreinigungs-dotierte Schicht 58 für die Schwellwertspannungssteuerung und die Kanalstoppschicht 60 werden gebildet durch Implantieren von beispielsweise Phosphor-Ionen unter Bedingungen einer 240 keV Beschleunigungsenergie bei einer 6.5×1012 cm–2 Dosierung, und es wird eine Schwellwertspannung von ungefähr –0.6 V erhalten. Die n-Wannen haben steile Verteilungen mit einer geringen horizontalen Diffusion, und sie unterdrücken den Durchschlag zwischen den n-Kanal-Source/Drains und den n-Wannen.
  • Als nächstes wird der Photoresistfilm 56 beispielsweise durch Aschen entfernt.
  • Der wie beschrieben in 10B dargestellte Schritt ist charakteristisch für die Halbleitereinrichtung mit dem kombinierten Flash-Speicher, und er wird bei der Halbleitereinrichtung ohne kombinierten Flash-Speicher weggelassen, jedoch ist die Kanalstoppdosierung bei der 10A so modifiziert, dass die Gesamtdosierung dieselbe ist, wie bei der Flash-Kombination.
  • Als nächstes wird photolithographisch ein Photoresistfilm 62 gebildet, unter Freigabe des Gebiets für den einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV) und unter Abdeckung des Restgebiets.
  • Dann erfolgt mit dem Photoresistfilm 62 als Maske das Ausführen einer Ionen-Implantation zum Bilden einer verunreinigungs-dotierten Schicht 64 für die Schwellwertspannungssteuerung in dem Gebiet des einzuformenden n-Kanal-Mittelspannungs-Transistors (N-MV) (11A). Die verunreinigungs-dotierte Schicht 64 für die Schwellwertspannungssteuerung wird beispielsweise durch Implantation von Bor-Ionen unter Bedingungen einer 30 keV Beschleunigungsenergie bei einer 5×1012 cm–2 Dosierung gebildet, und es wird eine Schwellwertspannung von ungefähr ±0.3 ∼ +0.4 V erhalten.
  • Dann wird der Photoresistfilm beispielsweise durch Aschen entfernt.
  • Als nächstes wird photolithographisch ein Photoresistfilm 66 gebildet, unter Freigabe des Gebiets für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV), und unter Abdeckung des Restgebiets.
  • Als nächstes wird mit dem Photoresistfilm 66 als Maske eine Ionen-Implantation ausgeführt, zum Bilden einer verunreinigungs-dotierten Schicht 68 für eine Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV) ( 11B). Die verunreinigungs-dotierte Schicht 68 für die Schwellwertspannungssteuerung wird beispielsweise gebildet durch Implantation von Arsen (As+)-Ionen unter Bedingungen einer Beschleunigungsenergie von 150 keV und einer 3×1012 cm–2 Dosierung, und es wird eine Schwellwertspannung von ungefähr –0.3 ∼ –0,4 V erhalten.
  • Dann wird der Photoresistfilm 66 beispielsweise durch Aschen entfernt.
  • Dann wird photolithographisch ein Photoresistfilm 70 gebildet, unter Freigabe des Gebiets für den einzuformenden n-Kanal-Niederspannungs- Hochschwellwertspannungs-Transistor (N-LV mit hohem Vt), und zum Abdecken des Restgebiets.
  • Dann wird mit dem Photoresistfilm 70 als Maske eine Ionen-Implantation ausgeführt zum Bilden einer verunreinigungsdotierten Schicht 72 für eine Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden n-Kanal-Niederspannungs Hochschwellwertspannungs-Transistor (N-LV mit hohem Vt) ( 12A). Die verunreinigungs-dotierte Schicht 72 für die Schwellwertspannungssteuerung wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie mit einer 5×1012 cm–2 Dosierung, und es wird eine Schwellwertspannung von ungefähr +0.2 V erhalten.
  • Dann wird der Photoresistfilm 70 beispielsweise durch Aschen entfernt.
  • Dann wird mittels Photolithografie ein Photoresistfilm 74 gebildet zum Freigeben des Gebiets für den einzuformenden p-Kanal-Niederspannungs/Hochschwellwertspannungs-Transistor (P-LV mit hohem Vt), und zum Abdecken des Restgebiets.
  • Dann wird mit dem Photoresistfilm 74 als die Maske eine Ionen-Implantation ausgeführt, zum Bilden einer verunreinigungsdotierten Schicht 76 für eine Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden p-Kanal-Niederspannungs/Hochschwellwertspannungs-Transistor (P-LV mit hohem Vt) ( 12B). Die verunreinigungs-dotierte Schicht 76 für die Schwellwertspannungssteuerung wird gebildet beispielsweise durch Implantieren von Arsen-Ionen unter Bedingungen einer 100 keV Beschleunigungsenergie mit einer 5×1012 cm–2 Dosierung, und es wird eine Schwellwertspannung von ungefähr –0.2 V erhalten.
  • Dann wird der Photoresistfilm 74 entfernt, beispielsweise durch Aschen.
  • Hierdurch werden gebildet die p-Wanne 78, gebildet in dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle), das Gebiet für die n-Kanal-Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt), die einzuformen sind, und enthaltend die verunreinigungs-dotierten Schichten 30, 32, 46, 48 für die p-Wanne, und die verunreinigungsdotierte Schicht 36 für die Schwellwertspannungssteuerung, und die n-Wanne 80, gebildet in dem Gebiet für die einzuformenden p-Kanal-Hochspannungs-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt), und enthaltend die verunreinigungs-dotierten Schichten 52, 54 für die n-Wanne und die verunreinigungsdotierte Schicht 58 für die Schwellwertspannungssteuerung, die p-Wanne 82, gebildet in dem Gebiet für den einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV) und enthaltend die verunreinigungs-dotierten Schichten 46, 48 für die p-Wanne und die verunreinigungs-dotierte Schicht 64 für die Schwellwertspannungssteuerung, die n-Wanne 84, gebildet in dem Gebiet für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV) und enthaltend die verunreinigungs-dotierten Schichten 52, 54 für die n-Wanne, die Kanalstoppschicht 60 und die verunreinigungs-dotierte Schicht 68 für die Schwellwertspannungssteuerung, die p-Wanne 86, gebildet in dem Gebiet für die einzuformenden n-Kanal-Niederspannungs-Transistoren (N-LV mit hohem Vt, N-LV mit niedrigem Vt) und enthaltend die verunreinigungs-dotierten Schichten 46, 48 für die p-Wanne und die verunreinigungs-dotierte Schicht 72 für die Schwellwertspannungssteuerung, die n-Wanne 88, gebildet in dem Gebiet für die einzuformende p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt), und enthaltend die verunreinigungs-dotierten Schichten 52, 54 für die n-Wanne, die Kanalstoppschicht 60 und die verunreinigungsdotierte Schicht 76 für die Schwellwertspannungssteuerung. Die n-Wanne 80 hat die Funktion als n-Wanne 90, die die p-Wanne 78 umgibt, in Kooperation mit der n-Typ vergrabenen verunreinigungs-dotierten Schicht 28. D.h., die p-Wanne 78 ist eine Doppelwanne, gebildet in der n-Wanne 90 (siehe 13A).
  • Dann wird mittels Photolithografie ein Photoresistfilm 92 gebildet, zum Abdecken des Gebiets für die Flash-Speicherzelle (Flash-Zelle), die einzubilden ist, und zum Freigeben des Restgebiets.
  • Dann wird der ONO-Film 42 geätzt durch beispielsweise ein Trockenätzen, mit dem Photoresistfilm 92 als Maske, zum Entfernen des ONO-Films 42 in dem Gebiet anders als dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle).
  • Dann wird der Tunnel-Oxidfilm 38 geätzt durch Nassätzen, unter Verwendung von beispielsweise Flusssäure in wässriger Lösung und mit dem Photoresistfilm 92 als der Maske, zum Entfernen des Tunnel-Oxidfilms 38 in dem Gebiet anders als dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle) ( 13B).
  • Als nächstes wird der Photoresistfilm 92 beispielsweise duch Aschen entfernt.
  • Dann wird ein thermisches Oxidieren ausgeführt, beispielsweise bei 850°C zum Bilden eines 13 nm dicken Siliziumoxidfilms 94 auf den aktiven Gebieten.
  • Als nächstes erfolgt mittels Photolithografie ein Bilden eines Photoresistfilms 96 zum Abdecken des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle) und des Gebiets für die einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt), unter Freigabe des Restgebiets.
  • Als nächstes wird der Siliziumoxidfilm 94 durch Nassätzen geätzt, beispielsweise mit Flusssäure in wässriger Lösung und mit dem Photoresistfilm 96 als Maske, zum Entfernen des Siliziumoxidfilms 94 in dem Gebiet für die Mittelspannungs-Transistoren (N-MV, P-MV), die einzuformen sind, und des Gebiets für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt) (14A).
  • Als nächstes wird der Photoresistfilm 96 beispielsweise durch Aschen entfernt.
  • In dem oben beschriebenen und in 14A gezeigten Schritt wird in der Halbleitereinrichtung ohne kombinierten Flash-Speicher der Siliziumoxidfilm, gebildet aus dem 10 nm dicken Opferoxidationsfilm, gebildet nach dem Bilden des Einrichtungs-Isolierfilms 12, ohne Anwendung irgendwelcher Masken entfernt.
  • Dann wird ein thermisches Oxidieren ausgeführt, bei beispielsweise 850 °C zum Bilden eines 4.5 nm dicken Siliziumoxidfilms 98 auf den aktiven Gebieten in dem Gebiet für die Mittelspannungs-Transistoren (N-MV, P-MV), die einzuformen sind, und dem Gebiet für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt). Bei diesem thermischen Oxidationsschritt wird auch der Siliziumoxidfilm 94 verdickt.
  • Dann wird mittels Photolithografie ein Photoresistfilm 100 gebildet, zum Abdecken des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle), des Gebiets für die einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt), und des Gebiets für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV), unter Freigabe des Gebiets für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt).
  • Als nächstes wird der Siliziumoxidfilm 98 durch Nassätzen mit beispielsweise einer Flusssäure in wässriger Lösung geätzt, und mit dem Photoresistfilm 10 als Maske, zum Entfernen des Siliziumoxidfilms 98 in dem Gebiet der einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt) ( 14B).
  • Als nächstes wird der Photoresistfilm 100 beispielsweise durch Aschen entfernt.
  • Als nächstes wird eine thermische oxidation ausgeführt bei beispielsweise 850°C zum Bilden eine Gate-Isolierfilms 102 aus einem 2.2 nm dicken Siliziumoxidfilm auf den aktiven Gebieten in dem Gebiet für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt). Bei diesem thermischen Oxidationsschritt werden auch die Siliziumoxidfilme 94, 98 verdickt, und es wird ein Gate-Isolierfilm 104 mit einer gesamten 15 nm Filmdicke in dem Gebiet der einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt) gebildet, und ein Gate-Isolierfilm 106 mit einer 5.5 nm Gesamtfilmdicke in dem Gebiet der einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV) (15A).
  • Bei den in den 13A bis 15A gezeigten Schritten wird in der Halbleitereinrichtung ohne kombinierten Flash-Speicher auch der Einrichtungs-Isolierfilm ebenso geätzt, wenn der Siliziumoxidfilm 24 in dem Schritt nach 14A entfernt wird und wenn der Siliziumoxidfilm 98 in dem Schritt nach 14B entfernt wird. Der Umfang des weggeätzten Einrichtungs-Isolierfilms (STI-Vertiefungsgröße) bei dem Entfernen des Siliziumoxidfilms 24, 98 beträgt ungefähr 33 nm unter Berücksichtigung des festgelegten Ätzumfangs, der ungefähr das 1.5-fache der zu ätzenden Filmdicke beträgt, und der Ätzrate des Siliziumoxidfilms, gebildet durch hochdichtes Plasma CVD, die ungefähr das 1.5-fache der Ätzrate für den thermischen Oxidfilm ist.
  • Andererseits wird bei der Halbleitereinrichtung mit kombiniertem Flash-Speicher der Einrichtungs-Isolierfilm 12 dann geätzt, wenn der Siliziumoxidfilm 24 in dem Schritt nach 8B entfernt wird, wenn der Tunnel-Oxidfilm 38 in dem Schritt der 13B entfernt wird, wenn der Siliziumoxidfilm 94 in dem Schritt nach 14A entfernt wird, wenn der Siliziumoxidfilm 98 in dem Schritt nach 14B entfernt wird. Demnach beträgt der Umfang des weggeätzten Einrichtungs-Isolierfilms (STI-Vertiefungsumfang), wenn die Siliziumoxidfilme 24, 94, 98 und der Tunnel-Oxidfilm 38 entfernt werden, ungefähr 84 nm.
  • Demnach hat der Einrichtungs-Isolierfilm 22 der Halbleitereinrichtung ohne kombinierten Flash-Speicher ungefähr eine 30 nm STI-Vertiefungsgröße und einen 10 – 30 nm Krümmungsradius bei den oberen Enden der aktiven Gebiete in den Gebieten der einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt). Der Einrichtungs-Isolierfilm 22 der Halbleitereinrichtung mit kombiniertem Flash-Speicher hat ungefähr zudem eine 80 nm STI-Vertiefungsgröße und einen 40 – 60 nm Krümmungsradius für die oberen Enden der aktiven Gebiete in dem Gebiet der einzuformenden Niederspannungs-Transistoren ((N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt). Der Krümmungsradius für das aktive Gebiet und die STI-Vertiefungsgröße für die Halbleitereinrichtung mit kombiniertem Flash-Speicher sind größer als diejenigen für die Halbleitereinrichtung ohne kombinierten Flash-Speicher (5D und 6D).
  • Als nächstes wird ein nicht dotierten polykristalline Siliziumfilm 108 beispielsweise einer 180 nm Dicke durch ein CVD Verfahren gebildet.
  • Dann wird ein Siliziumnitridfilm 110 von beispielsweise einer 30 nm Dicke auf dem polykristallinen Siliziumfilm 108 durch ein Plasma CVD Verfahren gebildet. Der Siliziumnitridfilm 110 hat eine Funktion als Anti-Reflexionsfilm und als Maske zum Mustern des unteren polykristallinen Siliziumfilms 108, und er hat ebenso Funktionen zum Schützen der Gate-Elektroden in der Logikeinheit beim Oxidieren der Seitenoberfläche der Gate-Elektrode der Flash-Speicherzellen, was später beschrieben werden wird.
  • Als nächstes erfolgt eine Bezugnahme auf den Siliziumnitridfilm 110, den polykristallinen Siliziumfilm 108, den ONO Film 42 und das floatende Gate in dem Gebiet der einzuformenden Flash-Speicherzelle (Flash-Zelle) zum Bilden der Gate-Elektrode 112 des polykristallinen Siliziumfilms 108, etc., für die Flash-Speicherzelle (Flash-Zelle) (15B).
  • Dann wird die Seitenwand der Gate-Elektrode 102 für die Flash-Speicherzelle (Flash-Zelle) thermisch um ungefähr 10 nm oxidiert, und es wird eine Ionenimplantation für die Source-Drain-Gebiete 114 ausgeführt.
  • Als nächstes wird die Seitenwand der Gate-Elektrode 112 wiederum thermisch um ungefähr 10 nm oxidiert.
  • Als nächstes wird ein Siliziumnitridfilm beispielsweise mittels thermischem CVD Verfahren abgeschieden, und dann werden dieser Siliziumnitridfilm und der Siliziumnitridfilm 110 zurückgeätzt, zum Bilden eines Seitenwand-Isolierfilms 116 des Siliziumnitridfilms an der Seitenwand der Gate-Elektrode 112.
  • Als nächstes erfolgt mittels Photolithografie und Trockenätzung eine Musterung des polykristallinen Siliziumfilms 108 in dem Gebiet für die einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt), des Gebiets für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV) und des Gebiets für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt), zum Bilden der Gate-Elektroden 118 des polykristallinen Siliziumfilms 108 (16A).
  • In den Schritten der oben beschriebenen 15B und 16A erfolgt bei der Halbleitereinrichtung ohne kombinierten Flash-Speicher werden der Siliziumnitridfilm 110 und die Schritte für das gestapelte Gate-Bilden und das Oxidieren übersprungen, und der polykristalline Siliziumfilm 108 lediglich in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV) und das Gebiet für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt) wird gemustert.
  • Als nächstes erfolgt mittels Photolithografie ein Bilden eines Photoresistfilms 120 unter Freigabe des Gebiets für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit niedrigem Vt, P-LV mit hohem Vt) und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt, mit dem Photoresistfilm 120 als Maske, zum Bilden der freiliegenden Regionen 122 der Source/Drain-Gebiete des p-Kanal-Niederspannungs-/Hochschwellwertspannungs-Transistors (P-LV mit hohem Vt), und des p-Kanal Niederspannungs/Niederschwellwertspannungs-Transistors (P-LV mit niedrigem Vt) (16B). Die Freigaben 122 mit dem Taschengebiet werden gebildet durch Implantieren von beispielsweise Bor-Ionen bei einer 0.5 keV Beschleunigungsenergie und bei einer 3.6×1014 cm–2 Dosierung mit 0° gegenüber der Normale zu dem Substrat, und mit Arsen-Ionen bei einer 80 keV Beschleunigungsenergie und einer 6.5×1012 cm–2 Dosierung in 4 Richtungen geneigt um 28° gegenüber der Normalen zu dem Substrat.
  • Als nächstes wird der Photoresistfilm 120 beispielsweise durch Aschen entfernt.
  • Dann erfolgt mittels Photolithografie ein Formen eines Photoresistfilms 124 unter Freigabe des Gebiets für die einzuformenden n-Kanal-Niederspannungs-Transistoren ((N-LV mit niedrigem Vt, N-LV mit hohem Vt) und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionenimplantieren ausgeführt, mit dem Photoresistfilm 124 als der Maske zum Bilden der Erstreckungen 126 der Source/Drain-Gebiete der n-Kanal-Niederspannungs- Hochschwellwertspannungs-Transistoren (N-LV mit hohem Vt) und des n-Kanal-Niederspannungs-/Niederschwellwertspannungs-Transistors (N-LV mit niedrigem Vt) (17A). Die Erstreckungen 126 haben das Taschengebiet, gebildet durch Implantieren von beispielsweise Arsen-Ionen bei einer 3 keV Beschleunigungsenergie und einer 1.1×1015 cm–2 Dosierung mit 0° zu der Normalen des Substrats, und mit Bor-Fluorid (BF2 +), Ionen bei einer 35 keV Beschleunigungsenergie und einer 9.5×1012 cm–2 Dosierung in vier Richtungen, geneigt um 28° zu der Normalen zu dem Substrat.
  • Als nächstes wird der Photoresistfilm 124 beispielsweise durch Aschen entfernt.
  • Dann erfolgt mittels Photolithografie ein Bilden eines Photoresistfilms 128 unter Freigabe des Gebiets für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV) und unter Abdeckung des Restgebiets.
  • Als nächstes erfolgt das Ausführen einer Ionenimplantation, mit dem Photoresistfilm 128 als Maske zum Bilden der Erstreckung in 130 der Source/Drain-Gebiete des p-Kanal-Mittelspannungs-Transistors (P-MV) (17B). Die Erstreckungen in 130 werden gebildet durch Implantieren von beispielsweise Bor-Fluorid-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie und einer 7×1013 cm–2 Dosierung.
  • Als nächstes wird der Photoresistfilm 128 beispielsweise durch Aschen entfernt.
  • Dann erfolgt mittels Photolithografie ein Bilden eines Photoresistfilms 132 unter Freigabe des Gebiets für den einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV) und unter Abdeckung des Restgebiets.
  • Als nächstes wird ein Ionen-Implantieren ausgeführt, mit dem Photoresistfilm 132 als maske zum Bilden der Erstreckungen 134 der Source/Drain-Gebiete des n-Kanal-Mittelspannungs-Transistors (N-MV) (18A). Die Erstreckungen 134 werden gebildet durch Implantieren von beispielsweise Phosphor-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie und bei 3×1013 cm–2.
  • Dann wird der Photoresistfilm 132 beispielsweise durch Aschen entfernt.
  • Dann erfolgt mittels Photolithografie ein Bilden eines Photoresistfilms 136 unter Freigabe des Gebiets für die einzuformenden p-Kanal-Hochspannungs-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt) und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt, mit dem Photoresistfilm 136 als der Maske zum bilden der Erstreckungen 138 der Source/Drain-Gebiete des einzuformenden p-Kanal-Hochspannungs-/Niederschwellwertspannungs-Transistors (P-HV mit niedrigem Vt) und des einzuformenden p-Kanal-Hochspannungs-/Hochschwellwertspannungs-Transistors (P-HV mit hohem Vt) (18B). Die Erstreckungen werden gebildet durch Implantieren von beispielsweise Bor-Fluorid-Ionen unter Bedingungen einer 80 keV Beschleunigungsenergie und einer 4.5×1013 cm–2 Dotierung.
  • Als nächstes wird der Photoresistfilm 136 beispielsweise durch Aschen entfernt.
  • Als nächstes erfolgt mittels Photolithografie das Bilden eines Photoreistfilms unter Freigabe des Gebiets für die einzuformenden n-Kanal-Hochspannungs-Transistoren ((N-HV mit niedrigem Vt, N-HV mit hohem Vt), und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt, mit dem Photoresistfilm 140 als der Maske zum Bilden der Erstreckungen 142 der Source/Drain-Gebiete des n-Kanal-Hochspannungs/Niederschwellwertspannungs-Transistors (N-HV mit niedrigem Vt) und des n-Kanal-Hochspannungs-/Hochschwellwertspannungs-Transistors (N-HV mit hohem Vt) (19A). Die Erstreckungen 143 werden gebildet durch Implantieren von beispielsweise Phosphor-Ionen unter Bedingungen einer 35 keV Beschleunigungsenergie und einer 4×1013 cm–2 Dosierung.
  • Als nächstes wird der Photoresistfilm 140 beispielsweise durch Aschen entfernt.
  • Die Schritte der oben beschriebenen 18B und 19a sind charakteristisch für die Halbleitereinrichtung mit kombiniertem Flash-Speicher, und sie werden bei der Halbleitereinrichtung ohne kombinierten Flash-Speicher weggelassen.
  • Als nächstes wird ein Siliziumoxidfilm abgeschieden, beispielsweise durch ein thermisches CVD Verfahren, und dann rückgeätzt, zum Bilden eines Seitenwand-Isolierfilms 144 für den Siliziumoxidfilm an der Seitenwand der Gate-Elektroden 112, 118.
  • Dann erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 146 unter Freigabe des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle) und des Gebiets für die einzuformenden n-Kanal-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, N-MV, N-LV mit hohem Vt, N-LV mit niedrigem Vt) und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt, mit der Photoresistmaske 146 als der Maske zum Bilden der Source/Drain-Gebiete 148 der Flash-Speicherzelle (Flash-Zelle) und der n-Kanal-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, N-MV, N-LV mit hohem Vt, N-LV mit niedrigem Vt) (19B). Durch dieses Ionen-Implantieren erfolgt ein gleichzeitiges Bilden der Gate-Elektrode 112 der Flash-Speicherzelle (Flash-Zelle) und der Gate-Elektroden 118 der n-Kanal-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, N-MV, N-LV mit hohem Vt, N-LV mit niedrigem Vt) so, dass sie vom n-Typ sind. Die Source/Drain-Gebiete 148 werden gebildet durch Implantieren von beispielsweise Phosphor-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie und einer 6×1015 cm–1 Dosierung.
  • Als nächstes wird der Photoresistfilm 146 beispielsweise durch Aschen entfernt.
  • Als nächstes erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 150 unter Freigabe des Gebiets für die p-Kanal-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt, P-MV, P-LV mit hohem Vt, P-LV mit niedrigem Vt), und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt, mit dem Photoresistfilm 150 als der Maske zum Bilden der Source/Drain-Gebiete der p-Kanal-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt, P-MV, P-LV mit hohem Vt, P-LV mit niedrigem Vt) (20A). Gleichzeitig erfolgt durch Ionen-Implantieren das Dotieren der Gate-Elektroden 118 der p-Kanal-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt, P-MV, P-LV mit hohem Vt, P-LV mit niedrigem Vt) so, dass sie vom p-Typ sind. Die Source/Drain-Gebiete 152 werden gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer 5 keV Beschleunigungsenergie und einer 4×1015cm–2 Dosierung.
  • Als nächstes wird der Photoresistfilm 150 beispielsweise durch Aschen entfernt.
  • Dann werden die oberen Teile der Gate-Elektroden 112, 118 und die Source/Drain-Gebiete 148, 152 mittels dem bekannten Salizid-Prozess mit Silizid versehen.
  • Somit werden auf dem Siliziumsubstrat 10 die 11 Arten der Transistoren in der Halbleitereinrichtung mit dem kombinierten Flash-Speicher abgeschlossen, und in der Halbleitereinrichtung ohne kombiniertem Flash-Speicher sind die 6 Arten der Transistoren abgeschlossen.
  • Dann wird auf dem Siliziumsubstrat 10 mit den ausgeformten Transistoren, etc. ein Isolierfilm 154 gezüchtet, und dann werden Kontaktlöcher 156, Elektrodenstecker 158, Verbindungen 160, etc. gebildet. Somit ist die Struktur bis zu der Verbindung der ersten Metallebene abgeschlossen (20B).
  • Dann wird das Züchten des Isolierfilms und das Bilden der Verbindungen etc. wiederholt, um hierdurch eine Mehrebenen-Verbindungsschicht 162 mit der erforderlichen Zahl an Schichten auf dem Isolierfilm 154 zu bilden.
  • Als nächstes wird ein Isolierfilm 164 auf der Mehrebenen-Verbindungsschicht 162 gebildet, und es werden Kontaktlöcher 166, Elektrodenstecker 168, Verbindungen 170, eine Pad-Elektrode 172, etc., gebildet. Somit ist die Struktur bis zu der Metallverbindung der obersten Ebene abgeschlossen.
  • Als nächstes wird auf dem Isolierfilm 164 mit aufgeformter Verbindungsschicht 170, Pad-Elektrode 172, etc. ein Passivierungsfilm 174 gebildet, und die Halbleitereinrichtung ist abgeschlossen (21).
  • Wie oben beschrieben, wird gemäß der vorliegenden Ausführungsform eine Differenz in der STI-Vertiefungsgröße zwischen der Halbleitereinrichtung ohne kombinierten Flash-Speicher und der Halbleitereinrichtung mit kombiniertem Flash-Speicher berücksichtigt, und auf der Grundlage der Differenz wird jeweils der Krümmungsradius des oberen Endes des aktiven Gebiets der Halbleitereinrichtung ohne kombinierten Flash-Speicher und der Krümmungsradius des oberen Endes des aktiven Gebiets der Halbleitereinrichtung mit kombiniertem Flash-Speicher gesteuert, wodurch die Wirkung eines rückwärts gerichteten engen Kanals aufgrund der erhöhten STI-Vertiefungsgröße kompensiert ist mit der Wirkung des schmalen Kanals aufgrund des erhöhten Krümmungsradius bei dem oberen Ende der aktiven Schicht, was die Anwendung derselben Entwurfsmakros auf die Logiktransistoren ermöglicht, die in der Halbleitereinrichtung ohne kombinierten Flash-Speicher enthalten sind, sowie der Logiktransistoren, die in der Halbleitereinrichtung mit kombiniertem Flash-Speicher enthalten sind.
  • Dies ermöglicht das Entwickeln der Prozesstechnologie ohne Kombinieren eines Flash-Speichers mit Priorität. Der Krümmungsradius des oberen Endes des aktiven Gebiets ist erhöht, wodurch sich die Zuverlässigkeit des Tunnelgate-Isolierfilms des Flash-Speichers verbessern lässt. Die Vertiefungsgrößenerhöhung ist zugelassen, was das zusätzliche Bilden des Tunnel-Oxidfilms und der Gate-Isolierfilme auf den Hochspannungs-Transistoren vereinfacht.
  • Bevor eine zweite und dritte Ausführungsform der vorliegenden Erfindung erläutert wird, erfolgt das Erläutern von zwei allgemeinen Verfahren, die den Erfindern der vorliegenden Anmeldung geläufig sind, und sie dienen zum Herstellen einer Halbleitereinrichtung unter Kombination von Niederspannungs-Transistoren mit einem Betrieb bei 1.2 V unter Bildung einer Haupt-Logikschaltung, von Mittelspannungs-Transistoren mit einem Betrieb bei 2.5 V unter Bildung einer Eingabe/Ausgabe-Schaltung, und von Hochspannungs-Transistoren mit einem Betrieb bei 5 V zum Bilden einer Steuerschaltung für einen nicht-flüchtigen Speicher.
  • Zunächst wird ein erstes Verfahren zum Herstellen der Halbleitereinrichtung unter Bezug auf die 22A bis 24B erläutert. Die 22A bis 24B zeigen Querschnittsansichten der Halbleitereinrichtung in den Stufen des ersten Verfahrens zum Herstellen der Halbleitereinrichtung, unter Darstellung des Verfahrens.
  • Zunächst erfolgt bei dem üblichen Verfahren das Bilden eines Siliziumsubstrats 600, eines Einrichtungs-Isolierfilms 602, einer n-Wanne 604, gebildet in einem Gebiet für die einzuformende Flash-Speicherzelle und in einem Gebiet für einzuformende n-Kanal-Hochspannungs-Transistoren, einer p-Wanne 606, gebildet in dem Gebiet für die einzuformende Flash-Speicherzelle, das in der n-Wanne 604 liegt, einer p-Wanne 608, gebildet in dem Gebiet für die einzuformenden n-Kanal-Hochspannungs-Transistoren, das in der n-Wanne 604 liegt, einer p-Wanne 610, gebildet in dem Gebiet für den einzuformenden n-Kanal-Mittelspannungs-Transistor, einer n-Wanne 612, gebildet in dem Gebiet für die einzuformenden p-Kanal Niederspannungs-Transistoren, etc. (22A).
  • Als nächstes wird bei dem üblichen Verfahren jeweils ein Tunnelgate-Isolierfilm 614, ein floatendes Gate 616 und ein dielektrischer Film 618 gemäß ONO gebildet, und dann erfolgt das Belichten des Siliziumsubstrats 600 in dem Gebiet der einzuformenden Hochspannungs-Transistoren, des in dem Gebiet der einzuformenden Mittelspannungs-Transistoren und in dem Gebiet der einzuformenden Niederspannungs-Transistoren ( 22B).
  • Dann erfolgt das Züchten eines Siliziumoxidfilms 620 einer Dicke von beispielsweise 13 nm durch thermisches Oxidieren.
  • Dann wird der Siliziumoxidfilm 620 gemustert durch Photolithografie, und geätzt zum Belichten bzw. Exponieren des Siliziumsubstrats 600 in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren und dem Gebiet für die einzuformenden Niederspannungs-Transistoren (23B). Zu dieser Zeit erfolgt das Vorbereiten der Maskendaten des beim Ätzen des Siliziumoxidfilms 624 verwendeten Photoresistfilms 622 durch Verschieben der jeweiligen Daten des Gebiets für die einzuformende Flash-Speicherzelle und der aktiven Gebiete des Gebiets für die einzuformenden Hochspannungs-Transistoren, die zu schützen sind.
  • Dann wird ein Siliziumoxidfilm 624 mit einer Dicke von beispielsweise 4.5 nm durch thermisches Oxidieren gezüchtet.
  • Als nächstes wird der Siliziumoxidfilm 624 durch Photolithografie gemustert, und geätzt zum Belichten des Siliziumsubstrats 600 in dem Gebiet der einzuformenden Niederspannungs-Transistoren (24A). Zu dieser Zeit werden die Maskendaten des Photoresistfilms 626, verwendet zum Ätzen des Siliziumoxidfilms 624, vorbereitet durch Verschieben der jeweiligen Daten des Gebiets für die einzuformende Flash-Speicherzelle und die aktiven Gebiete des Gebiets für die zu bildenden Hochspannungs-Transistoren und der aktiven Gebiete des Gebiets für die einzuformenden Mittelspannungs-Transistoren, die zu schützen sind.
  • Dann wird ein Siliziumoxidfilm mit einer Dicke von beispielsweise 2 nm durch thermisches Oxidieren gezüchtet. Somit wird ein Gate-Isolierfilm 628 für den Siliziumoxidfilm einer Dicke von 16.5 nm in dem Gebiet für die einzuformenden Hochspannungs-Transistoren gebildet, sowie ein Gate-Isolierfilm 630 des Siliziumoxidfilms mit einer 5.5 nm Dicke in dem Gebiet der einzuformenden Mittelspannungs-Transistoren, und ein Gate-Isolierfilm 632 des Siliziumoxidfilms einer Dicke von 2 nm wird in dem Gebiet für den einzuformenden Niederspannungs-Transistor gebildet.
  • Dann wird ein polykristalliner Siliziumfilm abgeschieden und gemustert zum Bilden von Gate-Elektroden 634, etc., des polykristallinen Siliziumfilms (24B).
  • Bei dem oben beschriebenen ersten Herstellungsverfahren ist die Maskenöffnung der Gebiete für den einzuformenden Gate-Isolierfilm gebildet auf der Grundlage von Daten der aktiven, zu schützenden Gebiete, jedoch lässt sie sich auf Grundlage der Daten der zu belichtenden aktiven Gebiete bilden.
  • Nun wird ein zweites Verfahren zum Herstellen der Halbleitereinrichtung unter Bezug auf die 25A – 25B beschrieben, bei dem die Maske zum Öffnen der Gebiete für den zu bildenden Gate-Isolierfilm vorbereitet wird auf der Grundlage mit den Daten der aktiven Gebiete, die zu belichten sind. Die 25A und 25B zeigen Querschnittsansichten der Halbleitereinrichtung gemäß den Schritten des zweiten Verfahrens zum Herstellen der Halbleitereinrichtung, die das Verfahren zeigen.
  • Zunächst wird in derselben Weise wie bei den in 22A bis 23B gezeigten ersten Herstellungsverfahren ein Siliziumoxidfilm 620 gebildet in dem Gebiet für einzuformende Hochspannungs-Transistoren, und dann erfolgt ein Belichten des Siliziumsubstrats 600 in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren und dem Gebiet für die einzuformenden Niederspannungs-Transistoren (25A). Die Maskendaten des Photoresistfilms 622, die beim Ätzen des Siliziumoxidfilms 620 zu verwenden sind, werden vorbereitet durch Verschieben der jeweiligen Daten der aktiven Gebiete des Gebiets für die einzuformenden Mittelspannungs-Transistoren und der aktiven Gebiete des Gebiets für die einzuformenden Niederspannungs-Transistoren, die zu belichten sind.
  • Als nächstes wird ein Siliziumoxidfilm 624 mit einer Dicke von beispielsweise 4.5 nm mittels thermischen Oxidation gezüchtet.
  • Dann wird der Siliziumoxidfilm 624 gemustert durch Photolithografie und geätzt durch Belichten des Siliziumsubstrats in dem Gebiet für die einzuformenden Niederspannungs-Transistoren (25B). Zu dieser zeit werden die Maskendaten des Photoresistfilms 626, der zum Ätzen des Siliziumoxidfilms 624 zu verwenden ist, vorbereitet durch Verschieben der Daten der aktiven Gebiete des Gebiets für die einzuformenden Niederspannungs-Transistoren, die zu belichten sind.
  • Dann wird in derselben Weise wie bei dem ersten Herstellungsverfahren beispielsweise ein 2 nm dicker Siliziumoxidfilm durch thermische Oxidation gezüchtet, zum Bilden eines 16.5 nm dicken Gate-Isolierfilms 628, eines 5.5 nm dicken Gate-Isolierfilms 630 und eines 2 nm dicken Gate-Isolierfilms 632.
  • Bei dem oben beschriebenen ersten Herstellungsverfahren werden die Maskendaten für den Photoresistfilm 62 vorbereitet auf Grundlage der Daten der zu schützenden aktiven Gebiete, und Teile der Einrichtungs-Isoliergebiete für das Hochspannungsgebiet werden entsprechend belichtet, nicht abgedeckt durch den Photoresistfilm 622. Der Einrichtungs-Isolierfilm 602 wird teilweise in diesen Gebieten bei dem Ätzen des Siliziumoxidfilms 620 geätzt. Ähnlich wird bei dem Ätzen des Siliziumoxidfilms 624 der Einrichtungs-Isolierfilm teilweise in diesen Gebieten geätzt.
  • Demnach ist die Dicke des Einrichtungs-Isolierfilms 602 in dem Gebiet für die einzuformenden Hochspannungs-Transistoren durch doppeltes Ätzen des Siliziumoxidfilms reduziert. Insbesondere ist bei dem Ätzen des Siliziumoxidfilms 620 das Ätzen äquivalent zu dem thermischen Oxidationsfilm mit einer 22.5 (=15×1.5) nm Dicke, so dass der thermische Oxidationsfilm beispielsweise einer 15 nm Dicke vollständig geätzt ist, und bei dem Ätzen des Siliziumoxidfilms 624 ist das Ätzen äquivalent zu dem thermischen Oxidationsfilm einer 7.58 (=5×1.5)nm Dicke, so dass der thermische Oxidationsfilm einer 5 nm Dicke vollständig geätzt ist. Unter Beachtung der Ätzrate des CVD-Oxidfilms zum Bilden des Einrichtungs-Isolierfilms 602 mit einem Wert höher als ungefähr dem 1:5-fachen desjenigen der thermischen Oxidationsfilms, wird der Einrichtungs-Isolierfilm 602 geätzt gemäß ungefähr 45 (=30×1.5) nm. Die Tiefe des STI bei einer 0.12 μm Technologie beträgt ungefähr 300 nm, und der Einrichtungs-Isolierfilm wird um 10% oder mehr reduziert. Dies bewirkt die Verringerung der Schwellwertspannung des parasitären Feld-MOS-Transistors, und die Zunahme des Leckstroms in dem Hochspannungsbetriebsgebiet ist signifikant. Das Vertiefen von dem STI kann dieses Problem lösen, jedoch erhöht sich das STI-Längenverhältnis für die Hauptlogik-Schaltungseinheit, und es ist schwierig, das Isoliermaterial einzufüllen. Das Abflachen von STI in der Hauptlogik-Schaltungseinheit und ein tiefer STI Wert in der Hochspannungs-Schaltungseinheit kann ein derartiges Problem lösen, jedoch führt dies zu Ergänzungen der Herstellungsschritte.
  • Bei dem zweiten Herstellungsverfahren, bei dem die Photoresistfilme 622, 626 vorbereitet werden auf der Grundlage der Daten der zu belichtenden aktiven Gebiete, tritt das Problem, dass der Einrichtungs-Isolierfilm 602 ausgedünnt ist, nicht auf, wie es für das erste Herstellungsverfahren der Fall ist. Jedoch besteht ein Problem in diesem Fall in den Konkavitäten zwischen den Einrichtungs-Isoliergebieten und dem belichteten Niederspannungs-Aktivgebieten insbesondere im Hinblick auf das zweifache Ätzen.
  • D.h., bei dem in 25A gezeigten Schritt, wird eine Stufe ausgebildet zwischen den aktiven Gebieten und dem Einrichtungs-Isolierfilm 602 (siehe 26A). Ferner wird bei Auftreten einer Fehlausrichtung zwischen dem Photoresistfilm 622 in dem Photoresistfilm 626 eine Stufe in der Form eines dritten Laufs gebildet an dem Einrichtungs-Isolierfilm 602 (siehe 26B). Demnach werden Konkavitäten mit einer komplizierten Stufe zwischen den aktiven Gebieten und dem Einrichtungs-Isolierfilm 602 gebildet (siehe 26C). Bei derartigen Konkavitäten werden oft Ätzreste des polykristallinen Gate-Silliziums erzeugt. In dem Niederspannungsgebiet, das das feinste Muster erfordert, führen selbst geringfügige Reste zu einem Kurzschluss zwischen benachbarten Gate-Elektroden, was zu einer Ausbeuteverringerung führen kann.
  • Bei den folgenden zwei Ausführungsformen erfolgt die Ausbildung der Struktur der Halbleitereinrichtung und des Verfahrens zum Herstellen desselben so, dass sich die Verringerung der Einrichtungs-Isolierfilmdicke in dem Hochspannungsgebiet und das Erzeugen der Reste durch die Stufen an dem Einrichtungs-Isoliergebiet vermeiden lassen.
  • Als nächstes wird die Halbleitereinrichtung des Verfahrens zum Herstellen desselben gemäß der zweiten Ausführungsform der vorliegenden Erfindung unter Bezug auf die 27 bis 45C erläutert.
  • Die 27 zeigt eine konzeptionelle Chipansicht der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform, die eine Struktur hiervon zeigt. Die 2B zeigt eine schematische Querschnittsansicht der Halbleitereinrichtung gemäß der vorliegenden Erfindung, die 11 Arten von Transistoren zeigt, die in der Halbleitereinrichtung verwendet werden. die 29A-29C zeigen schematische Querschnittsansichten der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform, die die Struktur hiervon zeigen. In den 30A bis 45C zeigen Querschnittsansichten der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform in den Stufen des Verfahrens zum Herstellen desselben, die das Verfahren zeigen.
  • Wie in 27 gezeigt, ist die Halbleitereinrichtung gemäß der vorliegenden Ausführungsform eine Logik-Halbleitereinrichtung mit einem kombinierten Flash-Speicher, und sie enthält eine Hauptlogik-Schaltungseinheit 302, Eingabe/Ausgabe-Schaltungseinheiten 304, Flash-Speicherzelleneinheiten 306 und Flash-Speicherzellen-Steuerschaltungseinheiten 308. Die Eingabe/Ausgabe-Schaltungseinheiten 304 enthalten jeweils eine PMOS-Einheit 304P und eine NMOS-Einheit 304N, und die Flash-Speicherzellen-Steuerschaltungseinheiten 308 umfassen jeweils eine PMOS-Einheit 308P und eine NMOS-Einheit 308N.
  • Wie in 28 gezeigt, enthält die Halbleitereinrichtung gemäß der vorliegenden Ausführungsform eine Flash-Speicherzelle (Flash-Zelle), einen n-Kanal-Hochspannungs/Niederschwellwertspannungs-Transistor (N-HV mit niedrigem Vt) und einen n-Kanal-Hochspannungs-/Hochschwellwertspannungs-Transistor (N-HV mit hohem Vt), gebildet in einer p-Wanne 478, gebildet in einer n-Wanne 490, einen p-Kanal-Hochspannungs/Niederschwellwertspannungs-Transistor (P-HV mit niedrigem Vt) und einen p-Kanal-Hochspannungs-/Hochschwellwertspannungs-Transistor (P-HV mit hohem Vt), gebildet in einer n-Wanne 480, einen n-Kanal-Mittelspannungs-Transistor (N-MV), gebildet in einer p-Wanne 482, einen p-Kanal-Mittelspannungs-Transistor (P-MV), gebildet in einer n-Wanne 448, einen n-Kanal-Niederspannungs-/Hochschwellwertspannungs-Transistor (N-LV mit hohem Vt), und einen n-Kanal-Niederspannungs/Niederschwellwertspannungs-Transistor (N-LV mit niedrigem Vt), gebildet in einer p-Wanne 486, und einen p-Kanal-Niederspannungs-/Hochschwellwertspannungs-Transistor (P-LV mit hohem Vt), und einen p-Kanal-Niederspannungs/Niederschwellwertspannungs-Transistor (P-LV mit niedrigem Vt), gebildet in einer n-Wanne 488.
  • Die Flash-Speicherzelle ist ein Flash-EPROM mit einer Stapel-Gate-Struktur, und sie speichert vorgegebene Information in dem floatenden Gate in der Form von Ladungen. Die Filmdicke des Tunnelgate-Isolierfilms wird unabhängig entschieden in Übereinstimmung mit den Ladehalte-Charakteristiken, der Lebenszeit des Oxidfilms, etc..
  • Der n-Kanal-Hochspannungs-/Niederschwellwertspannungs-Transistor (N-HV mit niedrigem Vt), der n-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (N-HV mit hohem Vt), der p-Kanal-Hochspannungs-/Niederschwellwertspannungs-Transistor (P-HV mit niedrigem Vt) und der p-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (P-HV mit hohem Vt) sind die Transistoren, die die Flash-Speicherzellen-Steuerschaltungen 308 bilden, und auf die 5 V Spannungen beim Lesen angewandt werden, und Spannungen bis zu 10 V oder weniger liegen hieran bei einem Schreiben und Löschen an. Die Flash-Speicherzellen-Steuerschaltungen 308 erfordern solch hohe Spannungen, und der Gate-Isolierfilm ist dick.
  • Der n-Kanal-Mittelspannungs-Transistor (N-MV) und der p-Kanal-Mittelspannungs-Transistor (P-MV) sind die Transistoren, die die Eingabe/Ausgabe-Schaltungseinheit 304 bilden, und sie sind bei 2.5 V betreibbar oder bei 3.3 V betreibbar. Der bei 2.5 V betreibbare Transistor und der bei 3.3 V betreibbare Transistor unterscheiden sich voneinander im Hinblick auf die Gate-Isolierfilmdicke, die Schwellwertspannungs-Steuerbedingungen und die LDD-Bedingungen. Jedoch ist es nicht erforderlich, dass alle gleichzeitig montiert sind. Allgemein ist lediglich einer von diesen montiert.
  • Der n-Kanal-Niederspannungs-/Hochschwellwertspannungs-Transistor (N-LV mit hohem Vt), der n-Kanal-Niederspannungs/Niederschwellwertspannungs-Transistor (N-LV mit niedrigem Vt), der p-Kanal-Niederspannungs-/Hochschwellwertspannungs-Transistor (P-LV mit hohem Vt) und der p-Kanal-Niederspannungs-/Niederschwellwertspannungs-Transistor (P-LV mit niedrigem Vt) sind die Transistoren, die die Haupt- Logikschaltungseinheit 302 bilden. Diese Transistoren verwenden einen ultradünnen Filmgate-Isolierfilm für die Verbesserung des Leistungsvermögens der Haupt-Logikschaltungseinheit 302.
  • Wie oben beschrieben, müssen bei der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform zusätzlich zu dem Tunnelgate-Isolierfilm zwei Arten Von Gate-Isolierfilmen unterschiedlicher Filmdichen gebildet werden. Hierfür wird das Gebiet zum Einformen der Niederspannungs-Transistoren in zwei Ätzschritten einem Prozess zum Bilden des Gate-Isolierfilms unterzogen, und der Einrichtungs-Isolierfilm wird bei diesen Schritten geätzt. Das Gebiet zum Einformen der Mittelspannungs-Transistoren wird einem Ätzschritt bei dem Prozess zum Bilden des Gate-Isolierfilms unterzogen, und der Einrichtungs-Isolierfilm wird bei diesem Schritt geätzt.
  • Die Halbleitereinrichtung gemäß der vorliegenden Ausführungsform ist hauptsächlich dadurch gekennzeichnet, dass, dass die Schritte bzw. Stufen des Einrichtungs-Isolierfilms, der durch diese Ätzschritte gebildet wird, gebildet sind in dem Gebiet des Einrichtungs-Isolierfilms in Zuordnung zu den Rändern der Niederspannungs-Betriebswannen und den Rändern der Mittelspannungs-Betriebswanne. Diese Charakteristik der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform wird erläutert.
  • Die 29A zeigt eine schematische Querschnittsansicht für den Fall, dass das Gebiet der Hochspannungs-Transistoren mit der einzuformenden Flash-Speicherzelle und das Gebiet für die einzuformenden Mittelspannungs-Transistoren angrenzend gebildet sind zu dem Gebiet für die einzuformenden Niederspannungs-Transistoren. Wie in 29A gezeigt, sind die n-Wanne 480, gebildet in dem Gebiet für die einzuformenden Hochspannungs-Transistoren, und die p-Wanne 486, gebildet in dem Gebiet für die einzuformenden Niederspannungs-Transistoren, gegenseitig beabstandet, und der Einrichtungs-Isolierfilm 422 ist in dem Siliziumsubstrat 410 zwischen der n-Wanne 480 und der p-Wanne 486 gebildet. Die in dem Gebiet für die einzuformenden Niederspannungs-Transistoren gebildete n-Wanne 480 und die in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren gebildet p-Wanne 482 sind beabstandet zueinander gebildet, und der Einrichtungs-Isolierfilm 422 ist in dem Siliziumsubstrat 410 zwischen der n-Wanne 488 und der p-Wanne 482 gebildet.
  • Die 29B zeigt eine vergrößerte schematische Querschnittsansicht des Gebiets zwischen der n-Wanne 480 und der p-Wanne 486. Wie in 29B gezeigt, wird in dem Gebiet für die Oberfläche des Einrichtungs-Isolierfilms 422, entsprechend zu dem Rand der p-Wanne 486, die Stufe 412 stufenweise durch die zwei Ätzschritte des Prozesses zum Bilden der Gate-Isolierfilme gebildet. Die Konkavitäten 414, gebildet bei dem Rand des Einrichtungs-Isolierfilms 422 angrenzend zu den aktiven Gebieten, werden nicht bei Bilden des Gate-Isolierfilms gebildet, sondern beim Bilden des Einrichtungs-Isolierfilms 422, gemäß STI.
  • Die 29C zeigt eine vergrößerte schematische Querschnittsansicht des Gebiets zwischen der n-Wanne 488 und der p-Wanne 482. Wie in 29C gezeigt, wird in dem Gebiet der Oberfläche des Einrichtungs-Isolierfilms 422, entsprechend dem Rand der n-Wanne 488, ein Schritt bzw. eine Stufe 412 stufenweise gebildet durch die zwei Ätzschritte für den Prozess zum Bilden des Gate-Isolierfilms. In dem Gebiet entsprechend dem Rand der p-Wanne 482 wird eine Stufe 416 gebildet durch den einen Ätzschritt des Prozesses zum Bilden des Gate-Isolierfilms. Die bei dem Rand des Einrichtungs-Isolierfilms 422 angrenzend zu den aktiven Gebieten gebildeten Konkavitäten 414 werden nicht bei dem Bilden der Gate-Isolierfilme gebildet, sondern bei dem Bilden des Einrichtungs-Isolierfilms 422 durch STI.
  • Der Schritt 412 wird an dem Einrichtungs-Isolierfilm 422 in Teilen gebildet, entsprechend zu dem Rand (Begrenzungsrand), der CMOS Wanne (p-Wanne 486, n-Wanne 488) in dem Gebiet für die einzuformenden Niederspannungs-Transistoren, jedoch erfolgt nicht die Bildung bei dem Restgebiet des Einrichtungs- Isolierfilms 422. Ähnlich wird eine Stufe 416 an dem Einrichtungs-Isolierfilm 422 in Teilen gebildet, entsprechend zu dem Rand (Begrenzungsrand) der CMOS Wanne (p-Wanne 482, n-Wanne 484) in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren, jedoch erfolgt nicht die Bildung in den Restgebieten des Einrichtungs-Isolierfilms 422. Die Stufen 412, 416 werden nicht gebildet in dem Gebiet für die einzuformende Flash-Speicherzelle und dem Gebiet für die einzuformenden Hochspannungs-Transistoren.
  • Es wird eine solche Charakteristik für die Halbleitereinrichtung gemäß der vorliegenden Ausführungsform erzeugt, durch Vorbereiten der Muster der Ätzmasken, die bei dem Prozess zum Bilden der Gate-Isolierfilme verwendet werden, auf der Grundlage der Daten der Niederspannungs-Betriebswannen (p-Wanne 486, n-Wanne 488) und der Mittelspannungs-Betriebswanne (p-Wanne 484, n-Wanne 484). Die Muster der Ätzmasken werden erzeugt auf der Grundlage der Daten dieser Wannen, wodurch die Stufen in dem Einrichtungs-Isolierfilm in dem Gebiet für die einzuformenden Hochspannungs-Transistoren nicht gebildet werden, und die Dicke des Einrichtungs-Isolierfilms ist irgendwo in den Hochspannungs-Betriebswannen (p-Wanne 478, n-Wanne 480, 490) höher als in den Niederspannungs-Betriebswannen und den Mittelspannungs-Betriebswannen. Somit kann die Schwellwertspannung für die Gesamtheit der parasitären Feldtransistoren in dem Hochspannungs-Betriebsgebiet hoch beibehalten werden.
  • Bei der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform sowie bei dem oben beschriebenen zweiten Herstellungsverfahren werden die Stufen 412, 416 an der Oberfläche des Einrichtungs-Isolierfilms 422 gebildet. Jedoch sind die Gebiete, wo die Stufen 412, 416 gebildet werden, Gebiete des Einrichtungs-Isolierfilms 422 in Zuordnung zu den Wannenrändern, und sie werden in gewisser Hinsicht beabstandet von den Rändern der aktiven Gebiete angesehen, wobei die Breiten der Konkavitäten ausreichend groß ist. Demnach lässt sich der oben gebildete polykristalline Siliziumfilm ohne irgendeinen Rest mustern.
  • Jedoch treten, sofern die Breite der Konkavitäten eng ist, die Reste auf, wie bei dem oben beschriebenen zweiten Verfahren. Demnach ist es bevorzugt, dass die Daten so geprüft sind, dass die Ränder der aktiven Gebiete und die Ränder der Wannen über einer bestimmten Beabstandung liegen und korrekt sind, wie erforderlich. Es ist bevorzugt, dass die Beabstandung zwischen den Rändern der aktiven Gebiete und den Rändern der Wannen zu dem Zehnfachen oder mehr festgelegt ist. Bei der vorliegenden Ausführungsform ist die Beabstandung zu ungefähr 400 nm oder mehr festgelegt.
  • Wie oben beschrieben, werden die Stufen 412, 416 an dem Einrichtungs-Isolierfilm in Teilen gebildet, in Zuordnung zu den Rändern (Begrenzungsrändern) der CMOS Wanne (p-Wanne 486, n-Wanne 488) des Gebiets für die einzuformenden Niederspannungs-Transistoren, jedoch werden sie nicht gebildet bei dem Restgebiet des Einrichtungs-Isolierfilms 422. Demnach werden die Stufen im Zusammenhang mit dem Bilden der Gate-Isolierfilme niemals in der Hauptlogik-Schaltungseinheit 302 gebildet, und die Erzeugung von Resten des polykristallinen Siliziumfilms lässt sich vermeiden. Demnach lassen sich die Verbindungen aus polykristallinem Silizium durch die dichteste Packung der Verbindungen aus polykristallinem Silizium anordnen, wodurch das Herabführen der Abmessungen von Einrichtungen erfüllt werden kann.
  • Nun wird das Verfahren zum Herstellen der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform unter Bezug auf die 30A bis 45C erläutert. Die 30A bis 44 sind Querschnittsansichten der Halbleitereinrichtung für die Schritte des Verfahrens zum Herstellen der gesamten Halbleitereinrichtung, die das Verfahren darstellen. Die 45A-45C sind Teil-Querschnittsansichten der Halbleitereinrichtung gemäß den Schritten des Verfahrens zum Herstellen derselben, und sie verdeutlichen die Positionsbeziehungen zwischen den Masken, den aktiven Gebieten, den Wannen, etc..
  • Zunächst wird ein Einrichtungs-Isolierfilm 422 zum Definieren aktiver Gebiete in einem Siliziumsubstrat 410 durch ein STI (Engl.: Shallow Trench Isolation, Isolierung mit flachem Graben)-Verfahren gebildet (30A). Ein Siliziumoxidfilm mit beispielsweise einer Dicke von 10 nm wird durch thermisches Oxidieren gezüchtet. Als nächstes wird ein Siliziumnitridfilm einer Dicke von beispielsweise 100 nm durch ein CVD Verfahren gezüchtet. Dann werden der Siliziumnitridfilm, der Siliziumoxidfilm und Siliziumsubstrat 410 sequentiell durch Photolithografie und Trockenätzen zum Bilden von Gräben geätzt, beispielsweise einer Tiefe von 300 nm, in dem Siliziumsubstrat 410. Dann wird das Siliziumsubstrat 410 thermisch oxidiert zum Bilden eines Siliziumoxidfilms an den Innenoberflächen der Gräben. Dann wird ein Siliziumoxidfilm einer Dicke von beispielsweise 550 nm durch ein CVD Verfahren mit hochdichtem Plasma gezüchtet. Als nächstes wird der Siliziumoxidfilm durch ein CMP Verfahren solange planarisiert, bis der Siliziumnitridfilm frei liegt, zum Bilden des Einrichtungs-Isolierfilms 422 des in den Gräben vergrabenen Siliziumoxidfilms.
  • In 30A sind die aktiven Gebiete definiert durch den Einrichtungs-Isolierfilm 422, sequentiell ausgehend von der linken Seite, das Gebiet für eine einzuformende Flash-Speicherzelle (Flash-Zelle), das Gebiet für einen einzuformenden n-Kanal-Hochspannungs/Niederschwellwertspannungs-Transistor (N-HV mit niedrigem Vt), das Gebiet für einen n-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (N-HV mit hohem Vt), das Gebiet für einen einzuformenden p-Kanal-Hochspannungs/Niederschwellwertspannungs-Transistor (P-HV mit niedrigem Vt), das Gebiet für einen p-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (P-HV mit hohem Vt), das Gebiet für einen einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV), das Gebiet für einen einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV), das Gebiet für einen einzuformenden n-Kanal-Niederspannungs/Hochschwellwertspannungs-Transistor (N-LV mit hohem Vt), das Gebiet für einen einzuformenden Niederspannungs /Niederschwellwertspannungs-Transistor (N-LV mit niedrigem Vt), das Gebiet für einen einzuformenden p-Kanal-Niederspannungs-/Hochschwellwertspannungs-Transistor (P-LV mit hohem Vt), und das Gebiet für einen einzuformenden Niederspannungs-/Niederschwellwertspannungs-Transistor (P-LV mit niedrigem Vt).
  • Dann werden der Siliziumnitridfilm und der Siliziumoxidfilm, verwendet beim Bilden des Einrichtungs-Isolierfilms 422, entfernt, und dann wird das Siliziumsubstrat 410 thermisch zum Züchten eines Siliziumoxidfilms 422, beispielsweise mit einer Dicke von 10 nm, als Opferoxidationsfilm oxidiert.
  • Dann wird mittels Photolithografie ein Photoresistfilm 426 gebildet, unter Freigabe des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle) und des Gebiets für die einzuformenden n-Kanal-Hochspannungs-Transistoren (N-HV mit hohem Vt, N-HV mit niedrigem Vt), unter Abdeckung des Restgebiets.
  • Dann wird, mit dem Photoresist 426 als die Maske, ein Ionen-Implantieren ausgeführt, zum Bilden einer vergrabenen verunreinigungs-dotierten Schicht 418 von n-Typ in dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle) und dem Gebiet für die einzuformenden n-Kanal-Hochspannungs-Transistoren (N-HV mit hohem Vt, N-HV mit niedrigem Vt) ( 30B). Die vergrabene verunreinigungs-dotierte Schicht vom n-Typ 428 wird durch Implantieren gebildet, beispielsweise von Phosphor-Ionen unter Bedingungen einer 2 MeV Beschleunigungsenergie und einer 2×1013 cm–2 Dosierung.
  • Als nächstes wird der Photoresistfilm 426 beispielsweise durch Aschen entfernt.
  • Dann wird mittels Photolithografie ein Photoresistfilm 430 gebildet, unter Freigabe des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle), des Gebiets für den einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV), und des Gebiets für die einzuformenden n-Kanal-Niederspannungs- Transistoren (N-LV mit hohem Vt, N-LV mit niedrigem Vt), unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt mit dem Photoresistfilm 430 als die Maske zum Bilden verunreinigungsdotierter Schichten 432, 434 für die p-Wanne in dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle), dem Gebiet für den einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV), und dem Gebiet für die einzuformenden n-Kanal-Niederspannungs-Transistoren (N-LV mit hohem Vt, N-LV mit niedrigem Vt) (31A). Die verunreinigungs-dotierte Schicht 432 für die p-Wanne wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer 400 keV Beschleunigungsenergie und einer 1.5×1013 cm–2 Dosierung. Die verunreinigungs-dotierte Schicht 434 für die p-Wanne wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen von einer 100 keV Beschleunigungsenergie und einer 2×1012 cm–2 Dosierung.
  • Als nächstes wird der Photoresistfilm 430 entfernt, beispielsweise durch Aschen.
  • Dann erfolgt durch Photolithografie das Bilden eines Photoresistfilms 436 unter Freigabe des Gebiets für den einzuformenden n-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (N-HV mit hohem Vt), des Gebietes einzuformenden n-Kanal-Mittelspannungs-Transistors (N-MV), und des Gebiets für die einzuformenden n-Kanal-Niederspannungs-Transistoren (N-LV mit hohem Vt, N-LV mit niedrigem Vt), und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt mit dem Photoresistfilm 436 als die Maske zum Bilden der verunreinigungs-dotierten Schichten 438, 440 für die p-Wanne in dem Gebiet für den einzuformenden n-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (N-HV mit hohem Vt), dem Gebiet des einzuformenden n-Kanal-Mittelspannungs-Transistors (N-MV), und dem Gebiet für die einzuformenden n-Kanal-Niederspannungs-Transistoren (N-LV mit hohem Vt, N-LV mit niedrigem Vt) (31B). Die verunreinigungs-dotierte Schicht 438 für die p-Wanne wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer 100 keV Beschleunigungsenergie und einer 6×1012 cm–2 Dosierung.
  • Dann wird der Photoresistfilm 436 beispielsweise durch Aschen entfernt.
  • Dann erfolgt durch Photolithografie das Bilden eines Photoresistfilms 442 unter Freigabe des Gebiets für die einzuformenden p-Kanal-Hochspannungs-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt), des Gebiets für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV), und des Gebiets für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt), und unter Abdeckung des Restgebiets.
  • Als nächstes wird, mit dem Photoresistfilm 442 als der Maske, ein Ionen-Implantieren ausgeführt, zum Bilden einer verunreinigungs-dotierten Schicht 444 für die n-Wanne in dem Gebiet für die einzuformenden p-Kanal-Hochspannungs-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt), des Gebiets für den einzuformenden p-Kanal-Mittelspannungs-Transistors (P-MV), und des Gebiets für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt) (32A). Die verunreinigungs-dotierte Schicht 444 für die n-Wanne wird gebildet durch Implantieren von beispielsweise Phosphor-Ionen unter Bedingungen einer 600 keV Beschleunigungsenergie und einer 1.5×1013 cm–2 Dosierung, und von Phosphor-Ionen unter Bedingungen einer 240 keV Beschleunigungsenergie und einer 3×1012 cm–2 Dosierung. Unter diesen Bedingungen lässt sich der p-Kanal-Hochspannungs/Niederschwellwertspannungs-Transistor (P-HV mit niedrigem Vt) mit einer Schwellwertspannung von ungefähr –0.2 V erhalten.
  • Als nächstes wird der Photoresistfilm 442 beispielsweise durch Aschen entfernt.
  • Dann erfolgt mittels Photolithografie ein Bilden eines Photoresistfilms 446 unter Freigabe des Gebiets für den einzuformenden p-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (P-HV mit hohem Vt), des Gebiets für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV) und des Gebiets für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt), und unter Abdeckung des Restgebiets.
  • Als nächtes wird, mit dem Photoresistfilm 446 als der Maske, ein Ionen-Implantieren ausgeführt, zum Bilden einer verunreinigungs-diffundierten Schicht 448 für eine Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden p-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (P-HV mit hohem Vt) und dem Gebiet für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV), und zum Bilden einer Kanalstoppschicht 450 in dem Gebiet für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt) ( 32B). Die verunreinigungs-dotiert Schicht 448 für die Schwellwertspannungssteuerung und die Kanalstoppschicht 450 werden durch Implantieren gebildet, beispielsweise von Phosphor-Ionen unter Bedingungen einer 240 keV Beschleunigungsenergie und einer 5×1012 cm–2 Dosierung. Unter diesen Bedingungen lässt sich der p-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistor (P-HV mit hohem Vt) mit einer Schwellwertspannung von ungefähr –0.6 V erhalten.
  • Als nächstes wird der Photoresistfilm 446 beispielsweise durch Aschen entfernt.
  • Dann wird mittels Photolithografie ein Photoresistfilm 452 unter Freigabe der einzuformenden Flash-Speicherzelle (Flash-Zelle) und unter Abdeckung des Restgebiets gebildet.
  • Als nächstes wird, mit dem Photoresistfilm 452 als der Maske, ein Ionen-Implantieren ausgeführt, zum Bilden einer verunreinigungs-dotierten Schicht 454 für eine Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden Flash-Speicher (Flash-Zelle) (33A). Die verunreinigungs-dotierte Schicht 454 für die Schwellwertspannungssteuerung wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer 40 keV Beschleunigungsenergie und einer 6×1013 cm–2 Dosierung.
  • Als nächstes wird der Photoresistfilm 452 beispielsweise durch Aschen entfernt.
  • Dann wird der Siliziumoxidfilm 424 als der Opferoxidationsfilm durch Flusssäure in wässriger Lösung entfernt (33B).
  • Dann wird ein thermisches Oxidieren ausgeführt, beispielsweise bei 900 – 1050°C, zum Bilden eines 10 nm dicken Tunnel-Oxidfilms 456 auf den aktiven Gebieten.
  • Dann wird ein phosphor-dotierter polykristalline Siliziumfilm von beispielsweise einer Dicke von 90 nm auf Tunnel-Oxidfilm 456 beispielsweise mit einem CVD Verfahren gezüchtet.
  • Dann wird der polykristalline Siliziumfilm durch Photolithografie und Trockenätzen gemustert, zum Bilden eines floatenden Gates 458 des polykristallinen Siliziumfilms in dem Gebiet für die einzuformenden Flash-Speicherzelle (Flash-Zelle).
  • Als nächstes werden an dem Tunnel-Oxidfilm 456 mit aufgeformtem floatenden Gate 458 ein Siliziumoxidfilm beispielsweise einer Dicke von 5 nm und ein Siliziumnitridfilm beispielsweise einer Dicke von 10 nm durch ein CVD Verfahren gebildet. Dann wird die Oberfläche des Siliziumnitridfilms thermisch bei 950°C während 90 Minuten oxidiert, zum Züchten eines Siliziumoxidfilms einer Dicke von ungefähr 30 nm. Demnach entsteht ein ONO Film 460 einer Siliziumoxid/Siliziumnitrid/Siliziumoxid-Struktur (34A).
  • Dann wird mittels Photolithografie ein Photoresistfilm 462 gebildet, unter Freigabe des Gebiets für den einzuformenden n- Kanal-Mittelspannungs-Transistor (N-MV) und unter Abdeckung des Restgebiets.
  • Dann wird, mit dem Photoresistfilm 462 als der Maske, ein Ionen-Implantieren ausgeführt, zum Energie einer verunreinigungs-dotierten Schicht 464 für die Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV) ( 34B). Die verunreinigungs-dotierte Schicht 464 für die Schwellwertspannungssteuerung wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer 30 keV Beschleunigungsenergie und einer 5×1012 cm–2 Dosierung.
  • Dann wird der Photoresistfilm 462 beispielsweise durch Aschen entfernt.
  • Dann wird mittels Photolithografie ein Photoresistfilm 466 gebildet, unter Freigabe des Gebiets für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV) und unter Abdeckung des Rücksetzgebiets bzw. Restgebiets.
  • Dann wird, mit dem Photoresistfilm 466 als der Maske, ein Ionen-Implantieren ausgeführt, zum Bilden einer verunreinigungs-dotierten Schicht 468 für die Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV) ( 35A). Die verunreinigungs-dotierte Schicht 468 für die Schwellwertspannungssteuerung wird gebildet durch Implantieren von beispielsweise Arsen-Ionen unter Bedingungen einer 150 keV Beschleunigungsenergie und einer 3×1012 cm–2 Dosierung, und es lässt sich eine Schwellwertspannung von ungefähr –0.3 ∼ –0.4 V erhalten.
  • Als nächstes wird der Photoresistfilm 466 beispielsweise durch Aschen entfernt.
  • Dann erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 470 unter Freigabe des Gebiets für den einzuformenden n-Kanal-Niederspannungs /Hochschwellwertspannungs-Transistor (N-LV mit hohem Vt) und unter Abdeckung des Restgebiets.
  • Als nächstes wird, mit dem Photoresistfilm 470 als der Maske, ein Ionen-Implantieren ausgeführt, zum Bilden einer verunreinigungs-dotierten Schicht 472 für die Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden n-Kanal-Niederspannungs/Hochschwellwertspannungs-Transistor (N-LV mit hohem Vt) ( 35B). Die verunreinigungs-dotierte Schicht 472 für die Schwellwertspannungssteuerung wird gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie und einer 5×1012cm–2 Dosierung, und es lässt sich eine Schwellwertspannung von ungefähr +0.2 V erhalten.
  • als nächstes wird der Photoresistfilm 470 beispielsweise durch Aschen entfernt.
  • Als nächstes erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 474 unter Freigabe des Gebiets für den einzuformenden p-Kanal-Niederspannungs/Hochschwellwertspannungs-Transistor (P-LV mit hohem Vt) und unter Abdeckung des Restgebiets.
  • Als nächstes wird, mit dem Photoresistfilm 474 als der Maske, ein Ionen-Implantieren ausgeführt, zum Bilden einer verunreinigungs-dotierten Schicht 476 für eine Schwellwertspannungssteuerung in dem Gebiet für den einzuformenden p-Kanal-Niederspannungs/Hochschwellwertspannungs-Transistor (P-LV mit hohem Vt) ( 36A). Die verunreinigungs-dotierte Schicht 476 für die Schwellwertspannungssteuerung wird gebildet durch Implantieren von beispielsweise Arsen-Ionen unter Bedingungen einer 100 keV Beschleunigungsenergie und einer 5×1012 cm–2 Dosierung, und es lässt sich eine Schwellwertspannung von ungefähr –0.2 V erhalten.
  • Dann wird der Photoresistfilm 474 beispielsweise durch Aschen entfernt.
  • Hierdurch wird gebildet eine p-Wanne 478, gebildet in dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle), und in dem Gebiet für die einzuformenden n-Kanal-Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt), und enthaltend die verunreinigungs-dotierten Schichten 432, 434, 438, 440 für die p-Wanne und die verunreinigungs-dotierte Schicht 454 für die Schwellwertspannungssteuerung, eine n-Wanne 480, gebildet in dem Gebiet für die einzuformenden p-Kanal-Hochspannungs-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt) und enthaltend die verunreinigungs-dotierten Schichten 444, 448 für die n-Wanne, eine p-Wanne 482, gebildet in dem Gebiet für den einzuformenden n-Kanal-Mittelspannungs-Transistor (M-MV) und enthaltend die verunreinigungs-dotierten Schichten 438, 440 für p-Wanne, eine n-Wanne 448, gebildet in dem Gebiet für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV) und enthaltend die verunreinigungs-dotierte Schicht 444 für die n-Wanne, die Kanalstoppschicht 450 und die verunreinigungs-dotierte Schicht 468 für die Schwellwertspannungssteuerung, eine p-Wanne 486, gebildet in dem Gebiet für die einzuformenden n-Kanal-Niederspannungs-Transistoren (N-LV mit hohem Vt, N-LV mit niedrigem Vt) und enthaltend die verunreinigungs-dotierten Schichten 432, 434, 438, 440 für die p-Wanne und die verunreinigungs-dotierte Schicht 472 für die Schwellwertspannungssteuerung, und eine n-Wanne 488, gebildet in dem Gebiet für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit hohem Vt, P-LV mit niedrigem Vt) und enthaltend die verunreinigungs-dotierte Schicht 444 für die n-Wanne, die Kanalstoppschicht 450 und die verunreinigungs-dotierte Schicht 428 für die Schwellwertspannungssteuerung. Die n-Wanne 480 funktioniert wie die n-Wanne 490, die die p-Wanne 478 umgibt, in Kooperation mit der vergrabenen verunreinigungs-dotierten Schicht vom n-Typ 428. D.h., die p-Wanne 478 ist die in der n-Wanne 490 gebildete Doppelwanne (siehe 36A).
  • Dann wird mittels Photolithografie ein Photoresistfilm 492 gebildet, unter Abdeckung des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle), und unter Freigabe des Restgebiets.
  • Dann wird der ONO film 460 geätzt, beispielsweise durch Trockenätzen mit dem Photoresistfilm 429 als der Maske zum Entfernen des ONO Films 460 in dem Gebiet anders als dem Gebiet für die einzuformenden Flash-Speicherzelle (Flash-Zelle).
  • Dann wird der Tunnel-Oxidfilm 456 geätzt durch Nassätzen unter Einsatz von Flusssäure in wässriger Lösung mit dem Photoresistfilm 492 als der Maske, zum Entfernen des Tunnel-Oxidfilms 456 in dem Gebiet anders als dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle) (36B, 35A).
  • Dann wird der Photoresistfilm 492 beispielsweise mittels Aschen entfernt.
  • Als nächstes wird ein thermisches Oxidieren ausgeführt bei 850°C zum Bilden eines 13 nm dicken Siliziumoxidfilms 494 auf den aktiven Gebieten.
  • Dann erfolgt mittels Photolithografie ein Bilden eines Photoresistfilms 496 zum Abdecken des Gebiets für die einzuformende Flash-Zelle (Flash-Zelle), und des Gebiets für die einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt) und unter Freigabe des Restgebiets.
  • Das Muster des Photoresistfilms 496 wird vorbereitet auf der Grundlage von Daten für die Niederspannungs-Betriebswannen (p-Wanne 486, n-Wanne 488) und der Mittelspannungs-Betriebswannen (p-Wanne 482, n-Wanne 484), wie gezeigt in 45B. Die Maskendaten zum Bilden dieser Wannen werden so verwendet wie sie sind, oder sie werden verschoben, um gemäß einem bestimmten Wert von beispielsweise ungefähr 1 μm an den jeweiligen Seiten größer zu sein.
  • Dann wird der Siliziumoxidfilm 494 durch Ätzen weggeätzt, beispielsweise unter Verwendung von Flusssäure in wässriger Lösung bzw. wässrige Lösung mit Flusssäure mit dem Photoresistfilm 496 als der Maske, zum Entfernen des Siliziumoxidfilms 494 in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV) und des Gebiets für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt) (37A).
  • Bei diesem Ätzschritt wird der Einrichtungs-Isolierfilm 422 ebenso geätzt. Jedoch sind die Ränder des Photoresistfilms 496 lediglich an dem Einrichtungs-Isolierfilm 422 entsprechend den Rändern der Niederspannungs-Betriebswannen (p-Wanne 486, n-Wanne 488) und der Mittelspannungs-Betriebswannen (p-Wanne 482, n-Wanne 484) angeordnet, und die Stufen 412, 416 werden lediglich in diesen Gebieten gebildet (siehe 29B und 29C).
  • Dann wird der Photoresistfilm 496 beispielsweise durch Aschen entfernt.
  • Als nächstes wird ein thermisches Oxidieren ausgeführt bei beispielsweise 850°C zum Bilden eines 4.5 nm dicken Siliziumoxidfilms 498 in den aktiven Gebieten des Gebiets für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV) und des Gebiets für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV, P-LV mit hohem Vt). Bei diesem thermischen Oxidationsschritt wird die Filmdicke des Siliziumoxidfilms 494 erhöht.
  • Als nächstes erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 500 unter Abdeckung des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle), des Gebiets für die einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt) und des Gebiets für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV), und unter Freigabe des Gebiets für die einzuformenden Niederspannungs-Transistoren ((N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt).
  • Das Muster des Photoresistfilms 500 wird vorbereitet auf der Grundlage der Daten der Niederspannungs-Betriebswannen (p-Wanne 486, n-Wanne 488), wie gezeigt in 45C. Die Maskendaten zum Bilden dieser Wannen werden so verwendet, wie sie sind, oder sie werden verschoben, um an den jeweiligen Seiten um einen bestimmten Wert von beispielsweise ungefähr 1 μm größer zu sein.
  • Dann wird der Siliziumoxidfilm 498 durch Nassätzen geätzt, unter Verwendung von Flusssäure in wässriger Lösung, mit dem Photoresistfilm 500 als der Maske zum Entfernen des Siliziumoxidfilms 498 in dem Gebiet für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt) ( 37B).
  • Bei diesem Ätzschritt wird der Einrichtungs-Isolierfilm 422 geätzt. Jedoch sind die Ränder des Photoresistfilms 500 lediglich an dem Einrichtungs-Isolierfilm 422 entsprechend den Rändern der Niederspannungs-Betriebswannen (p-Wanne 486, n-Wanne 488) angeordnet, und die Stufen bzw. Schritte 412 werden lediglich in diesen Gebieten gebildet (siehe 29B und 29C).
  • Als nächstes wird der Photoresistfilm beispielsweise durch Aschen entfernt.
  • Dann wird thermischen Oxidieren ausgeführt, bei beispielsweise 850°C zum Bilden eins Gate-Isolierfilms 502 eines 2.2 nm dicken Siliziumoxidfilms in den aktiven Gebieten des Gebiets für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt). Bei diesem thermischen Oxidationsschritt werden die Dicken des Siliziumoxidfilms 494, 498 erhöht, und es wird jeweils ein Gate-Isolierfilm 504 mit einer Gesamtfilmdicke von 16 nm und ein Gate-Isolierfilm 506 mit einer Gesamtfilmdicke von 5.5 nm gebildet in dem Gebiet für die einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt) und in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV) (38A).
  • Dann wird ein nicht dotierter polykristalliner Siliziumfilm 508 mit beispielsweise einer Dicke von 180 nm durch ein CVD Verfahren gebildet.
  • Als nächstes wird ein Siliziumnitridfilm 520 beispielsweise einer Dicke von 30 nm auf dem polykristallinen Siliziumfilm 508 durch ein Plasma-CVD-Verfahren gebildet. Der Siliziumnitridfilm 510 hat die Funktion eines Anti-Reflexionsfilms und der Ätzmaske bei der Musterung des unteren polykristallinen Siliziumfilms 508, und ebenso die Funktion zum Schützen der Gate-Elektrode der Logikeinheit bei der Oxidation der Seitenwanne der Gate-Elektrode der Flash-Zelle, was später beschrieben wird.
  • Dann werden durch Photolithografie und Trockenätzen der Siliziumnitridfilm 510, der polykristalline Siliziumfilm 508, der ONO Film 460 und das floatende Gate 458 in dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle) gemustert zum Bilden der Gate-Elektrode 512 des polykristallinen Siliziumfilms 508, etc. für die Flash-Speicherzelle (Flash-Zelle) (38B).
  • Dann wird die Seitenwand der Gate-Elektrode 512 der Flash-Speicherzelle (Flash-Zelle) thermisch oxidiert um ungefähr 10 nm, und es wird die Ionen-Implantation ausgeführt zum Bilden des Source/Drain-Gebietes 514.
  • Dann wird die Seitenwand der Gate-Elektrode 512 wiederum thermisch um ungefähr 10 nm oxidiert.
  • Als nächstes wird ein Siliziumnitridfilm abgeschieden durch beispielsweise ein thermisches CVD Verfahren, und dann werden dieser Siliziumnitridfilm und der Siliziumnitridfilm 510 zurückgeätzt, zum Bilden eines Seitenwand-Isolierfilms 516 der Siliziumnitridfilme an der Seitenwand der Gate-Elektrode 512.
  • Dann wird mittels Photolithografie und Trockenätzen ein Mustern durchgeführt, und zwar des polykristallinen Siliziumfilms 508 in dem Gebiet für die einzuformenden Hochspannungs-Transistoren ((N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt), dem Gebiet für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV), und dem Gebiet für die einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt), zum Bilden der Gate-Elektrode 518 in dem polykristallinen Siliziumfilm 508 (39A).
  • Zu diesem Zeitpunkt liegen die in dem Prozess zum Bilden der Gate-Isolierfilme 502, 504, 506 gebildeten Stufen 412, 416 bei dem Einrichtungs-Isolierfilm 422 in Teilen vor, entsprechend den Rändern der Niederspannungs-Betriebswannen (p-Wanne 482, mN-Wanne 484) (siehe 45B und 45C). Jedoch sind die Wannenränder der aktiven Gebietsränder ausreichend voneinander beabstandet, und die Breite der Konkavitäten ist ausreichend groß. Somit wird ein Zurückbleiben des polykristallinen Siliziumfilms 508 als Reste in den Konkavitäten vermieden.
  • Dann wird mittels Photolithografie ein Photoresistfilm 520 gebildet, unter Freigabe des Gebiets für die einzuformenden p-Kanal-Niederspannungs-Transistoren (P-LV mit niedrigem Vt, P-LV mit hohem Vt), und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt mit dem Photoresistfilm 520 als der Maske zum Bilden der Erstreckungen 522 der Source/Drain-Gebiete der p-Kanal-Niederspannungs/Hochschwellwertspannungs-Transistoren (P-Lv mit hohem Vt) und des p-Kanals-Niederspannungs-/Niederschwellwertspannungs-Transistors (P-LV mit niedrigem Vt) (39B). Die Erstreckungen 522 mit den Taschengebieten werden durch Implantieren von beispielsweise Bor-Ionen bei einer 0.5 keV Beschleunigungsenergie und einer 3.6×1014 cm–2 Dosierung bei 0° gegenüber der Substratnormalen gebildet, und von Arsen-Ionen bei einer 80 keV Beschleunigungsenergie und einer 6.5×1012 cm–2 Dosierung entlang vier Richtungen, geneigt um 28° gegenüber der Substratnormalen.
  • Als nächstes wird der Photoresistfilm 520 beispielsweise durch Aschen entfernt.
  • Dann erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 524 unter Freigabe des Gebiets für die einzuformende n-Kanal-Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt), und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt, mit dem Photoresistfilm 524 als der Maske zum Bilden der Erstreckungen 526 der Source/Drain-Gebiete des n-Kanal-Niederspannungs/Hochschwellwertspannungs-Transistors N-LV mit hohem Vt) und des n-Kanal-Niederspannungs-/Niederschwellwertspannungs-Transistors (N-LV mit niedrigem Vt) (40A). Die Erstreckungen 526 mit den Taschengebieten werden gebildet beispielsweise durch Implantieren von Arsen-Ionen bei einer 3 keV Beschleunigungsenergie und einer 1.1×1015 cm–2 Dosierung mit 0° gegenüber der Substratnormalen, und von bor-Fluorid-Ionen (BF+) bei einer 35 keV Beschleunigungsenergie und einer 9.5×1012 cm–2 Dotierung in vier Richtungen, geneigt um 28° gegenüber der Substratnormalen.
  • Als nächstes wird der Photoresistfilm 524 beispielsweise durch Aschen entfernt.
  • Als nächstes erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 528 unter Freigabe des Gebiets für den einzuformenden p-Kanal-Mittelspannungs-Transistor (P-MV) und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt, mit dem Photoresistfilm 528 als der maske zum Bilden der Erstreckungen 530 des Source/Drain-Gebietes des p-Kanal-Mittelspannungs-Transistors (P-MV) (40B). Die Erstreckungen 520 werden gebildet durch Implantieren von beispielsweise Bor-Fluorid-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie und einer 7×1013 cm–2 Dotierung.
  • Dann wird der Photoresistfilm 528 beispielsweise durch Aschen entfernt.
  • Dann wird durch Photolithografie ein Photoresistfilm 532 gebildet, unter Freigabe des Gebiets für den einzuformenden n-Kanal-Mittelspannungs-Transistor (N-MV) und unter Abdeckung des Restgebiets.
  • Dann erfolgt das Ausführen einer Ionen-Implantierung mit dem Photoresistfilm 532 auf der Maske zum Bilden der Erstreckungen 534 des Source/Drain-Gebietes des n-Kanal-Mittelspannungs-Transistors (N-MV) (41A). Die Erstreckungen 534 werden gebildet durch beispielsweise Implantieren von Arsen-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie und einer 2×1013 cm–2 Dosierung, und von beispielsweise Phosphor-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie und einer 3×1013 cm–2 Dotierung.
  • Als nächstes wird der Photoresistfilm 532 beispielsweise durch Aschen entfernt.
  • Dann erfolgt durch Photolithografie das Bilden eines Photoresistfilms 536 unter Freigabe des Gebiets für die einzuformenden p-Kanal-Hochspannungs-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt), und unter Abdeckung des Restgebiets.
  • Als nächstes erfolgt das Ausführen einer Ionen-Implantierung mit dem Photoresistfilm 536 als der Maske zum Bilden der Erstreckungen 538 der Source/Drain-Gebiete des p-Kanal-Hochspannungs-/Niederschwellwertspannungs-Transistors (P-HV mit niedrigem Vt) und des p-Kanal-Hochspannungs/Hochschwellwertspannungs-Transistors (P-HV mit hohem Vt) (41B). Die Erstreckungen 538 werden beispielsweise gebildet durch Implantieren von Bor-Fluorid-Ionen unter Bedingungen einer 80 keV Beschleunigungsenergie und einer 4. 5×1013 cm–2 Dotierung.
  • Als nächstes wird der Photoresistfilm 536 beispielsweise durch Aschen entfernt.
  • Dann erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 540 unter Freigabe des Gebiets für die einzuformenden n-Kanal-Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt) unter Abdeckung des Restgebiets.
  • Dann erfolgt das Ausführen einer Ionen-Implantierung mit dem Photoresistfilm 540 als der Maske zum Bilden der Erstreckungen des n-Kanal-Hochspannungs-/Niederschwellwertspannungs-Transistors ((N-HV mit niedrigem Vt), und des n-Kanal-Hochspannungs-/Hochschwellwertspannungs-Transistors (N-HV mit hohem Vt) (42A). Die Erstreckungen 542 werden gebildet durch beispielsweise Implantieren von Phosphor-Ionen unter Bedingungen einer 35 keV Beschleunigungsenergie und einer 4×1013 cm–2 Dotierung.
  • Als nächstes wird der Photoresistfilm 540 beispielsweise durch Aschen entfernt.
  • Als nächstes wird ein Siliziumoxidfilm abgeschieden, beispielsweise durch ein thermisches CVD-Verfahren, und dann wird der Siliziumoxidfilm zurückgeätzt zum Bilden eines Seitenwand-Isolierfilms 544 des Siliziumoxidfilms an den Seitenwänden der Gate-Elektroden 512, 518.
  • Dann erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 546 unter Freigabe des Gebiets für die einzuformenden Flash-Speicherzelle (Flash-Zelle) und des Gebiets für die einzuformenden n-Kanal-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, N-MV, N-LV mit hohem Vt, N-LV mit niedrigem Vt), und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt mit dem Photoresistfilm 546 als der Maske zum Bilden der Source/Drain-Gebiete der Flash-Speicherzelle (Flash-Zelle) und der n-Kanal-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, N-MV, N-LV mit hohem Vt, N-LV mit niedrigem Vt) (42B). Dieses Ionen-Implantieren bewirkt das glelichzeitige Dotieren der Gate-Elektrode 512 der Flash-Speicherzelle (Flash-Zelle) und der Gate-Elektrode 518 der n-Kanal-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, N-MV, N-LV mit hohem Vt, N-LV mit niedrigem Vt) so, dass sie vom n-Typ sind. Die Source/Drain-Gebiete 580 werden gebildet durch beispielsweise Implantieren von Phosphor-Ionen unter Bedingungen einer 10 keV Beschleunigungsenergie und einer 6×1015 cm–2 Dotierung.
  • Dann wird der Photoresistfilm 546 beispielsweise durch Aschen entfernt.
  • Als nächstes wird ein Photoresistfilm 550 durch Photolithografie gebildet, unter Freigabe des Gebiets für die einzuformenden p-Kanal-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt, P-MV, P-LV mit hohem Vt, P-LV mit niedrigem Vt), und unter Abdeckung des Restgebiets.
  • Dann wird ein Ionen-Implantieren ausgeführt mit den Photoresistfilm 550 als der Maske zum Bilden der Source/Drain-Gebiete 552 der p-Kanal-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt, P-MV, P-LV mit hohem Vt, P-LV mit niedrigem Vt) (43A). Dieses Ionen-Implantieren bewirkt ein gleichzeitiges Sortieren der Gate-Elektroden 518 der p-Kanal-Transistoren (P-HV mit niedrigem Vt, P-HV mit hohem Vt, P-MV, P-LV mit hohem Vt, P-LV mit niedrigem Vt) so, dass sie vom p-Typ sind. Die Source/Drain-Gebiete 552 werden gebildet durch Implantieren von beispielsweise Bor-Ionen unter Bedingungen einer 5 keV Beschleunigungsenergie und einer 4×1015 cm–2 Dotierung.
  • Als nächstes wird der Photoresistfilm 550 beispielsweise durch Aschen entfernt.
  • Dann werden die oberen Teile der Gate-Elektroden 512, 518 und die Source/Drain-Gebiete 548, 552 Silicid-behandelt mit dem bekannten Salicid-Prozess.
  • Dann sind auf dem Siliziumsubstrat 410 die 11 Arten von Transistoren abgeschlossen.
  • Als nächstes wird ein Isolierfilm 554 auf dem Siliziumsubstrat 410 gebildet, mit aufgeformten Transistoren etc., und Kontaktlöcher 556, Elektrodenstecker 558, und Verbindungen 560 etc. werden gebildet, und die Struktur bis zu der Metallverbindung zur ersten Ebene ist abgeschlossen ( 43B).
  • Dann wird das Züchten des Isolierfilms und das Bilden der Verbindungen etc. wiederholt, um hierdurch eine Mehrebenen-Verbindungsschicht 562 mit einer erforderlichen Zahl von Schichten auf dem Isolierfilm 554 zu bilden.
  • Als nächstes wird ein Isolierfilm 564 gezüchtet auf der Mehrebenen-Verbindungsschicht 562, und es werden Taktlöcher 566, Elektrodenstecker 568, Verbindungen 570 und eine Pad-Elektrode 572, etc. gebildet. Somit wird die Struktur bis zu der Metallverbindung der obersten Ebene abgeschlossen.
  • Als nächstes wird auf dem Isolierfilm 564 mit der aufgeformten Verbindungsschicht 570, der Pad-Elektrode 572, etc. ein Passivierungsfilm 574 gebildet, und die Halbleitereinrichtung ist abgeschlossen (44).
  • Wie oben beschrieben, wird gemäß der vorliegenden Ausführungsform beim Bilden der Gate-Isolierfilme unterschiedlicher Filmdicken die Maske zum selektiven Entfernen des Isolierfilms in dem Gebiet für den einzuformenden Niederspannungs-Transistor und dem Gebiet für die einzuformenden Mittelspannungs-Transistoren vorbereitet auf der Grundlage der Maskendaten der Niederspannungs-Betriebswannen und der Mittelspannungs-Betriebswannen, und die Maske zum selektiven Entfernen des Isolierfilms in dem Gebiet für die einzuformenden Niederspannungs-Transistoren wird vorbereitet auf der Grundlage der Maskendaten der Niederspannungs-Betriebswannen, wodurch die aktiven Gebiete in dem Gebiet der einzuformenden Hochspannungs-Transistoren und der Einrichtungs-Isolierfilm ohne Fehler geschützt werden. Demnach tritt selbst dann, wenn die Einrichtungsisoliergebiete eine große Breite haben, das Problem niemals auf, dass der Einrichtungs-Isolierfilm in dem Gebiet für die einzuformenden Hochspannungs-Transistoren ausgedünnt ist. Demnach wird selbst dann, wenn der Einrichtungs-Isolierfilm auf einmal in sämtlichen Gebieten des Substrats gebildet wird, der Einrichtungs-Isolierfilm in dem Hochspannungsgebiet dick gehalten, wodurch die Schwellwertspannung der parasitären Feld-Transistoren hoch gehalten werden kann. Der Einrichtungs-Isolierfilm lässt sich gleichzeitig bilden, was nicht beiträgt zu den Herstellungskosten.
  • Die bei dem Bilden der Gate-Isolierfilme unterschiedlicher Filmdicken in dem Einrichtungs-Isolierfilm gebildeten Stufen werden in dem Teil entsprechen den Wandrändern gebildet, und sie sind demnach ausreichend gegenüber dem Rand der aktiven Gebiete beabstandet. Somit werden keine feine Konkavitäten zwischen dem Einrichtungs-Isolierfilm und den aktiven Gebieten gebildet, und die Erzeugung von Resten in den Konkavitäten in dem Einrichtungs-Isolierfilm lässt sich vermeiden.
  • Die zum Bilden der Gate-Isolierfilme unterschieclicher Filmdicken verwendeten Ätzmasken werden auf der Grundlage der Maskendaten der Wannen vorbereitet, wodurch es nicht erforderlich ist, neue Daten zum Vorbereiten der Maske vorzubereiten.
  • Die Halbleitereinrichtung des Verfahrens zum Herstellen derselben gemäß einer dritten Ausführungsform der vorliegenden Erfindung werden unter Bezug auf die 46A bis 47B erläutert. Dieselben Elemente der vorliegenden Ausführungsform wie diejenigen der Halbleitereinrichtung des Verfahrens zum Herstellen desselben gemäß der zweiten Ausführungsform, gezeigt in den 27 bis 45C, sind anhand derselben Bezugszeichen repräsentiert, und deren Erläuterung wird aus Gründen der Einfachheit nicht wiederholt.
  • Zunächst wird eine Struktur der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform mit Bezug auf die 45A bis 46C erläutert.
  • Die Halbleitereinrichtung gemäß der vorliegenden Ausführungsform ist eine Logik-Halbleitereinrichtung mit kombiniertem Flash-Speicher, und sie enthält 11 Arten von Transistoren, und die Grundstruktur ist dieselbe wie diejenige der Halbleitereinrichtung gemäß der zweiten Ausführungsform, gezeigt in den 27 und 28.
  • Bei der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform sind, wie bei der Halbleitereinrichtung gemäß der zweiten Ausführungsform, 3 Arten von Isolierfilmen unterschiedlicher Filmdicken zusätzlich zu dem Tunnelgate-Isolierfilm zu bilden. Hierfür liegt das Gebiet für die einzuformenden Niederspannungs-Transistoren für zwei Ätzschritte bei dem Bilden des Gate-Isolierfilms frei, und diese Stufen des Einrichtungs-Isolierfilms werden geätzt. Das Gebiet für die einzuformenden Mittelspannungs-Transistoren liegt gegenüber einem Ätzschritt beim Bilden des Gate-Isolierfilms frei, und der Einrichtungs-Isolierfilm wird bei diesem Schritt geätzt.
  • Die Halbleitereinrichtung gemäß der vorliegenden Ausführungsform ist hauptsächlich dadurch gekennzeichnet, dass die Stufen bei dem Einrichtungs-Isolierfilm, die durch das Ätzen gebildet werden, in den Gebieten des Einrichtungs-Isolierfilms entsprechend dem Rand der Hochspannungs-Betriebswannen und der Mittelspannungs-Betriebswannen gebildet sind. Die Charakteristik der vorliegenden Ausführungsform wird erläutert.
  • Die 46A zeigt eine schematische Konzept-Querschnittsansicht des Gebiets für die Hochspannungs-Transistoren mit den Flash-Speicherzellen, die einzuformen sind, und dem Gebiet für die einzuformenden Mittelspannungs-Transistoren, gebildet angrenzend zu dem Gebiet für die einzuformenden Niederspannungs-Transistoren. Wie in 46A gezeigt, sind eine n-Wanne 480, gebildet in dem Gebiet für den einzuformenden Hochspannungs-Transistor, und eine p-Wanne 486, gebildet in dem Gebiet für die einzuformenden Niederspannungs-Transistoren, gegeneinander beabstandet, und es wird ein Einrichtungs-Isolierfilm 422 in einem Siliziumsubstrat 410 zwischen der n-Wanne 480 der p-Wanne 486 gebildet. Eine n-Wanne 488, gebildet in dem Gebiet für die einzuformenden Niederspannungs-Transistoren, und eine p-Wanne 482, gebildet in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren, sind gegeneinander beabstandet, und der Einrichtungs-Isolierfilm 422 wird in dem Siliziumsubstrat 410 zwischen der n-Wanne 488 und der p-Wanne 482 gebildet.
  • Die 46B zeigt eine vergrößerte schematische Querschnittsansicht des Gebiets zwischen der n-Wanne 480 und der p-Wanne 486. Wie in 46B gezeigt, wird in der Oberfläche des Einrichtungs-Isolierfilms 422 in dem Gebiet in Zuordnung zu dem Rand der n-Wanne 480 eine Stufe 412 in Stufen gebildet durch zwei Ätzschritte beim Bilden der Gate-Isolierfilme. Konkavitäten 414, gebildet bei den Rändern des Einrichtungs-Isolierfilms 422, die angrenzend zu den aktiven Gebieten vorliegen, werden nicht beim Bilden des Gate-Isolierfilms, sondern bei dem Bilden des Einrichtungs-Isolierfilms 422 mittels dem STI-Verfahren gebildet.
  • Die 46C zeigt eine vergrößerte schematische Querschnittsansicht des Gebiets zwischen der n-Wanne 488 und der p-Wanne 482. Wie in 46C gezeigt, wird an der Oberfläche des Einrichtungs-Isolierfilms 422 in den Gebieten entsprechend dem Rand der p-Wanne 422 ein Schritt/eine Stufe 416 durch einen Ätzschritt beim Bilden der Gate-Isolierfilme geformt. Die Konkavitäten 414 werden nicht beim Bilden des Gate-Isolierfilms, sondern beim Bilden des Einrichtungs-Isolierfilms 422 durch das STI-Verfahren gebildet.
  • Die Stufe 412 wird an den Einrichtungs-Isolierfilm 422 in Teilen entsprechend an dem Rand (Grenzrand) der CMOS-Wanne (p-Wanne 478, n-Wanne 480, 490) für das Gebiet für die einzuformenden Hochspannungs-Transistoren gebildet, jedoch wird sie nicht an dem anderen Gebiet des Einrichtungs-Isolierfilms 422 gebildet. Ähnlich wird die Stufe 416 an dem Einrichtungs-Isolierfilm in Teilen gebildet, entsprechend dem Rand (Grenzrand) der CMOS-Wanne (p-Wanne 482, n-Wanne 484) des Gebiets der einzuformenden Mittelspannungs-Transistoren, jedoch wird sie nicht gebildet an dem anderen Gebiet des Einrichtungs-Isolierfilms 422. Die Stufen 412, 416 werden nicht gebildet in dem Gebiet für die einzuformenden Niederspannungs-Transistoren.
  • Derartige Charakteristiken der Halbleitereinrichtung gemäß der vorliegenden Erfindung werden erzeugt, indem die Muster für die Ätzmasken, die beim Bilden der Gate-Isolierfilme verwendet werden, vorbereitet werden auf der Grundlage von Daten der Hochspannungs-Betriebswannen (p-Wanne 478, n-Wanne 480, 490) und der Mittelspannungs-Betriebswannen (p-Wanne 482, n-Wanne 484). Die Muster für die Ätzmasken werden vorbereitet auf der Grundlage der Daten dieser Wannen, wodurch keine Stufe an dem Einrichtungs-Isolierfilm in dem Gebiet für die einzuformenden Hochspannungs-Transistoren gebildet wird. Der Einrichtungs-Isolierfilm wird relativ dicker in all den Teilen der Hochspannungs-Betriebswannen gebildet, im Vergleich zu der Niederspannungs-Betriebswanne (p-Wanne 486, n-Wanne 488) und der Mittelspannungs-Betriebswanne. Diese Struktur ermöglicht das Hochhalten der Schwellwertspannungen sämtlicher parasitärer Feld-Transistoren in dem Hochspannungs-Betriebsgebiet.
  • Ebenso werden in der Halbleitereinrichtung gemäß der vorliegenden Erfindung, wie bei dem oben beschriebenen zweiten Herstellungsverfahren, die Stufen 412, 416 gebildet an der Oberfläche des Einrichtungs-Isolierfilms. Jedoch werden die Stufen 412, 416 gebildet in den Gebieten des Einrichtungs-Isolierfilms 44 entsprechend zu dem Wannenrand der Hochspannungs-Betriebswannen oder der Mittelspannungs-Betriebswanne, und die durch die Stufen 412, 416 bewirkte Konkavität erfasst ein größeres Gebiet in dem Einrichtungs-Isolierfilm 422 (siehe 46B und 46C). Selbst mit vorliegender Konkavitäten an der Oberfläche des Einrichtungs-Isolierfilms 422 durch die Stufen 412, 416, sind die Konkavitäten ausreichend so beabstandet voneinander, dass ein oben gebildeter polykristalliner Siliziumfilm sich einfach ohne Reste mustern lässt.
  • Wie oben beschrieben, werden die Stufen 412, 416 in den Gebieten des Einrichtungs-Isolierfilms 422 entsprechend zu den Wannenrändern der Hochspannungs-Betriebswannen oder der Mittelspannungs-Betriebswannen gebildet, jedoch werden sie nicht in den anderen Gebieten des Einrichtungs-Isolierfilms 422 gebildet. Demnach werden die Stufen im Zusammenhang mit mit dem Bilden der Gate-Isolierfilme nicht innerhalb der Haupt-Logikschaltungseinheit 323 erzeugt, und demnach lässt sich das Erzeugen von Resten des polykristallinen Siliziumfilms vermeiden, was ermöglicht, dass die polykristallinen Siliziumverbindungen gemäß der Packung angeordnet sind, die sich für das Verkleinern der Einrichtungen eignen.
  • Nun wird das Verfahren der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform unter Bezug auf die 47A und 47B beschrieben. Das Verfahren zum Herstellen der Halbleitereinrichtung gemäß der vorliegenden Erfindung ist dasselbe wie das Verfahren zum Herstellen der Halbleitereinrichtung gemäß der zweiten Ausführungsform mit der Ausnahme, dass das Maskenmuster für den Photoresistfilm 496, verwendet bei den in den 37A und 45B gezeigten Schritten, und das Maskenmuster des Photoresistfilms 500, verwendet bei den in 37b und 45C gezeigten Schritten, unterschiedlich sind von denjenigen, die bei dem Verfahren zum Herstellen der Halbleitereinrichtung gemäß der vorliegenden Ausführungsform verwendet werden.
  • In derselben Weise wie bei dem Verfahren zum Herstellen der Halbleitereinrichtung gemäß der zweiten Ausführungsform, gezeigt in den 30A bis 36B, werden die p-Wannen 478, 482, 486 und die n-Wanne 480, 484, 488, 490, das floatende Gate 458, der ONO Film 460, etc. gebildet, und dann wird der ONO Film 460 und der Tunnel-Oxidfilm 460 in dem Gebiet anders als dem Gebiet für die einzuformende Flash-Speicherzelle (Flash-Zelle) entfernt.
  • Als nächstes wird ein thermisches Oxidieren bei beispielsweise 850°C ausgeführt, zum Bilden eines 13 nm dicken Siliziumoxidfilms 494 an den aktiven Gebieten.
  • Dann erfolgt mittels Photolithografie ein Bilden eines Photoresistfilms 496 zum Abdecken des Gebiets für die einzuformenden Flash-Speicherzelle (Flash-Zelle) und des Gebiets für die einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt) und unter Freigabe des Restgebiets.
  • Das Muster des Photoresistfilms 496 wird vorbereitet auf der Grundlage der Daten der Hochspannungs-Betriebswannen (p-Wanne 478, n-Wannen 480, 490). Die umgekehrten Daten der Maskendaten zum Bilden der Wannen werden verwendet, so wie sie sind, oder die umgekehrten Daten werden so verschoben, dass sie um einen bestimmten Wert von beispielsweise ungefähr 1 μm an den jeweiligen Seiten größer sind.
  • Dann wird der Siliziumoxidfilm 494 geätzt, durch Nassätzen unter Verwendung von beispielsweise Flusssäure in wässriger Lösung mit dem Photoresistfilm 496 als der Maske zum Entfernen des Siliziumoxidfilms 494 in dem Gebiet für die einzuformenden Mittelspannungs-Transistoren (N-MV, P-MV), und dem Gebiet für die einzuformenden Niederspannungs-Transistor (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt) (37A).
  • Bei diesem Ätzschritt wird auch der Einrichtungs-Isolierfilm 422 geätzt. Jedoch sind die Ränder des Photoresistfilms 496 lediglich an den Gebieten des Einrichtungs-Isolierfilms 422 entsprechend zu den Rändern der Hochspannungs-Betriebswannen (p-Wanne 478, n-Wannen 480, 490) positioniert, und die Stufen 412 werden lediglich in diesen Gebieten gebildet (siehe 46B).
  • Als nächstes wird der Photoresistfilm 496 beispielsweise durch Aschen entfernt.
  • Dann wird ein thermisches Oxidieren ausgeführt, bei beispielsweise 850°C zum Bilden eines 4.5 nm dicken Siliziumoxidfilms 498 an den aktiven Gebieten in dem Gebiet für die Mittelspannungs-Transistoren (N-MV, P-MV) und in dem Gebiet für die Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt). Dieser thermische Oxidationsschritt erhöht die Filmdicke des Siliziumoxidfilms 494.
  • Dann erfolgt mittels Photolithografie das Bilden eines Photoresistfilms 500 zum Abdecken des Gebiets für die einzuformende Flash-Speicherzelle (Flash-Zelle), des Gebiets für die einzuformenden Hochspannungs-Transistoren (N-HV mit niedrigem Vt, N-HV mit hohem Vt, P-HV mit niedrigem Vt, P-HV mit hohem Vt), und des Gebiets für den einzuformenden Mittelspannungs-Transistor (N-MV, P-MV) und unter Freigabe des Gebiets für die einzuformenden Niederspannungs-Transistor (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt).
  • wie in 47B gezeigt, erfolgt das Vorbereiten des Musters des Photoresistfilms 500 auf der Grundlage der Daten der Hochspannungs-Betriebswanne (p-Wanne 478, n-Wannen 480, 490) und der Mittelspannungs-Betriebswanne (p-Wanne 48s, n-Wanne 484). Die umgekehrten Daten der Maskendaten zum Bilden der Wannen werden verwendet, wie sie sind, oder die umgekehrten Daten werden verschoben, um um einen bestimmten Wert von beispielsweise ungefähr 1 μm an den jeweiligen Seiten größer zu sein.
  • Als nächstes wird der Siliziumoxidfilm 498 durch Nassätzen geätzt, unter Verwenden von beispielsweise einer Flusssäure in wässriger Lösung bzw. Flusssäure wässriger Lösung mit dem Photoresistfilm 500 als der Maske zum Entfernen des Siliziumoxidfilms 498 in dem Gebiet der einzuformenden Niederspannungs-Transistoren (N-LV mit niedrigem Vt, N-LV mit hohem Vt, P-LV mit niedrigem Vt, P-LV mit hohem Vt) ( 37B).
  • Bei diesem Ätzschritt wird auch der Einrichtungs-Isolierfilm 422 geätzt. Jedoch sind die Ränder des Photoresistfilms 500 lediglich bei den Gebieten des Einrichtungs-Isolierfilms 422 positionier, entsprechend zu den Rändern der Hochspannungs-Betriebswanne (p-Wanne 478, n-Wannen 480, 490) und der Ränder der Mittelspannungs-Betriebswannen (p-Wanne 482, n-Wanne 484), und die Stufen 412, 416 sind lediglich in diesen Gebieten gebildet (siehe 46C).
  • Dann wird der Photoresistfilm 500 beispielsweise durch Aschen entfernt.
  • Hiernach ist in derselben Weise wie bei dem Verfahren zum Herstellen der Halbleitereinrichtung gemäß der zweiten Ausführungsform, gezeigt in der 38A bis 44, die Halbleitereinrichtung abgeschlossen.
  • Wie oben beschrieben, wird gemäß der vorliegenden Ausführungsform bei dem Bilden der Gate-Isolierfilme unterschiedlicher Filmdicken die Maske zum selektiven Entfernen des Isolierfilms in dem Gebiet der einzuformenden Niederspannungs-Transistoren und dem Gebiet der einzuformenden Mittelspannungs-Transistoren vorbereitet auf der Grundlage der Umkehrdaten der Maskendaten für die Hochspannungs-Betriebswanne, und die Masken zum selektiven Entfernen des Isolierfilms in dem Gebiet für die einzuformenden Niederspannungs-Transistoren werden vorbereitet auf der Grundlage der Umkehrdaten der Maskendaten für die Hochspannungs-Betriebswannen und der Umkehrdaten der Maskendaten für die Mittelspannungs-Betriebswannen, wodurch die aktiven Gebiete und der Einrichtungs-Isolierfilme in dem Gebiet für die einzuformenden Hochspannungs-Transistoren ohne Fehler geschützt sind. Demnach tritt selbst dann, wenn die Breite des Einrichtungs-Isoliergebiets groß ist, das Problem dahingehend nicht auf, dass der Einrichtungs-Isolierfilm in dem Gebiet für die einzuformenden Hochspannungs-Transistoren ausgedünnt ist. Demnach wird selbst dann, wenn der Einrichtungs-Isolierfilm auf einmal in dem Gesamtgebiet des Substrats gebildet wird, der Einrichtungs-Isolierfilm in dem Hochspannungsgebiet dick beibehalten, und die Schwellwertspannungen der parasitären Feldtransistoren lassen sich hoch beibehalten. Der Einrichtungs-Isolierfilm lässt sich auf einmal ausbilden, was nicht zu den Herstellungskosten beiträgt.
  • Die Stufen, die bei dem Einrichtungs-Isolierfilm beim Bilden des Gate-Isolierfilms unterschiedlicher Filmdicken gebildet werden, werden in dem Teil entsprechend den Wannenrändern gebildet, und sie sind demnach ausreichend von dem Rand der aktiven Gebiete beabstandet. Somit werden keine feinen Konkavitäten zwischen dem Einrichtungs-Isolierfilm und den aktiven Gebieten gebildet, und die Herstellung von Resten der Konkavitäten in dem Einrichtungs-Isolierfilm lässt sich vermeiden.
  • Die beim Bilden der Gate-Isolierfilme unterschiedlicher Filmdicken verwendete Ätzmaske wird auf der Grundlage der Maskendaten der Wannen vorbereitet, wodurch es nicht erforderlich ist, neue Daten zum Bilden der Masken vorzubereiten.
  • Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, und sie kann andere zahlreiche Modifikationen abdecken.
  • Als Beispiel ist für die erste Ausführungsform die vorliegende Erfindung erläutert mittels einem FPGA ohne kombinierten Flash-Speicher und einem FPGA mit kombiniertem Flash-Speicher. Jedoch wird die vorliegende Erfindung nicht wesentlich/ausschließlich angewandt auf FPGA-Einheiten. Die vorliegende Erfindung betrifft ungefähr die Halbleitereinrichtungsgruppe, die eine Halbleitereinrichtung ohne kombinierten Flash-Speicher umfasst, und eine Halbleitereinrichtung mit kombiniertem Flash-Speicher, und sie ist in breitem Umfang auf Halbleitergruppen anwendbar, für die die Identität der Logiktransistoren beider Halbleitereinrichtungen wichtig ist.
  • Der Krümmungsradius und die STI-Vertiefungsgrößen des oberen Endes des aktiven Gebiets sind nicht beschränkt auf die Werte, die bei den oben beschriebenen Ausführungsformen beschrieben sind, und sie lassen sich geeignet in Übereinstimmung mit den Charakteristiken der Flash-Speicherzellen festlegen, sowie der Arten, Filmdicken, etc. des Gate-Isolierfilms.
  • Bei der zweiten und dritten Ausführungsform sind die Halbleitereinrichtung und das Verfahren zum Herstellen desselben gemäß der vorliegenden Erfindung mittels einem FPGA mit kombiniertem Flash-Speicher erläutert, jedoch sind die Halbleitereinrichtungen der vorliegenden Erfindung in ihrer Anwendung nicht auf FPGA-Einheiten begrenzt. Die vorliegende Erfindung ist in breitem Umfang anwendbar auf Halbleitereinrichtungen mit einer Vielzahl von Gate-Isolierfilmen unterschiedlicher Filmdicken.
  • Bei der ersten Ausführungsform enthält die Halbleitereinrichtung ohne kombinierten Flash-Speicher 6 Arten von Transistoren, und bei der ersten bis dritten Ausführungsform enthält die Halbleitereinrichtung mit kombiniertem Flash-Speicher 11 Arten von Transistoren. Jedoch ist die Zahl der Arten der Transistoren nicht auf diese beschränkt. Die Arten der an den Halbleitereinrichtungen montierten Transistoren lässt sich in Übereinstimmung mit Anwendungen erhöhen oder verringern. Zu bildende Schaltungen lassen sich variantenreich auswählen.

Claims (32)

  1. Halbleitereinrichtungsgruppe, enthaltend: eine erste Halbleitereinrichtung, enthaltend ein erstes Design-Makro und einen nicht-flüchtigen Speicher, und eine zweite Halbleitereinrichtung, umfassend ein zweites Design-Makro mit der Identität zu dem ersten Design-Makro und enthaltend keinen nicht-flüchtigen Speicher, wobei das erste Design-Makro ein erstes aktives Gebiet und ei n erstes Einrichtungs-Isoliergebiet, gebildet auf einem ersten Halbleitersubstrat, umfasst, das zweite Design-Makro ein zweites aktives Gebiet und ein zweites Einrichtungs-Isoliergebiet, gebildet auf einem zweiten Halbleitersubstrat, umfasst, ein Krümmungsradius eines oberen Endes des ersten aktiven Gebiets in einem Querschnitt größer ist als ein Krümmungsradius eines oberen Endes des zweiten aktiven Gebiets in einem Querschnitt, und eine Differenz der Höhe zwischen einer Oberfläche des ersten aktiven Gebiets und einer Oberfläche des ersten Einrichtungs-Isoliergebiets größer ist als eine Differenz der Höhe zwischen einer Oberfläche des zweiten aktiven Gebiets und einer Oberfläche des zweiten Einrichtungs-Isoliergebiets.
  2. Halbleitereinrichtungsgruppe nach Anspruch 1, dadurch gekennzeichnet, dass der Krümmungsradius des ersten aktiven Gebiets größer ausgebildet ist als der Krümmungsradius des zweiten aktiven Gebiets, so dass eine Differenz in einer Charakteristik kompensiert ist, und zwar aufgrund der Differenz der Höhe zwischen der Oberfläche des ersten aktiven Gebiets und der Oberfläche des ersten Einrichtungs-Isoliergebiets, die unterschiedlich ist von der Differenz in der Höhe zwischen der Höhe des zweiten aktiven Gebiets und der Oberfläche des zweiten Einrichtungs-Isoliergebiets.
  3. Halbleitereinrichtungsgruppe nach Anspruch 2, dadurch gekennzeichnet, dass die Einrichtungscharakteristik eine Kanalbreitenabhängigkeit von Schwellwertspannungen eines Transistors ist.
  4. Halbleitereinrichtungsgruppe nach Anspruch 1, dadurch gekennzeichnet, dass das erste Einrichtungs-Isoliergebiet einen Graben enthält, gebildet in dem ersten Halbleitersubstrat, und ein in dem Gaben vergrabenes Isoliermaterial, und das zweite Einrichtungs-Isoliergebiet einen Graben enthält, gebildet in dem zweiten Halbleitersubstrat, und ein in dem Graben vergrabenes Isoliermaterial.
  5. Halbleitereinrichtungsgruppe nach Anspruch 1, dadurch gekennzeichnet, dass die erste Halbleitereinrichtung ein FPGA ist, enthaltend den nicht-flüchtigen Speicher, und die zweite Halbleitereinrichtung ein FPGA ist, das keinen nicht-flüchtigen Speicher enthält.
  6. Halbleitereinrichtungsgruppe nach Anspruch 1, dadurch gekennzeichnet, dass das erste Design-Makro und das zweite Design-Makro eine Hauptlogikschaltung bilden.
  7. Halbleitereinrichtung, enthaltend: eine erstes Design-Makro, enthaltend ein erstes aktives Gebiet und ein erstes Einrichtungs-Isoliergebiet, gebildet auf einem Halbleitersubstrat; und einen nicht-flüchtigen Speicher, wobei die Halbleitereinrichtung zum Bilden einer Halbleitereinrichtungsgruppe zusammen mit einer anderen Halbleitereinrichtung ist, die ein zweites Design-Makro enthält, umfassend ein zweites aktives Gebiet und ein zweites Einrichtungs-Isoliergebiet, gebildet aus einem anderen Halbleitersubstrat und mit einer Identität mit dem ersten Design-Makro, und keinen nicht-flüchtigen Speicher enthält, ein Krümmungsradius an einem oberen Ende des ersten aktiven Gebiets in einem Querschnitt größer ist als ein Krümmungsradius eines oberen Endes des zweiten aktiven Gebiets in einem Querschnitt, und eine Differenz der Höhe zwischen einer Oberfläche des ersten aktiven Gebiets und einer Oberfläche des ersten Einrichtungs-Isoliergebiets größer ist als eine Differenz der Höhe zwischen einer Oberfläche des zweiten aktiven Gebiets und einer Oberfläche des zweiten Einrichtungs-Isoliergebiets.
  8. Halbleitereinrichtung, enthaltend: einen ersten Entwurfsmakro, enthaltend ein erstes aktives Gebiet und ein erstes Einrichtungs-Isoliergebiet, gebildet auf einem Halbleitersubstrat, und enthaltend keinen nicht-flüchtigen Speicher, wobei die Halbleitereinrichtung ausgebildet ist zum Bilden einer Halbleitereinrichtungsgruppe zusammen mit einer anderen Halbleitereinrichtung, die ein zweites Design-Makro enthält, umfassend ein zweites aktives Gebiet und ein zweites Einrichtungs-Isoliergebiet, gebildet aus einem anderen Halbleitersubstrat und mit einer Identität mit dem ersten Design-Makro, und enthaltend einen nicht-flüchtigen Speicher, ein Krümmungsradius eines oberen Endes des ersten aktiven Gebiets in einem Querschnitt kleiner ist als ein Krümmungsradius eines oberen Endes des zweiten aktiven Gebiets in einem Querschnitt, und eine Differenz in der Höhe zwischen einer Oberfläche des ersten aktiven Gebiets und einer Oberfläche des ersten Einrichtungs-Isoliergebiets kleiner ist als eine Differenz in der Höhe zwischen einer Oberfläche des zweiten aktiven Gebiets und einer Oberfläche des zweiten Einrichtungs-Isoliergebiets.
  9. Verfahren zum Herstellen einer Halbleitereinrichtungsgruppe, enthaltend: eine erste Halbleitereinrichtung mit einem ersten Design-Makro und einem nicht-flüchtigen Speicher; eine zweite Halbleitereinrichtung mit einem zweiten Design-Makro mit Identität mit dem ersten Design-Makro, enthaltend keinen nicht-flüchtigen Speicher, wobei die erste Halbleitereinrichtung hergestellt ist durch ein Halbleiterherstellungsverfahren, enthaltend die Schritte: Bilden eines ersten Grabens in einem ersten Halbleitersubstrat; Oxidieren des ersten Halbleitersubstrats zum Runden eines oberen Rands des ersten Grabens; Vergraben eines ersten Isoliermaterials in dem ersten Graben; und Entfernen eines Teils des ersten in dem ersten Graben vergrabenen Isoliermaterials zum Bilden eines ersten vertieften Gebiets an einer Oberfläche hiervon, die zweite Halbleitereinrichtung hergestellt ist durch ein Halbleiterherstellungsverfahren, enthaltend die Schritte: Bilden eines zweiten Gebiets in dem zweiten Halbleitersubstrat; Oxidieren des zweiten Halbleitersubstrats zum Abrunden eines oberen Rands des zweiten Grabens; Vergraben eines zweiten Isoliermaterials in dem zweiten Graben; und Entfernen eines Teils des in dem zweiten Graben vergrabenen zweiten Isoliermaterials zum Bilden eines zweiten vertieften Gebiets an einer Oberfläche hiervon, in dem Schritt zum Abrunden des oberen Rands des ersten Grabens und dem Schritt zum Abrunden des oberen Rands des zweiten Grabens ein Krümmungsradius des oberen Rands des ersten Grabens größer ist als ein Krümmungsradius des oberen Rands des zweiten Grabens, und in dem Schritt zum Bilden des ersten vertieften Gebiets und dem Schritt zum Bilden des zweiten vertieften Gebiets eine Vertiefungsgröße des ersten vertieften Gebiets größer ist als eine Vertiefungsgröße des zweiten vertieften Gebiets.
  10. Verfahren zum Herstellen einer Halbleitergruppe nach Anspruch 9, dadurch gekennzeichnet, dass der Krümmungsradius des ersten Grabens größer ausgebildet ist als der Krümmungsradius des zweiten Grabens, so dass eine Differenz einer Einrichtungs-Charakteristik kompensiert ist, und zwar aufgrund einer Differenz zwischen dem Vertiefungsumfang des ersten vertieften Gebiets und des Vertiefungsumfangs des zweiten vertieften Gebiets.
  11. Verfahren zum Herstellen einer Halbleitereinrichtungsgruppe nach Anspruch 10, dadurch gekennzeichnet, dass die Einrichtungs-Charakteristik eine Kanalbreitenabhängigkeit einer Schwellwertspannung eines Transistors ist.
  12. Verfahren zum Herstellen einer Halbleitereinrichtungsgruppe nach Anspruch 9, dadurch gekennzeichnet, dass eine Oxidationstemperatur in dem Schritt zum Abrunden des oberen Rands des ersten Grabens höher ist als eine Oxidationstemperatur in dem Schritt zum Abrunden des oberen Rands des zweiten Grabens.
  13. Halbleitereinrichtung, enthaltend: eine erste Wanne, gebildet in einem ersten Gebiet eines Halbleitersubstrats; eine zweite Wanne, gebildet in einem zweiten Gebiet des Halbleitersubstrats; einen Einrichtungs-Isolierfilm zum Definieren eines aktiven Gebiets in dem ersten Gebiet und eines aktiven Gebiets in dem zweiten Gebiet, wobei der Einrichtungs-Isolierfilm eine erste Stufe hat, gebildet an einem Teil entsprechend einem Grenzrand der ersten Wanne; einen ersten Gate-Isolierfilm, gebildet an dem aktiven Gebiet des ersten Gebiets; und einen zweiten Gate-Isolierfilm, gebildet an dem aktiven Gebiet in dem zweiten Gebiet und dicker als der erste Gate-Isolierfilm.
  14. Halbleitereinrichtung, enthaltend: eine erste Wanne, gebildet in einem ersten Gebiet eines Halbleitersubstrats; eine zweite Wanne, gebildet in einem zweiten Gebiet des Halbleitersubstrats; einen Einrichtungs-Isolierfilm zum Definieren eines aktiven Gebiets in dem ersten Gebiet und eines aktiven Gebiets in dem zweiten Gebiet, wobei der Einrichtungs-Isolierfilm eine erste Stufe hat, gebildet an einem Teil entsprechend einem Grenzrand der zweiten Wanne; einen ersten Gate-Isolierfilm, gebildet in dem aktiven Gebiet des ersten Gebiets; und einen zweiten Gate-Isolierfilm, gebildet in dem aktiven Gebiet des zweiten Gebiets und dicker als der erste Gate-Isolierfilm.
  15. Halbleitereinrichtung nach Anspruch 13, dadurch gekennzeichnet, dass sie ferner eine dritte Wanne enthält, gebildet in einem dritten Gebiet des Halbleitersubstrats, wobei der Einrichtungs-Isolierfilm ein aktives Gebiet in dem dritten Gebiet des Halbleitersubstrats definiert und eine zweite Stufe niedriger als die erste Stufe gebildet an einem Teil entsprechend dem Grenzrand der dritten Stufe hat, ferner ein dritter Gate-Isolierfilm enthalten ist, gebildet an dem aktiven Gebiet des dritten Gebiets und dicker als der erste Gate-Isolierfilm und dünner als der zweite Gate-Isolierfilm.
  16. Halbleitereinrichtung nach Anspruch 14, dadurch gekennzeichnet, dass sie ferner eine dritte Wanne enthält, gebildet in einem dritten Gebiet des Halbleitersubstrats, wobei der Einrichtungs-Isolierfilm ein aktives Gebiet in dem dritten Gebiet des Halbleitersubstrats bildet und eine zweite Stufe niedriger als die erste Stufe hat, gebildet an einem Teil entsprechend einem Grenzrand der dritten Wanne, ferner ein dritter Gate-Isolierfilm, gebildet auf dem aktiven Gebiet, enthalten ist, der dicker ist als der erste Gate-Isolierfilm und dünner ist als der zweite Gate-Isolierfilm.
  17. Halbleitereinrichtung nach Anspruch 13, dadurch gekennzeichnet, dass jede von der ersten Wanne und der zweiten Wanne eine CMOS Wanne ist, enthaltend eine n-Wanne und eine p-Wanne.
  18. Halbleitereinrichtung nach Anspruch 14, dadurch gekennzeichnet, dass jede von der ersten Wanne und der zweiten Wanne eine CMOS Wanne ist, enthaltend eine n-Wanne und eine p-Wanne.
  19. Halbleitereinrichtung nach Anspruch 15, dadurch gekennzeichnet, dass jede von der ersten Wanne, der zweiten Wanne und der dritten Wanne eine CMOS Wanne ist, enthaltend eine n-Wanne und eine p-Wanne.
  20. Halbleitereinrichtung nach Anspruch 16, dadurch gekennzeichnet, dass jede von der ersten Wanne, der zweiten Wanne und der dritten Wanne eine CMOS Wanne ist, enthaltend eine n-Wanne und eine p-Wanne.
  21. Halbleitereinrichtung nach Anspruch 13, dadurch gekennzeichnet, dass der Einrichtungs-Isolierfilm eine Konkavität aufweist, an einem Grenzteil zwischen dem aktiven Gebiet und dem Einrichtungs-Isolierfilm.
  22. Halbleitereinrichtung nach Anspruch 14, dadurch gekennzeichnet, dass der Einrichtungs-Isolierfilm eine Konkavität aufweist, an einem Grenzteil zwischen dem aktiven Gebiet und dem Einrichtungs-Isolierfilm.
  23. Verfahren zum Herstellen einer Halbleitereinrichtung, enthaltend die Schritte: Bilden einer ersten Wanne in einem ersten Gebiet eines Halbleitersubstrats unter Verwendung einer ersten Maske auf der Grundlage von ersten Maskendaten; Bilden einer zweiten Wanne in einem zweiten Gebiet des Halbleitersubstrats unter Verwendung einer zweiten Maske auf der Grundlage zweiter Maskendaten; Züchten eines ersten Isolierfilms auf dem Halbleitersubstrat; Entfernen des in dem ersten Gebiet gebildeten ersten Isolierfilms unter Verwendung einer dritten Maske auf der Grundlage der ersten Maskendaten; und Züchten eines zweiten Isolierfilms auf dem Halbleitersubstrat und dem ersten Isolierfilm, um hierdurch einen ersten Gate-Isolierfilm in dem ersten Gebiet zu bilden, und einen zweiten Gate-Isolierfilm dicker als den ersten Gate-Isolierfilm in dem zweiten Gebiet.
  24. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 23, dadurch gekennzeichnet, dass bei dem Schritt zum Entfernen eines ersten Isolierfilms die dritte Maske verwendet wird, die gebildet ist auf der Grundlage von ersten Maskendaten, die um einen bestimmten Wert verschoben sind.
  25. Verfahren zum Herstellen einer Halbleitereinrichtung, enthaltend die Schritte: Bilden einer ersten Wanne in einem ersten Gebiet eines Halbleitersubstrats unter Verwendung einer ersten Maske auf der Grundlage erster Maskendaten; Bilden einer zweiten Wanne in einem zweiten Gebiet des Halbleitersubstrats unter Verwendung einer zweiten Maske auf der Grundlage zweiter Maskendaten; Bilden einer dritten Wanne in einem dritten Gebiet des Halbleitersubstrats unter Verwendung einer dritten Maske auf der Grundlage dritter Maskendaten; Züchten eines ersten Isolierfilms auf dem Halbleitersubstrat; Entfernen des ersten Isolierfilms, gebildet in dem ersten Gebiet und dem zweiten Gebiet, unter Verwendung einer vierten Maske auf der Grundlage der ersten Maskendaten und der zweiten Maskendaten; Züchten eines zweiten Isolierfilms auf dem Halbleitersubstrat und dem ersten Isolierfilm; Entfernen des zweiten Isolierfilms, gebildet in dem ersten Gebiet, unter Verwendung einer fünften Maske auf der Grundlage der ersten Maskendaten; und Züchten eines dritten Isolierfilms auf dem Halbleitersubstrat und dem zweiten Isolierfilm, um hierdurch einen ersten Gate-Isolierfilm in dem ersten Gebiet zu bilden, sowie einen zweiten Gate-Isolierfilm dicker als den ersten Gate-Isolierfilm in dem zweiten Gebiet, und einen dritten Gate-Isolierfilm dicker als der zweite Gate-Isolierfilm in dem dritten Gebiet.
  26. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 25, dadurch gekennzeichnet, dass bei dem Schritt zum Entfernen des ersten Isolierfilms die vierte Maske verwendet wird, die gebildet wird auf der Grundlage der ersten Maskendaten, verschoben um einen bestimmten Wert, und der zweiten Maskendaten, verschoben um einen bestimmten Wert.
  27. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 25, dadurch gekennzeichnet, dass in dem Schritt zum Entfernen des zweiten Isolierfilms die fünfte Maske verwendet wird, die gebildet wird auf der Grundlage der ersten Maskendaten, verschoben um einen bestimmten Wert.
  28. Verfahren zum Herstellen einer Halbleitereinrichtung, enthaltend die Schritte: Bilden einer ersten Wanne in einem ersten Gebiet eines Halbleitersubstrats unter Verwendung einer ersten Maske auf der Grundlage erster Maskendaten; Bilden einer zweiten Wanne in einem zweiten Gebiet des Halbleitersubstrats unter Verwendung einer zweiten Maske auf der Grundlage zweiter Maskendaten; Züchten eines ersten Isolierfilms auf dem Halbleitersubstrat; Entfernen des ersten Isolierfilms, gebildet in einem Gebiet anders als dem zweiten Gebiet, unter Verwendung einer dritten Maske auf der Grundlage dritter Maskendaten, vorbereitet durch Umkehr der zweiten Maskendaten; Züchten eines zweiten Isolierfilms auf dem Halbleitersubstrat und dem ersten Isolierfilm, um hierdurch einen ersten Gate-Isolierfilm auf dem ersten Gebiet zu bilden, und einen zweiten Gate-Isolierfilm dicker als der erste Gate-Isolierfilm auf dem zweiten Gebiet.
  29. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 28, dadurch gekennzeichnet, dass bei dem Schritt zum Entfernen des ersten Isolierfilms die dritte Maske verwendet wird, die gebildet wird auf der Grundlage der dritten Maskendaten, verschoben um einen bestimmten Wert.
  30. Verfahren zum Herstellen einer Halbleitereinrichtung, enthaltend die Schritte: Bilden einer ersten Wanne in einem ersten Gebiet eines Halbleitersubstrats unter Verwendung einer ersten Maske auf der Grundlage erster Maskendaten; Bilden einer zweiten Wanne in einem zweiten Gebiet des Halbleitersubstrats unter Verwendung einer zweiten Maske auf der Grundlage zweiter Maskendaten; Bilden einer dritten Wanne in einem dritten Gebiet des Halbleitersubstrats unter Verwendung dritter Masken auf der Grundlage vierter Maskendaten; Züchten eines ersten Isolierfilms auf dem Halbleitersubstrat; Entfernen des ersten Isolierfilms, gebildet in einem Gebiet anders als dem dritten Gebiet, unter Verwendung einer vierten Maske auf der Grundlage vierter Maskendaten, vorbereitet durch Umkehr der dritten Maskendaten; Züchten eines zweiten Isolierfilms auf dem Halbleitersubstrat und dem ersten Isolierfilm; Entfernen des zweiten Isolierfilms, gebildet in einem Gebiet anders als dem zweiten Gebiet und dem dritten Gebiet, durch Verwendung einer fünften Maske, auf der Grundlage der vierten Maskendaten und fünfter Maskendaten, vorbereitet durch Umkehr der zweiten Maskendaten; und Züchten eines dritten Isolierfilms auf dem Halbleitersubstrat und dem zweiten Isolierfilm, um hierdurch einen ersten Gate-Isolierfilm in dem ersten Gebiet zu bilden, einen zweiten Gate-Isolierfilm dicker als den ersten Gate-Isolierfilm in dem zweiten Gebiet, und einen dritten Gate-Isolierfilm dicker as der zweite Isolierfilm in dem dritten Gebiet.
  31. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 30, dadurch gekennzeichnet, dass in dem Schritt zum Entfernen des ersten Isolierfilms die vierte Maske verwendet wird, die gebildet wird auf der Grundlage der vierten Maskendaten, verschoben um einen bestimmten Wert.
  32. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 30, wobei in dem Schritt zum Entfernen des zweite Isolierfilms die fünfte Maske verwendet wird, die gebildet wird auf der Grundlage der vierten Maskendaten, verschoben um einen bestimmten Wert, und der fünften Maskendaten, verschoben um einen bestimmten Wert.
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