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DE102004055640A1 - LDMOS-Transistorvorrichtung, Integrierter Schaltkreis und Herstellungsverfahren hiervon - Google Patents

LDMOS-Transistorvorrichtung, Integrierter Schaltkreis und Herstellungsverfahren hiervon Download PDF

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DE102004055640A1
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Abstract

Ein intergrierter LDMOS-Transistor umfasst ein Halbleiter-Substrat (11), einen LDMOS-Gate-Bereich (17), LDMOS-Source- (14) und -Drain- (15) -Bereiche und einen Kanalbereich (13), der unter dem LDMOS-Gate-Bereich angeordnet ist, wo der Kanalbereich die LDMOS-Source- und -Drain-Bereiche miteinander verbindet. Der LDMOS-Gate-Bereich umfasst erste (18a) und zweite (18b) Gate-Isolierschichtbereiche, einen zentral angeordneten Gate-Aufteilungs-Isolierbereich (19), welcher zwischen dem ersten und dem zweiten Gate-Isolierschichtbereich vorgesehen ist, und erste (20a) und zweite (20b) individuelle Gate-Leitungsschichtbereiche, die auf jeweils einem der ersten und zweiten Gate-Isolierschichtbereiche vorgesehen sind und die jeweils einen geätzten äußeren Abstandshalter-Bereich bei dem zentral angeordneten Isolierschichtbereich bilden.

Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der integrierten Schaltungstechnologie und insbesondere bezieht sich die Erfindung jeweils auf eine LDMOS (lateral double diffused MOS)-Transistorvorrichtung, einen integrierten Schaltkreis, welcher die LDMOS-Transistorvorrichtung enthält, und ein Verfahren zur Herstellung des integrierten Schaltkreises mit der LDMOS-Transistorvorrichtung.
  • BESCHREIBUNG DES STANDES DER TECHNIK UND HINTERGRUND DER ERFINDUNG
  • Die Geschwindigkeit eines LDMOS-Transistors wird bestimmt durch die Transkonduktanz gm und die Eingangskapazität Cin, und insbesondere ist die Geschwindigkeit proportional zu gm/Cin. Wenn die Kapazität ohne Veränderung der Transkonduktanz reduziert wird, wird die Geschwindigkeit ohne zusätzliche Beeinträchtigungen erhöht, wobei davon ausgegangen wird, dass die Prozesslithographie unverändert beibehalten wird.
  • Eine verbesserte Leistung wurde auf verschiedene Arten erzielt, indem eine herunter skalierte Vorrichtung verwendet wurde, deren Kanallänge kürzer ist als die kleinsten Maskenabmessungen, welche die heutige Prozesslithographie zulässt. Ein gebräuchliches Verfahren ist es, einen Diffusionsschritt zu verwenden, der eine kritische Länge wie die Kanallänge oder die Länge des Gates bestimmt. In diesem Zusammenhang wird beispielsweise auf die veröffentlichte US-Patentanmeldung mit der Nummer 20020055220 A1 verwiesen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Einige Lösungen aus dem Stand der Technik berücksichtigen nicht das ganze Verbesserungspotential. z.B. haben einige der herkömmlichen LDMOS-Transistoren der oben beschriebenen Art immer noch eine unnötig hohe Eingangskapazität und dadurch eine unnötig niedrige Geschwindigkeit.
  • Immer noch benötigen einige herkömmliche Lösungen für LDMOS-Transistoren, wie beispielsweise die in der genannten US-Patentanmeldung, zusätzliche Verfahrensschritte zur Herstellung von Vorrichtungen mit sub-lithographischen Merkmalsgrößen.
    •
  • Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine LDMOS-Transistorvorrichtung in einem integrierten Schaltkreis, insbesondere einem integrierten Schaltkreis für Hochfrequenzanwendungen, bereitzustellen, wobei die LDMOS-Transistorvorrichtung die Probleme überwindet, die mit dem oben beschriebenen Stand der Technik verbunden sind.
  • Es ist auch eine Aufgabe der Erfindung, einen integrierten Schaltkreis zu schaffen, der solch eine LDMOS-Transistorvorrichtung aufweist.
  • Des Weiteren ist es eine Aufgabe der Erfindung, ein Verfahren zur Herstellung eines integrierten Schaltkreises zu schaffen, insbesondere eines integrierten Schaltkreises für Hochfrequenzanwendungen, der einen LDMOS-Transistor enthält, welcher die obige Aufgabe erfüllt.
  • Gemäß der vorliegenden Erfindung werden diese Aufgaben durch LDMOS-Transistorvorrichtungen, integrierte Schaltkreise und Herstellungsverfahren, wie sie in den beigefügten Patentansprüchen beansprucht sind, gelöst.
  • Durch das Bereitstellen einer LDMOS-Transistorvorrichtung in einem integrierten Schaltkreis, insbesondere einem integrierten Schaltkreis für Hochfrequenzanwendungen, welche eine neuartige Split-Gate-Struktur aufweist, wird die Gate-Länge beträchtlich verringert, wodurch die Eingangskapazität reduziert wird und die Geschwindigkeit der LDMOS-Transistorvorrichtung erhöht wird.
  • Die neuartige Split-Gate-Struktur umfasst erste und zweite Gate-Isolierschichtbereiche, einen zentral angeordneten Isolierschichtbereich, welcher zwischen dem ersten und dem zweiten Gate-Isolierschichtbereich vorgesehen ist, und erste und zweite Gate-Leitungsschichtbereiche, welche auf den ersten und zweiten Gate-Isolierschichtbereichen vorgesehen sind. Die ersten und zweiten Gate-Leitungsschichten werden außerhalb von Abstandshalterbereichen (spacer) auf gegenüberliegenden Seiten des zentral angeordneten Isolierschichtbereichs geätzt, und jede weist eine Länge auf, die kleiner ist, vorzugsweise viel kleiner, als die Länge des zentral angeordneten Isolierschichtbereichs. Vorzugsweise wird die Länge des zentral angeordneten Isolierschichtbereichs durch eine Maske festgelegt, während die Gate-Längen kleiner sind als die kleinsten Maskenabmessungen, welche eine typische heutige Prozesslithographie zulässt.
  • Es ist auch bevorzugt, die ersten und zweiten Gate-Leitungsschichtbereiche der LDMOS-Transistorvorrichtung mit individuellen Kontakten zur elektrischen Kontaktierung zu versehen. Auf diese Art kann einer der ersten und zweiten Gate-Leitungsschichtbereiche mit einer Steuerspannung verbunden werden, und der andere der ersten und zweiten Gate-Leitungsschichtbereiche kann mit einer Vorspannung verbunden werden, vorzugsweise einer hohen Vorspannung, um die Kanalladungsträger in dem Drain-Drift-Bereich der LDMOS-Transistorvorrichtung zu invertieren.
  • Des Weiteren umfasst ein Verfahren zur Herstellung des erfindungsgemäßen LDMOS-Transistors folgende Schritte: Ausbilden eines zentral angeordneten Isolierschichtbereichs auf einem Halbleiter-Substrat, vorzugsweise mittels Maskierens und Ätzens; Ausbilden erster und zweiter Gate-Isolierschichtbereiche auf gegenüberliegenden Seiten des zentral angeordneten Isolierschichtbereichs; konformes Abscheiden einer Schicht leitfähigen Materials auf dem zentral angeordneten Isolierschichtbereich und den ersten und zweiten Gate-Isolierschichtbereichen; und anisotropes Ätzen der konform abgeschiedenen Schicht leitfähigen Materials, um erste und zweite Gate-Leitungsschichtbereiche in der Form äußerer Abstandshalterbereiche auf den ersten und zweiten Gate-Isolierschichtbereichen und auf gegenüberliegenden Seiten des zentral angeordneten Isolierschichtbereichs zu bilden.
  • Durch das Herstellungsverfahren der vorliegenden Erfindung wird eine Vorrichtung mit einer kleinen Merkmalsgröße und einer Gate-Länge geschaffen, wobei Verfahrensschritte verwendet werden, die typischerweise schon in modernste BiCMOS- und CMOS-Verfahren einbezogen sind.
  • Weitere Merkmale der Erfindung und ihre Vorteile werden ersichtlich werden anhand der detaillierten Beschreibung von bevorzugten Ausgestaltungen der vorliegenden Erfindung, welche hiernach gegeben wird, und den begleitenden 1–10, welche nur zur Verdeutlichung dienen und daher die vorliegende Erfindung nicht beschränken.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine stark vergrößerte Querschnittsansicht eines monolithisch integrierten LDMOS-Transistors gemäß einer bevorzugten Ausgestaltung der vorliegenden Erfindung.
  • 2 illustriert typische Dotierungskonzentrationen in dem Substrat unterhalb der Gate-Struktur eines erfindungsgemäßen LDMOS-Transistors, wie er zum Beispiel in 1 abgebildet ist.
  • 3–6 sind Diagramme, welche verschiedene simulierte Transistoreigenschaften des erfindungsgemäßen LDMOS-Transistors, wie er zum Beispiel in 1 abgebildet ist, illustrieren, wenn er mit einem herkömmlichen LDMOS-Transistor verglichen wird.
  • 7–10 sind stark vergrößerte Querschnittsansichten eines Teils einer Halbleiter-Struktur während der Herstellung gemäß einer weiteren bevorzugten Ausgestaltung der vorliegenden Erfindung.
  • Identische Bezugszeichen werden durchgehend in den Figuren verwendet, um identische oder ähnliche Bauelemente, Teile, Details und dergleichen von verschiedenen Ausgestaltungen zu bezeichnen.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSGESTALTUNGEN
  • Ein Silizium-LDMOS-Transistor gemäß einer ersten bevorzugten Ausgestaltung der vorliegenden Erfindung ist in 1 in einer vergrößerten Querschnittsansicht dargestellt. Der LDMOS-Transistor, welcher insbesondere Hochleistungs-Hochfrequenz-Anwendungen angepasst ist, umfasst ein Halbleiter-Substrat 11, in welchem ein n–-dotierter Drain-Drift-Bereich 12, ein p-dotierter Kanaltaschenbereich (channel pocket) 13, ein n+-dotierter Source-Bereich 14 und ein n+-dotierter Drain-Bereich 15 ausgebildet sind. Die dotierten Bereiche 12–15 in dem Substrat 11 sind seitlich umgeben von einem Feldoxid 16 oder einer anderen Art von Isolierbereichen, wie beispielsweise flachen Graben-Isolationsbereichen (shallow trench Isolation; STI).
  • Eine erfindungsgemäße LDMOS-Gate-Struktur 17 ist auf dem Substrat 11 angeordnet. Die Gate-Struktur 17 beinhaltet einen zentral angeordneten Split-Gate-Aufteilungs-Separator 19 aus einem elektrisch isolierenden Material und einem ersten 18a und einem zweiten 18b Gate-Isolierschichtbereich auf einer jeweiligen Seite des Split-Gate-Aufteilungs-Separators 19. Der Split-Gate-Aufteilungs-Separator 19 hat eine Länge Lgd und eine Höhe hg, welche vergleichbare Größen aufweisen, typischerweise in dem Bereich 0,5–1 μm.
  • Ein erster 20a und ein zweiter 20b Gate-Leitungsschichtbereich, vorzugsweise aus dotiertem polykristallinem Silizium, sind auf dem ersten 18a und dem zweiten 18b Gate-Isolierschichtbereich angeordnet, wobei jeder der Gate-Leitungsschichtbereiche 20a–b ein geätzter äußerer Abstandshalterbereich benachbart zu dem zentral angeordneten Split-Gate-Aufteilungs-Separator 19 ist. Außerdem hat jeder der Gate-Leitungsschichtbereiche 20a–b eine Länge Lg, welche kleiner bis viel kleiner als die Länge Lgd des zentral angeordneten Split-Gate-Aufteilungs-Separators 19 ist. Die Gate-Länge Lgd kann vorzugsweise kleiner als 0,5 μm sein, noch bevorzugter kleiner als 0,2 μm und am bevorzugtesten kleiner als 0,1 μm, wie beispielsweise etwa 50–70 nm. Daher kann die Gate-Länge viel kleiner ausgelegt werden als in herkömmlichen LDMOS-Transistoren mit lithographisch definierten Gates.
  • Der Kanaltaschenbereich 13 ist zumindest teilweise direkt unterhalb eines 20a der Gate-Leitungsschichtbereiche angeordnet, und der Drain-Drift-Bereich 12 ist zumindest teilweise direkt unterhalb des anderen 20b der Gate-Leitungsschichtbereiche angeordnet.
  • Vorzugsweise sind der erste und der zweite Gate-Leitungsschichtbereich 20a–b und der Source- 14 und der Drain- 15 -Bereich silicidiert. Folglich besteht jeder der ersten und zweiten äußeren Gate-Abstandshalterbereiche 20a–b aus einem Siliziumbereich 21a–b und einem Silicid-Bereich 22a–b darauf.
  • Die Source- und Drain-Silicid-Bereiche sind mit 23 und 24 bezeichnet.
  • Die Gate-Leitungsschichtbereiche 20a–b sind mit individuellen Kontakten zur elektrischen Verbindung ausgestattet. Vorzugsweise ist der Gate-Leitungsschichtbereich 20a, der am nächsten zur Source 14 liegt, mit einer Steuerspannung für eine gewöhnliche Gate-Funktion verbunden, und der Gate-Leitungsschichtbereich 20b, der am nächsten zur Drain 15 liegt, ist mit einer Vorspannung verbunden, vorzugsweise einer hohen Vorspannung, um die Kanalladungsträger soviel wie möglich unterhalb und neben diesem in dem Drain-Drift-Bereich 12 zu invertieren. Außerdem sollte der Drain-Drift-Bereich 12 vorzugsweise stärker dotiert sein als ein Drain-Drift-Bereich eines entsprechenden Transistors mit einem einzigen Gate, um zusammen mit der Vorspannung des Gate-Leitungsschichtbereichs 20b, der am nächsten zur Drain 15 liegt, sicherzustellen, dass die Kanalladungsträger bei Steuerspannungen oberhalb des Schwellenwerts invertiert werden.
  • Ein angemessener Abstand zwischen den Gate-Leitungsschichtbereichen 20a–b sollte vorteilhafterweise gewährleistet sein, um im Wesentlichen kapazitive Kopplungen zwischen den Gate-Leitungsschichtbereichen 20a–b zu vermeiden. Daher ist die Trennung vorzugsweise größer als die Dicke der Gate-Isolierschichtbereiche 18a–b.
  • Eine typische Dotierungs-Konzentrationsverteilung der verschiedenen Bereiche in dem Substrat des erfindungsgemäßen Doppel-Abstandshalter-Gate-LDMOS-Transistors ist in 2 dargestellt. Es sind auch typische Merkmalsabmessungen des Transistors angegeben. Die gestrichelten Linien deuten die Source-Kanal- und Kanal-Drain-pn-Übergänge an.
  • Die horizontalen Kanaldotierungs-Konzentrationsverteilungen des erfindungsgemäßen Doppel-Abstandshalter-Gate-LDMOS-Transistors und eines herkömmlichen bekannten LDMOS- Transistors sind in 3 dargestellt. Wenn man die verschiedenen Anordnungen der Source bei den zwei LDMOS-Transistoren ignoriert, kann man sehen, dass der Teil der Dotierungs-Konzentrationsverteilung, welcher die Schwellenspannung bestimmt, den gleichen Peak-Wert aufweist, welcher die gleiche Schwellenspannung VT in beiden Fällen liefert.
  • Der Drain-Strom und die Drain-Transkonduktanz aufgetragen gegen die Gate-Spannung bei einer Drain-Vorspannung VDS = 10 V für den erfindungsgemäßen Doppel-Abstandshalter-Gate-LDMOS-Transistor und für den herkömmlichen bekannten LDMOS-Transistor sind jeweils in 4 dargestellt. Es kann hier gesehen werden, dass die Transistoren die gleiche Schwellenspannung VT aufweisen.
  • Die Eingangskapazität und die Einheitsverstärkungsfrequenz (unity gain frequency) fT aufgetragen gegen den Drain-Strom für den erfindungsgemäßen Doppel-Abstandshalter-Gate-LDMOS-Transistor und für einen konventionellen bekannten LDMOS-Transistor sind jeweils in den 5–6 dargestellt. Aus 5 ist ersichtlich, dass die Eingangskapazität um ungefähr einen Faktor 2 geringer ist für den erfindungsgemäßen Doppel-Abstandshalter-Gate-LDMOS-Transistor. Die Kombination aus einer unveränderten Transkonduktanz und einer reduzierten Kapazität liefert eine verbesserte Verstärkung und eine entsprechende erhöhte Einheitsverstärkungs-Übergangsfrequenz fT. Aus 6 ist ersichtlich, dass die Einheitsverstärkungs-Übergangsfrequenz fT um etwa einen Faktor 2 größer ist für den erfindungsgemäßen Doppel-Abstandshalter-Gate-LDMOS-Transistor.
  • Es soll des Weiteren gewürdigt werden, dass, während die dargestellten bevorzugten Ausgestaltungen des LDMOS-Transistors n-Kanal-Vorrichtungen sind, die vorliegende Erfindung in dieser Hinsicht nicht beschränkt ist. Die Erfindung ist in gleicher Weise auf p-Kanal-Vorrichtungen anwendbar.
  • Es soll des Weiteren auch noch gewürdigt werden, dass, während die vorliegende Erfindung in erster Linie auf Hochfrequenzleistungs-Silizium-LDMOS-Vorrichtungen abzielt, die Erfindung auch für kleinere Vorrichtungen in Silizium-basierten integrierten Hochfrequenzschaltkreisen nützlich sein kann. Des Weiteren können die Doppel-Abstandshalter-Gate-LDMOS-Transistoren der vorliegenden Erfindung in anderen Materialien, wie beispielsweise SiC, GaAs usw., realisiert werden.
  • Nachfolgend wird mit Bezug auf die 7–10 eine bevorzugte Ausgestaltung zum Herstellen eines integrierten LDMOS-Transistors gemäß der vorliegenden Erfindung beschrieben. Die Herstellung kann mittels eines BiCMOS-Verfahrens oder mittels eines reinen CMOS-Verfahrens durchgeführt werden. Viele der Schritte in dem Verfahren, beispielsweise Ionen-Implantierungsschritte zum Ausbilden von Vertiefungen und Source- und Drain-Bereichen, sind einem Fachmann wohl bekannt, und diese Schritte werden daher nicht alle hier beschrieben werden oder werden nur schematisch angegeben werden. Im Mittelpunkt wird in erster Linie stehen, wie die Gate-Struktur des LDMOS-Transistors ausgebildet wird.
  • Feldoxid-Bereiche 16 werden in der Oberfläche eines Halbleiter-Substrats 11 ausgebildet, dessen oberer Teil n–-dotiert ist. Die Feldoxid-Bereiche 16 werden gebildet, um den LDMOS-Transistor in einer horizontalen Ausdehnung zu umgeben. Eine ziemlich dicke Schicht Siliziumoxid wird auf dem Substrat 11 abgeschieden und wird dann gemustert und geätzt, um einen zentral angeordneten Split-Gate-Aufteilungs-Separator 19 zu bilden. Eine dünne Gate-Oxidschicht 71 wird dann auf der Struktur abgeschieden, und diesem folgt die Abscheidung einer konformen polykristallinen Siliziumschicht 72 für die erfindungsgemäße Doppel-Abstandshalter-Gate-Struktur des LDMOS-Transistors.
  • Die konforme polykristalline Siliziumschicht 72 ist vorzugsweise stark dotiert, um eine angemessene Leitfähigkeit in der resultierenden Gate-Struktur zu gewährleisten. Ein Querschnitt der resultierenden Struktur ist in 7 dargestellt.
  • Es soll beachtet werden, dass die Höhe der Split-Gate-Aufteilungs-Struktur gleich ist wie die Summe aus der Dicke der dicken Siliziumoxidschicht, welche den Split-Gate-Aufteilungs-Separator 19 bildet, und der Dicke der dünnen Gate-Oxidschicht 71, und dass die Länge der Split-Gate-Aufteilungs-Struktur genauso groß ist wie die Summe aus der Länge der dicken Siliziumoxidschicht, welche den Split-Gate-Aufteilungs-Separator 19 bildet, und zweimal der Dicke der dünnen Gate-Oxidschicht 71. Die abgeschiedene Dicke und das Ätzen der dicken Siliziumoxidschicht, aus welchem der Split-Gate-Aufteilungs-Separator 19 gebildet wird, sind dementsprechend gewählt.
  • Die konform abgeschiedene polykristalline Siliziumschicht 72 wird nachfolgend anisotrop geätzt, um erste und zweite Gate-Leitungsschichtbereiche in der Gestalt äußerer Abstandshalter-Bereiche 21a–b auf der dünnen Gate-Oxidschicht 71 und auf gegenüberliegenden Seiten des zentral angeordneten Split-Gate-Aufteilungs-Separators 19 zu bilden. Das Ätzen ist selektiv bezüglich der darunter liegenden Gate-Oxidschicht 71. Ein Querschnitt der resultierenden Struktur ist in 8 dargestellt.
  • Um Kontakte für die äußeren Abstandshalter-Bereiche 21a–b zu erzeugen, wird anisotropes Ätzen durch eine Maske (nicht dargestellt) ausgeführt, um dabei polykristalline Silizium-Kontaktbereiche 91a–b auf Ausdehnungen der äußeren Abstandshalter-Bereiche 21a–b in einem Bereich außerhalb des Substratbereichs für den LDMOS-Transistor zu schaffen, wo Feldoxid 16 gebildet wurde. Ein Querschnitt einer solchen Struktur ist in 9 dargestellt. Die polykristallinen Silizium-Kontaktbereiche 91a–b können später während der Metallisierung der Struktur individuell mit Metallschichten (nicht dar gestellt) der Struktur verbunden werden. Die Maskierung und das Ätzen zur Ausbildung der polykristallinen Silizium-Kontaktbereiche 91a–b oder andere Maskierungen und Ätzungen werden verwendet, um die Gestaltung der äußeren Abstandshalter-Bereiche 21a–b zu definieren und zu gewährleisten, dass diese elektrisch isoliert voneinander sein werden.
  • Die dünne Gate-Oxidschicht 71 wird dann geätzt, indem die äußeren Abstandshalter-Bereiche 21a–b als eine Maske verwendet werden, um erste 18a und zweite 18b Gate-Oxidschichtbereiche zu bilden. Die Substrat-Dotierungen, die zuvor in dem Verfahren nicht ausgeführt wurden, werden durch Ionen-Implantation ausgeführt, um eine Kanaltasche 13 sowie Source- 14 und Drain- 15 -Bereiche zu schaffen. Ein Querschnitt der resultierenden Struktur ist in 10 dargestellt.
  • Das Verfahren wird fortgeführt mit der Silicidierung der äußeren Abstandshalter-Gate-Bereiche 21a–b und der Source- 14 und Drain- 15 -Bereiche, um eine Struktur wie die in 1 dargestellte Struktur zu erhalten. Es soll beachtet werden, dass die polykristallinen Silizium-Kontaktbereiche 91a–b, aber nicht die Ausdehnungen der äußeren Abstandshalter-Bereiche 21a–b unter den polykristallinen Silizium-Kontaktbereiche 91a–b übereinstimmend Nickel-silicidiert sind.
  • Vorzugsweise werden Nickel, Platin oder Palladium für die Herstellung der Silicide verwendet. Da diese Atome sich im Wesentlichen in das Silizium während der Herstellung der Silicide bewegen, besteht kein Risiko, dass eine Verbindung zwischen dem Source- 14 oder dem Drain- 15 -Bereich und den äußeren Abstandshalter-Gate-Bereichen 21a–b geschaffen wird. Es soll beachtet werden, dass dies im Gegensatz steht zu einigen anderen gewöhnlichen Silicid-Metallen, wie Titan und Kobalt, bei welchen sich die Silizium-Atome während der Herstellung der Silicide in das Metall bewegen. In diesem Fall können die Silicide hoch kriechen und durch das Oxid kriechen, wobei sie einen Kurzschluss zwischen dem Source- 14 o der dem Drain- 15 -Bereich und den äußeren Abstandshalter-Gate-Bereichen 21a–b schaffen. Jedoch können in Anwendungen, in welchen kein Risiko für einen derartigen Kurzschluss besteht, Titan oder Kobalt in gleicher Weise für die Herstellung der Silicide verwendet werden.
  • Nach der Herstellung des Silicids können die Source- 14 und Drain- 15 -Bereiche und die polykristallinen Silizium-Kontaktbereiche 91a–b während der Metallisierung der Vorrichtung kontaktiert werden.

Claims (17)

  1. Eine LDMOS-Transistorvorrichtung in einem integrierten Schaltkreis, insbesondere einem integrierten Schaltkreis für Hochfrequenzanwendungen, umfassend: – ein Halbleiter-Substrat (11), – einen LDMOS-Gate-Bereich (17) auf dem Substrat, – einen LDMOS-Source-Bereich (14) und einen LDMOS-Drain-Bereich (15), und – einen Kanalbereich (13), der in dem Substrat unter dem LDMOS-Gate-Bereich angeordnet ist, wobei der Kanalbereich (13) den LDMOS-Source-Bereich (14) und den LDMOS-Drain-Bereich (15) miteinander verbindet, dadurch gekennzeichnet, dass der LDMOS-Gate-Bereich umfasst: – einen ersten (18a) und einen zweiten (18b) Gate-Isolierschichtbereich, – einen zentral angeordneten Isolierschichtbereich (19), der zwischen dem ersten und dem zweiten Gate-Isolierschichtbereich vorgesehen ist, und – einen ersten (20a) und einen zweiten (20b) Gate-Leitungsschichtbereich, von denen jeder auf jeweils einem der ersten und zweiten Gate-Isolierschichtbereiche vorgesehen ist und jeder ein geätzter äußerer Abstandshalterbereich bei dem zentral angeordneten Isolierschichtbereich ist und jeder eine Länge (Lg) aufweist, die kleiner ist als eine Länge (Lgd) des zentral angeordneten Isolierschichtbereichs.
  2. Die LDMOS-Transistorvorrichtung nach Anspruch 1, wobei der erste und der zweite Gate-Leitungsschichtbereich mit individuellen Kontakten zur elektrischen Verbindung versehen sind.
  3. Die LDMOS-Transistorvorrichtung nach Anspruch 1 oder 2, wobei der Kanalbereich (13) zumindest teilweise direkt unterhalb einer (20a) der ersten und zweiten Gate-Leitungsschichtbereiche angeordnet ist und ein Drain-Drift-Bereich (12) zu mindest teilweise direkt unterhalb des anderen (20b) der ersten und zweiten Gate-Leitungsschichtbereiche angeordnet ist.
  4. Die LDMOS-Transistorvorrichtung nach Anspruch 3, wobei der eine der ersten und zweiten Gate-Leitungsschichtbereiche mit einer Steuerspannung verbunden ist und der andere der ersten und zweiten Gate-Leitungsschichtbereiche mit einer Vorspannung verbunden ist, vorzugsweise einer hohen Vorspannung, um die Kanalladungsträger in dem Drain-Drift-Bereich zu invertieren.
  5. Die LDMOS-Transistorvorrichtung nach einem der Ansprüche 1 bis 4, wobei die ersten und zweiten Gate-Leitungsschichtbereiche jeweils aus dotiertem polykristallinem Silizium hergestellt sind.
  6. Die LDMOS-Transistorvorrichtung nach Anspruch 5, wobei in dem ersten und zweiten Gate-Leitungsschichtbereich Silicide gebildet werden (22a–b), insbesondere Nickel-Silicide.
  7. Die LDMOS-Transistorvorrichtung nach einem der Ansprüche 1 bis 6, wobei die LDMOS-Transistorvorrichtung ein Hochfrequenz-Leistungstransistor ist.
  8. Ein monolithisch integrierter Schaltkreis, der die LDMOS-Transistorvorrichtung nach einem Ansprüche 1 bis 7 umfasst.
  9. Ein Verfahren zur Herstellung eines monolithisch integrierten Schaltkreises, welcher eine LDMOS-Transistorvorrichtung umfasst, wobei das Verfahren folgende Schritte aufweist: – Bereitstellen eines Halbleiter-Substrats (11); – Ausbilden eines LDMOS-Gate-Bereichs (17) auf dem Substrat; – Ausbilden eines LDMOS-Source-Bereichs (14) und eines LDMOS-Drain-Bereichs (15); und – Ausbilden eines Kanalbereichs (13), welcher in dem Substrat unter dem LDMOS-Gate-Bereich angeordnet ist, wobei der Ka nalbereich den LDMOS-Source-Bereich und den LDMOS-Drain-Bereich miteinander verbindet; dadurch gekennzeichnet, dass der Verfahrensschritt, bei dem ein LDMOS-Gate-Bereich auf dem Substrat ausgebildet wird, folgende Schritte aufweist: – Ausbilden eines zentral angeordneten Isolierschichtbereichs (19); – Ausbilden eines ersten (18a) und eines zweiten (18b) Gate-Isolierschichtbereichs auf gegenüberliegenden Seiten des zentral angeordneten Isolierschichtbereichs; – konformes Abscheiden einer Schicht eines leitfähigen Materials auf dem zentral angeordneten Isolierschichtbereich und den ersten und zweiten Gate-Isolierschichtbereichen; und – anisotropes Ätzen der konform abgeschiedenen Schicht aus leitfähigem Material, um einen ersten (20a) und einen zweiten (20b) Gate-Leitungsschichtbereich in der Form äußerer Abstandshalter-Bereiche auf den ersten und zweiten Gate-Isolierschichtbereichen und auf gegenüberliegenden Seiten des zentral angeordneten Isolierschichtbereichs zu schaffen.
  10. Verfahren nach Anspruch 9, wobei der zentral angeordnete Isolierschichtbereich (19) mit einer ersten Länge (Lgd) ausgebildet wird und jeder der ersten (20a) und zweiten (20b) Gate-Leitungsschichtbereiche mit einer zweiten Länge (Lg) gebildet wird, wobei die erste Länge (Lgd) größer ist als die zweite Länge (Lg).
  11. Verfahren nach Anspruch 9 oder 10, wobei der zentral angeordnete Isolierschichtbereich gebildet wird, indem eine Schicht eines isolierenden Materials abgeschieden wird und die Schicht aus dem isolierenden Material geätzt wird.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei das leitfähige Material ein dotiertes, insbesondere stark dotier tes, halbleitendes Material ist, insbesondere polykristallines Silizium.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei die Gestaltung der äußeren Abstandshalter-Bereiche durch Maskieren und isotropes Ätzen der Schicht aus leitfähigem Material bestimmt wird.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei in den äußeren Abstandshalter-Bereichen Silicide gebildet werden, insbesondere Nickel-Silicide (22a–b).
  15. Verfahren nach Anspruch 14, wobei in den LDMOS-Source- und -Drain-Bereichen gleichzeitig mit der Silicid-Bildung (22a–b) in den äußeren Abstandshalter-Bereichen Silicide (23, 24) gebildet werden.
  16. Verfahren nach einem der Ansprüche 9 bis 15, wobei erste und zweite Kontaktbereiche ausgebildet werden, die insbesondere aus dotiertem, insbesondere stark dotiertem, halbleitendem Material hergestellt werden, insbesondere polykristallinem Silizium, wobei jeder der ersten und zweiten Kontaktbereiche mit jeweils einem der äußeren Abstandshalter-Bereiche verbunden wird.
  17. Verfahren nach Anspruch 16, wobei der monolithisch integrierte Schaltkreis metallisiert wird und jeder der ersten und zweiten Kontaktbereiche individuell während der Metallisierung verbunden wird.
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