DE102004044984B4

DE102004044984B4 - Direktzugriffspeichervorrichtung, Halbleiterspeichervorrichtung und Verfahren zum Verringern eines Stromverbrauchs bei einer dynamischen Speichervorrichtung

Info

Publication number: DE102004044984B4
Application number: DE102004044984A
Authority: DE
Inventors: Joo-Sang Lee
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-09-25
Filing date: 2004-09-16
Publication date: 2010-08-19
Anticipated expiration: 2024-09-17
Also published as: US6862238B1; DE102004044984A1

Abstract

Direktzugriffspeichervorrichtung (10), die folgende Merkmale aufweist:
Zumindest einer Speicherbank, die mehrere Speicherarrayblöcke aufweist, wobei die Speicherarrayblöcke jeweils eine Mehrzahl von Speicherzellen aufweisen, wobei jede Speicherzelle konfiguriert ist, um eine Ladung zu halten;
einen Befehlsblock (22), der mit der Speicherbank (12, 14, 16 und 18) gekoppelt ist und konfiguriert ist, um Auffrischbefehle zu empfangen, die verwendet werden, um die Speicherzellen periodisch aufzufrischen; und
eine Erfassungsschaltung (50), die mit dem Befehlsblock (22) und mit dem Speicherarrayblock gekoppelt ist, wobei die Erfassungsschaltung (50) konfiguriert ist, um ein Treffererfassungssignal zu speichern, wenn auf den Speicherarrayblock zugegriffen wird, und den Auffrischbefehl zu empfangen, und um Freigabeblockauswahlsignale lediglich dann freizugeben, wenn das Treffererfassungssignal gespeichert ist, während der Auffrischbefehl empfangen wird.

Description

Die Erfindung bezieht sich auf eine Steuerschaltung zur Verwendung bei einer Auffrischoperation in einer Speichervorrichtung. Die Schaltung unterbindet unbenutzte Arrayblöcke von einer Auffrischoperation.
Bei Dynamischer-Direktzugriffspeicher-Systemen (DRAM-Systemen; DRAM = dynamic random access memory) ist es notwendig, dass die Informationen, die in den Speicherzellen gespeichert sind, in zyklischen Intervallen aufgefrischt werden. In DRAM-Speicherzellen sind die Informationen als Kondensatorladungen gespeichert und die Kondensatoren verlieren auf Grund von Leckströmen Ladungen. Folglich müssen die Speicherungsladungen der Kondensatoren wiederholt erneuert werden oder die gespeicherte Ladung, und somit gespeicherte Daten, werden verloren.
Für alle Typen eines DRAM ist eine Auffrischoperation notwendig, um gespeicherte Daten zu halten. Für einen synchronen dynamischen Direktzugriffspeicher (SDRAM = synchronous dynamic random access memory) oder einen synchronen dynamischen Direktzugriffspeicher mit doppelter Datenrate (DDR SDRAM = double data rate synchronous dynamic random access memory) wird ein Autoauffrisch- oder Selbstauffrischsignal verwendet. Für einen 256 M SDRAM oder DDR SDRAM z. B. wird ein Verteilt-Auffrisch-Befehl (Autoauffrischung) alle 7,81 Mikrosekunden geliefert. Alternativ werden 8192 Auffrischbefehle in einem Burst bzw. Stoß alle 64 Millisekunden geliefert (Selbstauffrischung), um die gespeicherten Daten beizubehalten.
Der DRAM besteht aus einer Vielzahl von Speicherzellen, die durch eine Spalte und eine Zeile zugreifbar sind. Die Speicherzellen sind typischerweise ferner in Speicherbanken geteilt, wobei jede Speicherzellarrayblöcke enthält. Das Auffrischen von Speicherinhalten der Speicherzellen in dem DRAM wird allgemein Zeile für Zeile mit einer internen Auffrischtreiberschaltung ausgeführt. Für Niedrigleistungs- oder mobile DRAM-Anwendungen, bei denen ein geringer Stromverbrauch betont ist, um eine Batterielebensdauer zu vergrößern, werden verschiedene Techniken in einem Versuch verwendet, diese Auffrischoperationen zu minimieren, weil dieselben einen erheblichen Strom verbrauchen. Eine derartige Technik ist eine Teilarrayselbstauffrischung (PASR = partial array self refresh). Um einen Strom einzusparen, ermöglicht dieses Merkmal, dass ein Benutzer die Menge an Speicher auswählt, die während eines Selbstauffrischzyklus aufgefrischt wird. Bei einem 256 M DRAM mit kleiner Leistung weist eine PASR jede der Speicherbanken, zwei Banken, eine Bank, eine halbe Bank und eine viertel Bank auf. Ein Reduzieren der Anzahl von Banken, die aufgefrischt werden sollen, spart die Menge an verwendetem Auffrischstrom. Auf eine ähnliche Weise spart auch ein Verringern der Anzahl von Auffrischzyklen einen Auffrischstrom. Eine andere Technik, die verwendet wird, um einen Strom zu sparen, ist der Tief-Leistungsreduktionsmodus (deep power down mode). Um eine maximale Stromreduzierung zu erreichen, sind bei diesem Modus alle internen Spannungsgeneratoren gestoppt. Daten werden nicht gehalten, wenn die Vorrichtung einmal in den Tief-Leistungsreduktionsmodus eintritt.
Obwohl diese Verfahren einen Stromverbrauch sparen und eine Batterielebensdauer vergrößern können, verbraucht ein Auffrischen jeder Zeile des DRAM immer noch erhebliche Mengen an Strom. Eine Verbesserung bei einer Auffrischoperation des DRAM, um einen Strom zu sparen, wäre eine nützliche Verbesserung bei der Technik.
Die Patenveröffentlichung US 2003/00238251 A1 bezieht sich beispielsweise auf ein Speichersystem, das physische Speicherelemente aufweist, die in Betriebsarten mit reduzierter Leistung gesetzt werden können. Dabei empfängt ein Hard warespeichercontroller Speicheranweisungen hinsichtlich eines logischen Adressenraums. Ansprechend auf die relative Verwendung unterschiedlicher Adressen innerhalb des logischen Adressenraums bildet der Speichercontroller den logischen Adressenraum so in einen physikalischen Speicher ab, dass die Anzahl von Speicherbauelemente, die verwendet werden, reduziert ist. Daraufhin werden weitere Speicherelemente in die Betriebsarten mit reduzierter Leistung gesetzt.
Die Patenveröffentlichung US 2001/0012230 A1 bezieht sich beispielsweise auf ein Halbleiterspeicherelement, bei dem Speicherzellen zum Beibehalten der Daten mittels eines ersten und zweiten Refresh-Modus aufgefrischt werden. Der erste Refresh-Modus ist ein Modus zum Auffrischen aller Speicherzellen, während der zweite Refresh-Modus ein Modus zum Auffrischen eines Teils der Speicherzellen ist. Dazu weist das Speicherelement ein Refresh-Adressenregister zum Speichern von Adresseninformationen auf, die die Speicherzellen bestimmen, die in dem zweiten Refresh-Modus aufgefrischt werden sollen.
Die Patenveröffentlichung US 6,359,801 B1 bezieht sich beispielsweise auf ein Speichermodul mit niedrigem Leistungsverbrauch unter Verwendung einer eingeschränkten RAM-Aktivierung. Bei dem dort beschriebenen Verfahren zum Zugreifen auf ein Speicherarray für ein elektronisches Bauelement wird ein Schaltungsentwurf verwendet, bei dem weniger Speicherbauelemente erforderlich sind, die aktiviert werden müssen, um auf eine Mehrzahl von Datenbits zuzugreifen, wodurch die erforderliche Leistungsmenge zum Zugreifen auf die Datenbits reduziert wird.
Es ist die Aufgabe der vorliegenden Erfindung, eine Direktzugriffspeichervorrichtung, eine Halbleiterspeichervorrichtung und ein Verfahren zum Verringern eines Stromverbrauchs bei einer dynamischen Speichervorrichtung mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch eine Direktzugriffspeichervorrichtung gemäß Anspruch 1, eine Halbleiterspeichervorrichtung gemäß Anspruch 10, sowie ein Verfahren gemäß Anspruch 17 gelöst.
Die vorliegende Erfindung ist eine Direktzugriffspeichervorrichtung mit einem reduzierten Auffrischstrom und ein Verfahren zur Verwendung in derselben. Die Speichervorrichtung umfasst ein Speicherarray mit einer Mehrzahl von Speicherzellen. Die Speicherzellen sind konfiguriert, um eine Ladung zu halten. Ein Befehlsblock ist mit der Speicherbank gekoppelt und ist konfiguriert, um Auffrischbefehle zu empfangen, die verwendet werden, um die Speicherzellen periodisch aufzufrischen. Eine Erfassungsschaltung ist mit dem Befehlsblock und mit dem Speicherarray gekoppelt. Die Erfassungsschaltung ist konfiguriert, um ein Treffererfassungssignal zu speichern, wenn auf das Speicherarray zugegriffen wird. Die Erfassungsschaltung empfängt ebenfalls den Auffrischbefehl. Die Erfassungsschaltung ermöglicht Blockauswahlsignale lediglich, wenn das Treffererfassungssignal gespeichert ist, während der Auffrischbefehl empfangen wird.
Die zugehörigen Zeichnungen sind eingeschlossen, um ein weiteres Verständnis der vorliegenden Erfindung zu liefern, und sind in diese Beschreibung eingegliedert und bilden einen Teil derselben. Die Zeichnungen stellen die Ausführungsbeispiele der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Grundlagen der Erfindung zu erläutern. Andere Ausführungsbeispiele der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne weiteres ersichtlich, wenn dieselben mit Bezug auf die folgende detaillierte Beschreibung klarer werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zueinan der. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Ausführungsbeispiel einer DRAM-Struktur;
2 einen Arrayblock in einer Bank eines DRAM;
3 eine Blocktreffererfassungsschaltung;
4 eine modifizierte Blocktreffererfassungsschaltung gemäß der vorliegenden Erfindung;
5a–5c Auffrischstromeinsparungen unter Verwendung einer PASR des Stands der Technik und eines Tief-Leistungsreduktionsmodus; und
6a–6c Auffrischstromeinsparungen gemäß der vorliegenden Erfindung.
In der folgenden detaillierten Beschreibung wird Bezug auf die zugehörigen Zeichnungen genommen, die einen Teil derselben bilden und in denen durch eine Darstellung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird eine direktionale Terminologie, wie beispielsweise „oben”, „unten”, „vorne”, „hinten”, „Vorder”, „Hinter”, etc., mit Bezug auf die Ausrichtung der Figur(en) verwendet, die beschrieben wird (werden). Weil Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl von unterschiedlichen Ausrichtungen positioniert sein können, wird die direktionale Terminologie für Darstellungszwecke verwendet und ist in keiner Weise begrenzend. Es ist klar, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Veränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist deshalb nicht in einem begrenzenden Sinn aufzufassen und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
1 stellt einen Direktzugriffspeicher dar, der bei einem Ausführungsbeispiel ein dynamischer Direktzugriffspeicher (DRAM = dynamic random access memory) 10 ist. Der DRAM 10 ist gemäß der vorliegenden Erfindung konfiguriert, um einen reduzierten Auffrischstrom aufzuweisen. Der DRAM 10 umfasst Speicherbanken 12, 14, 16 und 18. Der DRAM 10 umfasst ferner einen Datenbus (DQ) 20, einen Befehlsblock 22 und einen Adressblock 24. Jede Speicherbank 12, 14, 16 und 18 umfasst einen Zeilendecodiererblock 26 und einen Spaltendecodiererblock 28. Ferner umfasst jede Speicherbank 12, 14, 16 und 18 eine Vielzahl von Speicherarrayblöcken 30.
Der Datenbus 20 ist mit jeder Speicherbank 12, 14, 16 und 18 gekoppelt und steuert den Datenweg für sowohl die Lese- als auch die Schreiboperationen. Der Befehlsblock 22 empfängt externe Befehle und ist mit jeder Speicherbank 12, 14, 16 und 18 gekoppelt und decodiert externe Befehle und erzeugt interne Steuersignale zu den Speicherbanken. Der Adressblock 24 umfasst eine Zeilenadressleitung 32 und eine Spaltenadressleitung 34. Der Adressblock 24 überträgt externe Adressen zu Zeilendecodiererblöcken 26 (für jede der Banken 12, 14, 16 und 18) über die Zeilenadressleitung 32 für eine Aktiv/Vorladen-Operation. Der Adressblock 24 überträgt externe Adressen zu Spaltendecodiererblöcken 28 (für jede der Banken 12, 14, 16 und 18) über die Spaltenadressleitung 34 für eine Lesen/Schreiben-Operation. Die Zeilendecodiererblöcke 26 decodieren Zeilenadressen und wählen eine Zeile innerhalb des Arrayblocks 30 aus. Die Spaltendecodiererblöcke 28 decodieren Spaltenadressen und wählen eine oder mehrere Spalten innerhalb des Blocks 30 aus und führen Lesen/Schreiben-Operationen durch.
Die Speicherbanken 12, 14, 16 und 18 bestehen aus 2^m Arrayblöcken 30. Für einen 256 M DRAM mit kleiner Leistung ist m 5, derart, dass es 32 Arrayblöcke 30 für jede Speicherbank 12, 14, 16 und 18 gibt. Jeder Arrayblock 30 besteht aus einer Vielzahl von Zeilen und Spalten.
2 stellt einen einzigen Arrayblock 30 aus einer Speicherbank dar. Der Arrayblock 30 ist mit dem Zeilendecodiererblock 26 gekoppelt. Der Zeilendecodiererblock 26 kommuniziert über die Zeilenadressleitung 32 mit dem Adressblock 24. Der Zeilendecodiererblock 26 umfasst eine Blocktreffererfassungsschaltung 36. Der Arrayblock 30 ist an beiden Seiten durch Bitleitungsleseverstärkerblöcke (BLSA-Blöcke; BLSA = bit line sense amplifier) 38 gebunden. Die BLSA-Blöcke 38 sind in Kommunikation mit der Blocktreffererfassungsschaltung 36 innerhalb des Zeilendecodiererblocks 26.
Wenn durch das Speichersystem 10 auf spezielle Speicherzellen zugegriffen werden soll, werden in Betrieb Speicheradressen für diese Zellen durch den Adressblock 24 empfangen. Die Speicheradressen sind Mehr-Bit-Wörter, die Zeilen- und Spalteninformationen umfassen. Zeilenadressinformationen werden zu dem Zeilendecodiererblock 26 über die Zeilenadressleitung 32 gesendet. Adressen mit einem Aktiv-Befehl wählen einen einzigen Arrayblock 30 mit den m höchstwertigen Bits 40 in der Zeilenadresse durch ein Aktivieren von zwei benachbarten BLSA-Blöcken 38 aus. Die m höchstwertigen Bits 40 der Zeilenadresse werden durch die Blocktreffererfassungsschaltung 36 empfangen und decodiert, derart, dass BLSA-Blöcke 38 aktiviert werden, um den Arrayblock 30 zwischen den ausgewählten BLSA-Blöcken 38 auszuwählen. Die verbleibenden Zeilenadressbits werden durch den Zeilendecodiererblock 26 empfangen, der dann eine Zeile innerhalb des ausgewählten Arrayblocks 30 durch ein Decodieren des verbleibenden Abschnitts der Adresse auswählt.
In Betrieb muss der DRAM 10 aufgefrischt werden, um einen Datenverlust zu vermeiden. Auffrischbefehle werden perio disch zu dem Befehlsblock 22 gesendet. Wenn der Befehlsblock 22 einen externen Eingang als einen Auffrischbefehl für eine Autoauffrischung oder eine Selbstauffrischung interpretiert, erzeugt derselbe sequentielle Aktiv- und Vorladen-Steuersignale mit einer internen Zeitsteuerungsbeschränkung. Für eine Autoauffrischung tritt diese Sequenz einmal auf. Für eine Selbstauffrischung geht die Sequenz weiter, bis ein externer Selbstauffrischung-Verlassen-Befehl empfangen wird. Auffrischsignale für sowohl eine sequentielle Aktiv- als auch eine Vorladen-Operation gelten für alle Banken 12, 14, 16 und 18 des DRAM 10 simultan.
3 stellt ein Funktionsblockdiagramm der Blocktreffererfassungsschaltung 36 dar. Die Blocktreffererfassung 36 umfasst eine Blocktrefferlogik 42 und ist konfiguriert, um die m höchstwertigen Bits 40 aus der Zeilenadresse zu empfangen. Die Blocktreffererfassungsschaltung 36 verarbeitet dann die Bits, um ein BLSA-Freigabesignal 44 zu erzeugen. Das BLSA-Freigabesignal 44 weist ein Blockauswahlsignal (BLKSEL) i und ein Blockauswahlsignal (BLKSEL) i – 1 auf. Mit anderen Worten gibt das BLSA-Freigabesignal 44 BLSA i mit dem BLKSEL i-Signal und BLSA i – 1 mit dem BLKSEL i – 1-Signal frei. BLSA i und BLSA i – 1 sind auf jeder Seite eines Arrayblocks i und stellen somit einen Zugriff auf den Arrayblock i bereit. Auf diese Weise wird der Arrayblock i durch die Blocktreffererfassungsschaltung 36 durch die Erzeugung derselben des BLSA-Freigabesignals 44 ausgewählt. Die verbleibenden Zeilenadressbits werden dann durch den Zeilendecodiererblock 26 verarbeitet, um eine einzige Zeile innerhalb des Arrayblocks i auszuwählen.
4 ist eine Funktionsdarstellung einer modifizierten Blocktreffererfassungsschaltung 50 gemäß der vorliegenden Erfindung. Die modifizierte Blocktreffererfassungsschaltung 50 umfasst eine Blocktrefferlogik 42, eine Speicherungsschaltung 52, eine Rücksetzschaltung 54, eine Gatterschaltung 56 und eine Freigabeschaltung 58.
Die modifizierte Treffererfassungsschaltung 50 und die Blocktrefferlogik 42 empfangen die m höchstwertigen Bits 40 der Zeilenadresse wie bei der Blocktreffererfassungsschaltung 36 in 3. Das BLSA-Freigabesignal 44 wird jedoch nicht direkt aus den m höchstwertigen Bits 40 der Zeilenadresse ausschließlich freigegeben oder deaktiviert, wie es bei der Blocktreffererfassungsschaltung 36 von 3 der Fall war. Bei der modifizierten Blocktreffererfassungsschaltung 50 treten die Schaltungen 52, 54, 56 und 58 mit den m höchstwertigen Bits 40 der Zeilenadresse in Wechselwirkung, um das BLSA-Freigabesignal 44 (und somit BLKSEL i und BLKSEL i – 1) gemäß der vorliegenden Erfindung selektiv freizugeben und zu deaktivieren.
Genau gesagt, falls ein Arrayblock 30 verwendet wird und eine Auffrischoperation über den Befehlsblock 22 angewendet wird, wird eine normale Aktiv-Operation durch ein Freigeben des BLSA-Freigabesignals 44 (was BLKSEL i und BLKSEL i – 1 erzeugt) durchgeführt, wodurch der Arrayblock 30 (i) aufgefrischt wird. Falls ein Arrayblock 30 jedoch nicht verwendet wurde und eine Auffrischoperation über den Befehlsblock 22 angewendet wird, verbietet die modifizierte Blocktreffererfassungsschaltung 50 eine Erzeugung des BLSA-Freigabesignals 44 (wodurch BLKSEL i und BLKSEL i – 1 nicht erzeugt werden). Somit wird der Arrayblock 30 (i) nicht aufgefrischt und dies spart einen Strom bei dem DRAM 10.
Die Speicherungsschaltung 52 ist im Wesentlichen ein Latch bzw. eine Latch-Schaltung, das bzw. die Arrayblocktrefferinformationen speichert. Wann immer auf einen Arrayblock 30 zugegriffen wird, wird die Tatsache, dass dieser Zugriff auftrat, d. h. diese „Arrayblocktrefferinformationen” gespeichert. Die Speicherungsschaltung 52 umfasst einen Knoten Y und einen Knoten X an jeder Seite einer gewissen Logikschaltungsanordnung. Jedes Mal, wenn die m höchstwertigen Bits 40 der Zeilenadresse geliefert werden, um auf einen Arrayblock 30 zuzugreifen, werden diese Arrayblocktrefferinformationen oder ein „Treffererfassungssignal”, bei dem Knoten Y in der Speicherungsschaltung 52 gespeichert. Die Inverse des Treffererfassungssignals wird bei dem Knoten X gespeichert.
Die Rücksetzschaltung 54 ist eine Initialisierungs- oder Rücksetzschaltung. Die Rücksetzschaltung 54 ist konfiguriert, um ein Chip-Bereit-Signal (CHIPRDY-Signal), das ein Einschalten des Systems bzw. ein Beschicken des Systems mit Leistung angibt, wenn dieses Signal „niedrig” ist, und ein Deep-Power-Down-Signal zu empfangen, das angibt, dass das System in den Tief-Leistungsreduktionsmodus bzw. Deep-Power-Down-Modus eintritt, wenn dieses Signal „hoch” ist. Während Einschaltsequenzen oder eines Tief-Leistungsreduktionsmodus setzt die Rücksetzschaltung 54 den Knoten Y in der Speicherungsschaltung 52 rück.
Die Gatterschaltung 56 ist konfiguriert, um drei Signale zu empfangen: (1) das Aktiv-Befehl-Signal (ACT), das die Aktivierung eines ausgewählten Speicherblocks signalisiert, wenn dieses Signal „hoch” ist; (2) ein Auffrischsignal (REF), das entweder ein Selbstauffrisch- oder Autoauffrisch-Befehl-Signal angibt, wenn dieses Signal „niedrig” ist; und (3) die Inverse des Treffererfassungssignals, das bei dem Knoten X gespeichert ist. Die Gatterschaltung 56 empfängt diese Signale und ermöglicht, dass Arrayblocktreffer-Informationen, oder das Treffererfassungssignal, bei dem Knoten Y der Speicherungsschaltung 52 unter geeigneten Bedingungen gespeichert werden. Die Freigabeschaltung 58 ist dann konfiguriert, um das Treffererfassungssignal, das bei dem Knoten Y der Speicherungsschaltung 52 gespeichert ist, und das Auffrischsignal (REF) zu empfangen. Die Freigabeschaltung 58 gibt alternativ das BLSA-Freigabesignal 44 frei und deaktiviert dasselbe.
In Betrieb ist die modifizierte Blocktreffererfassungsschaltung 50 wirksam, um eine Auffrischoperation für verwendete Arrayblöcke 30 zu ermöglichen und um eine Auffrischoperation für unbenutzte Arrayblöcke 30 zu unterbin den, wodurch sowohl die gespeicherten Informationen bewahrt werden als auch zur gleichen Zeit ein Stromverbrauch in dem DRAM 10 gespart wird. Die m höchstwertigen Bits 40 der Zeilenadresse werden durch die Blocktrefferlogik 42 empfangen, deren Ausgang mit der Gatterschaltung 56 und der Freigabeschaltung 58 verbunden ist. Wenn das ACT-Signal hoch ist (was die Aktivierung eines ausgewählten Arrays angibt), das REF-Signal hoch ist (was angibt, dass weder die Selbstauffrischung noch die Autoauffrischung aktiv ist) und die Inverse des Treffererfassungssignals (die bei dem Knoten X gespeichert ist) hoch ist, schaltet die Gatterschaltung 56 durch und ermöglicht, dass der Ausgang der Blocktrefferlogik 42 bei dem Knoten Y der Speicherungsschaltung 52 gespeichert wird. Wenn ein Arrayblock 30 einmal verwendet wird, werden somit diese Blocktrefferinformationen in der Speicherungsschaltung 52 bei dem Knoten Y gespeichert. Der Knoten Y in der Speicherungsschaltung 52 ist mit der Freigabeschaltung 58 gekoppelt, wie es das REF-Signal ist. Folglich wird das BLSA-Blockfreigabesignal 44 lediglich freigegeben, wenn ein Blocktreffersignal in der Speicherungsschaltung 52 gespeichert ist und entweder eine Selbstauffrischung oder eine Autoauffrischung auftritt.
Falls auf einen Arrayblock 30 nicht zugegriffen wird oder derselbe nicht verwendet wird, ist das Treffererfassungssignal, das bei dem Knoten Y der Speicherungsschaltung 52 gespeichert ist, niedrig und somit empfängt während einer Auffrischoperation die Freigabeschaltung 58 niedrige Signale von sowohl der Speicherungsschaltung 52 als auch von dem REF-Signal, wodurch das BLSA-Freigabesignal 44 nicht freigegeben wird. Falls auf einen Arrayblock 30 nicht zugegriffen wird oder derselbe nicht verwendet wird, wird derselbe auf diese Weise während der Auffrischoperation nicht aufgefrischt, wodurch der Strom gespart wird, der anderweitig während einer Auffrischoperation dieses Arrayblocks 30 verwendet worden wäre.
Die Rücksetzschaltung 54 ist konfiguriert, um den Knoten Y der Speicherungsschaltung 52 jedes Mal nach einem Einschalten über das CHIPRDY-Signal und mit jedem Deep-Power-Down-Signal rückzusetzen. Somit wird das Treffererfassungssignal jedes Mal rückgesetzt, wenn es ein Einschalten gibt oder in einen Tief-Leistungsreduktionsmodus eingetreten wird.
5a–5c stellen den Strom dar, der unter Verwendung des herkömmlichen Teilarrayselbstauffrisch- und des Tief-Leistungsreduktionsmodus eingespart wird. 5a stellt einen typischen Stromverbrauch für einen herkömmlichen DRAM während Auffrischzyklen dar. Die gesamte Leistung, die während einer Auffrischoperation verbraucht wird, ist durch Verbrauchter-Strom-Blöcke 60 dargestellt. Die linke Seite jedes Verbrauchter-Strom-Blocks 60 stellt den Eintritt in den Auffrischzyklus dar, die rechte Seite jedes Blocks 60 stellt das Verlassen des Auffrischzyklus dar und die Höhe jedes Blocks 60 stellt die Menge an Strom dar, die während des Zyklus verwendet wurde.
5b stellt den Strom dar, der durch eine reduzierende Anzahl von Banken gespart wird, die bei einer Teilarrayselbstauffrischung aufgefrischt werden sollen. Die Höhe jedes Verbrauchter-Strom-Blocks 60 stellt die Menge an Strom dar, die ohne die Teilarrayselbstauffrischung verbraucht wird und die Höhe reduziert durch einen PASR-Gesparter-Strom-Block 62 stellt die Stromeinsparungen dar, die durch ein Verwenden des Teilarrayselbstauffrischmodus gewonnen werden. Der PASR-Gesparter-Strom-Block 62 ist in 5b als der ausgefüllte schwarze Abschnitt gezeigt und stellt die Menge an Storm dar, die durch das System aus einem Verwenden der Teilarrayselbstauffrischung gespart wird.
5c stellt den Strom dar, der mit einem Tief-Leistungsreduktionsmodus gespart wird. Nachdem das System eingeschaltet ist, ist ein Stromverbrauch durch Verbrauchter-Strom-Blöcke 60 dargestellt. Wiederum stellt die linke Seite jedes Blocks 60 einen Eintritt des Auffrischzyklus dar, die rechte Seite jedes Blocks 60 stellt das Verlassen des Auffrischzyklus dar und das obere Ende jedes Blocks 60 stellt die Menge an Strom dar, die während des Auffrischzyklus verbraucht wird. Das System tritt zu der Zeit, die durch einen Pfeil 64 dargestellt ist, in einen Tief-Leistungsreduktionsmodus ein. Kein Strom wird während des Tief-Leistungsreduktionsmodus aufgewendet. Folglich ersetzt während eines Tief-Leistungsreduktionsmodus ein Leistung-runter-Strom-Gespart-Block 63 die Verbrauchter-Strom-Blöcke 60 ganz. Der Leistung-runter-Strom-Gespart-Block 63 ist in 5c als der ausgefüllte schwarze Abschnitt gezeigt und stellt die Menge an Strom dar, die durch das System aus einem Eintreten in den Tief-Leistungsreduktionsmodus gespart wird. Das System tritt zu der Zeit, die durch einen Teil 66 dargestellt ist, aus dem Tief-Leistungsreduktionsmodus aus und der Strom, der nach einem Verlassen des Tief-Leistungsreduktionsmodus verwendet wird, ist durch die Verbrauchter-Strom-Blöcke 60 dargestellt.
6a–6c stellen Stromeinsparungen unter Verwendung der vorliegenden Erfindung dar. 6a stellt den Strom dar, der während eines Verwendens der vorliegenden Erfindung in Verbindung mit dem herkömmlichen DRAM gespart wird. Die gesamte Leistung, die während einer Auffrischoperation verbraucht wird, ist durch Verbrauchter-Strom-Blöcke 60 dargestellt. Die linke Seite jedes Verbrauchter-Strom-Blocks 60 stellt den Eintritt in den Auffrischzyklus dar, die rechte Seite jedes Blocks 60 stellt das Verlassen des Auffrischzyklus dar und die Höhe jedes Blocks 60 stellt die Menge an Strom dar, die während des Zyklus verwendet wird. 6a zeigt ferner die Menge an Strom, die durch das System durch ein Nicht-Auffrischen dieser Speicherarrayblöcke, die unbenutzt sind, gespart wird, dargestellt durch den schattierten Bereich in der Figur und hierin im Folgenden als ein Unbenutztes-Array-Stromeinsparungen-Block 70 identifiziert.
In 6a ist ferner eine Steigung s dargestellt, die dem Unbenutztes-Array-Stromeinsparungen-Block 70 folgt, wenn sich das System zeitlich an der Einschalten-Stufe vorbei bewegt. Wenn sich der Speicher weiter füllt, nehmen die Stromeinsparungen auf Grund eines Nicht-Auffrischens der unbenutzten Arrayblöcke weiter ab. Die Steigung S ist von dem Anwendungsprogramm, das in dem System läuft, und von der Anzahl von Banken in dem System sowie von der Anzahl von Arrayblöcken innerhalb einer Bank abhängig. Falls n die Anzahl von Banken und 2^m die Anzahl von Arrayblöcken innerhalb einer Bank ist, dann wird, wenn sich entweder n oder m erhöht, die Steigung S sanfter sein und zu mehr Stromeinsparungen führen. Typischerweise weisen DRAMs 4 (n = 4) oder mehr Banken auf und weisen eine große Anzahl von Arrayblöcken innerhalb jeder Bank auf. Je mehr Arrayblöcke innerhalb einer Bank, desto mehr Stromreduzierung findet gemäß der vorliegenden Erfindung statt.
6b stellt den Strom dar, der während eines Verwendens der vorliegenden Erfindung in Verbindung mit einem Reduzieren der Anzahl von Banken gespart wird, die bei einer PASR aufgefrischt werden sollen. Die Höhe des Verbrauchter-Strom-Blocks 60 stellt den gesamten Strom dar, der ohne die Verwendung einer PASR oder des unbenutzten Arrayblocks der vorliegenden Erfindung verbraucht wird. Die Höhe des Verbrauchter-Strom-Blocks 60 reduziert durch den Gesparter-Strom-Block 62 und durch den Unbenutztes-Array-Stromeinsparungen-Block 70 stellt die Stromeinsparungen dar, die durch ein Verwenden der PASR in Verbindung mit der vorliegenden Erfindung gewonnen werden.
6c stellt den Strom dar, der gespart wird, während die vorliegende Erfindung in Verbindung mit einem Tief-Leistungsreduktionsmodus verwendet wird. Nachdem das System eingeschaltet ist, ist ein Stromverbrauch durch Verbrauchter-Strom-Blöcke 60 dargestellt. Die Menge an Strom, die durch das System aus einem Nicht-Auffrischen dieser Speicherarrayblöcke, die unbenutzt sind, gespart wird, ist durch den schattierten Abschnitt dargestellt, der als der Unbenutztes-Array-Stromeinsparungen-Block 70 identifiziert ist. Das System tritt bei der Zeit, die durch einen Pfeil 64 dargestellt ist, in einen Tief-Leistungsreduktionsmodus ein. Kein Storm wird während des Tief-Leistungsreduktionsmodus aufgewendet. Folglich ersetzt der Leistung-runter-Strom-Gespart-Block 63 die Verbrauchter-Strom-Blöcke 60 während eines Tief-Leistungsreduktionsmodus ganz. Der Leistung-runter-Strom-Gespart-Block 63 ist in 6c als der ausgefüllte schwarze Abschnitt gezeigt und stellt die Menge an Strom dar, die durch das System aus einem Eintreten in den Tief-Leistungsreduktionsmodus gespart wird. Das System tritt bei der Zeit, die durch einen Pfeil 66 dargestellt ist, aus dem Tief-Leistungsreduktionsmodus aus und der Strom, der nach einem Verlassen des Tief-Leistungsreduktionsmodus verwendet wird, ist durch die Verbrauchter-Strom-Blöcke 60 dargestellt. Wiederum ist die Menge an Strom, die durch das System aus einem Nicht-Auffrischen dieser Speicherarrayblöcke, die unbenutzt sind, gespart wird, durch den schattierten Abschnitt dargestellt, der als der Unbenutztes-Array-Stromeinsparungen-Block 70 identifiziert ist. Da ein Tief-Leistungsreduktionsmodus alle gesicherten Arrayblocktreffersignale (die bei dem Knoten Y in der Speicherungsschaltung 52 von 4 gespeichert sind) rücksetzt, treten zusätzliche Stromeinsparungen nach einem Verlassen des Tief-Leistungsreduktionsmodus auf.
Eine Verwendung der vorliegenden Erfindung verringert einen Stromverbrauch bei einer dynamischen Speichervorrichtung. Eine Halbleiterspeichervorrichtung ist mit zumindest einer Speicherbank versehen, die mehrere Speicherarrayblöcke aufweist. Jedes Speicherarray weist eine Mehrzahl von Speicherzellen auf. Schreiboperationen werden an der Speichervorrichtung durchgeführt, derart, dass Daten zu den Zellen innerhalb der Speicherarrayblöcke geschrieben werden. Ein Speicherarrayblockzugriff wird dann verfolgt und dann gespeichert. Der Speicher wird periodisch aufge frischt, um Daten zu halten. Die gespeicherte Aufzeichnung eines Arrayblockzugriffs wird dann verwendet, um ein Auffrischen von Arrayblöcken zu verhindern, auf die nicht zugegriffen wurde, und ein Auffrischen von Arrayblöcken, auf die zugegriffen wurde, wird ermöglicht.
Obwohl spezifische Ausführungsbeispiele hierin dargestellt und beschrieben wurden, ist Durchschnittsfachleuten auf dem Gebiet ersichtlich, dass eine Vielfalt von anderen und/oder äquivalenten Implementierungen die spezifischen Ausführungsbeispiele ersetzen kann, die gezeigt und beschrieben sind, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Zum Beispiel sind die Funktionsschaltungen 52, 54, 56 und 58 von 4 mit Logikschaltungen dargestellt, die, wie ein Fachmann auf dem Gebiet erkennt, in vielen verschiedenen Konfigurationen implementiert sein können, während dieselben immer noch die Aufgaben der vorliegenden Erfindung lösen. Diese Anmeldung soll jegliche Adaptionen oder Variationen der spezifischen Ausführungsbeispiele, die hierin erörtert sind, abdecken. Deshalb soll diese Erfindung lediglich durch die Ansprüche und die Äquivalente derselben begrenzt sein.

Claims

Direktzugriffspeichervorrichtung (10), die folgende Merkmale aufweist: Zumindest einer Speicherbank, die mehrere Speicherarrayblöcke aufweist, wobei die Speicherarrayblöcke jeweils eine Mehrzahl von Speicherzellen aufweisen, wobei jede Speicherzelle konfiguriert ist, um eine Ladung zu halten; einen Befehlsblock (22), der mit der Speicherbank (12, 14, 16 und 18) gekoppelt ist und konfiguriert ist, um Auffrischbefehle zu empfangen, die verwendet werden, um die Speicherzellen periodisch aufzufrischen; und eine Erfassungsschaltung (50), die mit dem Befehlsblock (22) und mit dem Speicherarrayblock gekoppelt ist, wobei die Erfassungsschaltung (50) konfiguriert ist, um ein Treffererfassungssignal zu speichern, wenn auf den Speicherarrayblock zugegriffen wird, und den Auffrischbefehl zu empfangen, und um Freigabeblockauswahlsignale lediglich dann freizugeben, wenn das Treffererfassungssignal gespeichert ist, während der Auffrischbefehl empfangen wird.
Direktzugriffspeichervorrichtung (10) gemäß Anspruch 1, b, wobei die Direktzugriffspeichervorrichtung (10) mehrere Speicherbanken und mehrere Speicherarrayblöcke innerhalb jeder Speicherbank aufweist.
Direktzugriffspeichervorrichtung (10) gemäß Anspruch 1 oder 2, bei der die Erfassungsschaltung (36; 50) mit einem Latch konfiguriert ist, um das Treffererfassungssignal zu speichern, wenn auf einen Speicherarrayblock zugegriffen wird.
Direktzugriffspeichervorrichtung (10) gemäß Anspruch 3, die ferner eine Freigabeschaltung (58) aufweist, die mit dem Latch gekoppelt ist und konfiguriert ist, um den Auffrischbefehl zu empfangen, derart, dass die Freigabeschaltung (58) Blockauswahlsignale freigibt, wenn das Treffererfassungssignal gespeichert ist, während ein Auffrischbefehl empfangen wird, und Blockauswahlsignale deaktiviert, wenn das Treffererfassungssignal nicht gespeichert ist, während ein Auffrischbefehl empfangen wird.
Direktzugriffspeichervorrichtung (10) gemäß einem der Ansprüche 1–4, die ferner einen Adressblock (24) aufweist, der konfiguriert ist, um Adressinformationen zu empfangen.
Direktzugriffspeichervorrichtung (10) gemäß Anspruch 5, die ferner einen Zeilendecodiererblock (26) aufweist, der mit dem Adressblock (24) gekoppelt ist, um Zeilenadressinformationen zu empfangen, wobei die Erfassungsschaltung (36; 50) innerhalb des Zeilendecodiererblocks (26) ist.
Direktzugriffspeichervorrichtung (10) gemäß Anspruch 6, bei der die Adressinformationen, die durch den Adressblock (24) empfangen werden, eine Anzahl von Bits aufweisen, von denen einige einen Speicherarrayblock innerhalb einer Speicherbank identifizieren, wobei diese Bits ferner durch die Erfassungsschaltung (36; 50) empfangen werden, derart, dass die Erfassungsschaltung Informationen speichern kann, die angeben, auf welche Speicherarrayblöcke zugegriffen wurde.
Direktzugriffspeichervorrichtung (10) gemäß einem der Ansprüche 1 bis 7, bei der die Erfassungsschaltung (36; 50) konfiguriert ist, um ein Aktiv-Befehl-Signal, das angibt, ob ein Speicherarrayblock aktiviert wurde, und ein Auffrischsignal zu empfangen, das angibt, ob ein Auffrischbefehl erteilt wurde.
Direktzugriffspeichervorrichtung (10) gemäß einem der Ansprüche 3 bis 8, bei der die Erfassungsschaltung (36; 50) ferner eine Rücksetzschaltung (54) umfasst, die konfiguriert ist, um das gespeicherte Treffererfassungssignal jedes Mal, wenn die Speichervorrichtung (10) einschaltet, und jedes Mal, wenn die Speichervorrichtung (10) in einen Tief-Leistungsreduktionsmodus eintritt, rückzusetzen.
Halbleiterspeichervorrichtung, die folgende Merkmale aufweist: zumindest eine Speicherbank, die mehrere Speicherarrayblöcke aufweist, wobei die Speicherarrayblöcke jeweils mehrere Speicherzellen mit einer eindeutigen Spalten- und Zeilenadresse aufweisen, wobei jede Zelle konfiguriert ist, um eine Ladung zu halten; einen Adressblock, der mit der Speicherbank gekoppelt ist, und konfiguriert ist, um Adressinformationen zu empfangen; einen Zeilendecodiererblock, der mit dem Adressblock gekoppelt ist, um Zeilenadressinformationen zu empfangen; einen Befehlsblock, der mit der Speicherbank gekoppelt ist und konfiguriert ist, um Auffrischbefehle zu empfangen, die verwendet werden, um die Ladung in den Speicherzellen periodisch aufzufrischen; und eine Blocktreffererfassungsschaltung innerhalb des Zeilendecodiererblocks, wobei die Blocktreffererfassungsschaltung ein Latch umfasst, um ein Treffererfassungssignal zu speichern, wenn auf einen Speicherar rayblock zugegriffen wird, und eine Freigabeschaltung umfasst, die mit dem Latch gekoppelt ist und konfiguriert ist, um den Auffrischbefehl zu empfangen, derart, dass die Freigabeschaltung Blockauswahlsignale freigibt, wenn das Treffererfassungssignal gespeichert ist, während ein Auffrischbefehl empfangen wird, und Blockauswahlsignale nicht freigibt, wenn das Treffererfassungssignal nicht gespeichert ist, während ein Auffrischbefehl empfangen wird.
Halbleiterspeichervorrichtung gemäß Anspruch 10, bei der die Speicheradresse eine Mehrzahl von Bits aufweist und bei der die Blocktreffererfassungsschaltung weniger als auf alle der Bits der Speicheradresse anspricht.
Halbleiterspeichervorrichtung gemäß Anspruch 11, bei der die Bits der Speicheradresse, auf die die Treffererfassungsschaltung anspricht, einen speziellen Speicherarrayblock innerhalb einer speziellen Speicherbank identifiziert.
Halbleiterspeichervorrichtung gemäß einem der Ansprüche 10 bis 12, bei der die Blocktreffererfassungsschaltung ferner eine Gatterschaltung umfasst, die konfiguriert ist, um ein Aktiv-Befehl-Signal, das angibt, ob ein Speicherarrayblock aktiviert wurde, ein Auffrischsignal, das angibt, ob ein Auffrischbefehl erteilt wurde, und eine Inverse zu dem Treffererfassungssignal zu empfangen, die angibt, ob das Treffererfassungssignal gespeichert wurde.
Halbleiterspeichervorrichtung gemäß Anspruch 13, bei der die Gatterschaltung eine Speicherung des Treffererfassungssignals ermöglicht, wenn ein ausgewählter Speicherarrayblock aktiviert wurde, wenn kein Auffrischbefehl vorliegt und wenn noch kein Treffererfassungssignal gespeichert wurde.
Halbleiterspeichervorrichtung gemäß Anspruch 13 oder 14, bei der die Gatterschaltung eine Speicherung des Treffererfassungssignals nicht ermöglicht, wenn kein ausgewählter Speicherarrayblock aktiviert wurde, oder wenn ein Auffrischbefehl vorliegt, oder wenn das Treffererfassungssignal bereits gespeichert wurde.
Halbleiterspeichervorrichtung gemäß einem der Ansprüche 10 bis 15, bei der die Blocktreffererfassungsschaltung ferner eine Rücksetzschaltung umfasst, die konfiguriert ist, um das gespeicherte Treffererfassungssignal jedes Mal, wenn der Speicher einschaltet, und jedes Mal, wenn der Speicher in einen Tief-Leistungsreduktionsmodus eintritt, rückzusetzen.
Verfahren zum Verringern eines Stromverbrauchs bei einer dynamischen Speichervorrichtung, wobei das Verfahren folgende Schritte umfasst: Bereitstellen einer Halbleiterspeichervorrichtung mit zumindest einer Speicherbank, die mehrere Speicherarrayblöcke aufweist, wobei jeder Speicherarrayblock eine Mehrzahl von Speicherzellen aufweist; Durchführen von Schreiboperationen an der Speichervorrichtung, derart, dass Daten zu den Zellen innerhalb der Speicherarrayblöcke geschrieben werden; Verfolgen, wenn auf einen Speicherarrayblock zum Speichern von Daten zugegriffen wird, und dann Speichern einer Aufzeichnung dieses Speicherarrayblockzugriffs; periodisches Auffrischen des Speichers, um Daten zu halten; und Verwenden der gespeicherten Aufzeichnung eines Speicherarrayblockzugriffs, um ein Auffrischen von Speicherarrayblöcken, auf die nicht zugegriffen wurde, zu verhindern und ein Auffrischen von Speicherarrayblöcken, auf die zugegriffen wurde, zu ermöglichen.
Verfahren gemäß Anspruch 17, das ferner den Schritt eines Rücksetzens der gespeicherten Aufzeichnung eines Speicherarrayblockzugriffs umfasst, nachdem die dynamische Speichervorrichtung eingeschaltet wird.
Verfahren gemäß Anspruch 17 oder 18, das ferner den Schritt eines Rücksetzens der gespeicherten Aufzeichnung eines Speicherarrayblockzugriffs umfasst, nachdem die dynamische Speichervorrichtung in einen Tief-Leistungsreduktionsmodus eintritt.