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Die
Erfindung betrifft ein Verfahren zum Herstellen einer Wortleitung
eines Speicherbausteins gemäß Patentanspruch
1 und eine Verwendung des Verfahrens zur Herstellung eines FIN-FET Transistors gemäß Patentanspruch
18.
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Die
Verkleinerung der einzelnen Element der Speicherbausteine, insbesondere
der DRAM-Speicherbausteine schreitet weiter voran, so dass die Komplexität der Herstellungsprozesse
weiter zunimmt. Eine DRAM-Speicherzelle weist im Allgemeinen einen
Auswahltransistor und einen daran angeschlossenen Speicherkondensator
auf. Das Einschreiben und das Auslesen einer Information aus dem
Speicherkondensator erfolgt durch das Einschalten des Auswahltransistors.
Der Auswahltransistor wird durch eine Wortleitung angesteuert, die den
Auswahltransistor leitend oder sperrend schaltet.
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Zur
Einsparung von Fläche
auf dem Halbleitersubstrat, auf dem der Speicherbaustein ausgebildet
wird, werden beispielsweise vertikale MOS-Transistoren ausgebildet,
deren Gate-Elektrode. Teile einer streifenförmigen Wortleitung sind. Eine
entsprechende DRAM-Zellenanordnung ist in der Patentschrift
DE 101 25 967 C1 beschrieben.
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Aus
DE 103 20 235 A1 ist
eine DRAM-Speicherzelle und ein Verfahren zur Herstellung einer
solchen DRAM-Speicherzelle bekannt. Zur Herstellung der DRAM-Speicherzelle
werden folgende Verfahrensschritte durchgeführt:
Ausbilden einer Vielzahl
von regelmäßig in Reihen angeordneten
Grabenkondensatoren in dem Halbleitersubstrat, wobei die Grabenkondensatoren
von benachbarten Reihen gegeneinander versetzt angeordnet sind und
jeder Grabenkondensator eine innere Elektrode aufweist, die als
ein mit vrzugsweise dotier tem Polysilizium gefüllter Graben ausgebildet wird. Zudem
weist jeder Grabenkondensator eine die Grabenfüllung umgebende Dielektrium-Schicht
und eine die Dielektrikum-Schicht wenigstens in einem unteren Bereich
umgebende äußere Elektrode
auf. Zudem wird eine streifenförmige
Hartmaskenschicht parallel zu den Reihen von Grabenkondensatoren ausgebildet,
wobei die Hartmaskenschichtstreifen im Wesentlichen zwischen den
Reihen von Grabenkondensatoren angeordnet sind und die Grabenkondensatoren
teilweise überdecken.
Weiterhin werden Spacerschichten an den Stufen der Hartmaskenschichten
erzeugt. Weiterhin wird eine zwischen den Hartmaskenschichtstreifen
und den sich anschließenden
Spacerschichten freiliegende Oberfläche bis zu einer vorgegebenen
Tiefe mittels eines anisotropen Ätzverfahrens
abgetragen. Die freigeätzten
Bereiche zwischen den Hartmaskenschichtstreifen und den sich anschließenden Spacerschichten
werden mit Spacerschichtmaterial aufgefüllt. Daraufhin werden die Hartmaskenschichtstreifen
entfernt. Die unter den Hartmaskenschichtstreifen freigelegten Oberflächen werden
mit Hilfe eines anisotropen Ätzverfahrens
bis zu einer vorgegebenen Tiefe geätzt. Das Spacerschichtmaterial
wird entfernt. Eine Isolationsschicht wird großflächig erzeugt. Anschließend wird eine
Polysiliziumschicht aufgebracht. Zudem werden die Elektroden und
die Source/Drain-Dotierungen hergestellt.
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Weiterhin
ist es aus
DE 102
41 171 A1 bekannt, einen Halbleiterspeicher mit Auswahltransistoren
auszubilden, die in Form von FIN-FET-Transistoren ausgebildet sind.
FIN-FET bestehen aus Rippen, in die Kanalbereiche der Auswahltransistoren
eingebracht sind. Zur Ansteuerung der Auswahltransistoren sind entlang
der Seitenflächen
der Rippe Wortleitungen ausgebildet. FIN-FETs haben den Vorteil, dass
durch die Ausbildung des Kanalbereiches in einer Rippe wenig Fläche verbraucht
wird und zudem eine ausreichende Stromleitung gewährleistet
ist, da sich der Kanalbereich in der Rippe auch in die Tiefe der
Rippe erstreckt. In Abhängigkeit
von der Ausführungsform
kann die Wortleitung parallel zur Rippenlängsrichtung ausgebildet werden.
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Das
neue Konzept der FIN-FET-Auswahltransistoren für die Ausbildung eines Halbleiterspeicher
erfordert jedoch relativ komplexe Verfahren zur Herstellung des
Auswahltransistors.
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Die
Aufgabe der Erfindung besteht darin, ein einfaches Verfahren zum
Herstellen eines Auswahltransistors eines Speicherbausteins und
ein, Verfahren zur Herstellung eines FIN-FET-Transistors bereit zu stellen.
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Die
Aufgabe der Erfindung wird durch das Verfahren gemäß Patentanspruch
1 und 18 die Verwendung des Verfahrens gemäß Patentanspruch gelöst. Der
Vorteil des Verfahrens nach Anspruch 1 besteht darin, dass mit Hilfe
eines einfachen Verfahrens eine Grundstruktur für die Ausbildung eines FIN-FETs
mit einem Kanalbereich und einer Wortleitung bereit gestellt wird.
Dieser Vorteil wird dadurch erreicht, dass eine Wandstruktur, bestehend
aus zwei parallelen Wänden;
die auf einem Halbleitersubstrat angeordnet sind, mit einer ersten
Deckschicht bedeckt werden, wobei zwischen den zwei Wänden ein
erster Graben ausgebildet wird. Der erste Graben wird anschließend mit
einem zweiten Material aufgefüllt,
wodurch eine dritte Wand zwischen der ersten und der zweiten Wand
ausgebildet wird. Anschließend
wird das erste Material wenigstens zwischen der ersten und der dritten
Wand bis zu einer vorgegebenen Tiefe entfernt und auf diese Weise
ein zweiter Graben ausgebildet. Die Seitenfläche der ersten Wand, die dem
zweiten Graben zugeordnet ist, wird mit einer erste Isolationsschicht
bedeckt, die eine Gateoxidschicht darstellt. Anschließend wird
der zweite Graben mit einem dritten Material aufgefüllt, das
elektrisch leitend ist und eine Wortleitung darstellt.
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Weitere
vörteilhafte
Ausführungsformen
der Erfindung sind in den abhängigen
Ansprüchen
anegegeben.
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In
einer Weiterbildung des Verfahrens wird auch an der gegenüberliegenden
Seite der ersten Wand das erste Material abgeschieden, wobei ein vierter
Graben ausgebildet wird. Der vierte Graben wird anschließend mit
dem zweiten Material aufgefüllt.
Dann wird das erste Material zwischen dem aufgefüllten zweiten Graben und der
ersten Wand bis zu einer festgelegten Tiefe entfernt, so dass die
erste Wand an der Außenseite
freigelegt wird. Daraufhin wird die freigelegte wand der Außenseite
mit der ersten Isolationsschicht bedeckt und der daran anschließende Graben
mit dem dritten Material aufgefüllt. Das
dritte Material ist elektrisch leitend. Auf diese Weise wird eine
erste Wand erhalten, die seitlich von zwei Wortleitungsschichten
bedeckt ist.
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In
einer weiteren bevorzugten Ausführungsform
wird mit den gleichen Prozessschritten, wie in dem für die erste
Wand beschriebenen Verfahren auch die zweite Wand jeweils an gegenüberliegenden
Seitenflächen über eine
Gateoxidschicht getrennt mit Wortleitungsschichten bedeckt. Auf
diese Weise wird eine symmetrische Struktur erhalten, die dadurch
von Vorteil ist, da entlang der ersten und der zweiten Wand sich
Kanalbereiche für
Auswahltransistoren und Anschlussbereiche für Kondensatoren abwechseln.
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In
einer weiteren bevorzugten Ausführungsform
wird das zweite Material wenigstens im Bereich der Wortleitung entfernt
und durch ein viertes Material ersetzt, das als Isolationsmaterial
ausgebildet ist. Durch die Verwendung des zweiten Materials als
Opfermaterial ist eine erhöhte
Flexibilität
bei der Auswahl des zweiten und des vierten Materials gegeben.
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In
einer weiteren bevorzugten Ausführungsform
wird in den Bereichen der zweiten Wand, die einen Anschluss für einen
Kondensator darstellen, die zweite Wand wenigstens im oberen Bereich
der Wortleitung entfernt und durch ein Isolationsmaterial ersetzt.
Auf diese Weise wird die gegenseitige elektri sche Beeinflussung
zwischen der Wortleitung und dem Polyplug sowie dem CB-Kontakt reduziert.
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Vorzugsweise
besteht die zweite Wand im Bereich des Kanalgebietes der ersten
Wand in einem oberen Bereich aus einer ersten Art Polysilizium und in
einem unteren Bereich aus einer zweiten Art Polysilizium. Vorzugsweise
befindet sich zwischen den beiden Arten von Polysilizium eine Oxidschicht,
so dass eine selektive Ätzung
des oberen Bereiches gegenüber
dem unteren Bereich einfach möglich
ist.
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In
einer weiteren bevorzugten Ausführungsform
wird vor dem Aufbringen des ersten Materials eine Nitridschicht
auf das Halbleitermaterial abgeschieden.
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In
einer Weiterbildung des Verfahrens werden als Abdeckmaske zum Entfernen
der zweiten Wand und/oder des zweiten Füllmaterials Polysilizium-Blöcke verwendet,
die an oberen Seitenendflächen
der ersten und der zweiten Wand angeordnet werden. Dadurch wird
eine zuverlässige
Maskierung des ersten Grabens erreicht, so dass anschließend über einen Ätzprozess
das zweite Material aus dem ersten Graben entfernt werden kann.
Dann wird der erste Graben mit einem vierten Material aufgefüllt.
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Vorzugsweise
werden als erstes Material Siliziumoxid und als zweites Material
Polysilizium oder Aluminiumoxid oder Siliziumgermanium verwendet.
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In
einer weiteren Ausführungsform
des Verfahrens werden als erstes Material Germaniumoxid und als
zweites Material Siliziumoxid verwendet.
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Vorzugsweise
wird als viertes Material ein Isolationsmaterial verwendet, dessen
Dielektrizitätskonstante
kleiner oder gleich der Dielektrizitätskonstanten von Siliziumoxid
ist.
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Gute
Ergebnisse werden auch mit amorphen Silizium als erstes Material
erreicht. Weiterhin eignet sich als drittes Material Titannitrid.
Zudem werden gute Ergebnisse mit einem Low-Pressur-Chemical-Vapor-Deposition(LPCVD)-Oxid
erreicht. In einer weiteren bevorzugten Ausführungsform wird der erste Graben
nach oben verjüngend
ausgebildet, so dass für
die Abscheidung des dritten Materials in den zweiten Graben eine
vorteilhaftere Grabengeometrie erzeugt wird, da sich der Graben
so nach oben hin aufweitet.
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Vorzugsweise
wird als drittes Material Polysilizium verwendet, das sich für das beschriebene
Verfahren gut eignet.
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Das
beschriebene Verfahren eignet sich besonders für die Herstellung von FIN-Feldeffekttransistoren
als Auswahltransistoren eines DRAM-Speicherbausteins.
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Die
Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen:
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1 eine
schematische Darstellung einer Speicherzelle eines DRAM;
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2 einen
Ausschnitt eines Querschnitts einer Grundstruktur, die ein strukturiertes
Halbleitermaterial darstellt;
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3 eine
Ansicht von oben auf die Grundstruktur der 1;
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4 einen
zweiten Verfahrensschritt zur Herstellung einer Wortleitung;
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5 einen
dritten Verfahrensschritt zur Herstellung der Wortleitungen;
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6 einen
vierten Verfahrensschritt;
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7 einen
fünften
Verfahrensschritt;
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8 einen
sechsten Verfahrensschritt;
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9 einen
zweiten Verfahrensschritt eines zweiten Herstellungsverfahrens;
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10 einen
dritten Verfahrensschritt des zweiten Herstellungsverfahrens;
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11 einen
vierten Verfahrensschritt des zweiten Herstellungsverfahrens;
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12 einen
fünften
Verfahrensschritt des zweiten Herstellungsverfahrens;
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13 einen
ersten Verfahrensschritt eines dritten Verfahrens;
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14 einen
zweiten Verfahrensschritt des dritten Verfahrens;
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15 einen
dritten Verfahrensschritt des dritten Verfahrens;
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16 einen
vierten Verfahrensschritt des dritten Verfahrens;
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17 einen
fünften
Verfahrensschritt des dritten Verfahrens;
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18 einen
ersten Verfahrensschritt des vierten Verfahrens;
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19 einen
zweiten Verfahrensschritt des vierten Verfahrens;
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20 einen
dritten Verfahrensschritt des vierten Verfahrens;
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21 einen
vierten Verfahrensschritt des vierten Verfahrens;
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22 einen
fünften
Verfahrensschritt des vierten Verfahrens;
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23 einen
ersten Verfahrensschritt des fünften
Verfahrens;
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24 einen
zweiten Verfahrensschritt des fünften
Verfahrens;
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25 einen
dritten Verfahrensschritt des fünften
Verfahrens; und
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26 einen
vierten Verfahrensschritt des fünften
Verfahrens.
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Im
Folgenden wird Ausschnittsweise das Herstellungsverfahren einer
Speicherzelle eines Speicherbausteins, insbesondere eines DRAMs
beschrieben. Dynamische Speicherzellen von DRAMs weisen einen Auswahltransistor
und einen Speicherkondensator auf. Die Speicherzustände der
Speicherzelle entsprechen einem positiv bzw. negativ geladenen Kondensator.
Aufgrund von Rekombinations- und Leckströmen baut sich jedoch die Kondensatorladung
in den DRAM-Speicherzellen nach einigen Millisekunden ab, so dass
die Ladung des Kondensators immer wieder aufgefrischt werden muss.
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1 zeigt
schematisch das Schaltbild einer DRAM-Speicherzelle mit einem Speicherkondensator 1 und
einem Auswahltransistor 2. Der Auswahltransistor 2 ist
dabei vorzugsweise als selbstsperrender n-Kanal-Feldeffekttransistor
(FET) ausgebildet und weist zwei n-dotierte Source/Drain-Elektroden auf.
Zwischen den Drain-Elektroden ist ein schwach p-leitender Bereich angeordnet. Über dem
aktiven Bereich ist eine Gate-Isolatorschicht vorgesehen, über der
eine Gate-Elektrode 3 angeordnet
ist, mit der die Ladungsdichte im aktiven Bereich beeinflusst werden
kann. Eine der zwei Source/Drain-Elektroden ist mit einem ersten
Anschluss des Speicherkondensators 1 verbunden. Eine zweite
Elektrode des Speicherkondensators 1 ist an eine Kondensatorplatte 4 angeschlossen,
die vorzugsweise allen Speicherkondensatoren einer DRAM-Speicherzellenanordnung gemeinsam
ist. Die zweite Source/Drain-Elektrode ist an eine Bitleitung 5 angeschlossen,
um die im Speicherkondensator 1 in Form von Ladung gespeicherte Information
Ein- und/oder Auslesen zu können.
Die Gate-Elektrode 3 steht
mit einer Wortleitung 6 in Verbindung, über die der Leitungszustand
des Auswahltransistors 2 eingestellt wird. Um eine Aufladung
des Halbleitersubstrats bei den Ein- und Ausschaltvorgängen des Auswahltransistors
zu vermeiden, ist weiterhin ein Substratanschluss 7 vorgesehen.
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Die
fortschreitende Verkleinerung der Speicherzellen steht im Gegensatz
zu der Anforderung, dass der Auswahltransistor eine ausreichende Stromtreiberfähigkeit
gewährleistet,
um die Speicherkondensatoren schnell aufladen bzw. entladen zu können.
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Zur
Verbesserung der Stromtreiberfähigkeit der
Auswahltransistoren werden Wände
aus Halbleitermaterial ausgebildet, in denen abwechselnd in Längsrichtung
der Wand der Leitungskanal und ein Anschluss für den Speicherkondensator eingebracht sind
und Wortleitungen parallel an beiden Seiten der Wände angeordnet
sind.
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Anhand
der folgenden Figuren werden vorteilhafte Herstellungsverfahren
zur Herstellung einer Wandstruktur zur Ausbildung der Kanäle der Auswahltransistoren
und der Anschlüsse
der Speicherkondensatoren mit seitlich angeordneten Wortleitungen
beschrieben.
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2 zeigt
einen Ausschnitt eines Querschnitts durch eine Grundstruktur. Die
Grundstruktur weist ein Halbleitersubstrat 8 auf, auf dem
zwei Wände 9, 10 ausgebildet
sind. Die erste Wand 9 besteht im Wesentlichen aus einem
kristallinen Silizium, auf dessen Oberseite eine erste Oxidschicht 11 und
darauf eine erste Nitridschicht 12 ausgebildet sind. Die zweite
Wand 10 besteht im unteren Bereich 13 aus Polysilizium,
auf dessen Oberseite eine zweite Oxidschicht 14 aufgebracht
ist. Auf der zweiten Oxidschicht 14 ist ein oberer Wandbereich 15 ausgebildet,
der aus einem zweiten Material, vorzugsweise aus einem zweiten Polysilizium
besteht. Die in 2 dargestellte Grundstruktur
ist mit bekannten Verfahren auf dem Halbleitersubstrat 8 ausgebildet
worden.
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3 zeigt
einen Ausschnitt von der Oberfläche
der Grundstruktur mit der Angabe des Querschnittes A-A, der in 2 dargestellt
ist. Aus 3 ist ersichtlich, dass die
erste und die zweite Wand 9, 10 parallel nebeneinander
angeordnet sind und sowohl in der ersten als auch in der zweiten
Wand 9, 10 sich Bereiche mit kristallinen Silizium
und mit dem zweiten Material, das jeweils im oberen Wandbereich 15 ausgebildet
ist, abwechseln. Die Bereiche, in denen das Polysilizium und das
zweite Material in der ersten bzw. in der zweiten Wand 9, 10 angeordnet sind,
stellen Anschlussbereiche 16 für die innere Elektrode eines
Speicherkondensators dar. Das Polysilizium ist sowohl im oberen
als auch im unteren Wandbereich 15, 13 und auch
in einem kreisförmigen Bereich
im Halbleitersubstrat 8 ausgebildet. Das Polysilizium ist über eine
dritte Oxidschicht 17 seitlich gegenüber dem Halbleitersubstrat 8 isoliert.
Nach unten ist der Anschlussbereich 16 mit einer inneren Elektrode
eines Grabenkondensators verbunden. Die Bereiche mit dem kristallinen
Silizium stellen Kanalbereiche 39 zur Ausbildung von aktiven
Gebieten von Auswahltransistoren 2 dar. Die Grundstruktur umfasst
eine Vielzahl von parallel angeordneten Wänden 9, 10,
wobei in den 2, 3 ausschnittsweise
nur zwei Wände
dargestellt sind.
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Die
in 3 dargestellte Oberfläche des strukturierten Halbleitersubstrats 8 wird
vorzugsweise mit einer Nitridschicht 18 bedeckt. Anschließend werden
die erste und die zweite Wand 9, 10 mit einer ersten
Deckschicht 19 abgedeckt, die aus einem ersten Material
besteht. Die erste Deckschicht 19 ist in der Weise aufgebracht,
dass zwischen der ersten und der zweiten Wand 9, 10 ein
erster Graben 20 entsteht. Außerhalb des Zwischenbereiches
entstehen angrenzend an die erste und an die zweite Wand 9, 10 weitere
Gräben.
In einem folgenden Verfahrensschritt werden die Gräben 20,
mit einer ersten Füllschicht 23 aufgefüllt. Die
erste Deckschicht 19 besteht aus einem ersten Material
und die erste Füllschicht 23 besteht
aus einem zweiten Material. Dieser Verfahrensstand ist in 4 dargestellt.
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Anschließend wird
die erste Füllschicht 23 bis
zu einer festgelegten Tiefe abgetragen, so dass die erste Deckschicht 19 wenigstens
im oberen Bereich freigelegt wird. Daraufhin wird in einem weitere Verfahrensschritt
die erste Deckschicht 19 bis zu einer zweiten Tiefe entfernt,
so dass ein zweiter, ein dritter, ein vierter und ein fünfter Graben 21, 22, 24, 25 entstehen.
Dies ist in 5 dargestellt. Der zweite Graben 21 ist
zwischen einer Außenseite
der ersten Wand 9 und einem ersten Steg 30 der
ersten Füllschicht 23 ausgebildet.
Der dritte Graben 22 ist zwischen einer Innenseite der
ersten Wand 9 und einem zweiten Steg 26 ausgebildet,
der Teil der abgetragenen ersten Füllschicht 23 ist.
Der vierte Graben 24 ist zwischen dem zweiten Steg 26 und
einer Innenseite der zweiten Wand 10 ausgebildet. Der fünfte Graben 25 ist
zwischen der Außenseite
der zweiten Wand 10 und einem dritten Steg 27 ausgebildet,
der Teil der abgetragenen ersten Füllschicht 23 ist.
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In
einem weiteren Verfahrensschritt wird die Nitridschicht 18 wenigstens
von der ersten Wand 9, üblicherweise
auch gleichzeitig von der zweiten Wand 10 in den freigelegten
Flächenbereichen
entfernt. Dabei werden bekannte Nassätzverfahren eingesetzt. Dieser
Verfahrensstand ist in 5 dargestellt. Anschließend wird
eine Gate-Oxidschicht 28 mindestens auf die freigelegten
Flächen
der ersten Wand 9 und der zweiten Wand 10 aufgebracht. Üblicherweise
wird die gesamte freigelegte Oberfläche der strukturierten Bauelemente
mit der Gate-Oxidschicht 28 bedeckt.
Anschließend
werden der zweite, der dritte, der vierte und der fünfte Graben 21, 22, 24, 25 mit
einer zweiten Füllschicht 29 aufgefüllt. Die zweite
Füllschicht 29 wird
aus einem dritten Material hergestellt. Anschließend wird die zweite Füllschicht 29 bis
zu einer festgelegte Tiefe abgetragen. Vorzugsweise wird die zweite
Füllschicht 29 bis
unter die Endflächen
des ersten, zweiten und dritten Steges 26, 27, 30 abgetragen.
Dieser Verfahrensstand ist in 6 dargestellt.
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In
einem weiteren Verfahrensschritt wird eine zweite Nitridschicht 31 auf
die strukturierte Oberfläche
abgeschieden und anschließend
die Zwischenbereiche zwischen der ersten und zweiten Wand 9, 10 mit
einer Polysiliziumschicht aufgefüllt.
Die Polysiliziumschicht wird daraufhin mit einem Ätzprozess
im Bereich oberhalb des ersten, zweiten und dritten Steges 30, 26, 27 zurückgeätzt, wobei
Spacer-Streifen 32 beidseits der ersten und der zweiten
Wand 9, 10 als Ätzmaske stehen bleiben. Somit
sind Ätzöffnungen 33 oberhalb
des ersten, zweiten und dritten Steges 30, 26, 27 ausgebildet.
Dieser Verfahrensabschnitt ist in 7 dargestellt.
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In
einem folgenden Verfahrensschritt wird die zweite. Nitridschicht 31 im
Bereich der Ätzöffnungen 33 entfernt.
Anschließend
wird die in der Ätzöffnung 33 freigelegte
Gate-Oxidschicht 28 abgetragen. Dann
werden der erste, zweite und dritte Steg 30, 26, 27 entfernt.
In Abhängigkeit
von dem zweiten Material werden entsprechende Abtragungsverfahren,
wie z. B. Ätzverfahren
eingesetzt. Daraufhin werden die Spacerstreifen 32 abgetragen
und zudem wird die zweite Nitridschicht 31 entfernt. Anschließend wird die
Struktur mit einer dritten Füllschicht 35 aufgefüllt und
mit einem Planarisierungsprozess eingeebnet. Für die dritte Füllschicht
wird ein viertes Material verwendet. Dieser Verfahrensstand ist
in 8 dargestellt.
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Für das erste
und das zweite Material kommen prinzipiell alle Materialien in Frage,
die sich selektiv gegeneinander und selektiv zu Nitrid ätzen lassen.
Vorzugsweise sind folgende Kombinationen verwendbar: In einer ersten
Materialkombination wird als erstes Material Siliziumoxid und als
zweites Material entweder Polysilizium oder Aluminiumoxid oder Siliziumgermanium
verwendet. In einer zweiten Materialkombination wird als erstes
Material Siliziumoxid, das vorzugsweise dotiert ist, um die Nassätzrate zu
erhöhen
oder Germaniumoxid verwendet. Als zweites Material wird dazu Siliziumnitrid
oder Siliziumoxidnitrid verwendet. Eine dritte Materialkombination
besteht darin, als erstes Material Germaniumoxid und als zweites
Material Siliziumoxid zu verwenden.
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Für das dritte
Material kommen alle leitfähigen
Materialien in Frage, die zur Ausbildung der Wortleitung verwendet
werden können.
Als viertes Material kann jeder in der Halbleiterprozessierung verwendbare
Isolator eingesetzt werden, für
den ein geeigneter Füllprozess
zur Verfügung
steht. Vorzugsweise werden jedoch für das vierte Material Isolatormaterialien verwendet,
deren Dielektrizitätskonstante kleiner
oder gleich der von Siliziumdioxid ist.
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8 zeigt
die erste und die zweite Wand 9, 10, die jeweils
an beiden Längsseiten über eine Gate-Oxidschicht 28 von
Leiterstreifen 36 getrennt sind. Die Leiterstreifen 36 stellen
Wortleitungen dar, die zum Schalten der Auswahltransistoren verwendet werden,
die in der ersten und zweiten Wand 9, 10 abschnittsweise
eingebracht werden. Auf die weiteren Prozesse zum Herstellen der
Auswahltransistoren in der ersten und der zweiten Wand 9, 10 wird
nicht näher
eingegangen, da diese Stand der Technik sind.
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In
den folgenden 9 bis 12 wird
ein zweites Verfahren zum Herstellen von Kanalbereichen eines Auswahltransistors
beschrieben, die beidseits von einer Wortleitung beabstandet über eine
Gate-Oxidschicht bedeckt sind.
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Ausgehend
von einer Grundstruktur der 2 wird die
Nitridschicht 18 auf die strukturierte Oberfläche aufgebracht.
Anschließend
wird die erste Deckschicht 19 aufgebracht, die in diese
Ausführungsform
als Low-Pressur-Chemical-Vaper-Deposition(LPCVD)-Oxid
ausgebildet ist. Daraufhin wird die erste Füllschicht 23 abgeschieden,
die in Form einer amorphen Siliziumschicht ausgebildet ist. Dieser
Verfahrensstand ist in 9 dargestellt.
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In
einem weiteren Verfahrensabschnitt wird die erste Füllschicht 23 bis
unter das obere Ende der ersten und der zweiten Wand 9, 10 abgetragen
und anschließend
die erste Deckschicht 19 bis in eine festgelegte Tiefe
entfernt. Dazu werden entsprechende Ätzverfahren eingesetzt, um
das amorphe Silizium zu entfernen. Dadurch entstehen ein zweiter,
ein dritter, ein vierter und ein fünfter Graben 21, 22, 24, 25,
wie in 10 dargestellt.
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Anschließend wird
mit einem Nassätzverfahren
die erste Nitridschicht 18 in den freigelegten Bereichen
entfernt. Daraufhin wird eine Gate-Oxidschicht 28 aufgebracht
und anschließend
wird die Struktur mit einer zweiten Füllschicht 29 aufgefüllt, die
in diesem Beispiel aus Titannitrid besteht. Das Titannitrid wird
vorzugsweise mit einem Atomic-Layer-Deposition-Verfahren (ALD) abgeschieden.
Anschließend
wird die zweite Füllschicht 29 bis
unter die Stege 30, 26, 27 abgetragen.
Dieser Verfahrensstand ist in 11 dargestellt.
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Anschließend wird
an Oberseiten der Struktur die Gate-Oxidschicht 28 abgetragen und
der erste, der zweite, der dritte Steg 30, 26, 27 und
der obere Wandbereich 15 der zweiten Wand 10 wird
abgetragen. Entsprechend den verwendeten Materialien werden entsprechende Ätzprozesse
eingesetzt. In dem vorliegenden Beispiel sind der erste, der zweite und
der dritte Steg und der obere Wandbereich 15 der zweiten
Wand 10 aus Polysilizium gebildet. Das Polysilizium wird
mit einem Nassätzverfahren
abgetragen und anschließend
wird die Struktur mit einer dritten Füllschicht 35 aufgefüllt und
planarisiert. Die dritte Füllschicht 35 wird
aus einem vierten Material vorzugsweise aus einem Isolationsmaterial
hergestellt, das eine kleinere relative Dielektrizitätskonstante
als Siliziumoxid aufweist. Dieser Verfahrensstand ist in 12 dargestellt.
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Die 13 bis 17 zeigen
ein drittes Verfahren zum Herstellen eines Kanalbereiches, der beidseitig
mit Wortleitungen versehen ist.
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Ausgehend
von der Grundstruktur der 2 wird eine
Nitridschicht 18 auf die Struktur abgeschieden. Anschließend wird
eine erste Deckschicht 19 in Form eines LPCVD-Siliziumoxides
aufgebracht, wobei zwischen der ersten und der zweiten Wand 9, 10 ein
erster Graben 20 bestehen bleibt. Anschließend wird
eine erste Füllschicht 23 aus
amorphen Silizium abgeschieden. Dieser Verfahrensstand ist in 13 dargestellt.
Mit einem chemisch/mechanischen Polierverfahren wird die erste Füllschicht 23 abgetragen und
die erste Deckschicht 19 bis zu einer vorgegebenen Tiefe
entfernt. Dabei wird das LPCVD-Oxid mit Hilfe von Nassätzverfahren
abgetragen. Dieser Verfahrensstand ist in 14 dargestellt.
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Im
darauf folgenden Verfahrensschritt wird die Nitridschicht 18 in
den freigelegten Bereichen über
ein Nassätzverfahren
entfernt. Anschließend wird
die Gate-Oxidschicht 28 abgeschieden. In die verbleibenden
Gräben 21, 22, 24, 25 wird
die zweite Füllschicht 29 eingebracht.
Als Material für
die zweite Füllschicht 29 wird
beispielsweise Polysilizium verwendet. Die zweite Füllschicht 29 wird
anschließend bis
unter den ersten, den zweiten und den dritten Steg 30, 26, 27 abgetragen.
Dieser Verfahrensstand ist in 15 dargestellt.
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In
einem folgenden Verfahrensschritt wird eine zweite Nitridschicht 31 abgeschieden.
Daraufhin wird eine Polysiliziumschicht abgeschieden. Anschließend werden Ätzöffnungen 33 im
Bereich des erste, zweiten und dritten Steges 30, 26, 27 eingebracht.
Dabei verbleiben angrenzend an die erste und die zweite Wand 9, 10 Spacer-Streifen 32 beidseits
der Wände 9, 10.
Zur Ausbildung der Spacer-Streifen 32 werden entsprechende
Polysiliziumätzverfahren
eingesetzt. Dieser Verfahrensstand ist in 16 dargestellt.
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Daraufhin
wird die zweite Nitridschicht 31 in den freiliegenden Bereichen
abgetragen. Dabei werden Bereiche der Gate-Oxidschicht 28 freigelegt,
die ebenfalls abgeätzt
werden. Bei diesem Verfahrensstand sind die Gate-Oxidschichten über dem
ersten, zweiten und dritten Steg 30, 26, 27 und über der zweiten
Wand 10 entfernt. Daraufhin werden der erste, der zweite
und der dritte Steg 30, 26, 27 sowie
der obere Wandbereich 15 der zweiten Wand 10 abgetragen.
Anschließend
wird die zweite Nitridschicht 31 entfernt. Die nun freigelegten
Gräben
werden mit der dritten Füllschicht 35 aufgefüllt. Als
viertes Material für
die dritte Füllschicht 35 wird
ein Mate rial verwendet, das eine geringere Dielektrizitätskonstante
als Siliziumoxid aufweist. Dieser Verfahrensstand ist in 17 dargestellt.
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17 zeigt
einen Querschnitt durch die erste und die zweite Wand 9, 10,
die jeweils an beiden Seiten über
eine Gate-Oxidschicht 28 von Leiterstreifen 36 getrennt
sind, die Wortleitungen 6 darstellen.
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Die 18 bis 22 beschreiben
ein viertes Verfahren zum Herstellen einer wandförmigen Kanalschicht eines Auswahltransistors,
die beidseits mit einer Wortleitung bedeckt ist.
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Ausgehend
von der Grundstruktur der 2 wird die
Grundstruktur mit einer Nitridschicht 18 bedeckt. Anschließend wird
die erste Deckschicht 19 in Form einer LPCVD-Oxidschicht
aufgebracht, wobei ein erster Graben 20 zwischen der ersten
und der zweiten Wand 9, 10 entsteht. Daraufhin
wird die erste Füllschicht 23 in
Form von amorphem Silizium abgeschieden, wobei die Struktur mit
dem ersten Graben 20 aufgefüllt wird. Die Abscheidprozesse
werden in der Weise durchgeführt,
dass im ersten Graben 20 ein Hohlraum 38 entsteht.
Dieser Verfahrensstand ist in 18 dargestellt.
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Anschließend wird
die erste Füllschicht 23 mit
einem Trockenätzverfahren
bis unter die Oberkanten der ersten und der zweiten Wand 9, 10 abgetragen.
Anschließend
wird die erste Deckschicht 19 bis zu einer vorgegebenen
Tiefe abgeätzt.
Dabei wird ein Nassätzverfahren
eingesetzt. Dieser Verfahrensstand ist in 19 dargestellt.
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Anschließend wird
die Nitridschicht 18 mit einem Nassätzverfahren entfernt. Daraufhin
wird die Gate-Oxidschicht 28 abgeschieden. In die vorhandenen
Gräben
wird die zweite Füllschicht 29 in
Form von Polysilizium eingefüllt.
Die zweite Füllschicht 29 wird
daraufhin bis in eine festgelegte Tiefe zurückgeätzt. Dieser Verfahrensstand
ist in 20 dargestellt.
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In
einem weiteren Verfahrensschritt wird eine zweite Nitridschicht 31 abgeschieden.
Daraufhin wird eine Polysiliziumschicht aufgebracht. Anschließend werden Ätzöffnungen 33 zwischen
den ersten und zweiten Wänden 9, 10 in
die Polysiliziumschicht eingebracht. Dabei werden entsprechende Ätzverfahren eingesetzt.
Nach dem Freiätzen
der Ätzöffnungen 33 verbleiben
streifenförmige
Spacer 32 entlang den beiden Seiten der ersten und der
zweiten Wand 9, 10. Dieser Verfahrensstand ist
in 21 dargestellt.
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Anschließend wird
in den freiliegenden Bereichen der Ätzöffnung 33 die zweite
Nitridschicht 31 und die Gate-Oxidschicht 28 entfernt.
Im folgenden Prozessschritt wird das Polysilizium aus dem ersten, zweiten
und dritten Steg und dem oberen Wandbereich 15 entfernt.
Dabei werden entsprechende Nassätzverfahren
eingesetzt. In einem folgenden Prozessschritt wird die zweite Nitridschicht 31 entfernt. Anschließend wird
die Struktur mit einer dritten Füllschicht 35 aus
dem vierten Material aufgefüllt.
Zum Schluss wird die dritte Füllschicht 35 mit
einem CMP-Prozess planarisiert. Dieser Verfahrensstand ist in 22 dargestellt.
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Der
Hohlraum 38 bewirkt, dass das dritte Material besser eingefüllt werden
kann. 22 zeigt die erste Wand 9,
die einen Kanalbereich für
einen Auswahltransistor darstellt, der beidseits von Leiterstreifen 36 bedeckt
ist, die aus Polysilizium bestehen. In entsprechender Weise sind
auch die beiden Seitenflächen
der zweiten Wand 10 ebenfalls mit Leiterstreifen 36 bedeckt.
Die Leiterstreifen 36 sind Teile von Wortleitungen 6.
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Die 23 bis 26 zeigen
ein fünftes Verfahren
zur Herstellung von wandförmigen
Kanalbereichen von Auswahltransis toren, die beidseits von streifenförmigen Wortleitungen
bedeckt sind.
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Ausgehend
von der Grundstruktur der 2 wird eine
zweite Nitridschicht 18 auf die Struktur abgeschieden.
Anschließend
wird die erste Deckschicht 19 in Form eines LPCVD-Oxides
abgeschieden, wobei zwischen der ersten und der zweiten Wand 9, 10 ein
erster Graben 20 verbleibt. Daraufhin wird eine erste Füllschicht 23 in
Form von amorphen Silizium abgeschieden, wobei im ersten Graben 20 ein
Hohlraum 38 verbleibt. Dieser Verfahrensstand ist in 23 dargestellt.
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Daraufhin
wird die erste Füllschicht 23 bis unter
die erste und die zweite wand 9, 10 abgetragen, wobei
zum Abtragen des amorphen Siliziums ein Trockenätzprozess verwendet wird. In
einem weiteren Verfahrensprozess wird das LPCVD-Oxid der ersten Deckschicht 19 bis
zu einer vorgegebenen Tiefe mit Hilfe eines Nassätzverfahrens entfernt. Dieser
Verfahrensstand ist in 24 dargestellt.
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Daraufhin
wird die Nitridschicht 18 mit einem Nassätzverfahren
abgetragen und anschließend
eine Gate-Oxidschicht 28 aufgebracht. In die Gräben wird Titannitrid
in Form einer zweiten Füllschicht 29 eingefüllt. Anschließend wird
die zweite Füllschicht 29 bis zu
einer vorgegebenen Höhe
zurückgeätzt. Dieser Verfahrensstand
ist in 25 dargestellt.
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In
einem folgenden Verfahrensschritt wird die Gate-Oxidschicht 28 auf
den Oberseiten mit Hilfe von Trockenätzverfahren entfernt. Somit
werden die Oberseite der zweiten Wand 10 und die Oberseiten des
ersten, des zweiten und des dritten Steges 30, 26, 27 geöffnet. In
einem folgenden Verfahrensschritt wird das LPCVD-Oxid aus den Stegen 30, 26, 27 und dem
oberen Wandbereich 15 entfernt. Zudem wird der obere Bereich 15 der
zweiten Wand 10 ebenfalls entfernt. Dazu weisen der obere
und der untere Wandbereich 15, 13 der zweiten
Wand 10 eine unterschiedliche Dotierung auf und sind beispielsweise aus
Polysilizium hergestellt. Somit ist ein selektives Ätzverfahren
zum Freiätzen
des oberen Wandbereiches 15 möglich.
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Anschließend wird
die Struktur mit einer dritten Füllschicht 35 bedeckt,
die aus einem Isolationsmaterial besteht, das eine geringe relative
Dielektrizitätskonstante
k aufweist. In einem weiteren Verfahrensschritt wird mit einem CMP-Prozess
die Oberfläche
der Struktur planarisiert. Dieser Verfahrensstand ist in 26 dargestellt.
Auch 26 zeigt eine erste Wand 9, die einen
Kanalbereich für
einen Auswahltransistor darstellt, der beidseits von zwei Leiterstreifen 36 beabstandet über eine
Gate-Oxidschicht 28 bedeckt ist, die Teile einer Wortleitung 6 sind.
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- 1
- Speicherkondensator
- 2
- Auswahltransistor
- 3
- Gate-Elektrode
- 4
- Kondensatorplatte
- 5
- Bitleitung
- 6
- Wortleitung
- 7
- Substratanschluss
- 8
- Halbleitersubstrat
- 9
- erste
Wand
- 10
- zweite
Wand
- 11
- erste
Oxidschicht
- 12
- erste
Nitridschicht
- 13
- unterer
Wandbereich
- 14
- zweite
Oxidschicht
- 15
- oberer
Wandbereich
- 16
- Anschlussbereich
- 17
- dritte
Oxidschicht
- 18
- Nitridschicht
- 19
- erste
Deckschicht – erstes
Material
- 20
- erster
Graben
- 21
- zweiter
Graben
- 22
- dritter
Graben
- 23
- erste
Füllschicht – zweites
Material
- 24
- vierter
Graben
- 25
- fünfter Graben
- 26
- zweiter
Steg
- 27
- dritter
Steg
- 28
- Gate-Oxidschicht
- 29
- zweite
Füllschicht – drittes
Material
- 30
- erster
Steg
- 31
- zweite
Nitridschicht
- 32
- Spacer-Streifen
- 33
- Ätzöffnung
- 35
- dritte
Füllschicht – viertes
Material
- 36
- Leiterstreifen
- 38
- Hohlraum
- 39
- Kanalbereiche