DE10164800A1 - Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips - Google Patents

Abstract

Die Erfindung schafft ein Verfahren zur Herstellung eines elektronischen Bauelements (11) mit mehreren übereinander gestapelten und miteinander kontaktierten Chips (3), das auf einem Träger (1) montiert wird; wobei die Chips (3) über eine Kontakteinrichtung (2, 6, 8) mit einem Bauelementträger (13) kontaktierbar sind, mit folgenden Schritten: Erzeugen einer ersten ebenen Chipanordnung (9) durch zueinander beabstandetes Anordnen von funktionstüchtigen Chips (3) in einem Raster und Verfüllen zumindest der Abstände zwischen den Chips (3) in einem Füllmittel (5) zur Bildung eines die Chips (3) fixierenden isolierenden Halterahmens (4) mit chipeigenen, der elektrischen Kontaktierung zu einem anderen Chip einer anderen Chipanaordnung dienenden, im Bereich des Halterahmens (4) seitlich des jeweiligen Chips (3) vorgesehenen Kontaktelementen (2) der Kontakteinrichtung (2, 6, 8), die mit chipeigenen Umverdrahtungen (6) der Kontakteinrichtung (2, 6, 8) verbunden werden, Anordnen einer weiteren ebenen Chipanordnung (9) nach Schritt a) auf der ersten Chipanordnung (9), derart, dass die Chips (3) und die Halterahmen (4) der beiden Chipanordnungen übereinander liegen und die jeweiligen Kontaktelemente (2) der beiden Chipanordnungen für die elektrische Chip-Chip-Kontaktierung elektrisch miteinander verbunden werden; und Vereinzeln der jeweils aus mehreren übereinander gestapelten Chips (3) der einzelnen Chipanordnungen (9) bestehenden Bauelemente durch Auftrennen der Halterahmen (4) ...

Description

• Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips, das auf einem Träger montiert wird, wobei die Chips über eine Kontakteinrichtung mit einem Bauelementträger kontaktierbar sind.
• Aus der US 5,455,455 A ist ein elektronisches Bauelement mit Chips in einem Halterrahmen aus Epoxyd bekannt, wobei übereinanderliegende Chips mit in dem Bereich des Halterrahmens verlaufenden Umverdrahtungen miteinander kontaktiert sind.
• Aus der US 3,579,056 A ist das Anordnen von Chips, das Verfüllen in einem elastischen Halterrahmen und das Erzeugen einer elektrischen Kontaktierung mit Kontaktierungselementen auf beiden Hauptflächen der Anordnung bekannt. Zudem wird das dreidimensionale Stapeln der so in den flexiblen Träger eingebetteten Bauelemente gelehrt.
• Die EP 0 611 129 A2 offenbart Chips, die in einem Halterrahmen aus Kunststoff vergossen sind. Kontaktierungselemente in Form von Interconnect-Pins sind an der Unterseite des Halterrahmens freigelegt.
• Die US 6,117,704 offenbart ein Bauelement mit verkapselten Chips, die in mehreren Ebenen übereinander angeordnet sind.
• Die US 5,324,687 A offenbart ebenfalls eine gestapelte Anordnung verpackter Chips.
• Die DE 44 33 845 A1 offenbart ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung, bei dem zwei fertig prozessierte Substrate miteinander verbunden werden. Dabei wird erst das obere Substrat einem Funktionstest unterzogen, mit dem die intakten Chips des Substrats selektiert werden. Anschließend wird dieses Substrat von der Rückseite her gedünnt, in einzelne Chips zerlegt und nur selektierte intakte Chips auf das, mit einer Haftschicht versehene untere Substrat justiert aufgebracht.
• Bekannte Verfahren zum Herstellen eines Bauelements mit mehreren übereinander gestapelten Chips in die dritte Dimension können grob in zwei Gruppen eingeteilt werden. Zum einen das Stapeln von gehäusten Chips, zum anderen das Stapeln von Nacktchips. Beim Stapeln von gehäusten Chips werden diese übereinander gestapelt und mit ihren Kontaktelementen (Beinchen) miteinander verbunden. Beispiele hierfür sind z. B. gestapelte TSOP oder gestapelte BOC. Diese dreidimensionalen Bauformen zeichnen sich durch sogenannte Interposer (dünne oder dicke Boards oder Leadframes) zur Verbindung zwischen den Stapelebenen aus, wobei diese Interposer auf die Chips montiert und mit geeigneten Verfahren mit den chipseitigen Kontaktelementen verbunden werden. Dieses Verfahren ist aufgrund seines Montageaufwands teuer, da es auf einem single-die Prozessflow basiert, d. h. es werden ausschließlich separate einzelne gehäuste Chips verarbeitet. Aufgrund der zum Teil notwendigen Interposer sind die resultierenden Bauelemente von erheblicher Bauhöhe. Ein Abdünnen der Chips während des Stapelprozesses ist aufgrund der bereits erfolgten Häusung nicht möglich.
• Ein durch Stapeln von Nacktchips erzeugtes Bauelement ermöglicht demgegenüber eine geringere Aufbauhöhe. Das Chip/Chip- Verbindungs-System führt durch den jeweiligen Chip. Die dazu notwendigen feinen Kontaktierungsvias werden meist in einem Frontend-ähnlichen Prozess erzeugt (Via-Ätzen/Passivieren/Via-Füllen). Dieses Verfahren besitzt jedoch entscheidende Nachteile für die Anwendung. Zum einen setzt es ein besonderes Chipdesign voraus, das die Erzeugung von Kontaktierungs- oder Durchgangsvias erlaubt. Die Erzeugung der Vias ist sehr teuer, da sie in einer zusätzlichen, relativ langen Prozessfolge von Frontend-Prozessen erzeugt werden müssen. Obwohl die wesentlichen Prozesse auf Scheibenniveau durchgeführt werden können, ergeben sich bei dem Stapeln von Nacktchips auf Scheibenniveau dennoch Schwierigkeiten hinsichtlich der Ausbeute. Da jede Scheibe nur eine endliche Ausbeute an funktionierenden Chips hat, potenziert sich beim Stapeln der Scheiben das Risiko für einen funktionierenden Stapel, die Ausbeute sinkt exponenziell mit zunehmender gestapelter Scheibenanzahl. Eine ökonomische Bauelementherstellung durch dieses Verfahren ist nicht möglich.
• Der Erfindung liegt das Problem zugrunde, ein Verfahren anzugeben, das auf einfache Weise die Herstellung relativ niedrig aufgebauter Bauelemente mit hoher Ausbeute ermöglicht.
• Zur Lösung dieses Problems ist erfindungsgemäß ein Verfahren nach Anspruch 1 vorgesehen.
• Das erfindungsgemäße Verfahren schlägt zunächst die Schaffung eines Wafers bestehend ausschließlich aus in einem vorherigen Test als funktionstüchtig geprüften Chips vor. Dieser sogenannte "Known Good Wafer" wird durch rastermäßiges Positionieren der Chips und entsprechendes Einbetten derselben in einen isolierenden Halterahmen, der bevorzugt mittels eines viskosen nichtleitenden Polymers, das als Füllmittel verwendet wird, erzeugt wird, gefertigt. Dabei ist es denkbar, entweder gleichartige Chips oder auch unterschiedliche Chips, die in ihren Eigenschaften und/oder Dimensionen verschieden sind, in diesen Wafer zu integrieren. Dieser Wafer bzw. diese erste ebene Chipanordnung wird also durch fan-out-Wafer-Level-Packaging hergestellt. Dieser Halterahmen für das fan-out-Wafer-Level-Packaging wird nun nicht nur für fan-out genutzt, vielmehr dient er auch dazu, die Durchkontaktierungen von der Chipvorderseite zur Chiprückseite zu übernehmen, d. h. die Durchkontaktierung wird auf den Halterahmenbereich verlagert. Nachfolgend wird nun auf diese Weise eine weitere Chipanordnung erzeugt, also aufgestapelt, wobei die Chips und die Halterahmen deckungsgleich übereinander positioniert werden, wenn der Multi-Chip-Stapel aus gleichartigen bzw. gleichgroßen Chips aufgebaut wird. Es ist aber auch möglich, in den einzelnen Ebenen verschiedenartige bzw. verschieden große Chips anzuordnen, wobei dann nicht immer eine deckungsgleiche Übereinanderstapelung aufgrund der Größenunterschiede möglich ist. Der vorgenannte Schritt wird so oft wiederholt wie separate Chiplagen vorzusehen sind. Sind alle Chiplagen übereinander gestapelt, so werden die einzelnen Bauelemente durch Auftrennen des Stacks im Bereich des Halterahmens vereinzelt.
• Das erfindungsgemäße Verfahren hat gegenüber den bekannten Verfahren beachtliche Vorteile. Zum einen handelt es sich um einen vollständigen Wafer-Level-Prozess, da auf Scheibenniveau gearbeitet wird und erst nachdem die Bauelemente in ihrer Gesamtheit durch Bilden des Stacks erzeugt wurden die Vereinzelung erfolgt. Da ausschließlich funktionstüchtige Chips verwendet werden, ist die Ausbeute sehr hoch. Es können alle Standardchips verwendet werden, wobei gleichartige oder unterschiedliche Chips in jeder Ebene integriert werden können. Weiterhin ist es ein sehr kostengünstiger Prozess, da die Kontaktvias für die Kontaktierungen nicht durch das leitfähige Silizium-Kristall mit teurer Technologie geführt werden müssen, sondern durch den Halterahmen, was in wesentlich einfacheren Dünnfilm- und/oder Dickschicht-Prozessen erfolgen kann. Weiterhin handelt es sich um eine Prozessabfolge, die bei sehr geringen Prozesstemperaturen (< 150°C) durchgeführt werden kann, was keine zusätzliche Belastung der Chips zufolge hat. Auch erlaubt das Stapeln der Chips bzw. der Wafer, die de facto nackt sind, die Herstellung von Bauelementen mit extrem geringer Bauhöhe, wobei sich während der Herstellung ein sehr geringes Risiko hinsichtlich des Handlings und Bruchs ergibt.
• Das erfindungsgemäße Verfahren ermöglicht einen Aufbau einer Multi-Chip-Anordnung ohne Montage eines zusätzlichen Gegenstands, z. B. eines Interposers. Vielmehr werden hier die Chipanordnungen direkt aufeinander gesetzt. Die Umverdrahtung der Chips erfolgt unmittelbar auf Wafer Level, also direkt in der Ebene des Wafers und kann in Wafer Level Technologie (Dünnfilm/Dickschicht) prozessiert werden. Dies ermöglicht der jeweils einen Chip umgebenden Halterahmen, der als Kontaktierungsbereich dient, d. h. die elektrische Chip-Chip- Kontaktierung (bzw. auch die zum Modulboard) erfolgt im Bereich des Halterahmens. Neben einem Minimum an erforderlichen Kontaktübergängen (mechanisch und v. a. elektrisch) zeichnet sich ein derart hergestelltes Multi-Chip-Bauelement auch durch seine niedrige Bauhöhe und die geringen seitlichen Abmessungen aus.
• In Weiterbildung des Erfindungsgedankens kann vorgesehen sein, dass zumindest die erste Chipanordnung unter Verwendung eines Trägers, auf den die Chips mittels eines Klebemittels befestigt werden, erzeugt wird. Als Träger kann dabei eine selbstklebende Folie oder ein selbstklebendes Band verwendet werden, alternativ ist auch die Verwendung eines an seiner Oberfläche vorzugsweise passivierten Silizium-Trägers denkbar.
• Eine erste Erfindungsalternative zeichnet sich dadurch aus, dass die einzelnen Chipanordnungen separat hergestellt und anschließend miteinander verbunden werden. D. h. jede einzelne Chipanordnung wird in Form eines separaten Known-Good-Wafers mit dem Chipraster und dem Halterahmen hergestellt, wobei diese einzelnen Chipanordnungen nach ihrer Herstellung erst übereinandergeschichtet und miteinander verbunden werden. Dabei kann eine separate Chipanordnung beispielsweise mit folgenden Schritten erzeugt werden:
  
• - Aufbringen der Kontaktierungselemente an vorbestimmten Positionen auf den Träger,
• - Befestigen der Chips auf dem Träger,
• - Erzeugen des isolierenden Halterahmens,
• - Entfernen des Trägers,
• - Erzeugen der Umverdrahtungen,
• - Anbringen von Verbindungsklebepunkten,
wobei zwei Chipanordnungen anschließend über die Verbindungsklebepunkte miteinander verbunden werden.
• Der Träger dient also zunächst als Stabilisierungselement, auf den die Kontaktierungselemente aufgebracht werden und anschließend der Chip positioniert und der Halterahmen erzeugt wird. Anschließend kann der Träger entfernt werden, da der dann bereits teilfertige Known-Good-Wafer hinreichend stabil ist. Schließlich wird die Umverdrahtung erzeugt und die Verbindungsklebepunkte aus vornehmlich leitfähigem Kleber angebracht, wonach zwei Chipanordnungen miteinander verbunden werden. Dabei wird der Halterahmen zweckmäßigerweise derart in seiner Dicke bemessen, dass die Kontaktierungselemente aus ihm hervorragen. Das Füllmittel zur Bildung des Halterahmens sollte zweckmäßigerweise auch die Chips an ihrer freien Seite unter Bildung einer Schutzschicht zumindest teilweise überdecken, d. h. die Chips werden an ihrer vom Träger wegweisenden, freien Seite zweckmäßigerweise vollständig in das Füllmittel eingegossen. Die Chips selbst werden mit ihrer Kontaktierungsseite, auf die die Umverdrahtung aufzubringen ist, auf dem Träger, also beispielsweise dem Klebeband, befestigt, wobei die Umverdrahtung nach Entfernen des Trägers auf dieser Seite aufgebracht wird.
• Als Verbindungskleber, mit dem die Verbindungsklebepunkte gebildet werden, wird zweckmäßigerweise ein leitfähiger Kleber verwendet, der auf die an der vom Träger befreiten Seite freiliegenden Kontaktierungselemente, die dort ebenflächig mit dem Halterahmen und der Kontaktierungsseite des Chips verlaufen, angeordnet sind, aufgetragen wird. Nach Beendigung des Aufstapelvorgangs wird schließlich auf die obere Chipanordnung eine Schutzbeschichtung aufgebracht.
• Wie beschrieben zeichnet sich dieses Verfahren dadurch aus, dass die einzelnen Chipanordnungen separat in Form von einzelnen Wafern hergestellt werden und anschließend diese Wafer miteinander verbunden und kontaktiert werden. Eine alternative Erfindungsausgestaltung sieht demgegenüber vor, dass eine weitere Chipanordnung auf einer bereits vorhandenen Chipanordnung aufgebaut wird. Jede neue Chiplage/Waferlage wird also auf einer bereits bestehenden massiven (dicken, stabilen) Chipanordnung montiert, was insbesondere für das Handling des immer dicker werdenden Stacks von Vorteil ist.
• Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus dem im folgenden beschriebenen Ausführungsbeispiel. Dabei zeigen:
• Fig. 1a-1j die einzelnen Verfahrensschritte zur Herstellung eines Bauelements durch Herstellung einzelner separater Chipanordnungen, die miteinander verbunden werden.
• Die Fig. 1a-1j zeigen im Wesentlichen die Verfahrensschritte zur Herstellung separater Chipanordnungen in Form von Known-Good-Wafern, die anschließend übereinander geschichtet und miteinander kontaktiert und nachfolgend vereinzelt werden.
• Ausgehend von einem in Fig. 1a gezeigten Träger 1, bei dem es sich beispielsweise um ein leitfähiges elastisches Polymer, beispielsweise leitfähiges Silikon in Form eines Bandes oder einer Folie handeln kann, werden auf dieses Durchkontaktierungselemente 2 aufgebracht, vorzugsweise aufgedruckt, wobei diese zweckmäßigerweise ebenfalls aus einem leitfähigen Polymer sind. Bereits an dieser Stelle ist darauf hinzuweisen, dass in sämtlichen Darstellungen aller Figuren lediglich ein Ausschnitt aus einer Chipanordnung mit nur einem Chip gezeigt ist. Die Chipanordnung setzt sich selbstverständlich seitlich fort. Eine Chipanordnung bzw. ein Known-Good-Wafer wird zweckmäßigerweise in üblichen Wafer-Abmessungen, beispielsweise mit einem Durchmesser von 30 cm, hergestellt, weshalb abhängig von der jeweiligen Größe eines Einzelchips und dem gewählten Raster eine beliebig große Anzahl an Chips angeordnet werden können.
• Nach Fig. 1b wird ein in einem vorherigen Test als funktionstüchtig geprüfter Chip 3 mit seiner Kontaktierungsseite zum Träger 1 gerichtet auf den an seiner Oberseite vorzugsweise selbstklebenden Träger 1 aufgeklebt. Er wird ersichtlich zwischen die Durchkontaktierungselemente 2 gesetzt. Nach Fig. 1c wird ein Halterahmen 4 unter Verwendung eines isolierenden Füllmittels 5 erzeugt, wobei dies durch Aufdrucken, Aufspülen oder Aufschleudern des viskosen Füllmittels 5 erfolgen kann. Die Dicke des Halterahmens ist dabei so bemessen, dass zum einen die Durchkontaktierungselemente 2 aus ihm noch herausragen, zum anderen aber die freie Chipseite abgedeckt wird, so dass sich eine Schutzschicht über dem Chip bildet. Nach Aufbringen des Füllmittels und Aushärten desselben wird es vorzugsweise in einem Plasmareinigungsschritt oder einem nassen oder trockenen Reinigungsschritt gereinigt und wenn erforderlich etwas abgetragen. Nach dem Aushärten des Füllmittels 5 ergibt sich bereits eine hinreichend stabile Chipanordnung, so dass nach Fig. 1d der Träger 1 entfernt werden kann, d. h. das Band wird auf einfache Weise abgezogen.
• Nach Fig. 1e erfolgt nun die Erzeugung einer metallischen Umverdrahtung 6 an der vom Träger befreiten Seite, wobei diese Umverdrahtung die am Chip vorgesehenen, nun freiliegenden Kontaktpads 7 mit den jeweiligen Durchkontaktierungselementen 2 verbinden. Die Erzeugung dieser Umverdrahtung kann durch Aufsputteln oder Plattieren einer Metallschicht, anschließender Lithografie und einen dann folgenden Ätzprozess erzeugt werden. Ein näheres Eingehen hierauf ist nicht erforderlich, da dem Fachmann hinreichend Verfahren zur Herstellung der Umverdrahtung bekannt sind.
• Nach Fig. 1f wird nun auf die freiliegenden Durchkontaktierungselemente an der Kontaktierungsseite punktförmig ein Verbindungskleber 8 aufgebracht. Über diese Verbindungskleberpunkte 8 wird nun die auf diese Weise hergestellte Chipanordnung 9 mit einer zweiten Chipanordnung 9, die auf die gleiche Weise hergestellt wurde, leitfähig verbunden (Fig. 1g). Diese leitfähigen Verbindungskleberpunkte sind vornehmlich aus leitfähigem Silikon, welches nach dem Verbinden der Chipanordnungen ausgehärtet wird. Es können beliebig viele Chipanordnungen 9 zur Bildung eines Stacks miteinander verklebt und kontaktiert werden. Fig. 1h zeigt insgesamt 4 separate Chipanordnungen 9, wobei auf die oberste Chipanordnung 9 gemäß Fig. 1h rückseitig eine Schutzabdeckung 10, vornehmlich auch aus einem nichtleitenden Polymer, aufgebracht wird.
• Der auf diese Weise gebildete Stack aus insgesamt vier separaten Chipanordnungen 9 ist damit fertig aufgebaut, wobei der gesamte Aufbau im Rahmen eines fan-out-Wafer-Level-Packagings erfolgte.
• Nach Durchführung des Schritts gemäß Fig. 1h erfolgt nun die Vereinzelung der einzelnen Bauelemente 11, wozu der Halterahmen aufgetrennt, vorzugsweise aufgesägt wird. In Fig. 1i ist ein solches vereinzeltes Bauelement 11 gezeigt. Wie Fig. 1i zeigt, werden nach dem Vereinzeln auf die Durchkontaktierungselemente 2, die an der Kontaktierungsseite der unteren Chipanordnung 9 frei liegen, weitere Verbindungsklebepunkte 8 aus einem leitfähigen Kleber, beispielsweise leitfähigem Silikon aufgebracht, wonach, siehe Fig. 1j, das Bauelement 11 auf einen Bauelementträger, an dessen Kontaktierungsseite bereits Kontaktierungspunkte oder Bahnen 12 vorgesehen sind, aufgeklebt und damit kontaktiert wird. Bezugszeichenliste 1 Träger
  2 Durchkontaktierungselemente
  3 Chip
  4 Halterahmen
  5 Füllmittel
  6 Umverdrahtung
  7 Kontaktpad
  8 Verbindungskleber
  9 Chipanordnung
  10 Schutzabdeckung
  11 Bauelement
  12 Bahn
  13 Bauelementräger
  

Claims (16)

1. Verfahren zur Herstellung eines elektronischen Bauelements (11) mit mehreren übereinander gestapelten und miteinander kontaktierten Chips (3), das auf einem Träger (1) montiert wird; wobei die Chips (3) über eine Kontakteinrichtung (2, 6, 8) mit einem Bauelementträger (13) kontaktierbar sind, mit folgenden Schritten:

a) Erzeugen einer ersten ebenen Chipanordnung (9) durch zueinander beabstandetes Anordnen von funktionstüchtigen Chips (3) in einem Raster und Verfüllen zumindest der Abstände zwischen den Chips (3) mit einem Füllmittel (5) zur Bildung eines die Chips (3) fixierenden isolierenden Halterahmens (4) mit chipeigenen, der elektrischen Kontaktierung zu einem anderen Chip einer anderen Chipanordnung dienenden, im Bereich des Halterahmens (4) seitlich des jeweiligen Chips (3) vorgesehenen Kontaktelementen (2) der Kontakteinrichtung (2, 6, 8), die mit chipeigenen Umverdrahtungen (6) der Kontakteinrichtung (2, 6, 8) verbunden werden,

b) Anordnen einer weiteren ebenen Chipanordnung (9) nach Schritt a) auf der ersten Chipanordnung (9) derart, dass die Chips (3) und die Halterahmen (4) der beiden Chipanordnungen übereinander liegen und die jeweiligen Kontaktelemente (2) der beiden Chipanordnungen für die elektrische Chip-Chip- Kontaktierung elektrisch miteinander verbunden werden,

c) gegebenenfalls ein- oder mehrmaliges Wiederholen des Schritts b)

d) gegebenenfalls Aufbringen von Interconnect-Elementen (8) der Kontakteinrichtung (2, 6, 8) zum Bauelementträger (13); und

e) Vereinzeln der jeweils aus mehreren übereinander gestapelten Chips (3) der einzelnen Chipanordnungen (9) bestehenden Bauelemente durch Auftrennen der Halterahmen (4) der fest miteinander verbundenen Chipanordnungen (9).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zumindest die erste Chipanordnung (9) unter Verwendung des Trägers (1), auf den die Chips (3) mittels eines Klebemittels befestigt werden, erzeugt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass als Träger (1) eine selbstklebende Folie oder Band oder ein an seiner Oberfläche vorzugsweise passivierter Silizium- Träger verwendet wird.

4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die einzelnen Chipanordnungen (9) separat hergestellt und anschließend miteinander verbunden werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass eine separate Chipanordnung (9) mit folgenden Schritten erzeugt wird:

- Aufbringen der Kontaktelemente (2) an vorbestimmten Positionen auf den Träger (1),

- Befestigen der Chips (3) auf dem Träger (1),

- Erzeugen des isolierenden Halterahmens (4),

- Entfernen des Trägers (1),

- Erzeugen der Umverdrahtungen (6),

- Anbringen von Verbindungsklebepunkten (8),

wobei die separate Chipanordnung (9) anschließend über die Verbindungsklebepunkte (8) mit einer weiteren separaten Chipanordnung (9) verbunden wird.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet,
dass der Halterahmen (4) derart in seiner Dicke bemessen wird,
dass die Kontaktelemente (2) aus ihm hervorragen.

7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass das Füllmittel (5) zur Bildung des Halterahmens (4) auch die Chips (3) an ihrer freien Seite unter Bildung einer Schutzschicht zumindest teilweise überdeckt.

8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die Chips (3) mit ihrer Kontaktierungsseite, auf die die Umverdrahtung (6) aufzubringen ist, auf dem Träger (1) befestigt werden, und dass die Umverdrahtung an der vom Träger (1) befreiten Seite der Chips (3) aufgebracht wird.

9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass als Verbindungskleber für die Verbindungskleberpunkte (9) ein leitfähiger Kleber verwendet wird, der auf die an der vom Träger (1) befreiten Seite freiliegenden Kontaktelemente (2) aufgebracht wird.

10. Verfahren nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass nach Beendigung des Aufstapelvorgangs auf die oberste Chipanordnung (9) eine Schutzbeschichtung (10) aufgebracht wird.

11. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Kontaktelemente (2) sowie die Umverdrahtungsbahnen (6) aus einem leitfähigen Polymer erzeugt werden.

12. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Kontaktelemente (2) sowie die Umverdrahtungsbahnen (6) aufgedruckt werden.

13. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als Füllmittel (5) ein nicht-leitendes Polymer verwendet wird.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Füllmittel aufgedruckt, aufgesprüht oder aufgeschleudert wird.

15. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Erzeugen des Halterahmens (4), insbesondere wenn dieser einen einen Chip (3) bedeckenden Abschnitt aufweist, ein Schritt zur Reduzierung der Dicke des Füllmittels (5) erfolgt.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Dickenreduktion durch nasses oder trockenes Ätzen oder durch mechanische Behandlung erfolgt.