DE10160960A1

DE10160960A1 - Halbleiterbauelement und Verfahren zu dessen Herstellung

Info

Publication number: DE10160960A1
Application number: DE10160960A
Authority: DE
Inventors: Hideyuki Andoh
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2000-12-12
Filing date: 2001-12-12
Publication date: 2002-06-13
Also published as: KR100532731B1; JP2002185016A; US20020127890A1; KR20020046984A; US7199402B2; JP4126872B2

Abstract

Die vorliegende Erfindung stellt ein Halbleiterbauelement zur Verfügung, welches aufweist: (a) einen ersten Halbleiterbereich, der durch eine erste Endoberfläche, eine zweite Endoberfläche, gegenüberliegend der ersten Endoberfläche, und eine Seitengrenzoberfläche gebildet wird, welche die erste und zweite Endoberfläche verbindet; (b) einen zweiten Halbleiterbereich, der mit dem ersten Halbleiterbereich an der zweiten Endoberfläche verbunden ist; (c) einen dritten Halbleiterbereich, der mit dem ersten Halbleiterbereich an der ersten Endoberfläche verbunden ist; und (d) einen vierten Halbleiterbereich, der eine innere Oberfläche in Kontakt mit der Seitengrenzoberfläche aufweist und eine Verunreinigungskonzentration hat, die niedriger ist als beim ersten Halbleiterbereich. Der vierte Halbleiterbereich umgibt den ersten Halbleiterbereich und ist zwischen dem zweiten und dem dritten Halbleiterbereich angeordnet. Der erste, zweite und vierte Halbleiterbereich sind von einem ersten Leitfähigkeitstyp, jedoch ist der dritte Halbleiterbereich von einem zweiten Leitfähigkeitstyp.

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement, das beispielsweise als Halbleiter-Gleichrichterelement eingesetzt werden kann, das eine konstante Rückwärtsdurchbruchspannung aufweist, etwa eine Spannungsreglerdiode (Zenerdiode), und ein zugehöriges Herstellungsverfahren.

Es ist eine Spannungsreglerdiode 1 bekannt, wie sie in Fig. 1 gezeigt ist. Die Halbleiterdiode (nachstehend als "frühere Halbleiterdiode" bezeichnet) 1 weist einen einfachen Dreischichtaufbau auf, der beispielsweise eine Halbleiterschicht 2 des n-Typs mit hoher Verunreinigungskonzentration umfaßt, eine Halbleiterschicht 3 des n-Typs, und eine Halbleiterschicht 4 des p-Typs mit hoher Verunreinigungskonzentration, die in einem Siliziumsubstrat vorgesehen sind. Weiterhin sind Metallfilme 5, 6, die jeweils als ohmsche Elektrode dienen, auf der oberen Oberfläche der Halbleiterschichten 2 des n-Typs bzw. auf der unteren Oberfläche der Halbleiterschichten 4 des p-Typs abgelagert.

Im allgemeinen wird in der Außenoberfläche eines Chips, an welchem das Ende eines pn-Übergangs, der bei der früheren Halbleiterdiode mit einer derartigen Stapelgeometrie ausgebildet wird, freiliegt, ein hohes elektrisches Feld entlang der Verarmungsschicht des pn-Übergangs induziert, über welchen eine Rückwärtsvorspannung angelegt wurde. Durch die Auswirkungen von Verunreinigungselementen und Ionen, die auf der Oberfläche adsorbiert wurden und dergleichen, wird jedoch das elektrische Feld an der Außenoberfläche noch weiter lokal verstärkt, und tritt häufig ein Durchbruchseffekt auf. Die Rückwärtsdurchbruchspannung, die man theoretisch erwarten könnte, wird daher bei der früheren Halbleiterdiode nicht erreicht. Daher wird eine geeignete Anordnung mit abgeschrägter Kante eingesetzt, um das elektrische Feld an der Außenoberfläche des Chips zu verringern, und zwar dadurch, dass die Außenoberfläche der früheren Halbleiterdiode 1 dort schräg abgeschnitten wird, wo die Grenzfläche zum pn-Übergang auftritt. Durch Einsatz einer derartigen Schräganordnung wird das elektrische Feld an der Außenoberfläche 7 des Chips verringert, so dass Durchbrüche entlang der gesamten Übergangsgrenzfläche auftreten, die innerhalb des Halbleiterchips liegt, um so das Durchbruchsverhalten zu stabilisieren. Weiterhin ist die Tatsache wohlbekannt, dass die Durchbruchsspannung dadurch weiter verbessert wird, dass eine Anordnung mit abgeschrägter Kante bei Leistungshalbleiterbauelementen eingesetzt wird, die höhere maximale Betriebsspannungen aufweisen als eine Spannungsreglerdiode wie eine Zenerdiode.

Allerdings treten bei der früheren Halbleiterdiode 1 die nachstehend aufgeführten Schwierigkeiten auf:

a) Bei der früheren Halbleiterdiode 1 wird zum Schutz der Chipaußenfläche 7 gegen Umgebungseinflüsse beim Zusammenbauvorgang die Chipaußenoberfläche 7 mit einem Isolierfilm 8 beschichtet, wie dies in Fig. 1 dargestellt ist, nach einer Naßreinigung mit sauren oder alkalischen Chemikalien. Bei einer Halbleiterdiode, die auf diese Art und Weise hergestellt wurde, haben jedoch die Ergebnisse von Produktbewertungsversuchen ergeben, dass die Leistungen und die Qualität des Produkts nicht stabil sind. Die Gründe für Instabilitäten in Bezug auf die Leistung liegen darin, dass Änderungen des Oberflächenzustands und von Oberflächenfehlern auf der Chipaußenoberfläche 7 auftreten, infolge der Naßreinigung oder der Beschichtung mit dem Isolierfilm 8. Da der Oberflächenzustand tatsächlicher Halbleiterchips sehr aktiv ist, ist es sehr schwierig, die Exaktheit und Reproduzierbarkeit eines derartigen Oberflächenzustands zu steuern.
b) Bei der früheren Halbleiterdiode 1 ist die Halbleiterschicht 3 des n-Typs mit einer Verunreinigungskonzentration vorgesehen, die erheblich geringer ist als jene der Halbleiterschicht 4 des p-Typs, was man als einseitig abrupten Übergang ansehen kann, so dass die Lawinendurchbruchspannung am Teil des pn-Übergangs der Halbleiterschicht 3 des n-Typs zur Halbleiterschicht 4 des p-Typs durch die Verunreinigungskonzentration der Halbleiterschicht 3 des n-Typs bestimmt wird. Daher mußte der spezifische Widerstand ρ eines Halbleiterwafers (Silizium), der als Produkt verwendet werden sollte, äußerst exakt gesteuert werden. Dies bedeutete, dass ein Halbleiterwafer mit streng eingehaltenen Spezifikationen für den spezifischen Widerstand ρ von einem Halbleiterwaferhersteller speziell hergestellt und nach Auslieferung getestet werden mußte. In der Vergangenheit wurde für die Auftragsspezifikation bei Siliziumwafern ein enger Bereich von 0,01 bis 0,03 Ω.cm in Bezug auf den spezifischen Widerstand ρ eingesetzt, was bei Silizium des n-Typs einer Verunreinigungskonzentration im Bereich von 5 × 10¹⁸ bis 7 × 10¹⁷/cm³ entspricht.
c) Zur Herstellung der früheren Halbleiterdiode 1 besteht infolge dessen ein Problem, dass die Chipaußenoberfläche 7 eine Anordnung mit schräger Kante aufweist, die schräg zur pn-Übergangsgrenzfläche verläuft, dass die Anzahl an erforderlichen Bearbeitungsprozessen ansteigt, da Prozesse wie Sandstrahlen, Schleifen, Polieren oder Ätzen zusätzlich vorgesehen werden müssen, um die Schräganordnung auszubilden.
d) Da bei der früheren Halbleiterdiode 1 die aus dem Halbleiterwafer geschnittenen Chips in Gehäuse eingebaut sind, und ihre Seitenoberfläche schräg zu den vorderen und hinteren Oberflächen der Chips verläuft, macht es diese Bauteilgeometrie schwierig, den Chip auf einer Spannvorrichtung wie beispielsweise einer Spannpatrone bei einem Zusammenbauvorgang anzubringen.

Angesichts dieser Situation besteht ein Vorteil der vorliegenden Erfindung in der Bereitstellung eines Halbleiterbauelements, das eine stabilisierte Durchbruchspannungsleistung aufweist, mit einer gewünschten Durchbruchsspannung, und zwar dadurch, dass ein lokaler Durchbruch verhindert wird, der sonst an der Chipaußenoberfläche hervorgerufen würde, und zwar dort, wo der Endabschnitt des pn-Übergangs freiliegt.

Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Halbleiterbauelements und eines Herstellungsverfahrens für dieses, welche Kosteneinsparungen des Halbleiterwafers ermöglichen, und es zulassen, dass der Bereich für den zulässigen spezifischen Widerstand ρ des Halbleiterwafers erweitert werden kann, der als Ausgangsmaterial dient.

Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Halbleiterbauelementherstellungsverfahrens, welches es ermöglicht, die Passivierungsbearbeitung für die Chipoberfläche zu vereinfachen oder zu verkürzen.

Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Halbleiterbauelements und eines zugehörigen Herstellungsverfahrens, welche eine Vereinfachung des Herstellungsprozesses ermöglichen.

Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Halbleiterbauelements, das eine bessere Handhabung und ein besseres Aufspannen des Chips bei einer Spannvorrichtung, beispielsweise einer Spannpatrone, während des Prozesses des Zusammenbaus des Erzeugnisses ermöglicht.

Um die voranstehend geschilderten Vorteile zu erzielen, umfaßt ein erster Aspekt der vorliegenden Erfindung ein Halbleiterbauelement, welches aufweist: (a) einen ersten Halbleiterbereich mit einem ersten Leitfähigkeitstyp, det durch eine erste Endoberfläche festgelegt wird, eine zweite Endoberfläche gegenüberliegend der ersten Endoberfläche, und eine Seitengrenzoberfläche, welche die erste und zweite Endoberfläche verbindet; (b) einen zweiten Halbleiterbereich mit dem ersten Leitfähigkeitstyp, der mit dem ersten Halbleiterbereich an der zweiten Endoberfläche verbunden ist; (c) einen dritten Halbleiterbereich mit einem zweiten Leitfähigkeitstyp, der mit dem ersten Halbleiterbereich an der ersten Endoberfläche verbunden ist; und (d) einen vierten Halbleiterbereich, der eine Innenoberfläche in Kontakt mit der Seitengrenzoberfläche aufweist, und einen Verunreinigungskonzentration aufweist, die niedriger ist als beim ersten Halbleiterbereich, und so ausgebildet ist, dass der vierte Halbleiterbereich den ersten Halbleiterbereich umgibt, und der vierte Halbleiterbereich zwischen dem zweiten und dem dritten Halbleiterbereich angeordnet ist. Hierbei ist der zweite Leitfähigkeitstyp vom entgegengesetzten Leitfähigkeitstyp wie dem ersten Leitfähigkeitstyp. Im einzelnen ist, wenn der erste Leitfähigkeitstyp der n-Typ ist, der zweite Leitfähigkeitstyp der p-Typ; und wenn der ersten Leitfähigkeitstyp der p-Typ ist, dann ist der zweite Leitfähigkeitstyp der n-Typ. So können beispielsweise zwei pn-Übergangsgrenzflächen dadurch ausgebildet werden, dass sowohl ein erster Halbleiterbereich mit hoher Verunreinigungskonzentration des n-Typs und ein vierter Halbleiterbereich mit relativ niedriger Verunreinigungskonzentration des n-Typs in Kontakt mit einem dritten Halbleiterbereich des p-Typs gebracht werden. Die lokalisierte pn-Übergangsgrenzfläche zwischen dem ersten und dritten Halbleiterbereich kann nachstehend als "die erste pn-Übergangsgrenzfläche" bezeichnet werden. Eine weitere pn-Übergangsgrenzfläche zwischen dem vierten und dem dritten Halbleiterbereich kann nachstehend als die "zweite pn-Übergangsgrenzfläche" bezeichnet werden. Alternativ hierzu ist auch eine andere Anordnung zulässig, bei welcher ein erster Halbleiterbereich mit hoher Verunreinigungskonzentration des p-Typs und ein vierter Halbleiterbereich mit relativ niedriger Verunreinigungskonzentration des p-Typs in Kontakt mit einem dritten Halbleiterbereich des n-Typs gebracht werden, um eine erste und eine zweite pn-Übergangsgrenzfläche zur Verfügung zu stellen. Die Seitengrenzoberfläche kann eine gekrümmte Oberfläche sein, die einen Krümmungsradius, oder zwei oder mehr bestimmte Krümmungsradien aufweist.

Das Halbleiterbauelement gemäß dem ersten Aspekt der vorliegenden Erfindung erleichtert es, dass ein Durchbruch in dem ersten pn-Übergang zwischen dem ersten und dem dritten Halbleiterbereich auftritt, anstatt in dem zweiten pn-Übergang zwischen dem vierten und dem dritten Halbleiterbereich, der an der Außenrandseite des Halbleiterbauelements (Halbleiterchip) liegt. Daher wird das elektrische Feld an der Seitenwand (Chip-Seitenwand) des Halbleiterbauelements verringert, und wird das Auftreten eines Durchbruchs in der ersten pn-Übergangsgrenzfläche innerhalb des Halbleiterbauelements verursacht, wodurch das Durchbruchsverhalten stabilisiert wird. Die Stabilisierung in Bezug auf die Durchbruchspannung ist zum Beispiel bei einem Leistungshalbleiterbauelement wirksamer, das eine höhere maximale Betriebsspannung aufweist als eine Spannungsreglerdiode.

Bei dem Halbleiterbauelement gemäß dem ersten Aspekt der vorliegenden Erfindung ist es vorzuziehen, dass der vierte Halbleiterbereich ein Halbleitersubstrat ist, das aus einem massiven Kristall geschnitten wird. Durch Einstellung der Verunreinigungskonzentration des ersten Halbleiterbereiches können die elektrischen Eigenschaften des Halbleiterbauelements so gesteuert werden, dass die Verunreinigungskonzentration des vierten Halbleiterbereiches nicht die elektrischen Eigenschaften des Halbleiterbauelements beeinflußt. Daher ist es möglich, den vierten Halbleiterbereich mit den Dotierungsspezifikationen des Wafers (Halbleitersubstrats) zu verwenden, die dann vorhanden sind, wenn das Ausschneiden aus dem massiven Kristall zum Zeitpunkt des Kaufs erfolgt. Es ist daher nicht mehr erforderlich, eine strenge Vorgabe für die Dotierspezifikationen des Halbleitersubstrats vorzunehmen, und daher möglich, den Bereich zu vergrößern, als welchem das Halbleitersubstrat (der Wafer) ausgewählt werden kann.

Bei dem Halbleiterbauelement gemäß dem ersten Aspekt der vorliegenden Erfindung dienen die Außenoberflächen des vierten Halbleiterbereichs als die Chipaußenoberfläche des Halbleiterbauelements, und ist es vorzuziehen, dass die Chipaußenoberfläche im wesentlichen orthogonal zur zweiten Endoberfläche des ersten Halbleiterbereichs verläuft. Wenn der vierte Halbleiterbereich den ersten Leitfähigkeitstyp aufweist, liegt die äußere pn-Übergangsgrenzfläche an der Chipaußenoberfläche frei. Da der Durchbruch am ersten pn-Übergang jedoch früher im zentralen Abschnitt auftritt als bei dem zweiten pn-Übergang, der am Randabschnitt angeordnet ist, ist es möglich, selbst wenn gewisse Änderungen des Oberflächenzustands oder Oberflächenbeschädigungen bei den Außenoberflächen des Halbleiterbauelements auftreten, Änderungen der Durchbruchspannung des Halbleiterbauelements zu unterdrücken. Insbesondere hängt der Durchbruch bei dem früheren pn-Übergang, der am Randabschnitt des Chips (an der Chipaußenoberfläche) freiliegt, von der Passivierungsarchitektur der Chipaußenoberfläche ab, und traten große "Variationen" der Durchbruchspannung an dem Randabschnitt des früheren Chips auf. Da bei dem Halbleiterbauelement gemäß dem ersten Aspekt der vorliegenden Erfindung der Durchbruch früher in dem ersten pn-Übergang, der auf den zentralen Bereich beschränkt ist, als an der Chipaußenoberfläche auftritt, ist es jedoch möglich, selbst wenn gewisse Änderungen des Oberflächenzustands oder Oberflächenbeschädigungen am Randabschnitt des Halbleiterbauelements (Chip) auftreten, Schwankungen der Durchbruchspannung des Halbleiterbauelements zu unterdrücken. Daher werden Variationen der Leistung des Produkts verringert, und wird die Herstellungsausbeute verbessert.

Da die Chipaußenoberfläche im wesentlichen orthogonal zur ersten Endoberfläche des ersten Halbleiterbereichs ausgebildet ist, ist es darüber hinaus möglich, die Seitenwand des Halbleiterbauelements durch eine üblichen Schneidprozess auszubilden, oder durch einen Standardsägeprozess. "Im wesentlichen orthogonal" bedeutet, dass der Winkel innerhalb des üblichen Winkeländerungsbereiches bei einem typischen Schneidprozess (Sägeprozess) liegt, also nicht absichtlich eine Abschrägung durchgeführt wird. Wenn daher beispielsweise ein Winkel zwischen 80° und 100° ausgebildet wird, läßt sich dies als im wesentlichen orthogonal (= 90°) ansehen. Es ist vorzuziehen, einen Winkel zwischen 87° und 93° auszubilden. Wenn die Chipaußenoberfläche im wesentlichen orthogonal zu den Randoberflächen verläuft, wird die Handhabung des Halbleiterbauelements (Chips) während eines Herstellungsprozesses (Zusammenbauprozesses) unter Verwendung einer Spannvorrichtung verbessert, beispielsweise einer Spannpatrone.

Bei dem ersten Aspekt der vorliegenden Erfindung ist es vorzuziehen, dass eine erste Hauptelektrodenschicht an der unteren Oberfläche des dritten Halbleiterbereiches ausgebildet wird, und eine zweite Hauptelektrodenschicht an der oberen Oberfläche des zweiten Halbleiterbereichs ausgebildet wird. Durch die erste Hauptelektrodenschicht und die zweite Hauptelektrodenschicht wird der hauptsächliche Betriebsbereich festgelegt, der den Hauptstromweg des Halbleiterelements darstellt. Die "erste Hauptelektrodenschicht" kann entweder eine Anodenelektrodenschicht oder eine Kathodenelektrodenschicht in der Halbleiterdiode oder einem Thyristor sein. Der Thyristor kann ein Gateabschaltthyristor (GTO) oder ein statischer Induktionsthyristor (SI) sein. Wenn der dritte Halbleiterbereich als n-Typ festgelegt wird, dann ist die erste Hauptelektrodenschicht eine Kathodenelektrodenschicht. Die "zweite Hauptelektrodenschicht" kann entweder eine Kathodenelektrodenschicht oder eine Anodenelektrodenschicht in der Halbleiterdiode oder dem Thyristor sein, jedoch nicht die voranstehend geschilderte erste Hauptelektrodenschicht. Ist der zweite Halbleiterbereich als p-Typ festgelegt, dann ist die zweite Hauptelektrodenschicht eine Anodenelektrodenschicht. Daher dient der dritte Halbleiterbereich als "erster Hauptelektrodenbereich", der in Kontakt mit der ersten Hauptelektrodenschicht steht, und dient der zweite Halbleiterbereich als "zweiter Hauptelektrodenbereich", der in Kontakt mit der zweiten Hauptelektrodenschicht steht.

Weiterhin kann die "erste Hauptelektrodenschicht" entweder eine Emitterelektrodenschicht oder eine Kollektorelektrodenschicht bei einem Bipolartransistor (BJT) oder einem Bipolartransistor mit isoliertem Gate (IGBT) sein. Ein BJT kann einen Hochfrequenztransistor umfassen, beispielsweise einen Heteroübergangs-Bipolartransistor (HBT), der im Mikrowellenband, dem Millimeterband oder im Submillimeterband arbeitet. Weiterhin kann die vorliegende Erfindung bei einem Feldeffekttransistor mit isoliertem Gate (IGFET) eingesetzt werden, beispielsweise bei einem Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), einem Metalloxidhalbleiter-Statikinduktionstransistor (MOSSIT), oder bei einem Transistor mit hoher Elektronenmobilität (HEMT). Bei dem IGFET ist die "erste Hauptelektrodenschicht" entweder eine Source-Elektrodenschicht oder eine Drain- Elektrodenschicht. Beispielsweise ist bei einem BJT oder einem IGBT die "zweite Hauptelektrodenschicht" entweder eine Emitter-Elektrodenschicht oder eine Kollektor- Elektrodenschicht, jedoch nicht die voranstehend erwähnte erste Hauptelektrodenschicht; und bei einem IGFET kann es sich entweder um eine Source-Elektrodenschicht oder eine Drain-Elektrodenschicht handeln, jedoch nicht um die voranstehend erwähnte erste Hauptelektrodenschicht. Es wird darauf hingewiesen, dass es bei einem BJT, einem IGBT, einem IGFET und dergleichen selbstverständlich zulässig ist, zusätzlich eine Steuerelektrodenschicht für die Basiselektronenschicht, die Gateelektrodenschicht und dergleichen vorzusehen.

Ein zweiter Aspekt der vorliegenden Erfindung betrifft ein Verfahren zur Herstellung eines Halbleitergerätes, mit folgenden Schritten: (a) Erzeugung eines Halbleitersubstrats, das durch eine erste Hauptoberfläche und eine zweite Hauptoberfläche gegenüberliegend der ersten Hauptoberfläche ausgebildet wird; (b) Ausbildung eines ersten Halbleiterbereiches durch selektives Dotieren von Verunreinigungselementen eines ersten Leitfähigkeitstyps durch ein Diffusionsfenster, das auf der zweiten Hauptoberfläche angeordnet ist, bis zu einer vorbestimmten Diffusionstiefe; (c) Ausbildung eines zweiten Halbleiterbereiches durch Dotieren der Verunreinigungselemente des ersten Leitfähigkeitstyps durch die gesamte erste Hauptoberfläche; und (d) Ausbildung eines dritten Halbleiterbereiches durch Dotieren von Verunreinigungselementen eines zweiten Leitfähigkeitstyps durch die gesamte zweite Hauptoberfläche, um so einen pn-Übergang mit dem ersten Halbleiterbereich auszubilden. Hierbei ist es zulässig, entweder den Schritt der Ausbildung des ersten Halbleiterbereichs oder den Schritt der Ausbildung des zweiten Halbleiterbereichs zuerst durchzuführen. Das Halbleitersubstrat, das den ersten Halbleiterbereich umgibt, und als Basismaterial übrigbleibt, entspricht dem vierten Halbleiterbereich, der bezüglich dem ersten Aspekt erwähnt wurde.

Bei dem Verfahren zur Herstellung eines Halbleiterbauelements gemäß dem zweiten Aspekt der vorliegenden Erfindung kann ein erster Halbleiterbereich innerhalb des Halbleitersubstrats dadurch ausgebildet werden, dass selektiv die Verunreinigungselemente des ersten Leitfähigkeitstyps durch eine erste Hauptoberfläche des Halbleitersubstrats eindotiert werden. Dieser erste Halbleiterbereich wird so hergestellt, dass bei ihm eine höhere Verunreinigungskonzentration als bei dem vierten Halbleiterbereich erzielt wird, der den ersten Halbleiterbereich umgibt.

Wenn beispielsweise das Halbleitersubstrat vom n-Typ ist, können die erste und die zweite pn-Übergangsgrenzfläche dadurch ausgebildet werden, dass der erste Halbleiterbereich mit hoher Verunreinigungskonzentration des n-Typs und das Halbleitersubstrat mit relativ niedriger Verunreinigungskonzentration des n-Typs (vierter Halbleiterbereich) jeweils in Kontakt mit dem dritten Halbleiterbereich des p-Typs gebracht werden. Daher kann ein Durchbruch früher in dem ersten pn-Übergang zwischen dem ersten und dritten Halbleiterbereich als im zweiten pn-Übergang zwischen dem vierten und dem dritten Halbleiterbereich auftreten. Dies führt dazu, dass das elektrische Feld an der Seitenwand (Chip-Seitenwand) des Halbleiterbauelements verringert wird, und ein Durchbruch zum Auftreten in der lokalisierten ersten pn-Übergangsgrenzfläche veranlaßt wird, die tief im Inneren des Halbleiterbauelements liegt, wodurch die Bauteilleistung infolge der konstanten Durchbruchspannung stabilisiert werden kann.

Weiterhin ist es durch Einstellung der Verunreinigungskonzentration beim ersten Halbleiterbereich möglich, die elektrischen Eigenschaften des Halbleiterbauelements festzulegen, und ist es ebenfalls möglich, zu erreichen, dass die Verunreinigungskonzentration des vierten Halbleiterbereichs keinen Einfluß auf die elektrischen Eigenschaften des Halbleiterbauelements hat. Daher kann ein Halbleitersubstrat eingesetzt werden, das eine Verunreinigungskonzentration entsprechend den Spezifikationen beim Kauf aufweist, ohne dass eine starre Festlegung der Verunreinigungskonzentration erforderlich ist. Daher kann der Bereich erweitert werden, aus welchem das Halbleitersubstrat ausgewählt werden kann.

Bei dem Verfahren zur Herstellung eines Halbleiterbauelements gemäß dem zweiten Aspekt der vorliegenden Erfindung ist es vorzuziehen, dass weiterhin ein Prozess vorgesehen wird, mehrere Halbleiterchips dadurch zu zersägen, dass das Halbleitersubstrat entlang Ebenen geschnitten wird, die irrt wesentlichen orthogonal zur ersten pn-Übergangsgrenzfläche verlaufen, die zwischen dem dritten und ersten Halbleiter vorgesehen ist, und mehrere Halbleiterbauelemente aus den jeweiligen mehreren Halbleiterchips zu erhalten. In diesem Fall ist es möglich, durch Befestigung entweder der ersten oder der zweiten Hauptoberfläche des Halbleitersubstrats an einer Kunstharzplatte, und nachfolgendes Schneiden der Chips, ohne dass die daran anhaftende Kunstharzplatte geschnitten wird, jeden Chip aufzubewahren und zu transportieren, während er an der Kunstharzplatte befestigt ist. Während des Zusammenbaus des Produkts wird es daher einfacher, mit dem Halbleiterbauelement umzugehen, das an der Kunstharzplatte festhängt, beispielsweise beim Einbringen in eine Spannvorrichtung, etwa eine Spannpatrone.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:

Fig. 1 eine Querschnittsansicht durch das frühere Halbleiterbauelement;

Fig. 2 eine vereinfachte Querschnittsansicht eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 3A bis 3L Querschnittansichten von Prozessschritten eines Herstellungsverfahrens für das Halbleiterbauelement gemäß der Ausführungsform der vorliegenden Erfindung;

Fig. 4 eine Querschnittsansicht eines Halbleiterbauelements gemäß einer ersten Abänderung der Ausführungsform der vorliegenden Erfindung; und

Fig. 5 eine Querschnittsansicht eines Halbleiterbauelements gemäß einer zweiten Abänderung der Ausführungsform der vorliegenden Erfindung.

Nunmehr werden verschieden Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es wird darauf hingewiesen, dass gleiche oder entsprechende Bezugszeichen bei gleichen oder entsprechenden Teilen und Elementen in den Zeichnungen verwendet werden, so dass nicht unbedingt immer eine erneute Beschreibung gleicher oder entsprechender Teile und Elemente erfolgt. Insgesamt, wie dies bei der Darstellung von Halbleiterbauelementen üblich ist, wird darauf hingewiesen, dass die verschiedenen Zeichnungen beim Übergang von einer Figur zu einer anderen nicht maßstabstreu sind, und insbesondere die Schichtdicken willkürlich dargestellt sind, um das Verständnis der Zeichnungen zu erleichtern.

In der nachfolgenden Beschreibung werden bestimme Einzelheiten angegeben, beispielsweise bestimmte Materialien, Prozesse und Ausrüstungen, um das Verständnis der vorliegenden Erfindung zu erleichtern. Allerdings wissen Fachleute, dass die vorliegende Erfindung ohne diese speziellen Einzelheiten verwirklicht werden kann. In anderen Fällen werden wohlbekannte Herstellungsmaterialien, Prozesse und Ausrüstungen nicht im einzelnen erläutert, um das Verständnis der Erfindung nicht unnötig zu erschweren.

Begriffe wie "auf", "über" und "unter" sind in Bezug auf eine ebene Oberfläche des Substrats zu verstehen, unabhängig von der Orientierung, welche das Substrat tatsächlich aufweist. Eine Schicht befindet sich auf einer anderen Schicht, selbst wenn Schichten dazwischen vorhanden sind. Es wird darauf hingewiesen, dass das Zeichen "+" in den Figuren eine relativ starke Dotierung bezeichnet, und das Zeichen "-" in den Figuren eine relativ schwache Dotierung.

HALBLEITERBAUELEMENT

Wie aus Fig. 2 hervorgeht, weist eine Spannungsreglerdiode 10 als Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung einen ersten Halbleiterbereich 14 auf, der durch eine erste Endoberfläche festgelegt wird, eine zweite Endoberfläche gegenüberliegend der ersten Endoberfläche, sowie eine Seitengrenzoberfläche, welche die erste und die zweite Endoberfläche verbindet; einen zweiten Halbleiterbereich 12, der mit dem ersten Halbleiterbereich 14 an der zweiten Endoberfläche verbunden ist; einen dritten Halbleiterbereich 13, der mit dem ersten Halbleiterbereich 14 an der ersten Endoberfläche verbunden ist; sowie einen vierten Halbleiterbereich 15. Der vierte Halbleiterbereich 15 weist eine Innenoberfläche in Kontakt mit der Seitengrenzoberfläche auf, und eine Verunreinigungskonzentration, die niedriger ist als beim ersten Halbleiterbereich 14. Obwohl der vierte Halbleiterbereich 15 den ersten Halbleiterbereich 14 umgibt, ist der vierte Halbleiterbereich 15 zwischen dem zweiten Halbleiterbereich 12 und dem dritten Halbleiterbereich 13 angeordnet. Weiterhin ist eine erste Hauptelektrodenschicht 16 auf einer unteren Oberfläche des zweiten Halbleiterbereichs 12 angeordnet, und ist eine zweite Hauptelektrodenschicht 17 auf einer oberen Oberfläche des dritten Halbleiterbereichs 13 angeordnet. Hierbei weisen der ersten Halbleiterbereich 14, der zweite Halbleiterbereich 12 und der vierte Halbleiterbereich 15 einen ersten Leitfähigkeitstyp auf, wogegen der dritte Halbleiterbereich 13 einen zweiten Leitfähigkeitstyp aufweist, der dem des ersten Leitfähigkeitstyps entgegengesetzt ist.

Bei der Ausführungsform der vorliegenden Erfindung ist der erste Leitfähigkeitstyp so festgelegt, dass er der n-Typ ist, und ist der zweite Leitfähigkeitstyp der p-Typ, wie dies in Fig. 2 gezeigt ist. Daher wird eine lokalisierte pn-Übergangsgrenzfläche 18 zwischen dem ersten Halbleiterbereich 14 des n-Typs und dem dritten Halbleiterbereich des p-Typs ausgebildet. Eine zweite pn-Übergangsgrenzfläche 18 am Umfang wird zwischen dem vierten Halbleiterbereich 15 des n-Typs und dem dritten Halbleiterbereich 13 des p-Typs ausgebildet. Die erste und zweite pn-Übergangsgrenzfläche bilden eine einzelne, ebene pn-Übergangsgrenzfläche 18 aus, wie dies in Fig. 2 gezeigt ist. Zwischen der ersten Hauptelektrodenschicht 16 und der zweiten Hauptelektrodenschicht 17 wird der Hauptbetriebsbereich des Halbleiterbauelements ausgebildet, anders ausgedrückt der Stromweg für den Hauptstrom, der durch das Halbleiterbauelement fließt. Die "erste Hauptelektrodenschicht" kann entweder die Anodenelektrodenschicht oder die Kathodenelektrodenschicht sein. In Fig. 1 ist eine derartige Festlegung getroffen, dass die erste Hauptelektrodenschicht 16 die Kathodenelektrodenschicht ist, da der zweite Halbleiterbereich 12 die Leitfähigkeit des n-Typs aufweist. Entsprechend kann die "zweite Hauptelektrodenschicht 17" als die entsprechend andere unter der Anodenelektrodenschicht und der Kathodenelektrodenschicht ausgebildet sein, die also nicht die erste Hauptelektrodenschicht 16 ist. In Fig. 2 ist infolge der Tatsache, dass der dritte Halbleiterbereich 13 vom p-Typ ist, die zweite Hauptelektrodenschicht 17 als Anodenelektrodenschicht festgelegt. Dann dienen der zweite Halbleiterbereich 12 und der dritte Halbleiterbereich 13 als der "erste Hauptelektrodenbereich", der mit der ersten Hauptelektrodenschicht 16 in Kontakt steht, bzw. als der "zweite Hauptelektrodenbereich", der mit der zweiten Hauptelektrodenschicht 17 in Kontakt steht. In Fig. 2 ist der zweite Halbleiterbereich 12 der Kathodenbereich, und der dritte Halbleiterbereich 13 der Anodenbereich. Dann fließt der Hauptstrom zwischen der ersten Hauptelektrodenschicht 16 und der zweiten Hauptelektrodenschicht 17 auf solche Weise, dass der Widerstand durch den Stromweg in der Anordnung von Fig. 2 kleiner wird. Bei dem Halbleiterbauelement 10 (der Spannungsreglerdiode) gemäß der Ausführungsform der vorliegenden Erfindung dient die Außenoberfläche des vierten Halbleiterbereichs 15 als die Chipaußenoberfläche 19 des Halbleiterbauelements 10, wie dies in Fig. 2 gezeigt ist, und verläuft die Chipaußenoberfläche 19 im wesentlichen vertikal zur ersten Oberfläche des ersten Halbleiterbereichs 14. An der Chipaußenoberfläche 19 liegt das Ende der zweiten pn-Übergangsgrenzfläche 18 frei.

Der vierte Halbleiterbereich 15 ist das Halbleitersubstrat 11 (Siliziumsubstrat), oder der Halbleiterwafer, aus dem massiven Kristall gesägt wird, der mit dem FZ-, CZ- oder MCZ-Verfahren hergestellt wurde. Anders ausgedrückt wird der zweite Halbleiterbereich 12 des n-Typs an der Seite der ersten Hauptoberfläche 11B ausgebildet, und wird der dritte Halbleiterbereich 13 des p-Typs an der Seite der zweiten Hauptoberfläche 11A des Siliziumsubstrats 11 ausgebildet. Dann wird der erste Halbleiterbereich 14 des n-Typs in dem zentralen Bereich zwischen dem zweiten Halbleiterbereich 12 und dem dritten Halbleiterbereich 13 hergestellt. Weiterhin ist der vierte Halbleiterbereich 15 des n-Typs zwischen dem zweiten Halbleiterbereich 12 und dem dritten Halbleiterbereich 13 so angeordnet, dass er die Seitengrenzoberfläche des ersten Halbleiterbereichs 14 umgibt.

Der zweite Halbleiterbereich 12 ist mit Verunreinigungselementen des ersten Leitfähigkeitstyps (n-Typ) dotiert, beispielsweise Phosphor (P), Arsen (As), bis zu einer hohen Verunreinigungskonzentration (beispielsweise etwa 2 × 10¹⁹ cm³), von der Seite der zweiten Hauptoberfläche 11A des Siliziumsubstrats 11 aus.

Der dritte Halbleiterbereich 13 wird mit Verunreinigungselementen des zweiten Leitfähigkeitstyp (p-Typ) dotiert, beispielsweise Bor (B), bis zu der hohen Verunreinigungskonzentration, von der Seite der zweiten Hauptoberfläche 11A des Siliziumsubstrats 11 aus.

Entsprechend wird der erste Halbleiterbereich 14 mit einem Element des ersten Leitfähigkeitstyps (Donor), beispielsweise Arsen (As) und Phosphor (P), bis zu der hohen Verunreinigungskonzentration dotiert. Dann umgibt der vierte Halbleiterbereich 15 des n-Typs, der eine niedrige Verunreinigungskonzentration aufweist, nämlich jene des Siliziumsubstrats 11, die Seitengrenzoberfläche des ersten Halbleiterbereiches 14. Der Begriff "Verunreinigungskonzentration des Siliziumsubstrats 11" bedeutet, dass die ursprüngliche Verunreinigungskonzentration des gekauften Siliziumwafers, die gleich der Spezifikation für die Verunreinigungskonzentration des massiven Kristalls ist, als die Verunreinigungskonzentration für den vierten Halbleiterbereich 15 des n-Typs verwendet wird. Dies führt dazu, dass der erste Halbleiterbereich 14 des n-Typs auf eine höhere Verunreinigungskonzentration eingestellt wird als beim vierten Halbleiterbereich 15 des n-Typs, der ihn umgibt.

Bei der Halbleiterdiode 10 gemäß der Ausführungsform weist der dritte Halbleiterbereich 13 des p-Typs eine gleichmäßige Verunreinigungskonzentration entlang der Richtung parallel zur ersten und zweiten pn-Übergangsgrenzfläche 18 auf.

Allerdings ist die Verunreinigungskonzentration des ersten Halbleiterbereichs 14 des n-Typs, der sich an den dritten Halbleiterbereich 13 des p-Typs anschließt, höher gewählt als beim vierten Halbleiterbereich 15 des n-Typs, der den ersten Halbleiterbereich 14 des n-Typs umgibt, wie dies voranstehend bereits erwähnt wurde. Dies ermöglicht es, den Durchbruch in dem tief angeordneten ersten pn-Übergang früher hervorzurufen, wobei der tief angeordnete erste pn-Übergang zwischen dem dritten Halbleiterbereich 13 des p-Typs und der oberen Oberfläche (oder der ersten Endoberfläche) des ersten Halbleiterbereichs 14 des n-Typs ausgebildet wird, wenn eine Vorspannung in Rückwärtsrichtung über dem ersten und zweiten pn-Übergang angelegt wird. Der lokalisierte erste pn-Übergang ist an der Innenseite des Substrats 11 angeordnet und dort festgelegt. Bei dieser Ausführungsform übernimmt bei Erzeugung des Durchbruchs in dem lokalisierten inneren Bereich, selbst wenn ein Teil vorhanden ist, an welchem die zweite pn-Übergangsgrenzfläche nach außen freiliegt, der Durchbruch des ersten pn-Übergangs nicht die Hauptbelastung der Oberflächenfeldintensität an dem freiliegenden zweiten pn-Übergang. Dies ermöglicht es, die Oberflächenbehandlungsvorgänge, welche Naßreinigung umfassen, beispielsweise mit sauren oder alkalischen Chemikalien, und die Oberflächenpassivierungsverarbeitung durch Ablagerung eines Isolierfilms zum Schutz der Chipaußenoberfläche 19 gegen Außeneinflüsse bei dem Herstellungsvorgang der Halbleiterdiode gemäß der Ausführungsform zu verringern. Darüber hinaus wird die Handhabung des Halbleiterbauteils (Chips) 10 bei dem Herstellungsprozess (Zusammenbauprozess) verbessert, da leichte Oberflächenfehler, Kratzer oder Beschädigungen der Oberfläche, die in der Chipaußenoberfläche 19 hervorgerufen werden, nicht das Durchbruchsverhalten beeinflussen.

Weiterhin kann bei der Halbleiterdiode 10 gemäß der Ausführungsform die Durchbruchspannung des zentral angeordneten ersten pn-Übergangs zwischen dem vergrabenen ersten Halbleiterbereich 14 des n-Typs und dem dritten Halbleiterbereich 13 des p-Typs entsprechend der Verunreinigungskonzentration N_B des ersten Halbleiterbereichs 14 des n-Typs festgelegt werden. Unter der Annahme, dass die erste pn-Übergangsgrenzfläche 18 zwischen dem dritten Halbleiterbereich 13 des p-Typs und dem Halbleiterbereich 14 des n-Typs einen einseitig, abrupten Übergang bildet, ergibt sich die Durchbruchspannung V_B infolge des Lawinendurchbruchs als:

V_B = ε_SE_m2/(2qN_B) (1)

wobei ε_S die Dielektrizitätskonstante des Halbleitersubstrats bezeichnet, E_m die maximale elektrische Feldstärke beim Halbleitersubstrat, über welchem der Lawinendurchbruch hervorgerufen wird, q die elektrische Elementarladung des Elektrons ist, und N_B die Verunreinigungskonzentration des ersten Halbleiterbereiches 14 ist. Wenn nämlich die Verunreinigungskonzentration N_B des ersten Halbleiterbereichs 14 ausreichend höher ist als die Verunreinigungskonzentration des Siliziumwafers 11, oder genauer gesagt die Verunreinigungskonzentration des vierten Halbleiterbereiches 15, dann hängt die Durchbruchspannung der Halbleiterdiode 10 nur von der Verunreinigungskonzentration N_B des ersten Halbleiterbereichs 14 ab, jedoch nicht von der Verunreinigungskonzentration des Ausgangsmaterials (Siliziumwafers) 11, das beim Herstellungsprozess verwendet wird. Wenn daher die Verunreinigungskonzentration N_B des ersten Halbleiterbereichs 14 ordnungsgemäß entsprechend Gleichung (1) festgelegt wird, und diese Verunreinigungskonzentration N_B beibehalten wird, ist es nicht erforderlich, genau den Widerstand ρ des Siliziumwafers 11 zu steuern, da die gewünschte Durchbruchspannung erzielt werden kann. Weist daher das Substrat 11 einen relativ hohen spezifischen Widerstand im Vergleich zum spezifischen Widerstand des vergrabenen ersten Halbleiterbereichs 14 auf, der gerade der Verunreinigungskonzentration N_B des vergrabenen ersten Halbleiterbereichs 14 entspricht, so können viele, im Handel erhältliche Siliziumwafer 11 zur Herstellung einer Spannungsreglerdiode 10 mit der gewünschten Durchbruchspannung verwendet werden.

Bei der Ausführungsform ist es möglich, einen Siliziumwafer 11 mit einem spezifischen Widerstand innerhalb des weiten Bereiches von 1 bis 250 Ω.cm zu verwenden (was bei Silizium des n-Typs einer Verunreinigungskonzentration im Bereich von annähernd 5,5 × 10¹⁵/cm³ bis 1,8 × 10¹³/cm³ entspricht).

Weiterhin kann im Falle eines Leistungshalbleiterbauelements mit höherer maximaler Betriebsspannung ein Siliziumwafer 11 mit einem spezifischen Widerstand innerhalb des weiten Bereiches von 1000 Ω.cm oder mehr verwendet werden (was bei Silizium des n-Typs einer Verunreinigungskonzentration im Bereich von annähernd 5 × 10¹²/cm³ und darunter entspricht).

Weiterhin kann bei der Halbleiterdiode 10 gemäß der Ausführungsform, da die Chipaußenoberfläche 19 aus dem Siliziumwafer 11 so geschnitten wird, dass sie eine im wesentlichen vertikale Ebene in Bezug auf die erste und zweite Hauptoberfläche oder die erste und zweite pn-Übergangsgrenzfläche 18 bildet, die gesamte Geometrie des Chips so ausgebildet sein, dass dieser im wesentlichen zylinderförmig oder im wesentlichen quaderförmig ist, wobei die Form eines rechteckigen Quaders vorgezogen wird.

Weiterhin kann bei dem Prozess des Zusammenbaus des Produkts oder bei der Gehäuseherstellung der Chip in Form eines rechteckigen Quaders einfach in einer Zusammenbauspannvorrichtung, beispielsweise Spannpatronen, angebracht werden, was die Arbeitsbelastung für das Zusammenbaupersonal drastisch verringert.

HERSTELLUNGSVERFAHREN

Ein Herstellungsverfahren für die Halbleiterdiode 10 gemäß der Ausführungsform wird nachstehend unter Bezugnahme auf eine Folge von Querschnittsansichten des Prozesses erläutert, die in den Fig. 3A bis 3H dargestellt sind.

a) Wie in Fig. 3A gezeigt, wird ein Siliziumsubstrat (Siliziumwafer) 11 eines ersten Leitfähigkeitstyps (n-Typ) mit der ersten Hauptoberfläche 11B und der zweiten Hauptoberfläche 11A hergestellt. Es wird eine thermische Oxidation auf der ersten Hauptoberfläche 11B und der zweiten Hauptoberfläche 11A des Siliziumsubstrats 11 durchgeführt, um Siliziumoxidfilme 21 und 41 mit einer Dicke von 300 nm bzw. 1,5 µm auszubilden. Unter Verwendung lithographischer Verfahren wird dann der Siliziumoxidfilm 21 auf der zweiten Hauptoberfläche 11A folgendermaßen mit einem Muster versehen:
es wird beispielsweise, wie in Fig. 3A gezeigt, ein Photolack 22 des Negativtyps auf den Siliziumoxidfilm 21 durch Schleuderbeschichtung aufgebracht. Dann wird, wie in Fig. 3A gezeigt, eine Photomaske mit einem lichtundurchlässigen Muster 23, welches dem Muster für den ersten Halbleiterbereich 14 des n-Typs entspricht und einen Teil abdeckt, an welchem eine Öffnung 22A, die nachstehend noch genauer erläutert wird, in den Photolack 22 geschnitten wird, so ausgerichtet, dass sie mit Belichtungslicht hν beschichtet wird. Obwohl in Fig. 3A ein einziges, lichtundurchlässiges Muster 23 dargestellt ist, sind tatsächlich zahlreiche lichtundurchlässige Muster 23 periodisch in Matrixform vorgesehen, um zahlreiche Halbleiterdioden 10 auf einem einzigen Siliziumwafer 11 herzustellen.
b) Fig. 3B zeigt einen Zustand, in welchem der Photolack 22h nach der Belichtung entwickelt wurde. Der Photolack 22h, der so mit einem Muster versehen wurde, wird als Ätzmaske zur Naßätzung oder Trockenätzung verwendet, um selektiv den Siliziumoxidfilm 21 zu entfernen, wobei am Boden der Öffnung 22A in dem Photolack 22h ein Teil der oberen Oberfläche des Siliziumsubstrats 11 auftaucht. In diesem Fall wird ein anderer Photolack (nicht dargestellt) ebenfalls auf den Siliziumoxidfilm 21 auf der Seite der ersten Hauptoberfläche 11B aufgebracht, um den Siliziumoxidfilm 41 zu schützen. Das Entfernen des Photolacks 22h führt dann zu einem Zustand, der in Fig. 3C gezeigt ist. Gemäß Fig. 3C ist eine Öffnung 21A in den Siliziumoxidfilm 21 geschnitten, um einen Teil der zweiten Hauptoberfläche 11A freizulegen. Zwar ist in Fig. 3A nur eine einzige Öffnung 21A gezeigt, jedoch sind tatsächlich zahlreiche Öffnungen 21A periodisch matrixförmig angeordnet, um zahlreiche Halbleiterdioden 10 auf dem Siliziumwafer 11 herzustellen.
c) Ein stark dotierter Dünnfilm, beispielsweise ein Film aus Phosphorglas (PSG) oder ein Film aus Arsenglas (AsSG), wird so abgelagert, dass er den Teil der oberen Oberfläche des Siliziumsubstrats 11 umfaßt, der an der Öffnung 21a in dem Siliziumoxidfilm 21 freiliegt. Der PSG-Film enthält das Dotiermittel des n-Typs, also Phosphor (P), und der AsSG-Film enthält Arsen (As). Dann wird eine Wärmebehandlung bei einer vorbestimmten Diffusionstemperatur durchgeführt, und über eine vorbestimmte Diffusionszeit, damit selektiv das Dotiermittels des n-Typs eindiffundiert, wodurch der erste Halbleiterbereich 14 des n-Typs mit hoher Verunreinigungskonzentration ausgebildet wird, wie dies in Fig. 3D gezeigt ist. Zwar ist in Fig. 3D ein einziger erster Halbleiterbereich 14 dargestellt, jedoch sind tatsächlich zahlreiche erste Halbleiterbereiche 14 periodisch matrixförmig angeordnet, um zahlreiche Halbleiterdioden 10 auf dem Siliziumwafer 11 herzustellen. Dann wird der mit einer Verunreinigung dotierte Dünnfilm entfernt. Da die Diffusionstiefe des ersten Halbleiterbereiches 14 schließlich ausreichend tief ist, so dass sie etwa die Hälfte der Dicke des Siliziumsubstrats 11 beträgt, ist es vorzuziehen, als Verunreinigungselement des n-Typs Phosphor (P) zu verwenden, welches einen hohen Diffusionskoeffizienten aufweist. Es kann auch ein Gasphasendiffusionsverfahren eingesetzt werden, welches einen flüssigen Ausgangswerkstoff verwendet, beispielsweise Phosphorylchlorid (POCl₃), ohne Verwendung des mit einer Verunreinigung dotierten Dünnfilms. Es ist ebenfalls möglich, Verunreinigungsionen wie ³¹P⁺ mit vorbestimmter Dosis zu implantieren, beispielsweise 3 × 10¹⁵ cm^-2 bis 5 × 10¹⁶ cm^-2, und sie dann in eine gewünschte Tiefe zu bringen (durch Wärmebehandlung). Auch ⁷⁵As⁺ kann implantiert werden, jedoch ist dies nicht so vorteilhaft, da Arsen (As) einen niedrigen Diffusionskoeffizienten aufweist, und eine höhere Diffusionstemperatur und eine längere Diffusionszeit benötigt. Wenn der mit einer Verunreinigung dotierte Dünnfilm verwendet wird, wird der mit einer Verunreinigung dotierte Dünnfilm danach durch Naßätzung oder Trockenätzung entfernt. Selbst wenn der mit einer Verunreinigung dotierte Dünnfilm nicht verwendet wird, wird der PSG-Film, der sich im Inneren des Diffusionsfensters beim Einbringen gebildet hat, durch Naßätzung oder Trockenätzung entfernt.
d) Dann wird die zweite Hauptoberfläche 11A des Siliziumsubstrats 11 mit dem Photolack beschichtet (nicht dargestellt), um den Siliziumfilm 41 auf der ersten Hauptoberfläche 11B des Siliziumsubstrats zu entfernen. Dann werden, wie in Fig. 3E gezeigt, Donor-Verunreinigungen wie beispielsweise Phosphor (P) und Arsen (As) in die gesamte erste Hauptoberfläche 11A des Siliziumsubstrats 11 eindiffundiert, um so den zweiten Halbleiterbereich 12 des n-Typs mit hoher Verunreinigungskonzentration (beispielsweise etwa 2 × 10¹⁹/cm³) auszubilden. Zu diesem Zeitpunkt wird der wenig tiefe erste Halbleiterbereich 14 des n-Typs in Fig. 3D tiefer angeordnet, so dass der pn-Übergang zwischen dem tief eingedrückten ersten Halbleiterbereich 14 des n-Typs und dem zweiten Halbleiterbereich 12 entsteht. Ein Bereich um den ersten Halbleiterbereich 14 des n-Typs herum bleibt als der vierte Halbleiterbereich 15 des n-Typs übrig, dessen Verunreinigungskonzentration gleich jener bleibt, die das Siliziumsubstrat 11 an sich aufweist. Es kann auch ein Gasphasendiffusionsverfahren eingesetzt werden, welches ein flüssiges Ausgangsmaterial wie beispielsweise POCl₃ verwendet, also ohne Einsatz des mit einer Verunreinigung dotierten Dünnfilms. Weiterhin ist es möglich, Verunreinigungsionen wie ³¹P⁺, ⁷⁵As⁺ zu verwenden, mit einer vorbestimmten Dosis wie 3 × 10¹⁵ cm^-2 bis 5 × 10¹⁶ cm^-2, und sie dann (durch Wärmebehandlung) bis zu einer gewünschten Diffusionstiefe einzubringen. In diesem Zustand kann eine dünne Schicht aus dem Siliziumsubstrat 11 zwischen dem ersten Halbleiterbereich 14 und dem zweiten Halbleiterbereich 12 übrigbleiben. Die Schichtdicke des Siliziumsubstrats, das sandwichartig zwischen dem ersten Halbleiterbereich 14 und dem zweiten Halbleiterbereich 12 eingeschlossen ist, ist vorzugsweise so gewählt, dass die Dicke dazu geeignet ist, die Schicht zu einer bestimmten Zeit in dem Prozessablauf weiter hineinzudrücken, wie dies in Fig. 3F gezeigt ist, wodurch der dritte Halbleiterbereich 13 des p-Typs an der gesamten zweiten Hauptoberfläche 11A wie nachstehend erläutert ausgebildet wird, und der erste Halbleiterbereich 14 schließlich vollständig mit dem zweiten Halbleiterbereich 12 verbunden wird. Wie in Fig. 3E gezeigt, wird der PSG-Film, der sich innerhalb der Diffusionsfenster der ersten Hauptoberfläche 11B und der zweiten Hauptoberfläche 11A des Siliziumsubstrats 11 zum Zeitpunkt des Einbringens gebildet hat, durch Naßätzung oder Trockenätzung entfernt.
e) Dann wird, wie in Fig. 3F gezeigt, eine Akzeptor- Verunreinigung, beispielsweise Bor (B), über der gesamten Oberfläche von der zweiten Hauptoberfläche 11A des Siliziumsubstrats 11 aus abgelagert, um den ebenen dritten Halbleiterbereich 13 des p-Typs auszubilden. Durch weiteres Einbringen (Wärmebehandlung) zur Ausbildung des ebenen dritten Halbleiterbereichs 13 des p-Typs werden Spitzen des ersten Halbleiterbereichs 14 noch tiefer eingebracht, so dass der erste Halbleiterbereich 14 vollständig mit dem zweiten Halbleiterbereich 12 verbunden wird. Zur Schichtablagerung der Akzeptor-Verunreinigung zur Ausbildung des ebenen dritten Halbleiterbereichs 13 des p-Typs kann auch ein Verfahren eingesetzt werden, bei welchem ein mit einer Verunreinigung dotierter Dünnfilm verwendet wird, beispielsweise Borglas (BSG), oder ein Gasphasendiffusionsverfahren, bei welchem ein Feststoff wie Bornitrid (BN) oder ein flüssiges Ausgangsmaterial wie Bortribromid (BBr₃) verwendet wird. Es ist ebenfalls möglich, Verunreinigungsionen wie beispielsweise ¹¹B⁺, ⁴⁹BF₂ ⁺ mit einer vorbestimmten Dosis wie beispielsweise 3 × 10¹⁵ cm^-2 bis 5 × 10¹⁶ cm^-2 zu implantieren, und sie dann (durch Wärmebehandlung) bis zu einer gewünschten Diffusionstiefe hin tiefer einzubringen. Dies führt dazu, wie dies in Fig. 3F gezeigt ist, dass der erste Halbleiterbereich 14 des n-Typs sandwichartig zwischen dem dritten Halbleiterbereich 13 des p-Typs, der an der gesamten zweiten Hauptoberfläche 11A des Halbleitersubstrats 11 ausgebildet wird, und dem zweiten Halbleiterbereich 12 des n-Typs eingeschlossen wird, der an der gesamten Seite der ersten Hauptoberfläche 11B ausgebildet wird. Der vierte Halbleiterbereich 15 des n-Typs mit einer Verunreinigungskonzentration, die an sich bei dem Siliziumsubstrat 11 vorhanden ist, wird so um den ersten Halbleiterbereich 14 des n-Typs herum ausgebildet, dass er diesen umgibt. Der erste Halbleiterbereich 14 des n-Typs wird so ausgebildet, dass eine Verunreinigungskonzentration erreicht wird, die höher ist als bei dem vierten Halbleiterbereich 15 des n-Typs. Weiterhin bildet der erste Halbleiterbereich 14 des n-Typs die ersten pn-Übergangsgrenzfläche 18 mit dem zweiten Halbleiterbereich 13 des p-Typs. Weiterhin werden der dritte Halbleiterbereich 13 des p-Typs und der vierte Halbleiterbereich 15 des n-Typs mit relativ niedriger Verunreinigungskonzentration miteinander verbunden, um die zweite pn-Übergangsgrenzfläche auszubilden.
f) Dann werden, wie in Fig. 3G gezeigt, Dünnfilme aus Metall auf Oberflächen des dritten Halbleiterbereichs 13 des p-Typs und des zweiten Halbleiterbereichs 12 des n-Typs durch ein Vakuumverdampfungsverfahren oder ein Sputterverfahren abgelagert, um die erste Hauptelektrodenschicht 16 und die zweite Hauptelektrodenschicht 17 mit einer Dicke von 1 µm bis 10 µm auszubilden.
g) Schließlich wird, wie in Fig. 3A gezeigt, eine Kunstharzplatte 24 beispielsweise an der gesamten ersten Hauptoberfläche 11B des Siliziumsubstrats 11 angebracht, das entlang Schnittlinien 23 geschnitten werden soll, die in Fig. 3H gestrichelt dargestellt sind. Zwar sind in Fig. 3H nur zwei Schnittlinien 25 dargestellt, jedoch sind tatsächlich zahlreiche Schnittlinien 25 matrixartig angeordnet. In Fig. 3H ist nämlich nur eine einzige Halbleiterdiode dargestellt, wogegen in der Praxis zahlreiche Halbleiterdioden, die periodisch in Matrixform angeordnet sind, gleichzeitig auf dem Siliziumwafer 11 hergestellt werden. Als Kunstharzplatte 24 können verwendet werden: ein Polyethylenfilm, ein Polypropylenfilm, ein Polyvinylchloridfilm, ein Polyethylenterephthalatfilm, ein Polybutylenterephthalatfilm, ein Polybutenfilm, ein Polybutadienfilm, ein Polyurethanfilm, ein Polymethylpentenfilm, ein Ethylenvinylacetat-Copolymerfilm, ein Ethylen(met)acrylsäure-Copolymerfilm, ein Ethylen(met)acrylsäuremethyl-Copolymerfilm, und ein Ethylen(met)acrylsäuremethyl-Copolymerfilm. Die Kunstharzplatte 24 kann auch aus derartigen Filmen zusammenlaminiert aufgebaut sein. Die Filmdicke der Kunstharzplatte 24 beträgt normalerweise 10 bis 300 µm, bevorzugt 50 bis 200 µm. Die Ebene, die auf diese Weise entlang der Schnittlinie 25 geschnitten wird, wird zur Chipaußenoberfläche 19, wie dies voranstehend erwähnt wurde. Die Chips, die durch den Schneidvorgang jeweils die Form eines rechteckigen Quaders aufweisen, können jeweils als die Halbleiterdioden 10 eingesetzt werden, die in Fig. 2 gezeigt sind. Nach dem Schneidvorgang können mehrere Halbleiterdioden 10 in Form eines rechteckigen Quaders, anders ausgedrückt im Chipzustand, so aufbewahrt und transportiert werden, dass sie an der Kunstharzplatte 24 befestigt sind. Zum Zeitpunkt des Vorgangs der Gehäuseherstellung, oder beim Zusammenbauvorgang, um das endgültige Produkt zu erhalten, lassen sich daher die mehreren Halbleiterdioden 10, die an der Kunstharzplatte 22 befestigt sind, einfach handhaben, beispielsweise wenn sie auf einer Spannvorrichtung wie einer Spannpatrone angebracht werden.

Bei dem Herstellungsverfahren für das Halbleiterbauelement gemäß dieser Ausführungsform wird die Chipaußenoberfläche 19 der Halbleiterdiode 10 in Form eines rechteckigen Quaders annähernd senkrecht zu beiden Hauptoberflächen des Siliziumsubstrats 11 ausgebildet, wie sie durch den Schneidvorgang geschnitten werden. Daher sind mehrere Bearbeitungsvorgänge zur Ausbildung einer abgeschrägten Form nicht mehr wie in der Vergangenheit erforderlich, und kann die Anzahl an Herstellungsschritten wesentlich verringert werden.

ERSTE ABÄNDERUNG

Unter Verwendung der Querschnittsansicht von Fig. 4 wird eine andere Bauteilanordnung, bei welcher eine neue Elektrodenschichttopologie bei der grundlegenden Halbleiterdiode 10 von Fig. 2 eingesetzt wird, als "erste Abänderung" der Ausführungsform beschrieben. Eine redundante Beschreibung identischer Abschnitte wie bei der Anordnung von Fig. 2 entfällt.

Ein erster Hohlraum 12A wird an der ersten Hauptoberfläche (der unteren Oberfläche) 11B der Halbleiterdiode 10 ausgeschnitten, wie dies in Fig. 4 gezeigt ist. Weiterhin wird eine abgeänderte erste Hauptelektrodenschicht 16A in dem ersten Hohlraum 12A so abgelagert, dass sie in Kontakt mit dem zweiten Halbleiterbereich 12 steht, wodurch eine ohmsche Kontaktelektrode 16A ausgebildet wird. Weiterhin wird ein zweiter Hohlraum 13A an der zweiten Hauptoberfläche (der oberen Oberfläche) 11A der Halbleiterdiode 10 hergestellt. Dann wird eine abgeänderte, zweite Hauptelektrodenschicht 17A in dem zweiten Hohlraum 13A so abgelagert, dass sie in Kontakt mit dem dritten Halbleiterbereich 13 steht, wodurch eine ohmsche Kontaktelektrode 17A ausgebildet wird.

Zwischen der abgeänderten ersten Hauptelektrodenschicht 16A und der abgeänderten zweiten Hauptelektrodenschicht 17A wird der Hauptbetriebsbereich des Halbleiterbauelements ausgebildet, anders ausgedrückt der Stromweg für den Hauptstrom, der durch das Halbleiterbauelement fließt. In Fig. 14 ist die abgeänderte erste Hauptelektrodenschicht 16A als die Kathoden-Elektrodenschicht dargestellt, da der zweite Halbleiterbereich 12 vom n-Typ ist, und ist die abgeänderte zweite Hauptelektrodenschicht 17A als die Anoden- Elektrodenschicht auf dem dritten Halbleiterbereich 13 des p-Typs ausgebildet. In Fig. 4 dient der zweite Halbleiterbereich 12 als der Kathodenbereich, und dient der dritte Halbleiterbereich 13 als der Anodenbereich. Der Hauptstrom, der zwischen der abgeänderten ersten Hauptelektrodenschicht 16A und der abgeänderten zweiten Hauptelektrodenschicht 17A fließt, fließt daher entlang dem Stromweg, der aus dem ersten Halbleiterbereich 14 besteht, der einen niedrigen Widerstand aufweist, bei der in Fig. 4 dargestellten Anordnung.

Bei der Halbleiterdiode 10 gemäß der ersten Abänderung sind daher die abgeänderte erste Hauptelektrodenschicht 16A an der ersten Hauptoberfläche 11B sowie die abgeänderte zweite Hauptelektrodenschicht 17A an der zweiten Hauptoberfläche 11A in den ersten Hohlraum 12A, der in dem zweiten Halbleiterbereich 12 des n-Typs vorgesehen ist, bzw. in den zweiten Hohlraum 13A eingebettet, der in dem dritten Halbleiterbereich 13 des p-Typs vorgesehen ist. Durch Ausbildung des ersten Hohlraums 12A in dem zweiten Halbleiterbereich 12 des n-Typs und des zweiten Hohlraums 13A in dem dritten Halbleiterbereich 13 des p-Typs wird es ermöglicht, die effektiven Kontaktflächen der abgeänderten ersten Hauptelektrodenschicht 16A und der abgeänderten zweiten Hauptelektrodenschicht 17A zu vergrößern, und zwar durch Einstellung der Tiefe des ersten Hohlraums 12A bzw. des zweiten Hohlraums 13A.

Der erste Hohlraum 12A und der zweite Hohlraum 13A können einfach und leicht ausgeschnitten werden, unter Einsatz wohlbekannter Verfahren wie Naßätzung oder Trockenätzung.

ZWEITE ABÄNDERUNG

Unter Bezugnahme auf die in Fig. 5 gezeigte Querschnittsansicht wird eine weitere Bauteilanordnung, bei der eine weitere neue Elektrodenschichttopologie bei der in Fig. 2 dargestellten, grundlegenden Halbleiterdiode 10 eingesetzt wird, als "zweite Abänderung" der Ausführungsform beschrieben. Eine redundante Beschreibung identischer Abschnitte wie bei der in Fig. 2 dargestellten Anordnung entfällt.

Bei der Halbleiterdiode 10 gemäß der zweiten Abänderung wird ein Durchgangsloch 12b, das durch den zweiten Halbleiterbereich 12 des n-Typs hindurchgeht, an der zweiten Hauptoberfläche 12B des Siliziumsubstrats 11 so ausgebildet, dass ein Teil der unteren Oberfläche freigelegt wird, oder der zweiten Endoberfläche des ersten Halbleiterbereichs 14 des n-Typs. Weiterhin wird eine abgeänderte, erste Hauptelektrodenschicht 16B in dem Durchgangsloch 12B durch Ablagerung eines Dünnfilms aus Metall ausgebildet. Die abgeänderte, erste Hauptelektrodenschicht 16B kann aus hochschmelzenden Metallen hergestellt sein, beispielsweise Wolfram (W), Titan (Ti), Molybdän (Mo), oder aus hochschmelzenden Metallsiliziden (beispielsweise WSi₂, TiSi₂, MoSi₂) und dergleichen, durch Verwendung eines Sputterverfahrens, eines CVD-Verfahrens und dergleichen. Weiterhin kann ein mit einer Verunreinigung dotierter Polysiliziumfilm oder Polyzidfilm, der einen Verbundaufbau aus dem dotierten Polysiliziumfilm und dem Silizidfilm darstellt, als Material zur Ausbildung der ersten Hauptelektrodenschicht 16B verwendet werden. Durch Ausbildung einer derartigen abgeänderten, ersten Hauptelektrodenschicht 16B wird der technische Vorteil erzielt, dass die abgeänderte erste Hauptelektrodenschicht 16B direkt mit dem stark dotierten ersten Halbleiterbereich 14 des n-Typs kontaktiert werden kann, so dass ein sehr niedriger Widerstand erreicht wird. In Fig. 5 ist der Hauptbetriebsbereich, oder der Stromweg für den Hauptstrom, der durch das Halbleiterbauelement fließt, in der abgeänderten ersten Hauptelektrodenschicht 16B und der zweiten Hauptelektrodenschicht 17 festgelegt. Hierbei ist der zweite Halbleiterbereich 12 des n-Typs als die Kathoden- Elektrodenschicht festgelegt, die mit der abgeänderten, ersten Hauptelektrodenschicht 16B kontaktiert ist, und ist der dritte Halbleiterbereich 13 des p-Typs als die Anoden- Elektrodenschicht festgelegt, die mit der zweiten Hauptelektrodenschicht 17 kontaktiert ist. Bei der zweiten Abänderung wird der erste Halbleiterbereich 14 zum effektiven Kathodenbereich, wogegen der zweite Halbleiterbereich 12 nicht im wesentlichen als Kathodenbereich arbeitet, da die abgeänderte erste Hauptelektrodenschicht 16B von Fig. 5 einen ohmschen Kontakt direkt zum ersten Halbleiterbereich herstellt. Im übrigen dient der dritte Halbleiterbereich 13 als der Anodenbereich, ebenso wie beim grundlegenden Aufbau, der in Fig. 2 gezeigt ist. Dann fließt der Hauptstrom, der sich zwischen der abgeänderten ersten Hauptelektrodenschicht 16B und der zweiten Hauptelektrodenschicht 17 ausbildet, durch den ersten Halbleiterbereich 14, der einen niedrigen Widerstand aufweist, und als der Stromweg bei der in Fig. 5 dargestellten Anordnung dient.

Die übrigen Einzelheiten des Aufbaus, Funktionen und Betriebsablauf, oder die Auswirkungen der Halbleiterdiode gemäß der zweiten Abänderung sind im wesentlichen ebenso wie bei der in Fig. 2 dargestellten Ausführungsform.

ANDERE AUSFÜHRUNGSFORMEN

Verschieden Abänderungen werden Fachleuten auf diesem Gebiet auffallen, nachdem sie die technische Lehre gemäß der vorliegenden Erfindung kennengelernt haben, ohne von deren vorliegenden Erfindung kennengelernt haben, ohne von deren Umfang abzuweichen. So wurde beispielsweise bei der Erläuterung der Ausführungsform erwähnt, dass die Halbleiterdiode 10 als Spannungsreglerdiode geeignet ist, jedoch ist es selbstverständlich ebenfalls möglich, die vorliegende Erfindung bei Leistungshalbleiterbauelementen einzusetzen, die mit höheren Durchbruchspannungen arbeiten als eine Spannungsreglerdiode. Selbstverständlich ist es ebenfalls möglich, ein Siliziumsubstrat 11 des p-Typs zu verwenden, obwohl die Halbleiterdiode 10 mit einem Siliziumsubstrat 11 des n-Typs bei der Beschreibung der Ausführungsform erläutert wurde.

Darüber hinaus wurde zwar der erste bzw. zweite Leitfähigkeitstyp als n-Typ bzw. p-Typ festgelegt, jedoch kann auch der p-Typ als erster Leitfähigkeitstyp festgelegt werden, und der n-Typ als zweiter Leitfähigkeitstyp.

Es ist ebenfalls möglich, Verunreinigungselemente des n-Typs durch die erste Hauptoberfläche 11B einzubringen, um den ersten Halbleiterbereich 14 auszubilden, obwohl der erste Halbleiterbereich 14 durch selektive Diffusion von Verunreinigungselementen des n-Typs durch die zweite Hauptoberfläche 11A des Siliziumsubstrats 11 hergestellt wurde. Daher umfaßt die vorliegende Erfindung selbstverständlich verschiedene Ausführungsformen und Abänderungen, die nicht im einzelnen voranstehend erläutert wurden. Der Umfang der vorliegenden Erfindung ergibt sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen und soll von den beigefügten Patentansprüchen umfaßt sein.

Claims

1. Halbleiterbauelement, welches aufweist:
einen ersten Halbleiterbereich eines ersten Leitfähigkeitstyps, der durch eine erste Endoberfläche, eine zweite Endoberfläche gegenüberliegend der ersten Endoberfläche, und eine Seitengrenzoberfläche gebildet wird, welche die erste und zweite Endoberfläche verbindet;
einen zweiten Halbleiterbereich des ersten Leitfähigkeitstyps, der mit dem ersten Halbleiterbereich an der zweiten Endoberfläche verbunden ist;
einen dritten Halbleiterbereich eines zweiten Leitfähigkeitstyps, der mit dem ersten Halbleiterbereich an der ersten Endoberfläche verbunden ist; und
einen vierten Halbleiterbereich, der eine innere Oberfläche in Kontakt mit der Seitengrenzoberfläche aufweist, und eine Verunreinigungskonzentration, die niedriger ist als bei dem ersten Halbleiterbereich, wobei der vierte Halbleiterbereich den ersten Halbleiterbereich umgibt, und der vierte Halbleiterbereich zwischen dem zweiten und dem dritten Halbleiterbereich angeordnet ist.

2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der vierte Halbleiterbereich den ersten Leitfähigkeitstyp aufweist.

3. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die äußere Oberfläche des vierten Halbleiterbereichs als Chipaußenoberfläche des Halbleiterbauelements dient, und die Chipaußenoberfläche im wesentlichen orthogonal zur zweiten Endoberfläche des ersten Halbleiterbereichs verläuft.

4. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der vierte Halbleiterbereich aus einem Wafer besteht, der aus einem massiven Kristall geschnitten wurde.

5. Halbleiterbauelement nach Anspruch 1, gekennzeichnet durch eine erste Hauptelektrodenschicht, die auf einer unteren Oberfläche des zweiten Halbleiterbereichs vorgesehen ist.

6. Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, dass die erste Hauptelektrodenschicht in Kontakt mit dem zweiten Halbleiterbereich steht, über einen ersten Hohlraum, der an der unteren Oberfläche des zweiten Halbleiterbereichs vorgesehen ist.

7. Halbleiterbauelement nach Anspruch 1, gekennzeichnet durch eine erste Hauptelektrodenschicht, wobei ein Teil der ersten Hauptelektrodenschicht in einem Durchgangsloch vergraben ist, das durch den zweiten Halbleiterbereich hindurchgeht, wobei der vergrabene Teil der ersten Hauptelektrodenschicht in Kontakt mit dem ersten Halbleiterbereich steht.

8. Halbleiterbauelement nach Anspruch 1, gekennzeichnet durch eine zweite Hauptelektrodenschicht, die auf einer oberen Oberfläche des dritten Halbleiterbereichs vorgesehen ist.

9. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, dass die zweite Hauptelektrodenschicht in Kontakt mit dem dritten Halbleiterbereich steht, über einen zweiten Hohlraum, der an der oberen Oberfläche des dritten Halbleiterbereiches vorgesehen ist.

10. Verfahren zur Herstellung eines Halbleiterbauelements mit folgenden Schritten:
Ausbildung eines Halbleitersubstrats, das durch eine erste Hauptoberfläche und eine zweite Hauptoberfläche gegenüberliegend der ersten Hauptoberfläche festgelegt wird;
Ausbildung eines ersten Halbleiterbereichs durch selektives Dotieren von Verunreinigungselementen eines ersten Leitfähigkeitstyps durch ein Diffusionsfenster, das auf der zweiten Hauptoberfläche angeordnet ist, bis zu einer vorbestimmten Diffusionstiefe;
Ausbildung eines zweiten Halbleiterbereichs durch Dotieren von Verunreinigungselementen des ersten Leitfähigkeitstyps durch die gesamte erste Hauptoberfläche; und
Ausbildung eines dritten Halbleiterbereichs durch Dotieren von Verunreinigungselementen eines zweiten Leitfähigkeitstyps durch die gesamte zweite Hauptoberfläche, um einen pn-Übergang mit dem ersten Halbleiterbereich auszubilden.

11. Herstellungsverfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Halbleitersubstrat durch Schneiden in Ebenen unterteilt wird, die im wesentlichen senkrecht zur ersten Hauptoberfläche verlaufen, um so mehrere Halbleiterchips zu erhalten, die jeweils die Form eines rechteckigen Quaders aufweisen.