DE10136716A1

DE10136716A1 - DRAM-Speicherbauelement und Verfahren zum Herstellen eines DRAM-Speicherbauelements

Info

Publication number: DE10136716A1
Application number: DE10136716A
Authority: DE
Inventors: Bernhard Sell; Matthias Goldbach; Joern Luetzen; Till Schloesser
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-07-27
Filing date: 2001-07-27
Publication date: 2003-02-13

Abstract

Die Steuer- und Auswerteschaltung (21) eines DRAM-Speicherbauelements (1) ist in eine erste Einheit (2, 8) und die Speicherzelle des Speicherzellenfelds (31) in eine zweite Einheit (3) integriert. Die erste Einheit (2, 8) ist vertikal so über der zweiten Einheit (3) angeordnet, dass zumindest eine Teilfläche einer gesamten Fläche einer Unterseite dieser ersten Einheit (2, 8) über einer Fläche einer Oberseite der zweiten Einheit (3) ist und die überlagerten Flächenbereiche zumindest teilweise unmittelbar miteinander verbunden sind.

Description

Die Erfindung betrifft ein DRAM-Speicherbauelement und ein Verfahren zum Herstellen eines DRAM-Speicherbauelements.
Moderne elektronische Geräte wie beispielsweise Fernsehgeräte, Telefone, Radios und Computer sind im allgemeinen aus Festkörperbauelementen aufgebaut. Als Festkörperbauelemente werden sie deshalb bevorzugt in elektronischen Geräten eingesetzt, weil sie sehr klein und relativ günstig sind. Des weiteren sind Festkörperbauelemente sehr zuverlässig weil sie selbst keine beweglichen Teile aufweisen, sondern ihre Funktionsweise auf dem Prinzip der Ladungsträgerbewegung basiert.
Festkörperbauelemente sind beispielsweise Transistoren, Kondensatoren, Widerstände und andere Halbleiterbauelemente. Typischerweise werden derartige Bauelemente auf Substraten hergestellt und miteinander elektrisch verbunden, um Speicherzellen, Logikstrukturen, Timer und andere Komponenten auf einem integrierten Schaltkreis zu bilden. Ein Typ für einen Speicherbaustein ist ein Dynamic Random Access Memory (DRAM), der Speicherzellen aufweist, in denen Informationen kurzzeitig gespeichert werden können. Da die Information nur kurz gespeichert werden kann, ist ein Auffrischen der Speicherladung in gewissen Zeitabständen in einem sogenannten Refresh- Zyklus erforderlich. Trotz dieser Beschränkung sind DRAMS weit verbreitet, weil sie zum einen niedrige Kosten pro Bitverhältnis und zum anderen eine hohe Bauteildichte aufweisen.
Um DRAM-Speicherbauelemente weiter zu verkleinern, wird allgemein angestrebt, eine DRAM-Zellenanordnung mit immer höherer Packungsdichte zu erzeugen. In der EP 0 852 396 ist eine DRAM Zellenanordnung beschrieben, bei der zur Erhöhung der Packungsdichte ein Transistor einer Speicherzelle über einem Speicherkondensator der Speicherzelle angeordnet ist. Aktive Gebiete der Speicherzellen werden jeweils von einer isolierenden Struktur umgeben, die in einem Substrat angeordnet ist. Im Substrat wird für jede Speicherzelle eine Vertiefung erzeugt, in deren unterem Bereich ein Speicherknoten des Speicherkondensators und in deren oberem Bereich eine Gate Elektrode des Transistors angeordnet sind. Ein oberes Source- /Drain-Gebiet, ein Kanalgebiet und ein unteres Source-/Drain- Gebiet des Transistors sind im Substrat übereinander angeordnet.
In der bekannten Vorrichtung kann durch das übereinander Anordnen des Transistors der Speicherzelle über dem Speicherkondensator der Speicherzelle lediglich die DRAM- Zellenanordnung verkleinert werden. Nachteilig bei den bekannten DRAM-Speicherbauelementen ist dabei die horizontale Anordnung der zur Ansteuerung und Auswertung der Speicherzelle notwendigen Schaltung. Der Platzbedarf der Schaltung ist dabei nahezu der Speicherzelle gleichzusetzen. Der Verkleinerung des DRAM-Speicherbauelements sind daher erhebliche Grenzen gesetzt.
Des weiteren ist aus der Patentschrift US 6 201 302 B1 bekannt, daß Halbleiterbauelemente in einem Halbleitergehäuse derart angeordnet sind, daß die Bauelemente gestapelt auf ein Substrat aufgeklebt werden. Die Halbleiterbauelemente können dabei als integrierte Schaltungen oder Mikroprozessoren oder Chips ausgeführt sein. Des weiteren sind die gestapelten Halbleiterbauelemente jeweils für sich betrachtet als unabhängige, selbständig funktionierende Einheiten ausgeführt. Die Halbleiterbauelemente sind durch Kontaktdrähte mit dem Substrat verbunden. Zusätzlich weist das Halbleitergehäuse eine Wärmesenke und eine die Bauelemente abdeckende Schutzhülle, die auf der Substratoberseite angeordnet ist, auf. Zusätzlich werden diejenigen Bauelemente, die durch eine Öffnung im Substrat ragen, durch eine zweite Schutzhülle, die an der Substratunterseite angeordnet ist, abgedeckt.
Das bekannte Halbleitergehäuse weist einen sehr komplexen Aufbau auf. Trotz des Stapelns der Bauelemente weist das Gehäuse daher eine relativ große Struktur auf und ist für die Verkleinerung von DRAM Speicherbauelementen ungeeignet.
Des weiteren erfordert die Miniaturisierung des DRAM Speicherbauelements in Strukturgrößen unter 100 µm immer speziellere Prozeßtechniken. So werden für die Prozeßschritte zur Herstellung des DRAM-Speicherzellenfeldes andere Anforderungen als an die Prozeßschritte für die Herstellung der DRAM- Peripherie, die zur Ansteuerung und Auswertung des Zellenfeldes dient, gestellt. Sowohl bei gleichzeitiger Prozessierung des DRAM-Zellenfeldes und der DRAM-Peripherie als auch bei einer separaten Prozessierung dieser beiden DRAN Bereiche addieren sich die Prozeßkosten und steigen bei beiden Prozeßvorgehensweisen in nahezu identischer Weise an.
Aufgabe der Erfindung ist es, ein DRAM-Speicherbauelement und ein Verfahren zum Herstellen eines DRAM-Speicherbauelements zu schaffen, bei dem mit nahezu gleichbleibender Komplexität der Prozeßschritte eine Verkleinerung des DRAM- Speicherbauelements erreicht wird.
Diese Aufgabenstellung wird durch ein Verfahren, das die Schritte nach Patentanspruch 1 aufweist, und ein DRAM- Speicherbauelement, das die Merkmale nach Patentanspruch 9 aufweist, gelöst.
Ein DRAM-Speicherbauelement weist ein Speicherzellenfeld mit zumindest einer Speicherzelle auf. Die Speicherzelle weist einen Transistor und eine Kapazität auf, die elektrisch miteinander verbunden sind. Des weiteren weist das DRAM- Speicherbauelement eine Steuer- und Auswerteschaltung auf, mit der die Speicherzelle gesteuert und die darin enthaltene Information ausgewertet wird.
Erfindungsgemäß ist eine erste Einheit, in oder auf der die Steuer- und Auswerteschaltung enthalten ist, vertikal über einer zweiten Einheit, in oder auf der die Speicherzelle enthalten ist angeordnet. Zumindest eine Teilfläche einer gesamte Fläche einer Unterseite der ersten Einheit ist dabei über einer Fläche einer Oberseite der zweiten Einheit angeordnet. Die beiden überlagerten Flächenbereiche sind dabei zumindest teilweise unmittelbar miteinander verbunden und die Speicherzelle weist eine elektrische Verbindung mit der Steuer- und Auswerteschaltung auf.
Dadurch kann erreicht werden, dass der Flächenbedarf für die, für die Funktionsweise des DRAM-Speicherbauelements notwendig voneinander abhängigen Einheiten der Speicherzelle des Speicherzellenfelds und der Steuer- und Auswerteschaltung vermindert werden kann. Da in bekannten DRAM-Speicherbauelementen das Speicherzellenfeld mit den Speicherzellen horizontal zur Steuer- und Auswerteschaltung angeordnet ist, kann durch das erfindungsgemäße DRAM-Speicherbauelement nahezu eine Halbierung der Fläche des DRAM-Speicherbauelements erreicht werden, da die benötigte Fläche für die Steuer- und Auswerteschaltung nahezu genauso groß ist wie die Fläche für das Speicherzellenfeld mit den Speicherzellen. Des weiteren kann dadurch erreicht werden, daß das Speicherzellenfeld keine horizontale Unterbrechung durch die Steuer- und Auswerteschaltung aufweist und deshalb auch keine Füllstrukturen, beispielsweise "Dummy-Trenchs" bei der Trench-Technologie, durch die eine bessere Ausnutzung des Wafers bei den bekannten DRAM- Speicherbauelementen ermöglicht, benötigt werden. Weiterhin kann erreicht werden, daß in festen Baugruppen Speicherbauelemente eingebaut werden können, die nahezu die doppelte Speicherkapazität gegenüber bekannten DRAM- Speicherbauelementen aufweisen.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Es kann dabei vorgesehen sein, daß sowohl die Speicherzelle als auch die Steuer- und Auswerteschaltung jeweils auf eine eigene Einheit fertig prozessiert werden und die beiden Einheiten anschließend gebondet werden. Das Bonden der beiden Einheiten kann dabei durch eine Via- oder eine Pad-Verbindung durchgeführt werden.
Des weiteren kann vorgesehen sein, daß die Speicherzelle auf die erste Einheit fertig prozessiert wird. Unabhängig davon wird die Steuer- und Auswerteschaltung auf die zweite Einheit teilweise prozessiert. Anschließend werden die beiden Einheiten gebondet oder zusammengeklebt und die zweite, teilweise prozessierte Einheit wird fertig prozessiert, indem in diese Einheit Kontaktlöcher geätzt werden, durch die elektrische Kontakte der ersten Einheit geführt werden.
Dadurch kann erreicht werden, daß die Gesamtprozesse sowie die Prozeßschritte für die DRAM-Speicherzelle, sowie für die Steuer- und Auswerteschaltung des DRAM-Speicherbauelements voneinander unabhängig sind und sich gegenseitig nicht mehr beeinflussen. Des weiteren können die Bondpads für das Kontaktieren größer ausfallen, da nunmehr mehr Platz zur Verfügung steht. Zusätzlich kann die Ausbeute an DRAM- Speicherbauelementen bei chipweisen Bonden dadurch gesteigert werden, daß sowohl das DRAM-Speicherzellenfeld als auch die Steuer- und Auswerteschaltung des DRAM-Speicherbauelements getestet werden können.
Ein weiterer Vorteil ist dadurch gegeben, dass sogenannte "Schmelzsicherungen" (Fuses) über die Lage der Bondpads oder über elektrische Fuses hergestellt werden kann.
Des weiteren kann dadurch erreicht werden, daß durch das unterschiedliche Bonden oder Gestalten der Steuer- und Auswerteschaltung verschiedene Speichergrößen und Speicherarten (beispielsweise EDO, SDRAM) realisiert werden können.
Ausführungsbeispiele der Erfindung werden im folgenden anhand der schematischen Zeichnungen näher erläutert. Es zeigen:
Fig. 1a Draufsicht auf eine schematische Darstellung eines erfindungsgemäßen DRAM Speicherbauelements,
Fig. 1b einen Schnitt durch das DRAM Speicherbauelement gemäß Fig. 1a entlang der Linie AA',
Fig. 2a eine schematische Darstellung eines fertig prozessierten Speicherzellenfelds mit zumindest einer Speicherzelle,
Fig. 2b eine schematische Darstellung einer Speicherzelle gemäß Fig. 2a mit abgeschiedener Polysiliziumschicht,
Fig. 2c eine schematische Darstellung einer Speicherzelle mit einer abgeschiedenen Polysiliziumschicht gemäß Fig. 2b mit einer auf die Polysiliziumschicht prozessierten Steuer- und Auswerteschaltung,
Fig. 3a ein Schnitt durch ein teilweise fertig prozessiertes DRAM-Speicherbauelement,
Fig. 3d ein Schnitt durch ein fertig prozessiertes DRAM- Speicherbauelement gemäß Fig. 3a.
In Fig. 1a ist eine Draufsicht eines DRAM- Speicherbauelements 1 dargestellt. Das DRAM- Speicherbauelement 1 weist dabei eine erste Einheit 2 auf, die die Steuer- und Auswerteschaltung 21 aufweist. Des weiteren weist das DRAM-Speicherbauelement 1 eine zweite Einheit 3 auf, die eine Speicherzellenmatrix 31 mit mehreren Speicherzellen aufweist. Die DRAM-Speicherzellenmatrix 31, also eine Speicherzellenanordnung mit dynamischem, wahlfreiem Zugriff, wird derzeit fast ausschließlich als eine sogenannte Ein- Transistorspeicherzelle eingesetzt, die einen Transistor, beispielsweise einen MOS Transistor, und einen Kondensator umfaßt. Die Information einer Speicherzelle der Speicherzellenmatrix 31 ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kondensator ist dabei mit dem Transistor so verbunden, daß bei Ansteuern des Transistors durch die Steuer- Und Auswerteschaltung 21 über eine Wortleitung die Ladung des Kondensators über eine Bitleitung durch die Steuer- und Auswerteschaltung 21 ausgelesen werden kann.
Die erste Einheit 2 ist dabei so auf der zweiten Einheit 3 angeordnet, daß die gesamte Fläche der Unterseite der ersten Einheit 2 vollständig über der Fläche der Oberseite der zweiten Einheit 3 angeordnet ist. Im Ausführungsbeispiel ist dabei die erste Einheit 2 und die zweite Einheit 3 symmetrisch zur Symmetrieachse I angeordnet. Die erste Einheit 2 kann aber auch an beliebiger Stelle auf der Oberfläche der zweiten Einheit 2 angeordnet sein.
In Fig. 1b ist ein Schnitt durch das DRAM-Speicherbauelement 1 entlang der Schnittlinie AA' (Fig. 1a) dargestellt. Die zweite Einheit 2 mit der Steuer- und Auswerteschaltung 21 ist dabei vollständig mit der gesamten Fläche der Unterseite der Einheit 2 auf der Oberfläche der zweiten Einheit 3, die das Speicherzellenfeld 31 mit mehreren Speicherzellen aufweist, angeordnet. Die Steuer- und Auswerteschaltung 21 ist durch Bondpads 4, 5 und 6 mit dem Speicherzellenfeld 31 verbunden.
Die in den beiden Fig. 1a und 1b dargestellte Steuer- und Auswerteschaltung 21 und das Speicherzellenfeld 31 werden unabhängig voneinander auf zwei separaten Wafern hergestellt. Durch die Miniaturisierung des DRAM-Speicherbauelements 1 werden sowohl für das Herstellen der Steuer- und Auswerteschaltung 21 als auch für das Herstellen des Speicherzellenfelds 31 jeweils spezielle Prozeßschritte notwendig. Indem das Speicherzellenfeld 31 unabhängig von der Steuer- und Auswerteschaltung 21 hergestellt wird, kann verhindert werden, dass Prozesseschritte, die für das Herstellen des Speicherzellenfelds 31 notwendig sind, das Herstellen der Steuer- und Auswerteschaltung 21 negativ beeinflussen und umgekehrt. Sowohl das Speicherzellenfeld 31 als auch die Steuer- und Auswerteschaltung 21 werden fertig auf bzw. in die Einheit 3 bzw. auf bzw. in die Einheit 2 prozessiert. Im Anschluß daran wird die Steuer- und Auswerteschaltung 21 in der Einheit 2 auf das Speicherzellenfeld 31 in der Einheit 3 gebondet. Diese Verfahrensschritte zum Herstellen des DRAM- Speicherbauelements 1 kann für Speicherzellen in dem Speicherzellenfeld 31, die eine Trench-Struktur, aber auch für Speicherzellen in dem Speicherzellenfeld 31, die eine Stacked-Struktur aufweisen, durchgeführt werden.
Betrachtet man eine Einheitszelle mit der Fläche 8 × F × F, wobei F etwa 100 µm ist und der minimalen, in der verwendeten Technologie herstellbaren Strukturgröße entspricht, dann benötigt man beispielsweise für ein 2 Mbit großes Modul etwa eine Fläche von A = 2 × 10⁶ × 8 × 0,1 × 0,1 µm² = 16 × 10⁴ µm². Wie aus dem Stand der Technik bekannt ist, können Bondpads chipweise auf einer Fläche von 2 × 2 µm² realisiert werden. Daher benötigt man für ein Bondpad mit entsprechendem Platzbedarf eine Fläche von etwa 16 µm². Somit können also 10 000 Bondpads auf einem 2 MBit Modul realisiert werden. Wie bekannt ist, kann ein 2 Mbit Modul als 4 k × 512 oder als 1 k × 1 k Modul realisiert werden. Daher werden weniger als 5000 Kontakte benötigt, um dieses 2 MBit Modul ansprechen zu können. Somit ist beim vertikalen Anordnen der Steuer- und Auswerteschaltung 21 und dem Speicherzellenfeld 31 eine ausreichende Fläche vorhanden, um die Steuer- und Auswerteschaltung 21 mit dem Speicherzellenfeld 31 entsprechend zu bonden. Die Realisierung der benötigten Anzahl an Bondpads und die benötigte Größe der Bondpads ist dabei notwendige Voraussetzung für das vertikale Anordnen des Speicherzellenfeldes 31 und der Steuer- und Auswerteschaltung 21. Die Anordnung der Kontakte bzw. der Bondpads kann dabei abhängig von der Anordnung der Steuer- und Auswerteschaltung 21 auf dem Speicherzellenfeld 31 gestaltet werden.
Zusätzlich können Kontakte, durch die ein Ansteuern des DRAM- Speicherbauelements durch eine externe Vorrichtung realsiert werden kann, ebenfalls auf dem Speicherzellenfeld 31 zusammen mit den Bondpads für die Steuer- und Auswerteschaltung 21 angeordnet und prozessiert werden. Die Prozeßschritte zum Herstellen des Speicherzellenfelds 31 werden dabei derart durchgeführt, daß das Speicherzellenfeld 31 bis zu einer in den Fig. 1a und 1b nicht dargestellten Bitleitung und einer in den Fig. 1a und 1b nicht dargestellten Wortleitung prozessiert wird. Anschließend werden die Bonds prozessiert und als Via-Verbindung und/oder Padverbindungen ausgeführt.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen DRAM- Speicherbauelements ist in den Fig. 2a und 2b dargestellt. Dabei ist ebenso wie im ersten Ausführungsbeispiel das Speicherzellenfeld 31 durch entsprechende Prozeßschritte fertig prozessiert und in bzw. auf der Einheit 3 enthalten. Anschließend wird auf die fertig prozessierte Einheit 3 eine nicht dargestellte Isolationsschicht abgeschieden, auf die wiederum eine Polysiliziumschicht 7 abgeschieden wird, mit der die Basis für Logikprozesse gelegt wird (Fig. 2b). Anschließend wird auf die Polysiliziumschicht 7 die Steuer- und Auswerteschaltung 21, die in bzw. auf der Einheit 2 enthalten ist, durch entsprechende Prozeßschritte prozessiert. Durch Korngrenzen der dotierten Polysiliziumschicht 7 werden die Leistungsdaten für die Steuer- und Auswerteschaltung 21 und die damit durchgeführten Logikprozesse beschränkt. Indem beispielsweise Viaverbindungen durch die Polysiliziumschicht 7 und die Isolationsschicht geführt werden, kann eine elektrische Verbindung zwischen der Einheit 2 und der Einheit 3 hergestellt werden.
Gemäß Fig. 2b des zweiten Ausführungsbeispiels ist die Oberfläche der Einheit 3 gleich groß ausgeführt wie die Fläche der Unterseite der Einheit 2. Es kann aber auch vorgesehen sein, die Einheit 2 durch entsprechende Prozeßschritte kleiner oder größer zu gestalten.
In einem dritten Ausführungsbeispiel wird das Speicherzellenfeld 31 (Fig. 3a) mittels entsprechender Prozeßschritte auf bzw. in die Einheit 3 prozessiert. Auf die Oberfläche der fertig prozessierten Einheit 3 wird eine nicht fertig prozessierte Einheit 8, die eine Steuer- und Auswerteschaltung 81 aufweist, gebondet. Die Einheit 8 ist dabei mit der Einheit 3 durch ein Bondpad 9 und ein Bondpad 10 verbunden. Des weiteren liegt, wie auch im ersten Ausführungsbeispiel, die gesamte Fläche der Unterseite der Einheit 8 auf der Oberfläche der Einheit 3 auf, und die beiden Flächen sind unmittelbar miteinander verbunden. Anschließend werden Kontaktlöcher 11, 12 und 13 (Fig. 3b) in die Einheit 8 geätzt. Durch diese Kontaktlöcher 11, 12 und 13 werden nicht dargestellte elektrische Kontakte der Einheit 3 geführt. Im Ausführungsbeispiel wurden drei Kontaktlöcher gewählt, es können aber auch eine beliebige andere Anzahl an Kontaktlöchern in die Einheit 8 geätzt werden. Ebenso ist es möglich, die Einheit 8 auf die Einheit 3 zu kleben.
In allen Ausführungsbeispielen kann die erste Einheit 2,8 ein Substrat oder ein Chip oder ein integrierter Schaltkreis oder ein Mikroprozessor sein. Ebenso kann in allen Ausführungsbeispielen die zweite Einheit 3 ein Substrat oder ein Chip oder ein integrierter Schaltkreis oder ein Mikroprozessor sein.
Indem bei dem erfindungsgemäßen DRAM-Speicherbauelement und dem Verfahren zum Herstellen dieses DRAM-Speicherbauelements die erste Einheit 2, 8, die die Steuer- und Auswerteschaltung 21, 81 aufweist vertikal über der zweiten Einheit 3, die das Speicherzellenfeld 31 mit der Speicherzelle aufweist, angeordnet ist, und die gesamte Fläche der Unterseite der ersten Einheit 2,8 vollständig über der zumindest gleich großen Fläche der Oberseite der zweiten Einheit 3 angeordnet ist, und die beiden Flächen zumindest teilweise unmittelbar miteinander verbunden sind kann erreicht werden, daß der Flächenbedarf für das DRAM-Speicherbauelement im Vergleich zu bekannten DRAM-Speicherbauelementen nahezu halbiert werden kann.
Unter den Prozeßschritten der Halbleitertechnologie, die zum Herstellen eines DRAM-Speicherbauelements durchgeführt wird, werden beispielsweise das Ätzen, das Abschneiden von Schichten oder die Lithographie mit Masken verstanden. Eine mögliche Prozeßfolge zur Herstellung eines DRAM- Speicherbauelements ist beispielsweise aus D. Widmann et al. "Technologie hochintegrierter Schaltungen ", S. 335-348, 2. Auflage, Springer Verlag, 1996, bekannt und hiermit vollständig in den Offenbarungsgehalt aufgenommen.
Des weiteren ist in dem genannten Stand der Technik von D. Widmann et al. im Abschnitt 8.4.2 sowohl ein Ausführungsbeispiel einer in Stacked-Struktur ausgeführten Speicherzelle des DRAM-Speicherbauelements sowie einer in Trench-Struktur ausgeführten Speicherzelle des DRAM Speicherbauelements dargestellt und hiermit vollständig in den Offenbarungsgehalt aufgenommen.

Claims

1. Verfahren zum Herstellen eines DRAM Speicherbauelements (1), bei dem durch Prozeßschritte der Halbleitertechnologie zumindest eine Kapazität und ein Transistor einer Speicherzelle eines Speicherzellenfelds (31) und eine Steuer- und Auswerteschaltung (21) erzeugt werden, dadurch gekennzeichnet, dass die Steuer- und Auswerteschaltung (21) vertikal über der Speicherzelle des Speicherzellenfelds (31) angeordnet wird und eine erste Einheit (2), in bzw. auf die die Steuer- und Auswerteschaltung (21) prozessiert wird, zumindest mit einer Teilfläche einer gesamten Fläche einer Unterseite dieser ersten Einheit (2) über einer Fläche einer Oberseite einer zweiten Einheit (3), in bzw. auf die die Speicherzelle des Speicherzellenfelds (31) prozessiert wird, angeordnet wird und die beiden überlagerten Flächenbereiche zumindest teilweise unmittelbar miteinander verbunden werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass sowohl die Speicherzelle des Speicherzellenfelds (31) als auch die Steuer- und Auswerteschaltung (21) jeweils auf eine eigene Einheit (3, 2) unabhängig voneinander fertig prozessiert werden und die beiden Einheiten (3, 2) anschließend gebondet werden.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Bonden durch eine Via- oder Padverbindung durchgeführt wird.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzelle des Speicherzellenfelds (31) auf eine erste Einheit (3) fertig prozessiert wird, die Steuer- und Auswerteschaltung (81) unabhängig von der ersten Einheit (3) auf eine zweite Einheit (8) teilweise prozessiert wird, die beiden Einheiten (3, 8) gebondet oder zusammengeklebt werden und die zweite, teilweise prozessierte Einheit (8) fertig prozessiert wird, indem in die Einheit (8) Kontaktlöcher geätzt werden, durch die elektrische Kontakte der ersten Einheit (3) geführt werden.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass auf die erste Einheit (3), in die die Speicherzelle des Speicherzellenfelds (31) fertig prozessiert wird, eine Polysiliziumschicht abgeschieden wird, auf die die zweite Einheit (2), die die Steuer- und Auswerteschaltung (21) aufweist, prozessiert wird.

6. Verfahren nach einem der vorigen Ansprüche, dadurch gekennzeichnet, dass die Speicherzelle auf bzw. in eine Substrateinheit oder eine Chipeinheit oder eine IC-Einheit oder eine Mikroprozessoreinheit prozessiert bzw. integriert wird.

7. Verfahren nach einem der vorigen Ansprüche, dadurch gekennzeichnet, dass die Steuer- und Auswerteschaltung (21, 81) auf bzw. in eine Substrateinheit oder eine Chipeinheit oder eine IC- Einheit oder eine Mikroprozessoreinheit prozessiert bzw. integriert wird.

8. Verfahren nach einem der vorigen Ansprüche, dadurch gekennzeichnet, dass die Speicherzelle in einer Trenchstruktur oder einer- Stackedstruktur gefertigt wird.

9. DRAM-Speicherbauelement (1), das einen Transistor und eine Kapazität in einer Speicherzelle eines Speicherzellenfelds (31) und eine Steuer- und Auswerteschaltung (21, 81) aufweist dadurch gekennzeichnet, dass eine erste Einheit (2, 8) welche die Steuer- und Auswerteschaltung (21, 81) aufweist, vertikal über einer zweiten Einheit (3), welche die Speicherzelle des Speicherzellenfelds (31) aufweist, angeordnet ist, zumindest mit einer Teilfläche einer gesamten Fläche einer Unterseite der ersten Einheit (2, 8) über einer Fläche einer Oberseite der zweiten Einheit (3) angeordnet ist, die beiden überlagerten Flächenbereiche zumindest teilweise unmittelbar miteinander verbunden sind und die Speicherzelle mit der Steuer- und Auswerteschaltung (21, 81) elektrisch verbunden ist.

10. DRAM-Speicherbauelement (1) nach Anspruch 9, dadurch gekennzeichnet, dass die erste Einheit (2, 8) ein Substrat oder ein Chip oder ein integrierter Schaltkreis (IC) oder ein Mikroprozessor ist.

11. DRAM-Speicherbauelement (1) nach Anspruch 9, dadurch gekennzeichnet, dass die zweite Einheit (3) ein Substrat oder ein Chip oder ein integrierter Schaltkreis (IC) oder ein Mikroprozessor ist.

12. DRAM-Speicherbauelement (1) nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die erste Einheit (2, 8) und die zweite Einheit durch Bonds verbunden oder zusammengeklebt sind.

13. DRAM-Speicherbauelement (1) nach Anspruch 12, dadurch gekennzeichnet, dass die Bonds als Bondpads (4, 5, 6, 9, 10) oder als Via- Verbindungen ausgeführt sind.

14. DRAM-Speicherbauelement (1) nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass zwischen der ersten Einheit (2) und der zweiten Einheit (3) eine Polysiliziumschicht angeordnet ist.

15. DRAM-Speicherbauelement (1) nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, dass die Speicherzelle des Speicherzellenfelds (31) in einer Trench- oder einer Stacked-Struktur ausgeführt ist.