DE10135870C1

DE10135870C1 - Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit einem Speicher- und einem Logikbereich

Info

Publication number: DE10135870C1
Application number: DE10135870A
Authority: DE
Inventors: Helmut Wurzer
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-07-24
Filing date: 2001-07-24
Publication date: 2003-02-20
Anticipated expiration: 2021-07-25
Also published as: US20030113963A1; TW584938B; US6613624B2

Abstract

Integrierte Halbleiterschaltungen besitzen MOS-Transistoren, deren Gate-Elektroden mit Dotierungen versehen sind, um durch eine veränderte Austrittsarbeit ("workfunction") der Elektronen das elektrische Potential des Kanalbereichs einzustellen. Transistoren (30, 40, 50) in Halbleiterschaltungen, die sowohl einen Speicherbereich (I) als auch einen Logikbereich (II) aufweisen, werden entweder mit unterschiedlichen Dotierungen für pMOS- und nMOS-Transistoren im Logikbereich (II) (dual workfunction) oder mit gemeinsamer Source-/Drain-Elektrode im Speicherbereich (I) (borderless contact) hergestellt, wobei im letzteren Fall alle Transistoren der Halbleiterschaltung dieselbe Gate-Dotierung erhalten. Es wird ein Verfahren vorgeschlagen, mit dem dual workfunction und boderless contact auf einem Halbleitersubstrat gleichzeitig verwirklicht werden können.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer in tegrierten Halbleiterschaltung.

Bei der Herstellung integrierter Halbleiterschaltungen werden auf einem Halbleitersubstrat Transistoren ausgebildet. Die derzeit üblichen Transistoren sind meist MOSFETs (Metall oxi de semiconductor field effect transistor), deren mittlere Elektrode, die Gate-Elektrode, aus einer Schichtenfolge auf einem Substrat abgeschiedener Schichten strukturiert wird. Zu beiden Seiten der Gate-Elektrode werden dann die Source- und Drain-Elektroden in das Substrat implantiert. Die Gate- Elektrode bestimmt wesentlich das Schaltverhalten des Transi stors. Das gewünschte Schaltverhalten hängt von der Aufgabe ab, die dem Transistor zukommt. Insbesondere der Umstand, ob der Transistor ein Speichertransistor einer Speicherzelle oder ein Logiktransistor ist, der höheren Anforderungen an die Transistorperformance genügen und unter Umständen auch analoge Signale verarbeiten muß, hat große Auswirkungen auf die Bauweise des Transistors, insbesondere auf die Zusammen setzung seines Gate-Schichtenstapels.

Auf der Substratoberfläche benachbarte Transistoren werden meist räumlich getrennt angeordnet und besitzen daher jeweils einen einzelnen Source- und einen Drain-Anschluß. Transisto ren für Speicherzellen hingegen können paarweise in engem Ab stand zueinander hergestellt werden, wobei ihre benachbarten Gate-Schichtenstapel nur durch einen schmalen Bereich ge trennt sind, der gleichzeitig für beide Transistoren als Source- oder Drain-Kontakt dient. In den kleinen Zwischenraum zwischen den benachbarten Gate-Schichtenstapeln wird nach träglich der Elektrodenanschluß zum Anschließen der gemeinsa men Elektrode eingebracht. Dazu wird eine Ätzung vorgenommen, um die gemeinsame Elektrode zwischen den benachbarten Gate- Schichtenstapeln elektrisch kontaktieren zu können. Bei die ser Ätzung werden die Gate-Schichtenstapel selbst angegrif fen, was unerwünscht ist. Aus diesem Grund werden die Gate- Schichtenstapel durch eine dicke Nitridschicht geschützt, die noch vor deren Strukturierung als oberste Schicht abgeschie den wird. Bei der späteren Ätzung zur Kontaktierung der Sub stratimplantationen schützt diese Nitridschicht die Gate- Schichtenstapel insgesamt.

Auf diese Weise hergestellte Transistoren können in den Be reichen der Substratoberfläche, die Speicherbereiche sind, in engem Abstand zueinander angeordnet und mit einem gemeinsamen Source- oder Drain-Anschluß versehen werden, der als border less contact bezeichnet wird. Sie wird ausschließlich im Speicherbereich eingesetzt, wo geringere Anforderungen an das Schaltverhalten der Transistoren bestehen als im Logikbe reich. Zwar werden in beiden Bereichen die gleichen Transi storen gefertigt, diese werden jedoch im Speicherbereich paarweise in geringem Abstand zueinander gefertigt, wodurch die für eine Speicherzelle benötigte Substratoberfläche verringert wird. Dies ermöglicht die Her stellung besonders kleiner Speicherzellen.

Zur Verbesserung des Schaltverhaltens eines Transistors ist es heute üblich, die untersten Schichten eines Gate- Schichtenstapels durch eine Ionenimplantation zu dotieren. Zwar ist anders als in der Source- und Drain-Elektrode, die erst durch das Einbringen von Implantationen in das Substrat ausgebildet werden, eine Implantation der Gate-Elektrode nicht unbedingt erforderlich, da die Gate-Elektrode lediglich zur Erzeugung eines elektrischen Feldes durch die Gate- Oxidschicht hindurch dient. Jedoch kann das elektrische Po tential des unter dem Gate-Schichtenstapel befindlichen Ka nalbereichs des Substrats optimiert werden, wenn das elektri sche Potential der darüber befindlichen Gate-Schicht verän dert wird. Entsprechend dem Bänderschema für elektronische Systeme in Festkörpern erfolgt eine solche Potentialverschie bung mit Hilfe eingebrachter Dotierungen, die in der Gate- Elektrode eine energetische Bandverschiebung verursachen. Diese Bandverschiebung führt zu einer Veränderung der Aus trittsarbeit der Elektronen in der untersten Gate-Schicht an der Grenze zum darunterliegenden Gateoxid. Durch diese verän derte Austrittsarbeit (workfunction) wird das elektrische Po tential des Kanalbereichs verändert.

Die benötigte Bandverschiebung ist je nach Art des Transi stors unterschiedlich groß; sie kann insbesondere positiv oder negativ sein.

N-Kanal-Transistoren, deren Kanal durch negative Ladungsträ ger ausgebildet wird, werden mit einer n-Dotierung der Gate- Elektrode versehen. P-Kanal-Transistoren hingegen erhalten eine p-Dotierung. In cMOS-Schaltungen (complementary MOS) ist eine unterschiedliche Dotierung von n-Kanal- und p-Kanal- Transistoren optimal.

Schwierigkeiten ergeben sich, sobald eine integrierte Halb leiterschaltung sowohl Speichertransistoren als auch Lo giktransistoren enthält. Viele heutige integrierte Schaltun gen, beispielsweise ASICs (Application specific integrated circuits) enthalten als embedded DRAMs (embedded dynamical random access memory) bezeichnete Speicherbereiche, die von Logikbereichen umgeben sind. Beide Bereiche werden durch ein und dasselbe Herstellungsverfahren hergestellt. Insbesondere die Transistoren für beide Bereiche werden durch einen ge meinsamen Verfahrensprozeß gefertigt.

Im Speicherbereich, wo die Speichertransistoren möglichst in borderless-contact-Bauweise, d. h. paarweise mit gemeinsamer Elektrode zwischen den Gate-Schichtenstapeln gefertigt werden sollen, muß die Gate-Elektrode durch eine Schutzschicht von typischerweise 200 nm Dicke gegen die Kontaktlochätzung, die für die Herstellung eines borderless contact erforderlich ist, geschützt werden. Aufgrund dieser dicken Schutzschicht können Implantationen nicht nachträglich in die Gate- Elektrode implantiert werden. Daher wird dotiertes Polysili zium als unterste Gate-Schicht abgeschieden, z. B. als PSG. Dadurch können die im Speicherbereich zu fertigenden Transi storen paarweise mit einem borderless contact gefertigt wer den.

Diese Bauweise integrierter Schaltungen hat im Logikbereich, dessen Transistoren gleichzeitig mit den Transistoren des Speicherbereiches gefertigt werden, den Nachteil, daß in al len Logiktransistoren, sowohl in den n-Kanal-Transistoren als auch in den p-Kanal-Transistoren, dieselbe Gate-Implantation eingebracht wird, die auf die im Speicherbereich angeordneten Speichertransistoren - meist ausschließlich n-Kanal- Transistoren - abgestimmt ist. Die im Logikbereich ebenfalls angeordneten p-Kanal-Transistoren erhalten damit eine negati ve Dotierung in ihren Gate-Elektroden, die eine nicht optima le Austrittsarbeit (workfunction) der Elektronen in deren Ga te-Schicht einstellt. In allen Transistoren der integrierten Halbleiterschaltung wird derselbe Wert der Austrittsarbeit zwischen der unteren Gate-Schicht und dem Gateoxid einge stellt. Diese Bauweise wird als single workfunction bezeich net.

Im Logikbereich ist diese Bauweise jedoch nachteilig.

Insbesondere bei zunehmend kleiner dimensionierten Transisto ren mit geringerer Betriebsspannung wird die jeweils optimale Anpassung der Austrittsarbeit und somit die dual-workfunc tion-Bauweise immer wichtiger.

Wenn andererseits die Transistoren der integrierten Halblei terschaltung in dual workfunction-Bauweise gefertigt werden sollen, so müssen zwei unterschiedliche Dotierungen in die unterste Gate-Schicht eingebracht werden. Diese können nur nachträglich durch Implantation eingebracht werden. Da diese Implantationen gleichzeitig mit den Source-/Drain-Dotierungen implantiert werden, erhalten p-Kanal-Transistoren eine posi tive, n-Kanal-Transistoren eine negative Gate-Dotierung. Es werden zwei Implantationsschritte durchgeführt, bei denen die jeweils nicht zu implantierenden Transistoren durch eine Mas ke abgedeckt werden.

Die nachträgliche Implantation im Logikbereich schließt eine Abscheidung einer vordotierten Gateschicht aus und erfordert somit eine nachträgliche Implantation der Gate-Elektroden auch im Speicherbereich. Dadurch aber ist im Speicherbereich eine enge paarweise Anordnung von Transistoren mit einem bor derless contact nicht möglich, da die für die Kontaktlochät zung erforderliche dicke Schutzschicht über den Gate- Elektroden eine nachträgliche Implantation verhindert. Somit führt die Bauweise eines integrierten Halbleiterschaltkreises mit dual workfunction, d. h. mit zweierlei Werten der Aus trittsarbeit der Elektronen aus dem jeweiligen Gate, dazu, daß die Transistoren im Speicherbereich nicht in borderless- contact-Bauweise d. h. mit gemeinsamer Source-Gate-Elektrode gefertigt werden können, sondern räumlich voneinander ge trennt angeordnet werden müssen, so daß jede Speicherzelle eine wesentlich größere Substratfläche benötigt.

Halbleiterschaltungen, die sowohl einen Speicherbereich als auch einen Logikbereich aufweisen, werden herkömmlich nach nur einer dieser Alternativen hergestellt. Größtenteils wird angesichts der erforderlichen Speicherkapazität die Bauweise mit borderless contact, jedoch mit single workfunction bevor zugt, d. h. auch die Gate-Elektroden der (ausschließlich im Logikbereich enthaltenen) p-Kanal-Transistoren erhalten die für sie ungünstige n-Dotierung. Es wäre wünschenswert, Tran sistoren sowohl in borderless contact-Bauweise als auch in dual workfunction-Bauweise auf einem einzigen Halbleitersub strat herstellen zu können. Verfahren hierzu sind aus JP 2000357749 A, aus WO 01/15221 A1, aus US 6 087 225 A und aus US 6 261 894 B1 bekannt.

Es ist die Aufgabe der vorliegenden Erfindung, ein alternati ves Verfahren bereitzustellen, mit dem integrierte Halblei terschaltungen mit Transistoren herstellbar sind, die im Speicherbereich als Transistorpaare in borderless-contact- Bauweise und in einem Logikbereich in dual workfunction- Bauweise, d. h. mit jeweils unterschiedlichen Gate- Dotierungen für Transistoren unterschiedlichen Leitungstyps gestaltet sind. Borderless contact und dual workfunction sol len auf einem einzigen Halbleitersubstrat gemeinsam verwirk licht werden.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung gelöst, das die folgende Reihenfolge von Schritten aufweist:

a) Abscheiden einer ersten Schichtenfolge, deren unterste Schicht aus einem oxidierbaren Material besteht, auf ein mit einer Gateoxidschicht bedecktes Halbleitersubstrat,
b) Anisotropes Ätzen der ersten Schichtenfolge, wodurch diese in einem ersten Flächenbereich des Halbleitersubstrats zu ersten Gatestrukturen strukturiert und in einem zweiten Flächenbereich des Halbleitersubstrats wieder entfernt wird,
c) Oxidieren der untersten Schicht der ersten Schichtenfolge an Seitenwänden der ersten Gatestrukturen im ersten Flä chenbereich,
d) Abscheiden einer zweiten Schichtenfolge auf das Halblei tersubstrat, wodurch im ersten Flächenbereich die ersten Gatestrukturen bedeckt werden,
e) Durchführen einer anisotropen Ätzung der zweiten Schich tenfolge, wodurch diese im zweiten Flächenbereich zu zwei ten Gatestrukturen strukturiert und im ersten Flächenbe reich von den ersten Gatestrukturen wieder entfernt wird,

wobei das Halbleitersubstrat so bearbeitet wird, daß vor dem Abscheiden der zweiten Schichtenfolge (Schritt d)) im ersten Flächenbereich zumindest die Oberseiten der ersten Gatestruk turen und zu ihnen parallele Oberflächen der Gateoxidschicht zwischen den ersten Gatestrukturen mit einer Ätzstopschicht bedeckt werden, durch die in Schritt e) die anisotrope Ätzung im ersten Flächenbereich beendet wird.

Erfindungsgemäß wird ein Verfahren bereitgestellt, mit dem nacheinander die Gatestrukturen eines ersten Flächenbereichs - eines Speicherbereichs - und die Gatestrukturen eines zwei ten Flächenbereichs - eines Logikbereichs - hergestellt wer den. Die in diesen Flächenbereichen hergestellten Gatestruk turen können aus unterschiedlichen Gate-Schichtenfolgen be stehen. Obwohl die Abscheidung jeder Schichtenfolge wie auch jeder einzelnen Schicht über beide Flächenbereiche eines Halbleitersubstrats erfolgt, führt das erfindungsgemäße Ver fahren zur Ausbildung zweiter unterschiedlicher Gate- Schichtenfolgen auf unterschiedlichen Flächenbereichen.

Erfindungsgemäß wird zunächst eine erste Schichtenfolge auf ein Halbleitersubstrat abgeschieden. Da es sich um eine Schichtenfolge für eine Gatestruktur handelt, ist das Halb leitersubstrat zu diesem Zeitpunkt bereits mit einer Ga teoxidschicht versehen. Die erste Schichtenfolge ist vorzugs weise für Transistoren in einem Speicherbereich bestimmt. Die unterste Schicht der ersten Schichtenfolge besteht aus einem oxidierbaren Material. Anschließend wird eine anisotrope Ät zung der ersten Schichtenfolge durchgeführt, wodurch diese strukturiert wird. Die Strukturierung geschieht mit Hilfe ei ner Maske, welche diejenigen Bereiche der Schichtenfolge be deckt, die nicht geätzt, d. h. entfernt werden sollen. Die erste Schichtenfolge wird in einem ersten Flächenbereich, in dem Speichertransistoren hergestellt werden sollen, zu ersten Gatestrukturen strukturiert. In einem zweiten Flächenbereich wird die erste Schichtenfolge wieder vollständig von dem Halbleitersubstrat entfernt. Somit bleiben lediglich erste Gatestrukturen im ersten Flächenbereich bestehen. An den Sei tenwänden dieser Strukturen ist die Abfolge der einzelnen Schichten der ersten Schichtenfolge sichtbar; jede einzelne Schicht ist dort von der Seite her zugänglich.

Anschließend wird an den Seitenwänden der ersten Gatestruktu ren die unterste Schicht oxidiert. Da mithilfe der ersten Schichtenfolge Gatestrukturen hergestellt werden, muß eine Gate-Elektrode, insbesondere deren unterste Schicht frei von Fremdionen sein. Frendionen können etwa während der Ga testrukturierung in die unterste Gateschicht gelangen. Um solche Ionen räumlich zu binden, wird die unterste Gate schicht, die aus einem oxidierbaren Material besteht, an den Seitenwänden der ersten Gatestrukturen oxidiert, wodurch et waige Fremdionen im Bereich der Seitenwand eingeschlossen und gebunden werden und daher nicht mehr in der Gateelektrode diffundieren können. Damit ist die Fertigung der ersten Ga testrukturen im ersten Flächenbereich abgeschlossen.

Um weitere Gatestrukturen mit einem anderen Schichtaufbau im übrigen Flächenbereich des Halbleitersubstrats zu fertigen, wird eine zweite Schichtenfolge auf das Halbleitersubstrat abgeschieden, wodurch im ersten Flächenbereich die ersten Ga testrukturen bedeckt werden. Die Bedeckung der ersten Ga testrukturen hat zur Folge, daß diese vorerst nicht mehr zu gänglich sind und auch Zwischenräume zwischen benachbarten Gatestrukturen vorerst nicht mehr für Implantationen zugäng lich sind.

Schließlich wird eine anisotrope Ätzung der zweiten Schich tenfolge durchgeführt, wodurch diese im zweiten Flächenbe reich zu zweiten Gatestrukturen strukturiert und im ersten Flächenbereich von den Gatestrukturen wieder entfernt wird. Bei der Entfernung der zweiten Schichtenfolge von den aus der ersten Schichtenfolge gebildeten ersten Gatestrukturen im er sten Flächenbereich muß sichergestellt sein, daß die zuerst gefertigten ersten Gatestrukturen durch die (zweite) ani sotrope Ätzung nicht beschädigt werden. Dies wird erfindungs gemäß dadurch sichergestellt, daß zu einem geeigneten Zeit punkt, in jedem Fall aber vor dem Abscheiden der zweiten Schichtenfolge eine Ätzstopschicht auf den ersten Flächenbe reich abgeschieden wird und der Ätzprozeß zur Ätzung der zweiten Schichtenfolge selektiv zur Ätzstopschicht durchge führt wird. Infolge des selektiven Ätzprozesses wird die Ätz stopschicht im ersten Flächenbereich kaum angegriffen und schützt dadurch die ersten Gatestrukturen während der Ätzung der zweiten Schichtenfolge.

Erfindungsgemäß wird das Halbleitersubstrat so bearbeitet, daß die Oberseiten der ersten Gatestrukturen und zu ihnen pa rallele Oberflächen des Halbleitersubstrats zwischen den er sten Gatestrukturen mit einer Ätzstopschicht bedeckt werden. Die Oberseiten der Gatestrukturen und die Oberflächen zwi schen den Gatestrukturen können durch ein und dieselbe Ätz stopschicht oder auch durch verschiedene Ätzstopschichten be deckt werden. In jedem Fall aber müssen sowohl die Oberseiten der Gatestrukturen als auch die zu ihnen parallelen Oberflä chen zwischen den Gatestrukturen bedeckt sein, da die Ätzung in Schritt e) auf beide Oberflächen einwirkt. Dabei wird der Umstand ausgenutzt, daß der Ätzprozeß zur Strukturierung der zweiten Schichtenfolge ein anisotroper Ätzprozeß ist, der ei ne Ätzung hauptsächlich senkrecht zur Substratoberfläche be wirkt und dessen laterale Ätzrate im Vergleich zu derjenigen senkrecht zur Substratoberfläche vernachlässigbar ist. Durch eine geeignete Wahl der Bearbeitung des Halbleitersubstrats vor der Abscheidung des zweiten Schichtenfolge wird sicherge stellt, daß sich zumindest auf allen Oberflächen, die paral lel zur zu strukturierenden Oberseite des Halbleitersubstrats verlaufen, eine Ätzstopschicht ausgebildet wird.

Auf den Seitenwänden der ersten Gatestrukturen ist die Ätz stopschicht nicht notwendigerweise vorhanden. Jedoch befindet sich dort das Oxid der untersten Schicht der ersten Schich tenfolge, welches die Seitenwand vor der anisotropen Ätzung schützt. Der Schutz allein durch das Seitenwandoxid der un tersten Gate-Schicht ist deshalb ausreichend, weil die Ätzra te des anisotropen Ätzprozesses in lateraler Richtung klein ist im Verhältnis zur Ätzrate in vertikaler Richtung. An den Seitenwänden der ersten Gatestrukturen wird ein Schutz zumin dest im Bereich der untersten Gateschicht bewirkt, da dort das Oxid auf der Seitenwand durch den Ätzvorgang verbraucht werden muß, bevor die unterste Gateschicht selbst angegriffen wird.

Die Ätzstopschicht muß in jedem Fall vor der zweiten Schich tenfolge abgeschieden werden. Der Zeitpunkt der Abscheidung der Ätzstopschicht wird erfindungsgemäß so gewählt, daß nach dieser Abscheidung oder, falls die ersten Gatestrukturen dann noch nicht strukturiert sind, dann, wenn die erste Schichten folge strukturiert ist, zumindest die Oberseiten der ersten Gatestrukturen die Ätzstopschicht aufweisen.

Anstelle einer Abscheidung der Ätzstopschicht ist auch eine andere Art der Aufbringung der Ätzstopschicht denkbar, etwa durch Umwandlung einer auf der Substratoberfläche vorhandenen Schicht.

Eine erste Ausführungsart der Erfindung sieht vor, daß in Schritt a) als oberste Schicht der ersten Schichtenfolge eine erste Ätzstopschicht abgeschieden wird, die die Oberseiten der ersten Gatestrukturen bedeckt, und daß auf den zu ihnen parallelen Oberflächen der Gateoxidschicht zwischen den er sten Gatestrukturen in Schritt c) eine Oxidschicht als weite re Ätzstopschicht erzeugt wird.

Hierbei gewährleistet der Aufbau der ersten Schichtenfolge selbst, daß die Ätzung der zweiten Schichtenfolge die erste Schichtenfolge nicht angreift. Der Ätzprozeß zum Entfernen der zweiten Schichtenfolge wird mit Ätzmitteln ausgeführt, die auf die jeweiligen Schichten der zweiten Schichtenfolge abgestimmt sind und in zeitlicher Abfolge nacheinander auf das Halbleitersubstrat einwirken. Da die zweite Schichtenfol ge konform abgeschieden wird, ist für einen selektiven Ätz prozeß lediglich erforderlich, daß die unterste Schicht der zweiten Schichtenfolge aus einem anderen Material besteht als die oberste Schicht der ersten Schichtenfolge, d. h. die Ätz stopschicht. Für die Ätzstopschicht wird daher ein Material gewählt, welches gegen ein Ätzmittel zum Ätzen der untersten Schicht der zweiten Schichtenfolge resistent ist.

Die Ätzstopschicht wird dieser Ausführungsart entsprechend nicht unmittelbar vor dem Aufbringen der zweiten Schichten folge abgeschieden, sondern bereits in Schritt a) während der Abscheidung der ersten Schichtenfolge. Dies hat zur Folge, daß aufgrund der anschließenden Strukturierung der ersten Schichtenfolge die dadurch gebildeten ersten Gatestrukturen lediglich nach oben hin durch die Ätzstopschicht geschützt sind. Aufgrund der Anisotropie des zweiten Ätzvorgangs zum Entfernen der zweiten Schichtenfolge jedoch reicht dieser Schutz aus, da die Seitenwände der Gatestrukturen bereits durch das Oxid der untersten Gateschicht geschützt sind.

Ferner wird bei dieser Ausführungsart zwischen den ersten Ga testrukturen in Schritt c) eine Oxidschicht als weitere Ätz stopschicht erzeugt wird. Diese weitere Ätzstopschicht, eine Oxidschicht, entsteht gleichzeitig mit dem in Schritt c) er zeugten Seitenwandoxid und schützt ebenso wie die erste Ätz stopschicht die im ersten Flächenbereich bereits hergestellt Halbleiterstruktur, wenn in Schritt e) die darüber abgeschie dene zweite Schichtenfolge wieder entfernt wird. Dazu muß die Ätzung in Schritt e) selektiv sowohl zu der ersten als auch zu der zweiten Ätzstopschicht durchgeführt werden, indem ge eignete Ätzmittel und Schichtmaterialien verwendet werden. Beispielsweise läßt sich Polysilizium selektiv zu Nitriden wie auch Oxiden ätzen.

Eine alternative, bevorzugte Ausführungsart sieht vor, daß zwischen den Schritten c) und d) eine zusätzliche Schicht als Ätzstopschicht auf den ersten Flächenbereich abgeschieden wird.

Hierbei wird die Ätzstopschicht kurz vor Aufbringung der zweiten Schichtenfolge abgeschieden. Die Abscheidung der Ätz stopschicht erfolgt zunächst über das gesamte Halbleitersub strat, d. h. im ersten wie im zweiten Flächenbereich. Im zwei ten Flächenbereich wird die Ätzstopschicht anschließend durch eine Ätzung entfernt, während derer eine Maskenschicht den ersten Flächenbereich schützt. Anschließend wird die Masken schicht entfernt, so daß die Ätzstopschicht, die nunmehr nur noch im ersten Flächenbereich vorhanden ist, freiliegt. Die Abscheidung ist vorzugsweise eine konforme Abscheidung.

Diese zweite Ausführungsart hat den Vorteil, daß die Ätz stopschicht nicht lediglich auf der Oberseite der ersten Ga testrukturen ausgebildet ist, sondern auch an deren Seiten wänden und im übrigen auch auf dem Halbleitersubstrat zwi schen den ersten Gatestrukturen im ersten Flächenbereich. Da durch wird der erste Flächenbereich der Substratoberfläche einschließlich der gefertigten ersten Gatestrukturen voll ständig vor der zweiten anisotropen Ätzung geschützt.

Bevorzugte Ausführungsarten sehen vor, daß eine Ätz stopschicht aus einem Nitrid, vorzugsweise aus Siliziumni trid, oder eine Ätzstopschicht aus einem Metalloxid, vorzugs weise aus Wolframoxid oder Aluminiumoxid abgeschieden wird.

Nitridschichten eignen sich beispielsweise für Ätzprozesse, die mit Hilfe von Halogenwasserstoffen wie Chlorwasserstoff oder Bromwasserstoff durchgeführt werden, als Ätzstopschicht bei einer Ätzung von Polysilizium oder Silizium. Ferner kön nen Oxide selektiv zu einem Nitrid geätzt werden, wenn als Ätzmittel C₄F₈ verwendet wird.

Neuere Ätzstopschichten aus Metalloxiden besitzen eine noch weitaus höhere Selektivität gegenüber herkömmlichen Ätzmit teln und brauchen daher nur sehr dünne abgeschieden zu wer den.

Vorzugsweise ist vorgesehen, daß in Schritt d) eine zweite Schichtenfolge abgeschieden wird, deren unterste Schicht aus einem oxidierbaren Material besteht, und daß (in einem ande ren Schritt) die unterste Schicht der zweiten Schichtenfolge an Seitenwänden der zweiten Gatestrukturen im zweiten Flä chenbereich oxidiert wird. Dadurch werden in diese Schicht bereits eindiffundierte Fremdionen gebunden. Die Dicke des Seitenwandoxids der zweiten Gatestrukturen kann kleiner aus fallen als das der ersten Gatestrukturen, d. h. die Dauer der zweiten Oxidierung kürzer gewählt werden, da das Seitenwan doxid der Gatestrukturen im zweiten Flächenbereich nicht mehr durch eine nachfolgende Ätzung angegriffen wird.

Nach der Ausbildung des Seitenwandoxids im zweiten Flächenbe reich kann die Ätzstopschicht im ersten Flächenbereich ent fernt werden. Einer bevorzugten Ausführungsform gemäß wird dazu ein Ätzprozeß durchgeführt, der die Ätzstopschicht se lektiv zu dem oxidierten Material der untersten Schicht der ersten Schichtenfolge auf den Seitenwänden der ersten Ga testrukturen (d. h. selektiv zu dem Seitenwandoxid im ersten Flächenbereich) und selektiv zu dem Seitenwandoxid im zweiten Flächenbereich ätzt. Die Selektivität dieser Rückätzung der Ätzstopschicht hat den Vorteil, daß die zurückbleibenden Sei tenwandoxide ausgenutzt werden können, um bei einer späteren Implantation von LDD-Bereichen und/oder Pocket-Bereichen ei nen ausreichendem lateralen Abstand der implantierten Gebiete zur Gateelektrode einzustellen. Diese Implantationen werden eingebracht, bevor die hochdotierten Implantation für die Source- und Drain-Elektroden eingebracht werden.

Letztere werden in heutigen Verfahren gleichzeitig in die Ga te-Elektroden eingebracht, um eine geeignete Einstellung der Austrittsarbeit der Elektronen aus der Gate-Elektrode zu er reichen. Bevorzugte Ausführungsformen gemäß werden daher zu nächst eine negative, d. h. eine n-Dotierung in einem ersten Teilbereich des zweiten Flächenbereichs und ein p-Dotierung in einem zweiten Teilbereich des zweiten Flächenbereichs in die zweiten Gatestrukturen eingebracht. Das Einbringen der negativen Dotierung und der positiven Dotierung in verschie dene Teilbereiche des Logikbereichs, welches einen Logikbe reich in Dual-Workfunction-Bauweise ermöglich, erfolgt zeit lich nacheinander, indem zunächst der zweite Teilbereich durch eine Maskenschicht abgedeckt wird, während der erste Bereich mit der negativen Dotierung versehen wird. Anschlie ßend wird die Maskenschicht im zweiten Teilbereich entfernt und der erste Teilbereich durch eine weitere Maskenschicht abgedeckt, um die positive Dotierung in den zweiten Teilbe reich einzubringen. Anschließend wird auch diese Masken schicht wieder entfernt. Diejenigen Transistoren, die in dem ersten (zweiten) Teilbereich des zweiten Flächenbereichs an geordnet sind, werden im Bereich der Source-, der Drain- und der Gate-Elektrode mit der negativen (positiven) Dotierung dotiert. Dadurch bilden sich im Logikbereich pMOS- Transistoren und nMOS-Transistoren aus, deren Gate-Elektroden eine auf die jeweilige Austrittsarbeit der Elektroden opti mierte negative oder positive Dotierung besitzen, d. h. die cMOS-Schaltung im Logikbereich in Dual-Workfunction-Bauweise gefertigt ist.

Hinsichtlich der Dotierung der Gate-Elektroden im ersten Flä chenbereich, dem Speicherbereich, sieht eine bevorzugte Aus führungsart vor, daß in Schritt a) als unterste Schicht der ersten Schichtenfolge ein dotiertes, vorzugsweise n-dotiertes Material abgeschieden wird. Ein Dotieren der untersten Gate schicht des Speicherbereichs, d. h. der ersten Schichtenfolge bereits während des Abscheidungsprozesses hat den Vorteil, daß die Dotierung nicht nachträglich eingebracht werden muß. Insbesondere aufgrund der für den borderless contact erfor derlichen dicken Schutzschicht, die eine nachträgliche Im plantation in die unterste Schicht der ersten Schichtenfolge verhindet, ist eine Implantation der ersten Schichtenfolge bereits während der Abscheidung vorteilhaft.

Vorzugsweise ist vorgesehen, daß als unterste Schicht der er sten und der zweiten Schichtenfolge jeweils Polysilizium ab geschieden wird. Polysilizium ist leicht oxidierbar, kosten günstig und wird insbesondere in Gatestrukturen aus mehreren Schichten als unterste Gateschicht verwendet. Die geringe elektrische Leitfähigkeit von Polysilizium wird mindestens eine weitere, darüberliegende Gateschicht höherer Leitfähig keit kompensiert. Typische Materialien für eine weitere Gate schicht sind beispielsweise Wolfram oder wolframhaltige Me tallegierungen. Außer Polysilizium können auch Germanium oder eine Silizium-Germanium-Schicht abgeschieden werden.

Vorzugsweise werden in dem ersten Flächenbereich Auswahltran sistoren für Speicherzellen hergestellt. Ihre Gate-Elektroden werden durch Schichten der ersten Gatestrukturen gebildet. Seitlich dieser Gatestrukturen befinden sich die Source- /Drain-Implantationen der Transistoren. Im zweiten Flächenbe reich werden vorzugsweise Logiktransistoren hergestellt.

Eine bevorzugte Ausführungsart sieht vor, daß im ersten Flä chenbereich Transistorpaare mit einer beiden Transistoren ei nes Transistorspaares gemeinsamen Source-/Drain-Elektroden implantation gefertigt werden. Die im Speicherbereich vorge sehenen Auswahltransistoren werden paarweise in engem Abstand zueinander angeordnet und mit einer gemeinsamen Elektrodenim plantation zwischen den Gate-Schichtenstapeln versehen. Der Abstand zwischen den Transistoren eines Transistorpaares wird bereits bei der Strukturierung der ersten Schichtenfolge durch ein entsprechende Maske festgelegt.

Vorzugsweise ist vorgesehen, daß die gemeinsame Source- /Drain-Elektrodenimplantation durch ein an Seitenwandbedec kungen (Spacern) der Gatestrukturen beider Transistoren eines Transistorpaares heranreichende Kontaktlochfüllung (border less contact) kontaktiert wird. Die Gate-Schichtenstapel der Auswahltransistoren im Speicherbereich sind durch eine geeig nete erste Schichtenfolge, die eine obere Schutzschicht aus reichender Dicke aufweist, gegen die Kontaktlochätzung ge schützt. Da mit Hilfe des erfindungsgemäßen Verfahrens im Lo gikbereich eine zweite, andere Schichtenfolge hergestellt werden kann, die diese dicke Schutzschicht nicht aufweist, können die Gatestrukturen im Logikbereich nachträglich do tiert, d. h. kann die Logikschaltung in Dual-Workfunction- Bauweise gefertigt werden.

Die Erfindung wird nachstehend mit Bezug auf die Fig. 1 bis 11 beschrieben. Die Fig. 1 bis 11 zeigen eine inte grierte Halbleiterschaltung in verschiedenen Stadien eines erfindungsgemäßen Verfahrens.

Gemäß Fig. 1 wird auf einem Halbleitersubstrat 1 eine erste Schichtenfolge 10 abgeschieden, die sich aus einer ersten, unteren Gateschicht 11, einer zweiten Gateschicht 12 und ei ner Hartmaskenschicht 13 zusammensetzen kann. Die Anzahl, die Zusammensetzung und die Dicke der jeweiligen Schichten der Schichtenfolge 10 sind beliebig wählbar. Da aus der Schich tenfolge 10 Gatestrukturen gebildet werden sollen, wird das Halbleitersubstrat 1 vor der Abscheidung der Schichten 11, 12 und 13 mit einem Gateoxid 3 versehen. Zur Abgrenzung des Speicherbereichs I von dem Logikbereich II ist eine vor der Ausbildung der Gateoxidschicht 3 in das Halbleitersubstrat 1 eingebrachte Shellow-Trench-Isolation 2 dargestellt, die in gleicher Weise aufgebaut ist wie eine innerhalb des Logikbe reichs II angeordnete Grabenisolationen 2' zur elektrischen Isolierung benachbarter Transistoren.

Die in Fig. 1 dargestellte Schichtenfolge 10 wird durch ei nen anisotropen Ätzvorgang strukturiert, wodurch die Schich tenfolge im Flächenbereich II vollständig entfernt wird und im Flächenbereich I erste Gatestrukturen 15 zurückbleiben, wie in Fig. 2 dargestellt. An den Seitenwänden 16 der ersten Gatestrukturen 15 liegen die aufeinander abgeschiedenen Schichten 11, 12 und 13 frei. Die zuerst abgeschiedene, un terste Schicht 11 ist typischerweise eine Polysilizium schicht, die als unterste Gateschicht dient; darüber ist ty pischerweise eine Schicht hoher elektrischer Leitfähigkeit, beispielsweise eine Metallschicht 12 angeordnet. Darüber kann eine Hartmaskenschicht 13 ausgebildet sein, die wegen der späteren Kontaktlochätzung zur Einbringung eines borderless contact besonders dick ausgebildet ist.

Die unterste Schicht 11 der ersten Schichtenfolge wird an schließend oxidiert, so daß sich an den Seitenwänden 16, wie in Fig. 3 dargestellt, Oxidschichten 14 auf der Schicht 11 ausbilden. Dadurch werden im unteren Bereich der Gate- Schichtenstapel 15 Fremdionen, die durch die Strukturierung des Gate-Schichtenstapels 10 in die unterste Gateschicht 11 gelangt sind, umschlossen und können nicht mehr diffundieren. Gleichzeitig mit der Bildung des Seitenwandoxids wächst auch die Dicke der Gateoxidschicht 3, wobei Substratmaterial oxi diert wird. Die so verstärkte Oxidschicht 3 kann später zur selektiven Ätzung der Ätzstopschicht verwandt werden.

Wenn im ersten Flächenbereich das Seitenwandoxid gebildet wird, kann gleichzeitig ein Gateoxid im zweiten Flächenbe reich erzeugt werden. Dazu wird ein vorher noch auf dem Halb leitersubstrat 1 befindliches Streuoxid 3 im Flächenbereich II entfernt. Auf der nun offenliegenden Siliziumoberfläche kann nun ein neues Oxid gewachsen werden, das frei von etwai gen Fremdionen ist und sich dadurch besser als Gateoxid eig net.

Nach der Ausbildung einer Oxidschicht 14 auf den Seitenwänden der untersten Schicht der ersten Gatestrukturen 15 wird eine Ätzstopschicht 17 auf dem Halbleitersubstrat abgeschieden und anschließend im zweiten Flächenbereich II rückgeätzt, so daß, wie in Fig. 4 dargestellt, die Ätzstopschicht 17 nur im er sten Flächenbereich I verbleibt und dort die Oberseiten 18 und die Seitenwände 16 der Gatestrukturen 15 bedeckt wie auch den Boden des Halbleitersubstrats 1 zwischen den ersten Ga testrukturen.

Auf diese Struktur wird nun, wie in Fig. 5 dargestellt, eine zweite Schichtenfolge 20 zur Herstellung der zweiten Ga testrukturen im zweiten Flächenbereich II abgeschieden. Dazu werden Schichten 21, 22 der zweiten Schichtenfolge 20 nach einander auf das Substrat abgeschieden, wobei die ersten Ga testrukturen 16 im ersten Flächenbereich I von diesen Schich ten bedeckt und eingeschlossen werden.

Um die zweite Schichtenfolge zu strukturieren, muß sie geätzt werden. Dabei dürfen die ersten Gatestrukturen 15 im ersten Flächenbereich I nicht beschädigt werden. Die Ätzstopschicht 17 dient zum Schutz der ersten Gatestrukturen 15 bei der Ät zung der zweiten Schichtenfolge 20. Das Material der Ätz stopschicht 17 ist so gewählt, daß es gegen das Ätzmittel zur Strukturierung der untersten Schicht 21 der zweiten Schich tenfolge 20 resistent ist. Vorzugsweise wird die Ätz stopschicht 17 aus einem Nitrid oder einem Metalloxid herge stellt.

Die Strukturierung der zweiten Schichtenfolge 20 ergibt die in Fig. 6 dargestellte Halbleiterstruktur, auf der im zwei ten Flächenbereich II zweite Gatestrukturen 25 ausgebildet sind, deren Schichtenfolge 20 sich von der Schichtenfolge 10 der ersten Gatestrukturen 15 im ersten Flächenbereich I un terscheidet. Die zweite Schichtenfolge 20 besteht beispiels weise aus einer undotierten Polysiliziumschicht 21, die von einer Hartmaskenschicht 22 bedeckt ist. An Stelle der unteren Schicht 21 können auch mehrere übereinanderliegende Gate schichten im Logikbereich II vorgesehen sein.

Die unterste Gateschicht 21 der zweiten Gatestrukturen 25 wird nun an den Seitenwänden 26 oxidiert, wodurch im zweiten Flächenbereich II Seitenwandoxide 24 ausgebildet werden.

Gleichzeitig wird das im zweiten Flächenbereich II vorhandene Gateoxid zwischen den Gatestrukturen 25 verstärkt.

Während des Ausbildung des Seitenwandoxids im Flächenbereich II (Fig. 7) schützt die Ätzstopschicht 17 im ersten Flächen bereich I die ersten Gatestrukturen 15 vor einer Oxidation bzw. weiteren Oxidation der Seitenwände 16. Die Oxidation der Seitenwände 26 der Gatestrukturen 25 im zweiten Flächenbe reich II hingegen kann solange durchgeführt werden, bis das gebildete Seitenwandoxid 24 die gewünschte Schichtdicke be sitzt. Diese kann von der Schichtdicke des Seitenwandoxids 14 der Gatestrukturen 15 im ersten Flächenbereich I abweichend eingestellt werden. Im ersten Flächenbereich I verhindert hingegen die Ätzstopschicht 17, daß sich die bereits ausge bildete Oxidschicht 14 von den Seitenwänden 16 der Gatestruk turen 15 her weiter in die unterste Gateschicht 11 hinein ausbreitet und das spätere Einbringen von LDD-Bereichen in die Nähe der Gateschicht 11 erschwert.

Die Ätzstopschicht 17 kann nun durch einen selektiven Ätzpro zeß entfernt werden, so daß die in Fig. 8 dargestellte Halb leiterstruktur entsteht. Sie weist zwei verschiedene Arten von Gate-Schichtenstapeln 15 und 25 in unterschiedlichen Flä chenbereichen I, II auf. Beide Gatestrukturen 15, 25 besitzen an den Seitenwänden der jeweils untersten Gateschicht 11 bzw. 21 Oxidschichten 14 bzw. 24. Daher kann die Ätzstopschicht 17 selektiv zu diesem Material geätzt werden, ohne die ersten Gatestrukturen 15 zu schädigen. Die Ätzung der Ätzstopschicht 17 erfolgt beispielsweise durch eine hochselektive CF₄- Ätzung.

Nachdem die Gatestrukturen 15 und 25 fertiggestellt sind und die Ätzstopschicht 17 entfernt ist, können die Implantationen zur Herstellung von Transistoren in das Halbleitersubstrat eingebracht werden. Fig. 9 zeigt eine Halbleiterstruktur, die bereits schwach dotierte Bereiche aufweist. Die hochdo tierten Bereiche 39, 49 zur Fertigstellung von Source- und Drain-Elektroden sind erst in Fig. 10 dargestellt.

In Fig. 9 sind im Logikbereich II zwei Gatestrukturen 35, 45 dargestellt, von denen eine erste 35 zu einem nMOS-Transistor und eine zweite 45 zu einem pMOS-Transistor verarbeitet wird. Beide Gatestrukturen 35, 45 sind an ihren Seitenwänden durch das Seitenwandoxid 34, 44 bedeckt. Seitlich daneben befinden sich weitere Spacer-Schichten, die für unterschiedliche Do tierungen nacheinander aufgebracht wurden.

Zunächst wurden in einem ersten Teilbereich IIa des zweiten Flächenbereichs II, in dem nMOS-Transistoren hergestellt wer den sollen, Implantationen eingebracht. Zu diesem Zweck wurde der erste Flächenbereich I (der Speicherbereich) und der an dere Teilbereich IIb des zweiten Flächenbereichs II (der üb rige Logikbereich) mit einer Maske abgedeckt. Zunächst wurde im Teilbereich IIa des Logikbereichs der Substratoberfläche zu einem Zeitpunkt, in dem die Gatestrukturen 35 nur durch das Seitenwandoxid 34 bedeckt waren, eine n-Dotierung 31 im plantiert, wodurch in dem Halbleitersubstrat seitlich neben den Gatestrukturen 35 LDD-Bereiche (Lightly Doped Drain) aus gebildet wurden. Danach wurden Pocket-Bereiche oder Halo- Bereiche 32 in die für nMOS-Transistoren bestimmte Substrato berfläche IIa implantiert. Halo-Bereiche wie auch Pocket- Bereiche umgeben LDD-Bereiche und sind mit Ionen entgegenge setzten Ladungsträgertyps dotiert. Ein Halo-Bereich wird durch eine senkrecht zur Substratoberfläche gerichtete Im plantation unterhalb der LDD-Bereiche hergestellt, während eine Pocket-Implantation schräg in das Halbleitersubstrat im plantiert wird, um die Dotierung leichter in den Substratbe reich unterhalb der Gate-Elektrode 35 zu bringen. Danach wur de die Maske entfernt und erste Spacer 36, 46 auf den Seiten wandoxiden 34, 44 abgeschieden, indem das Halbleitersubstrat ganzflächig mit einer entsprechenden Spacerschicht bedeckt und diese dann anisotrop rückgeätzt wurde, wodurch lediglich an den Seitenwänden Spacerschichten 36, 46 zurückbleiben. Da nach wurde eine neue Maske so strukturiert, daß sie den Spei cherbereich I und den Teilbereich IIa bedeckt. Im Bereich IIb der pMOS-Transistoren wurden durch diese Maske LDD-Bereiche 41 und Halo-Bereiche 42 implantiert, wobei der zusätzliche Spacer 46 die höhere Diffusionsgeschwindigkeit der Bor- Implantation ausgleicht.

Schließlich wurden im Flächenbereich IIa breitere, aus einer konformen dünnen Schicht 37 und einer größeren Füllung 38 ge bildete zweite Spacer ausgebildet und mithilfe dieser Spacer die hochdotierten Source-/Drain-Gebiete in größerem Abstand von den Gatestrukturen 35 zu implantiert. Zum Einbringen der Implantationen für die nMOS- bzw. pMOS-Transistoren wurden die jeweils anderen Flächenbereiche vorübergehend maskiert.

Im Bereich der Gatestruktur 45 sind die Oxidschichten auf den Seitenwänden mit 44, die ersten Spacer mit 46, die beiden Schichten der zweiten Spacer mit 47, 48 bezeichnet. Die LDD- Bereiche sind im Falle des pMOS-Transistors 45 p-dotiert; die Halo-Bereiche 42 dagegen n-dotiert. Die Spacer im Bereich der Gatestruktur 45 besitzen etwas andere laterale Abmessungen als die Spacer im Bereich der Gatestruktur 35, um die unter schiedlichen Diffusionsgeschwindigkeiten der Ionen entgegen gesetzten Ladungsträgertyps auszugleichen.

In Fig. 9 sind die Kanaldotierung, die Anti-Punch-Dotierung unterhalb der Kanaldotierung nicht dargestellt; sie wurden bereits vor der Abscheidung der zweiten Schichtenfolge in das Halbleitersubstrat eingebracht. Sie verlaufen in Fig. 9 un terhalb der Gatestrukturen 35, 45 zwischen den LDD- und Poc ket-Implantationen.

Ähnlich wie im Logikbereich II werden auch im Speicherbereich I die ersten Gatestrukturen 15 an ihren Seitenwänden mit Spacern bedeckt. Die mit Hilfe dieser Spacer in geeignetem lateralen Abstand von den Gate-Elektroden 11 angeordneten Source- und Drain-Gebiete sind nur schwach dotiert, da die auszubildenden Speichertransistoren ein großes Rückhaltever mögen der in den Speicherzellen gespeicherten Informationen, d. h. Ladungen gewährleisten müssen.

Die für die Dual-Workfunction-Bauweise der Logiktransistoren im zweiten Flächenbereich II erforderlichen Gatedotierungen werden erst gemeinsam mit den HDD-Implantationen (Highly Do ped Drain) für die Source-/Drain-Elektroden eingebracht. Fig. 10 zeigt die dadurch erhaltene Halbleiterstruktur. Zu ei nem ersten Zeitpunkt t₁ wurden im Flächenbereich IIa, in dem nMOS-Transistoren hergestellt werden sollen, negative La dungsträger in hoher Konzentration n⁺ in die Source-/Drain- Gebiete 39 und in die zweite Schichtenfolge 20 der Gatestruk tur 35 eingebracht, während die übrigen Flächenbereichen I, IIb maskiert waren. Dadurch, daß bei dieser Implantation auch der Gate-Schichtenstapel 20, insbesondere seine untere Gate schicht 21 dotiert wird, wird in der unteren Gateschicht 11 ein geeigneter Wert der Austrittsarbeit der Elektronen einge stellt und so das elektrische Potential des Kanalgebietes un terhalb des Gateoxids optimiert.

Entsprechend wird zu einem späteren Zeitpunkt t₂ im übrigen Logikbereich IIb eine p-Dotierung in hoher Konzentration p⁺ implantiert, wodurch die Source- und Drain-Elektroden 49 der pMOS-Transistoren gefertigt und dort ein anderer, für die pMOS-Transistoren günstigerer Wert der Austrittsarbeit der Elektronen aus der untersten Schicht 11 der Schichtenfolge 20 eingestellt wird.

Bei dem Einbringen der HDD-Implantationen können gleichzeitig etwaige Bipolartransistoren oder ESD-Strukturen, d. h. elek trostatische Dioden gefertigt werden. Schließlich werden die hochdotierten aktiven Logikgebiete (Source-, Gate-, Drain- Elektroden) silizidiert, um den Kontaktwiderstand der durch die Kontaktierung entstehenden Schottky-Kontakte zu verrin gern, wozu der Speicherbereich und etwaige ESD-Strukturen mit einer dünnen Hartmaske bedeckt werden. Nach dem Aufbringen einer Titan- oder Kobaltschicht wird durch kurzzeitige starke Temperaturerhöhung (rapid thermal anneal) eine Titansilizid- oder eine Kobaltsilizidschicht an den Kontaktflächen ausge bildet. Nach der Silizidierung wird eine einebnende Deck schichten aufgebracht.

Werden die Transistoren im Logikbereich II nun noch miteinan der verschaltet, indem entsprechende Leiterbahnen über den Transistoren ausgebildet und mit den Transistoren kontaktiert werden, so entsteht in dem Logikbereich II eine Schaltung in Dual-Workfunction-Bauweise.

Im Speicherbereich, wo die ersten Gatestrukturen 15 paarweise in engem Abstand zueinander angeordnet sind und Transistor paare aus Transistoren 50 mit gemeinsamer Source-/Drain- Elektrode 49 gefertigt sind, wird die gemeinsame Elektrode 51 durch eine Kontaktlochfüllung 54 kontaktiert, die an die Sei tenwandbedeckungen bzw. Spacer 52 der Gatestrukturen 15 bei der Transistoren 50 des Transistorpaares heranreicht.

Dadurch entsteht im Speicherbereich I eine räumlich dichte Anordnung der Speicherzellen 60 in Borderless-Contact- Bauweise, so daß sich bei vorgegebener Substratfläche mehr Speicherkondensatoren 55 bzw. Speicherzellen 60 unterbringen lassen.

Die Fertigung von Transistoren 50 bzw. 30 und 40 mit Gate- Elektroden mit unterschiedlichen Schichtenfolgen im Speicher bereich I und im Logikbereich II wird möglich durch die Aus bildung einer Ätzstopschicht 17, wodurch die zweite Gate- Schichtenfolge 20 strukturiert werden kann, ohne die ersten Gate-Schichtenfolge 10 zu beschädigen.

In einer alternativen Ausführungsart kann bereits in Schritt a) die oberste Schicht 13 der ersten Schichtenfolge 10 als erste Ätzstopschicht abgeschieden werden. In diesem Fall be steht die in Fig. 1 abgeschiedene Schicht 13 etwa aus einem Nitrid oder einem Metalloxid, das gegen ein Ätzmittel zur Ät zung der Schicht 21 der zweiten Schichtenfolge 20 resistent ist. Ferner wird bei der Seitenwandoxidation auch der Sub stratboden zwischen den ersten Gatestrukturen oxidiert, so daß eine Oxidschicht 23 als weitere Ätzstopschicht entsteht, die den Substratboden während der Ätzung in Schritt e) schützt. Das dieser alternativen Ausführungsart entsprechende Verfahren verläuft wiederum entsprechend den Fig. 1 bis 11, wobei jedoch die Verfahrensschritte der späteren Abschei dung einer zusätzlichen Schicht 17 in Fig. 4 und deren Ent fernung in Fig. 8 entfallen; in den Fig. 5 bis 7 ist die Ätzstopschicht 17 nicht vorhanden. Bei der Strukturierung der zweiten Schichtenfolge 20 in Fig. 6 werden die ersten Ga testrukturen 15 im Speicherbereich I nach oben durch die ge gen die anisotrope Ätzung resistente Ätzstopschicht 13 ge schützt. An den Seitenwänden der ersten Gatestrukturen, wo die Ätzrate gering ist, genügt die Oxidschicht 14 auf der Seitenwand der untersten Gateschicht 11, um eine Schädigung der ersten Gatestrukturen 15 zu vermeiden.

Durch die erfindungsgemäßen Verfahren werden Halbleiterschal tungen mit unterschiedlichen, in der Regel auch unterschied lich hohen Gateschichtenfolgen hergestellt. Um dadurch be dingte Stufen bei Planarisierungsschritten zu vermeiden, kön nen im zweiten Flächenbereich zusätzliche, schaltungstech nisch nicht benötigte erste Gatestrukturen gefertigt werden. Aufgrund ihrer größeren Höhe gegenüber den zweiten Gatestruk turen bewirken sie, daß beim chemisch-mechanischen Polieren der Höhenunterschied zwischen dem ersten und dem zweiten Flä chenbereich vermindert wird.

Bezugszeichenliste

1

Halbleitersubstrat

2

Shallow-Trench-Isolation

3

Gateoxid

10

erste Schichtenfolge

11

unterste Schicht der ersten Schichtenfolge

12

weitere Gateschicht

13

Hartmaskenschicht

14

Seitenwandoxid

15

erste Gatestruktur

16

Seitenwand der ersten Gatestruktur

17

Ätzstopschicht

20

zweite Schichtenfolge

21

unterste Schicht der zweiten Schichtenfolge

22

Hartmaskenschicht

24

Seitenwandoxid

25

zweite Gatestruktur

26

Seitenwand der zweiten Gatestruktur

30

nMOS-Transistor

31

LDD-Bereich

32

Halo-Bereich

34

Seitenwandoxid

35

Gate-Struktur für nMOS-Transistor, n-dotiert

36

erster Spacer

37

erste Schicht des zweiten Spacers

38

zweite Schicht des zweiten Spacers

40

pMOS-Transistor

45

Gate-Struktur für Logiktransistor, p-dotiert

50

Speichertransistor

51

gemeinsame Source-/Drain-Elektrode

52

Seitenwandbedeckung (Spacer)

54

Borderless-Contact-Füllung

55

Speicherkondensator

60

Speicherzelle

Claims

1. Verfahren zum Herstellen einer integrierten Halbleiter schaltung mit einem Speicher- und einem Logikbereich, das die folgende Reihenfolge von Schritten auf weist:

a) Abscheiden einer ersten Schichtenfolge (10), deren unter ste Schicht (11) aus einem oxidierbaren Material besteht, auf ein mit einer Gateoxidschicht (3) bedecktes Halblei tersubstrat (1),
b) Anisotropes Ätzen der ersten Schichtenfolge (10), wodurch diese in einem ersten Flächenbereich (I) des Halbleiter substrats (1) zu ersten Gatestrukturen (15) strukturiert und in einem zweiten Flächenbereich (II) des Halbleiter substrats (1) wieder entfernt wird,
c) Oxidieren der untersten Schicht (11) der ersten Schichten folge (10) an Seitenwänden (16) der ersten Gatestrukturen (15) im ersten Flächenbereich (I),
d) Abscheiden einer zweiten Schichtenfolge (20) auf das Halb leitersubstrat (1), wodurch im ersten Flächenbereich (I) die ersten Gatestrukturen (15) bedeckt werden,
e) Durchführen einer anisotropen Ätzung der zweiten Schich tenfolge (20), wodurch diese im zweiten Flächenbereich (II) zu zweiten Gatestrukturen (25) strukturiert und im ersten Flächenbereich (I) von den ersten Gatestrukturen (15) wieder entfernt wird,

wobei das Halbleitersubstrat (1) so bearbeitet wird, daß vor dem Abscheiden der zweiten Schichtenfolge (Schritt d)) im er sten Flächenbereich (I) zumindest die Oberseiten (18) der er sten Gatestrukturen (15) und zu ihnen parallele Oberflächen (19) der Gateoxidschicht (3) zwischen den ersten Gatestruktu ren (15) mit einer Ätzstopschicht (13, 23; 17) bedeckt wer den, durch die in Schritt e) die anisotrope Ätzung im ersten Flächenbereich (I) beendet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in Schritt a) als oberste Schicht (13) der ersten Schichten folge (10) eine erste Ätzstopschicht (13) abgeschieden wird, die die Oberseiten (18) der ersten Gatestrukturen (15) be deckt, und daß auf den zu ihnen parallelen Oberflächen (19) der Gateoxidschicht (3) zwischen den ersten Gatestrukturen (15) in Schritt c) eine Oxidschicht (23) als weitere Ätz stopschicht erzeugt wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den Schritten c) und d) eine zusätzliche Schicht (17) als Ätzstopschicht auf den ersten Flächenbereich (I) ab geschieden wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Ätzstopschicht (13; 17) aus einem Nitrid, vorzugsweise aus Siliziumnitrid abgeschieden wird.

5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Ätzstopschicht (13; 17) aus einem Metalloxid, vorzugs weise aus Wolframoxid oder Aluminiumoxid abgeschieden wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in Schritt d) eine zweite Schichtenfolge (20) abgeschieden wird, deren unterste Schicht (21) aus einem oxidierbaren Ma terial besteht, und daß die unterste Schicht (21) der zweiten Schichtenfolge (20) an Seitenwänden (26) der zweiten Ga testrukturen (25; 35, 45) im zweiten Flächenbereich (II) oxi diert wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Ätzstopschicht (17) durch eine Ätzung, die die Ätz stopschicht (17) selektiv zu dem oxidierten Material (14) der untersten Schicht (11) der ersten Schichtenfolge (10) auf den Seitenwänden (16) der ersten Gatestrukturen (15) und zu dem oxidierten Material (24) der untersten Schicht (21) der zwei ten Schichtenfolge (20) auf den Seitenwänden (26) der zweiten Gatestrukturen (25; 35, 45) ätzt, entfernt wird.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß eine n-Dotierung (n⁺) in einem ersten Teilbereich (IIa) des zweiten Flächenbereichs (II) in die zweiten Gatestrukturen (35) implantiert wird.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß eine p-Dotierung (p⁺) in einem zweiten Teilbereich (IIb) des zweiten Flächenbereichs (II) in die zweiten Gatestrukturen (45) implantiert wird.

10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß in Schritt a) als unterste Schicht (11) der ersten Schichten folge (10) ein dotiertes, vorzugsweise n-dotiertes Material abgeschieden wird.

11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß als unterste Schicht (11, 21) der ersten (10) und der zweiten Schichtenfolge (20) jeweils Polysilizium abgeschieden wird.

12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß im ersten Flächenbereich (I) Auswahltransistoren (50) für Speicherzellen (60) hergestellt werden.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß im ersten Flächenbereich (I) Transistorpaare mit einer beiden Transistoren (50) eines Transistorpaares gemeinsamen Source- /Drain-Elektrodenimplantation (51) gefertigt werden.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die gemeinsame Source-/Drain-Elektrodenimplantation (51) durch eine an Seitenwandbedeckungen (52) der Gatestrukturen (15) beider Transistoren (50) eines Transistorspaares heran reichende Kontaktlochfüllung (54) kontaktiert wird.

15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß daß die Seitenwandbedeckungen (52) Spacer sind.

16. Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß daß die Kontaktlochfüllung (54) ein Borderless Contact ist.