DE10132849A1

DE10132849A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE10132849A1
Application number: DE10132849A
Authority: DE
Inventors: Stefan Lammers; Thomas Boehm; Thomas Roehr
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-07-06
Filing date: 2001-07-06
Publication date: 2003-01-23
Also published as: US7158405B2; US20030007382A1

Abstract

Um bei einer Halbleiterspeichereinrichtung (1) eine besonders platzsparende Anordnung der Speicherbereiche (2) und insbesondere der diesen Speicherbereichen zugeordneten Auswahleinrichtungen (5, 7) zu schaffen, wird vorgeschlagen, dass im Betrieb jede Auswahleinrichtung (5, 7) einer Mehrzahl von Speicherbereichen (2) steuerbar zuordenbar ist, um wahlweise durch jede der Auswahleinrichtungen (5, 7) eine Adressierung und Auswahl in einem der zugeordneten Speicherbereiche (2) durchführen zu können.

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruchs 1.
Moderne Halbleiterspeichereinrichtungen, insbesondere MRAM- Speicher oder dergleichen, bestehen aus einer Mehrzahl von Speicherelementen, welche in einer Mehrzahl zumindest im Wesentlichen organisatorisch separater Speicherbereiche vorgesehen sind und welche zumindest im Betrieb über vorgesehene Zugriffsleitungseinrichtungen, insbesondere über Bitleitungen und Wortleitungen, adressierbar und/oder auswählbar sind. Dabei ist im Betrieb jedem Speicherbereich eine entsprechende Auswahleinrichtung zugeordnet, über welche die jeweiligen Zugriffsleitungseinrichtungen, nämlich die Bitleitungen und Wortleitungen, zur Adressierung und Ansteuerung einer bestimmten Speicherzelle oder eines bestimmten Speicherelements aktivierbar sind.
Bekannte Halbleiterspeichereinrichtungen verwenden dabei für jeden zumindest organisatorisch separaten Speicherbereich eine entsprechende Auswahleinrichtung. Da jede Auswahleinrichtung ebenfalls als Halbleiterschaltungseinrichtung realisiert wird, nimmt bei einer Vielzahl auszubildender Speicherbereiche entsprechend der Anzahl der dann vorzusehenden Auswahleinrichtungen auch der Platzbedarf für die jeweiligen Auswahleinrichtungen zu, so dass der von der Vielzahl von Auswahleinrichtungen eingenommene Platz dann einen merklichen Anteil an der gesamten Fläche ausmacht, der für die gesamte Halbleiterspeichereinrichtung zur Verfügung gestellt werden muss. Dieser flächenmäßige Aufwand widerspricht der Zielsetzung, möglichst hohe Integrationsdichten zu erreichen, und ist insbesondere auch bei Speicherbereichen auf der Grundlage von Transistorarrays besonders beachtenswert.
Insbesondere bei Halbleiterspeichereinrichtungen mit magnetoresistiven Speicherelementen - zum Beispiel sogenannten MRAM- Speichereinrichtungen - besteht aber zusätzlich die Notwendigkeit, den gesamten Speicherraum in eine Vielzahl getrennter Speicherbereiche zu unterteilen. Dies hängt bei Crosspointarray-MRAMs insbesondere mit den sich ausbildenden parasitären Strömen zusammen, die parallel zu den jeweils selektierten oder ausgewählten Leitungseinrichtungen oder Auswahlleitungseinrichtungen bei der Adressierung auftreten. Um die auftretenden parasitären Ströme in ihrer Größe zu begrenzen, ist es deshalb notwendig, die Gesamtheit aller zu adressierenden Speicherelemente oder Speicherzellen in sogenannte separierte Zellenfelder, Speicherfelder oder Speicherbereiche zu unterteilen, denen dann jeweils eine Auswahleinrichtung zur Adressierung und Ansteuerung zugeordnet wird, so dass insgesamt gesehen jeder Speicherbereich für sich jeweils einen vergleichsweise geringen parasitären Strom aufzubringen hat. Damit ist die Variation des Stromes entlang einer Leitung so gering, dass nur ausgewählte Zellen beschrieben werden.
Ein weiterer Grund für getrennte Speicherbereiche in MRAMs ist, dass bei abfallender oder sinkender Spannung der Schreibstrom gewährleistet werden muss.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichereinrichtung zu schaffen, bei welcher eine besonders hohe Integrationsdichte und/oder Effizienz erreicht werden kann.
Die Aufgabe wird bei einer gattungsgemäßen Halbleiterspeichereinrichtung erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleiterspeichereinrichtung sind Gegenstand der abhängigen Unteransprüche.
Die erfindungsgemäße Halbleiterspeichereinrichtung ist dadurch gekennzeichnet, dass im Betrieb jede Auswahleinrichtung einer Mehrzahl von Speicherbereichen steuerbar und insbesondere alternierend zuordenbar ist und dass dadurch steuerbare wahlweise durch jede Auswahleinrichtung im Betrieb eine Adressierung und/oder Auswahl in einem der Speicherbereiche der Mehrzahl zuordenbarer Speicherbereiche steuerbar und insbesondere alternierend durchführbar ist.
Es ist somit eine grundlegende Idee der vorliegenden Erfindung, jeder vorgesehenen Auswahleinrichtung die Verwaltung und Adressierung nicht nur eines Speicherbereichs sondern einer Mehrzahl von Speicherbereichen zuzuordnen. Dadurch wird im Gegensatz zum Stand der Technik erreicht, dass für die Adressierung der Gesamtheit aller Speicherelemente, welche über Speicherbereiche verteilt sind, eine relativ geringere Anzahl von Auswahleinrichtungen notwendig ist. Dadurch wird der Flächenbedarf für die Gesamtheit aller Auswahleinrichtungen insgesamt verringert. Somit kann die Fläche bei gleichbleibendem Speicherumfang oder bei gleichbleibender Gesamtheit aller Speicherelemente reduziert werden, wodurch sich eine höhere Integrationsdichte und/oder Chipeffizienz ergibt. Das bedeutet mit anderen Worten, dass sich verschiedene Speicherbereiche der Gesamtheit aller Speicherelemente der Halbleiterspeichereinrichtung jeweils eine Auswahleinrichtung zur Adressierung und Ansteuerung teilen.
Gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung sind jeweils Zellenfelder und/oder oder Bereiche von Zellenfeldern von Speicherelementen oder Speicherzellen als Speicherbereiche vorgesehen.
Die Zugriffsleitung für jedes Speicherelement in den Speicherbereichen sind in bevorzugter Weise als Bitleitungen und/oder als Wortleitungen ausgebildet. Als Auswahleinrichtungen sind dabei insbesondere jeweils entsprechende Bitleitungsdekoder und/oder Wortleitungsdekoder vorgesehen.
Es ist von besonderem Vorteil, dass gemäß einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung die Auswahleinrichtungen, insbesondere die Bitleitungsdekoder und/oder die Wortleitungsdekoder, in im Wesentlichen direkter räumlicher Nachbarschaft der jeweils zugeordneten oder zuordenbaren Speicherbereiche angeordnet und/oder ausgebildet sind, insbesondere in deren jeweiligem Peripheriebereich, Randbereich oder dergleichen. Dadurch ergibt sich auf besonders vorteilhafte Weise ein flexibler Einsatz der jeweiligen Auswahleinrichtung in Bezug auf die zugeordneten und zu verwaltenden Speicherbereiche.
Es ist dabei von besonderem Vorteil, wenn die Auswahleinrichtung, insbesondere der Bitleitungsdekoder und/oder der Wortleitungsdekoder, jeweils einer Mehrzahl im Wesentlichen lateral und/oder vertikal und/oder in im Wesentlichen direkter räumlicher Nachbarschaft zueinander angeordneter Speicherbereiche zuordenbar oder zugeordnet ist.
Besonders einfache geometrische Verhältnisse ergeben sich, wenn die Auswahleinrichtung, insbesondere der Bitleitungsdekoder und/oder Wortleitungsdekoder, jeweils in einem im Wesentlichen lateralen und/oder vertikalen Zwischenbereich zwischen zumindest einem Teil der zugeordneten Speicherbereiche angeordnet und/oder ausgebildet ist.
Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung ist es vorgesehen, dass die Auswahleinrichtung, insbesondere der Bitleitungsdekoder und/oder der Wortleitungsdekoder, ausgebildet und geeignet ist, in Betrieb jeweils höchstens einen der jeweils zugeordneten Speicherbereiche zum Adressieren der Speicherelemente auszuwählen, insbesondere auf ein externes Bereichsauswahlsignal hin.
Alternativ oder zusätzlich könnten auch durch den Dekoder mehrere Speicherbereiche ausgewählt werden, aus denen je eine oder mehrere Bitleitungen oder Wortleitungen beschrieben oder gelesen werden.
Zur Auswahl eines der zugeordneten Speicherbereiche weist die jeweilige Auswahleinrichtung, insbesondere der Bitleitungsdekoder und/oder der Wortleitungsdekoder, eine Auswahlschaltung, insbesondere eine Auswahltransistorschaltung, auf.
Diese und weitere Aspekte werden anhand der nachfolgenden Bemerkungen weiter erläutert:
Ein konkreter Einsatzbereich des erfinderischen Konzepts ist bei magnetoresistiven Speicherelementen, sogenannten MRAMs, möglich und sinnvoll. Der Speichereffekt von magnetoresistiven Speichern liegt im veränderbaren Widerstand der jeweiligen Speicherzellen (MTJ: Magnetic Tunnel Junction). Beim grundlegenden Aufbau einer MRAM-Speicherzelle oder eines MRAM- Speicherelements befindet sich im Kreuzungspunkt zweier Zugriffsleitungseinrichtungen, nämlich einer Wortleitung und einer Bitleitung, das eigentliche Speicherelement, welches aus zwei magnetischen Schichten besteht, welche durch eine dünne dielektrische Schicht voneinander getrennt sind. In Abhängigkeit von der Polarisation bzw. der Ausrichtung der Magnetisierung der magnetischen Schichten ergibt sich ein relativ hoher bzw. ein relativ niedriger Wert für den Ohmschen Widerstand des Speicherelements oder der Speicherzelle.
Durch einen Schreibstrom auf der Wortleitung und der Bitleitung kann eine der magnetischen Schichten umpolarisiert oder ummagnetisiert werden. Die andere magnetische Schicht besteht aus einem hartmagnetischen Material, und ihre Polarisierung oder Magnetisierung wird durch die Schreibströme nicht verändert. Damit die jeweilige weichmagnetische Schicht in zwei entgegengesetzte Richtungen magnetisiert oder polarisiert werden kann, ist es erforderlich, dass mindestens einer der Schreibströme auf der Bitleitung oder auf der Wortleitung in beiden Richtungen durch die Leitungen fließen kann, insbesondere derjenige Strom, durch welchen das sogenannte easy-axis- Feld erzeugt wird.
Aufgrund hoher parasitärer Ströme an einer selektierten Wortleitung oder Bitleitung kann ein magnetoresistiver Speicherbereich großen Umfangs, insbesondere bei Crosspoint-Anordnungen, nur aus mehreren kleineren Speicherfeldern aufgebaut werden, damit der jeweilige parasitäre Strom gewisse Limits nicht überschreitet. Daraus resultieren Speicherarchitekturen mit einem großen Peripherieanteil, der für die jeweiligen Auswahleinrichtungen aufgebracht werden muss. Das heißt, ein beachtlicher Anteil an der gesamten Chipfläche wird durch die sogenannten Auswahleinrichtungen oder Dekoder eingenommen. Zur Verbindung der Stromquellen und Stromsenken mit den jeweils selektierten Wortleitungen oder Bitleitungen werden in magnetoresistiven Speichereinrichtungen an beiden Enden der jeweiligen Wortleitungsbereiche oder Bitleitungsbereiche sogenannte Transfertransistoreinrichtungen oder Transfertransistoren benötigt. Diese Transistoren werden von den Auswahleinrichtungen oder Dekodern selektiert. Außerdem werden die Dekoder zur Auswahl einer Stromquelle bzw. Stromsenke benötigt.
Es ist ein grundlegender Aspekt der vorliegenden Erfindung, insbesondere für MRAM-Architekturen eine platzsparende Anordnung bereitzustellen, bei welcher die Wortleitungsdekoder und die Bitleitungsdekoder besonders wirkungsvoll und gleichwohl platzsparend angeordnet sind.
Üblicherweise befinden sich die Transfertransistoreinrichtungen der jeweiligen Wortleitungen und Bitleitungen bei MRAM- Zellenfeldern direkt am Zellenfeldrand. Die Auswahleinrichtungen, d. h. die Wortleitungsdekoder und die Bitleitungsdekoder, aktivieren die Transfertransistoren, nämlich die Bitleitungstransfertransistoren bzw. die Wortleitungstransfertransistoren, an beiden Enden der selektierten Leitungen, so dass ein Strom durch die jeweilige Leitung fließen kann. Es befindet sich also typischerweise an jeder Seite des Zellenfeldes eine Auswahleinrichtung oder ein Dekoder.
Es ist aber auch denkbar und von Vorteil, wenn eine Auswahleinrichtung oder ein Dekoder für eine Vielzahl von Speicherbereichen oder Arrays vorgesehen ist, wobei dann ggf. die Auswahleinrichtungen über den Zellenfeldern oder Arrays verlaufen. Somit ist auch eine Art globaler Dekoder denkbar.
Die Größe der Zellenfelder und damit die Länge der Wortleitungen und Bitleitungen ist bei magnetoresistiven Speichereinrichtungen aus den oben genannten Gründen begrenzt. Die Länge einer Leitung bestimmt den Spannungsabfall entlang dieser Leitung beim Schreibvorgang. Dieser Spannungsabfall wirkt sich negativ auf die Transfertransistoren und die Stromquellen aus, welche typischerweise als Stromspiegelschaltungen ausgebildet sind. Der Schreibstrom wird aufgrund des Spannungsabfalls begrenzt. Ein weiterer Nachteil bei langen Wortleitungen und Bitleitungen besteht bei magnetoresistiven Speichern, insbesondere wenn diese aus Crosspoint-Zellen aufgebaut sind, darin, dass diese als Widerstandszellen aufgebaut sind, wodurch während des Schreibvorgangs hohe parasitäre Ströme entlang der selektierten Leitungen entstehen, nämlich durch Überlagerung derjenigen Ströme, welche durch die nicht selektierten Zellenfeldbereiche fließen.
Aufgrund der beschriebenen Nachteile lassen sich große magnetoresistive Speicher nur aus mehreren kleinen Speicherzellenfeldern aufbauen. In einer derartigen Architektur würde herkömmlicherweise der Flächenbedarf für die äußere Beschaltung durch die Auswahleinrichtungen oder Dekoder einen großen flächenmäßigen Anteil an der gesamten Schnittfläche einnehmen. Verwendet man dagegen erfindungsgemäß die Auswahleinrichtungen für verschiedene Zellenfelder gemeinsam, so kann in entscheidendem Maß die Chipfläche reduziert oder für andere Speicherbereiche bereitgestellt werden. Dabei wird durch einen Transistor eine Auswahleinrichtung oder ein Dekoder zu einem der zugeordneten Zellenfelder geschaltet. Es wird dabei also ein Dekoder benötigt, der das zu aktivierende Zellenfeld auswählt. Dieser Dekoder kann dazu verwendet werden, den jeweiligen Transfertransistor zu aktivieren. Die Leitungen der Ausgangssignale des Zellenfelddekoders können zum Beispiel platzsparend über den Wortleitungs- oder Bitleitungsdekodern verlaufen.
Da die zugeordneten Speicherbereiche oder Zellenfelder nicht nur lateral voneinander benachbart sondern auch vertikal zueinander benachbart angeordnet werden können, ist eine mögliche Anwendung in vorteilhafter Weise auch bei magnetoresistiven Speichern gegeben, bei welchen mehrere vertikale Schichten ausgebildet sind, also bei sogenannten multilayer-magnetoresistiven Speichern. Dadurch entstehen mehrere übereinander gestapelte Speicherbereiche oder Zellenfelder. Mit Hilfe eines entsprechenden Ebenenauswahlschalters oder Bereichsschalters können einzelne Ebenen aktiviert bzw. deaktiviert werden. In Multilayer-MRAMs wird neben dem Ebenenschalter nur eine Auswahleinrichtung oder ein Dekoder an jeder Seite des Zellenfeldes benötigt, welcher eine Wortleitung bzw. Bitleitung auf den Wortleitungen bzw. Bitleitungen einer Ebene auswählt. Die zu aktivierende Ebene wird durch den Ebenenschalter ausgewählt. Da die Anzahl übereinander stapelbarer Ebenen auch begrenzt ist, besteht auch ein großer Multilayer-MRAM aus mehreren kleinen Multilayer-Zellenfeldern. Den Multilayer-MRAMs kann ein Dekoder zwischen den Zellenfeldern, welche übereinander gestapelt sind, und den benachbarten Zellenfeldern verteilt zugeordnet oder geshared werden.
Grundliegende Idee der vorliegenden Erfindung ist also die gemeinsame Verwendung von Wortleitungsdekodern oder Bitleitungsdekodern für verschiedene Speicherbereiche oder Speicherfelder, insbesondere bei magnetoresistiven Speichern. Dadurch kann die für den gesamten Speicherumfang erforderliche Chipfläche entscheidend verringert werden.
Nachfolgend wird die vorliegende Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsbeispiele näher erläutert.
Fig. 1 ist eine schematische Draufsicht auf eine Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung.
Fig. 2 zeigt schematisch den Aufbau eines Speicherbereichs der Ausführungsform aus Fig. 1.
Die in Fig. 1 in schematischer Draufsicht gezeigte Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung 1 weist neun matrixartig angeordnete Speicherbereiche 2 auf, die von einer Mehrzahl von Speicherzellen 3 gebildet werden, die ihrerseits über entsprechende Zugriffsleitungseinrichtungen 4 und 6 anzusteuern sind.
Die separaten Speicherbereiche 2 sind räumlich voneinander getrennt, wobei sich zwischen benachbarten Speicherbereichen 2 laterale Zwischenbereiche L ergeben. In diesen lateralen Zwischenbereichen L sind jeweils Auswahleinrichtungen 5 und 7 ausgebildet, über welche Zugriffsleitungseinrichtungen 4 und 6 angesteuert werden können.
Durch eine entsprechende Adressierung wird erreicht, dass eine gegebene Auswahleinrichtung 5, 7 im jeweiligen Zwischenbereich L zwischen zwei benachbarten Speicherbereichen 2 wahlweise den einen Speicherbereich oder den anderen ansteuern kann. So ist es in der Fig. 1 vorgesehen, dass der mit a bezeichnete Bitleitungsdekoder 5 wahlweise den mit b bezeichneten Speicherbereich 2 oder den mit c bezeichneten Speicherbereich 2 ansteuern kann. Es ist auch denkbar, dass beide Speicherbereiche oder mehrere angesteuert werden.
Entsprechendes gilt für die anderen Bitleitungsdekoder 5 bzw. für die Wortleitungsdekoder 7. Zur Realisierung der wahlweisen Selektion sind noch entsprechende Auswahlschaltungen 8 hier in Form sogenannter Auswahltransistoren T vorgesehen, die mit ihren Steueranschlüssen mit den jeweiligen Auswahleinrichtungen 5 und 7 verbunden sind. Bei Ansteuerung des jeweiligen Auswahltransistors T wird eine entsprechende Stromversorgung 10 auf die jeweilig ausgewählte Zugriffsleitungseinrichtung 4 bzw. 6 durchgeschaltet, so dass über einen entsprechenden Stromfluss im Kreuzungspunkt der ausgewählten Zugriffsleitungseinrichtungen 4 und 6 eine ausgewählte Speicherzelle 3 angesprochen werden kann.
Fig. 2 zeigt in größerem Detail einen typischen Speicherbereich 2 mit einer Mehrzahl matrixartig angeordneter Speicherelemente oder Speicherzellen 3. Die Zugriffsleitungseinrichtungen 4 und 6 werden hier durch eine endliche Anzahl von Bitleitungen BL und Wortleitungen WL gebildet. An den geometrischen Kreuzungspunkten der jeweiligen Bitleitungen BL und Wortleitungen WL ergeben sich von den magnetischen Umgebungsbedingungen abhängige Tunnelwiderstände R. In der jeweiligen Peripherie des Speicherbereichs oder Zellenfeldes 2 sind zur Auswahl der Bitleitungen BL und der Wortleitungen WL ein Bitleitungsdekoder 5 bzw. ein Wortleitungsdekoder 7 als Auswahleinrichtungen vorgesehen. In der in Fig. 2 gezeigten Situation sind die Bitleitung BLk sowie die Wortleitung WLi und entsprechend das zentrale Speicherelement 3 mit dem entsprechenden magnetischen Tunnelwiderstand R ausgewählt. Bezugszeichenliste 1 Halbleiterspeichereinrichtung
2 Speicherbereich
3 Speicherzelle
4 Zugriffsleitungseinrichtung, Bitleitung
5 Auswahleinrichtung, Bitleitungsdecoder
6 Zugriffsleitungseinrichtung, Wortleitung
7 Auswahleinrichtung, Wortleitungsdekoder
8 Auswahlschaltung, Auswahltransistorschaltung
10 Stromversorgung
a ausgewählter Bitleitungsdekoder
b Speicherbereich
c Speicherbereich
BL, BLk Bitleitung
L lateraler Zwischenbereich
R Tunnelwiderstand
T Auswahltransistor
WL, WLi Wortleitung

Claims

1. Halbleiterspeichereinrichtung, insbesondere MRAN-Speicher oder dergleichen:
mit einer Mehrzahl von Speicherelementen (3), welche in einer Mehrzahl zumindest im Wesentlichen organisatorisch separater Speicherbereiche (2) vorgesehen sind und welche zumindest im Betrieb über vorgesehene Zugriffsleitungseinrichtungen (4, 6), insbesondere Bitleitungen (4) und Wortleitungen (6), adressierbar und/oder auswählbar sind,
wobei zumindest im Betrieb zur Auswahl jedem Speicherbereich (2) mindestens eine Auswahleinrichtung (5, 7) zugeordnet ist, dadurch gekennzeichnet,
dass im Betrieb jede Auswahleinrichtung (5, 7) einer Mehrzahl von Speicherbereichen (2) steuerbar und insbesondere alternierend zuordenbar ist und
dass dadurch steuerbar wahlweise durch jede Auswahleinrichtung (5, 7) im Betrieb eine Adressierung und/oder Auswahl in einem der Speicherbereiche (2) der Mehrzahl zuordenbarer Speicherbereiche (2) steuerbar und insbesondere alternierend durchführbar ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass als Speicherbereiche (2) jeweils Zellenfelder und/oder Bereiche von Zellenfeldern von Speicherelementen (3) oder Speicherzellen vorgesehen sind, insbesondere auf der Basis von Crosspointarrayanordnungen, Transistorarrayanordnungen und/oder dergleichen.

3. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
dass als Zugriffsleitung (4, 6) für jedes Speicherelement (3) in den Speicherbereichen (2) eine Bitleitung (4) und/oder eine Wortleitung (6) vorgesehen sind und
dass als Auswahleinrichtung (5, 7) jeweils entsprechend ein Bitleitungsdekoder (5) und/oder ein Wortleitungsdekoder (7) vorgesehen sind.

4. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Auswahleinrichtung (5, 7), insbesondere der Bit- und/oder Wortleitungsdekoder (5, 7), in im Wesentlichen direkter räumlicher Nachbarschaft der jeweils zugeordneten Speicherbereiche (2) angeordnet und/oder ausgebildet sind, insbesondere in deren jeweiligen Peripheriebereich, Randbereich oder dergleichen.

5. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Auswahleinrichtung (5, 7), insbesondere der Bit- und/oder Wortleitungsdekoder (5, 7), jeweils einer Mehrzahl im Wesentlichen lateral und/oder vertikal und/oder in im Wesentlichen direkter räumlicher Nachbarschaft zueinander angeordneter Speicherbereiche (2) zuordenbar oder zugeordnet ist.

6. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Auswahleinrichtung (5, 7), insbesondere der Bit- und/oder Wortleitungsdekoder (5, 7), jeweils in einem im Wesentlichen lateralen und/oder vertikalen Zwischenbereich (L, V) zwischen zumindest einem Teil der zugeordneten Speicherbereiche (2) angeordnet und/oder ausgebildet ist.

7. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Auswahleinrichtung (5, 7), insbesondere der Bit- und/oder Wortleitungsdekoder (5, 7), ausgebildet ist, im Betrieb jeweils höchstens einen der jeweils zugeordneten Speicherbereiche (2) zur Adressierung der Speicherelemente (3) oder mehrere davon auszuwählen, insbesondere auf ein externes Bereichsauswahlsignal hin.

8. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Auswahleinrichtung (5, 7), insbesondere der Bit- und/oder Wortleitungsdekoder (5, 7), zur Auswahl eines der zugeordneten Speicherbereiche (2) jeweils eine Auswahlschaltung (8), insbesondere eine Auswahltransistorschaltung aufweist.

9. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Auswahleinrichtung (5, 7), insbesondere der Bit- und/oder Wortleitungsdekoder (5, 7), einer Vielzahl von Speicherbereichen (2), insbesondere in Form einer oder mehrerer globaler Auswahleinrichtungen (5, 7), zuordenbar ist.