DE10130824A1 - Dielectric layer recovery method for integrated circuit manufacture, involves planarizing spin on glass layer by etching to form new dielectric layer - Google Patents
Dielectric layer recovery method for integrated circuit manufacture, involves planarizing spin on glass layer by etching to form new dielectric layerInfo
- Publication number
- DE10130824A1 DE10130824A1 DE10130824A DE10130824A DE10130824A1 DE 10130824 A1 DE10130824 A1 DE 10130824A1 DE 10130824 A DE10130824 A DE 10130824A DE 10130824 A DE10130824 A DE 10130824A DE 10130824 A1 DE10130824 A1 DE 10130824A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- dielectric layer
- sog
- dielectric
- hole defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H10W20/092—
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
Die vorliegende Erfindung betrifft Halbleiterherstellungsverfahren und insbesondere ein Verfahren zum Aufarbeiten einer dielektrischen Schicht mit einem Lochdefekt.The present invention relates to Semiconductor manufacturing process and in particular a Process for working up a dielectric layer with a hole defect.
Bei der Herstellung von Halbleitern werden, um eine höhere Integrationsdichte zu erzielen, beim Verbindungsvorgang üblicherweise Intermetall-Dielektrikumsschichten (IMD- Schichten) verwendet, um leitende Strukturen, beispielsweise Metallschichten von später abgelagerten leitenden Schichten zu isolieren. Intermetall-Dielektrikumsschichten sind auch bei der Durchführung der Einebnung nützlich.In the manufacture of semiconductors to be a higher Achieve integration density when connecting usually intermetallic dielectric layers (IMD- Layers) used to make conductive structures, for example Metal layers of later deposited conductive layers isolate. Intermetallic dielectric layers are also useful when performing leveling.
Allerdings treten häufig in den Intermetall- Dielektrikumsschichten Kurzschlußprobleme auf. In Fig. 1a ist ein Teilchen 11 in der Schicht dargestellt, das sich in einer Intermetall-Dielektrikumsschicht 15 auf einem Substrat 10 befindet. Wie aus Fig. 1b hervorgeht, entsteht bei dem nachfolgenden chemisch-mechanischen Polieren (CMP) infolge der Tatsache, daß das Teilchen 11 beim Polieren absinkt, ein Lochdefekt 12 auf der Oberfläche der dielektrischen Schicht 15. Wenn der Lochdefekt 12 ausreichend tief ist, so werden erste Metallschichten 13 freigelegt, wie dies in Fig. 1c gezeigt ist. Bei der Ausbildung einer zweiten Metallschicht 14 tritt dann der Kurzschlußausfalleffekt zwischen den ersten Metallschichten 13 und der zweiten Metallschicht 14 auf.However, short-circuit problems often occur in the intermetallic dielectric layers. FIG. 1 a shows a particle 11 in the layer, which is located in an intermetallic dielectric layer 15 on a substrate 10 . As can be seen from FIG. 1 b, the subsequent chemical mechanical polishing (CMP) results in a hole defect 12 on the surface of the dielectric layer 15 due to the fact that the particle 11 sinks during the polishing. If the hole defect 12 is sufficiently deep, first metal layers 13 are exposed, as shown in FIG. 1c. When a second metal layer 14 is formed , the short-circuit failure effect then occurs between the first metal layers 13 and the second metal layer 14 .
Momentan besteht die übliche Lösung in der Industrie darin, eine dünne Oxidschicht auf der dielektrischen Schicht 15 auszubilden, und dann die zweite Metallschicht 14 herzustellen. Die dünne Oxidschicht wird auch als Abdeckoxidschicht bezeichnet.Currently, the common solution in the industry is to form a thin oxide layer on the dielectric layer 15 and then fabricate the second metal layer 14 . The thin oxide layer is also called the cover oxide layer.
Obwohl die Abdeckoxidschicht die verschiedenen
Metallschichten 13, 14 gegeneinander isolieren kann, sind bei
dem voranstehend geschilderten Verfahren immer noch folgende
Nachteile vorhanden, nämlich:
Although the covering oxide layer can isolate the various metal layers 13 , 14 from one another, the following disadvantages still exist in the method described above, namely:
- 1. Die Abdeckung durch die dünne Oxidschicht oder die Abdeckoxidschicht über dem Loch führt zu einer verringerten Höhe, was zu Defokussierungseffekten und Ungenauigkeiten bei dem nachfolgenden lithographischen Vorgang für ein Dielektrikum oder eine Metallschicht führt.1. The cover by the thin oxide layer or Cover oxide layer over the hole leads to a reduced height, leading to defocusing effects and Inaccuracies in the subsequent lithographic Operation for a dielectric or a metal layer leads.
- 2. Die ungenügende Ebenheit beeinflußt die nachfolgende Ablagerung einer Metallschicht und deren Einebnung.2. The insufficient flatness affects the following one Deposition of a metal layer and its leveling.
- 3. Wenn ein Scan nach Defekten durchgeführt wird, beispielsweise ein KLA-Scan nach dem Ätzvorgang der zweiten Metallschicht 14, wird auch das Bild der ersten Metallschicht 13 aufgenommen, so daß das Problem der verringerten Höhe nicht überwunden wird.3. If a scan for defects is carried out, for example a KLA scan after the etching process of the second metal layer 14 , the image of the first metal layer 13 is also recorded, so that the problem of the reduced height is not overcome.
Ein Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zur Überarbeitung einer dielektrischen Schicht. Insbesondere betrifft die Erfindung die Überarbeitung eines Substrats mit einer leitenden Schicht und einer Intermetall-Dielektrikumsschicht, in welche ein Teilchen eingebettet wurde. Bei der nachfolgenden chemisch mechanischen Polierung ruft das Teilchen die Ausbildung eines Lochdefekts auf der Oberfläche der dielektrischen Schicht hervor. Die vorliegende Erfindung repariert den Lochdefekt in der dielektrischen Schicht durch Isolation der unterschiedlichen Metallschichten, verhindert daher einen Kurzschluß der Schaltung, und hält die reparierte dielektrische Schicht glatt.An advantage of the present invention is that Providing a process for revising a dielectric layer. In particular, the invention relates the reworking of a substrate with a conductive layer and an intermetallic dielectric layer in which a Particle was embedded. In the subsequent chemical mechanical polishing calls the formation of a particle Hole defect on the surface of the dielectric layer out. The present invention repairs the hole defect in the dielectric layer by isolating the different metal layers, therefore prevents one Short circuit of the circuit, and keeps the repaired dielectric layer smooth.
Gemäß dem Vorteil der Erfindung wird ein Verfahren zur Verfügung gestellt, das insbesondere bei der Überarbeitung eines Substrats mit einer leitfähigen Schicht und einer ersten dielektrischen Schicht eingesetzt wird, bei welcher ein Teilchen in der Schicht die Ausbildung eines Lochdefekts bei der nachfolgenden Einebnung hervorruft. Es wird eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht ausgebildet, um die Oberfläche des Lochdefekts abzudecken. Die Ausbildung einer ersten SOG-Schicht auf der zweiten dielektrischen Schicht repariert den Lochdefekt. Ein teilweises Rückätzen ebnet die SOG-Schicht ein, und bildet eine dritte dielektrische Schicht auf der SOG-Schicht aus.According to the advantage of the invention, a method for Provided that especially when revising a substrate with a conductive layer and a first dielectric layer is used, in which a particle in the layer forming a hole defect at the subsequent leveling. It will be one second dielectric layer on top of the first dielectric Layer formed around the surface of the hole defect cover. The formation of a first SOG layer on the second dielectric layer repairs the hole defect. On partial etching back levels and forms the SOG layer a third dielectric layer on top of the SOG layer.
Gemäß dem Vorteil der vorliegenden Erfindung wird ein weiteres Verfahren zur Verfügung gestellt, das insbesondere bei der Aufbearbeitung eines Substrats mit einer leitfähigen Schicht und einer ersten dielektrischen Schicht eingesetzt wird, bei welcher ein Teilchen in der Schicht die Ausbildung eines Lochdefekts bei der nachfolgenden Einebnung hervorruft. According to the advantage of the present invention, a provided further procedures, in particular when processing a substrate with a conductive Layer and a first dielectric layer used where a particle in the layer is forming a hole defect in the subsequent leveling.
Es wird eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht hergestellt, um die Formoberfläche des Lochdefekts abzudecken. Die Ausbildung einer SOG-Schicht auf der zweiten dielektrischen Schicht repariert den Lochdefekt, und bildet eine dritte dielektrische Schicht auf der SOG-Schicht aus.There will be a second dielectric layer on top of the first dielectric layer made to the mold surface of the To cover the hole defect. The formation of an SOG layer the second dielectric layer repairs the hole defect, and forms a third dielectric layer on the SOG layer off.
Mit den erfindungsgemäßen Verfahren werden daher insbesondere
folgende Vorteile erzielt:
The following advantages are therefore achieved with the methods according to the invention:
- 1. Die vorliegenden Verfahren können verschiedene Metallschichten exakt isolieren, so daß ein Kurzschluß verhindert wird.1. The present methods can be different Insulate metal layers exactly, so that a short circuit is prevented.
- 2. Bei einem nachfolgenden Lithographievorgang für eine dielektrische oder eine Metallschicht wird, da die Oberfläche der Abdeckoxidschicht beim herkömmlichen Verfahren repariert wird, und durch die SOG-Schicht bei den erfindungsgemäßen Verfahren eingeebnet wird, die Verringerung der Höhe bei dem herkömmlichen Verfahren überwunden, wodurch die photographische Fokussierungsgenauigkeit verbessert wird.2. In a subsequent lithography process for one dielectric or a metal layer because the Surface of the covering oxide layer in the conventional Procedure is repaired, and by the SOG layer the method according to the invention is leveled, the Reduction in height in the conventional method overcome what the photographic Focusing accuracy is improved.
- 3. Eine verbesserte Ebenheit sorgt für eine bessere photographische Fokussierung und erhöht den Wirkungsgrad bei der nachfolgenden Ablagerung und Einebnung einer Metallschicht oder einer dielektrischen Schicht.3. Improved flatness ensures better photographic focusing and increases efficiency in the subsequent deposition and leveling one Metal layer or a dielectric layer.
- 4. Während eines Defekt-Scans, beispielsweise eines KLA-Scans nach der Ätzung der oberen Metallschicht, wird das Bild der unteren Metallschicht nicht aufgenommen, so daß Probleme in Bezug auf eine verringerte Höhe überwunden werden.4. During a defect scan, for example one KLA scans after the top metal layer is etched the picture of the lower metal layer is not recorded, so that problems related to a reduced height be overcome.
Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:The invention is illustrated below with reference to drawings illustrated embodiments explained in more detail what other advantages and features emerge. It shows:
Fig. 1a bis 1c schematische Ansichten einer dielektrischen Schicht, in welch eine Teilchen in der Schicht eingebettet wurde. Da das Teilchen während der Einebnung absinkt, wird ein Lochdefekt auf der Oberfläche der dielektrischen Schicht hervorgerufen; Fig was embedded. 1a to 1c are schematic views of a dielectric layer in what manner of particles in the layer. As the particle sinks during the leveling, a hole defect is caused on the surface of the dielectric layer;
Fig. 2a bis 2f Schnittdarstellungen der ersten Ausführungsform der vorliegenden Erfindung; und FIG. 2a to 2f cross-sectional views of the first embodiment of the present invention; and
Fig. 3a bis 3e Schnittdarstellungen der zweiten Ausführungsform der vorliegenden Erfindung. Fig. 3a to 3e sectional views of the second embodiment of the present invention.
Es wird auf die Fig. 2a bis 2f Bezug genommen. Bei der ersten Ausführungsform wird durch die vorliegende Erfindung ein Verfahren zur Aufbearbeitung einer dielektrischen Schicht mit einem Lochdefekt zur Verfügung gestellt. Insbesondere betrifft dies die Aufbearbeitung eines Substrats mit einer leitfähigen Schicht und einer Intermetall- Dielektrikumsschicht, in welche ein Teilchen in der Schicht eingebettet wurde. Bei der nachfolgenden Einebnung ruft das Teilchen die Ausbildung eines Lochdefekts auf der Oberfläche der dielektrischen Schicht hervor.Reference is made to FIGS. 2a to 2f. In the first embodiment, the present invention provides a method for processing a dielectric layer with a hole defect. In particular, this relates to the processing of a substrate with a conductive layer and an intermetallic dielectric layer, in which a particle has been embedded in the layer. In the subsequent leveling, the particle causes a hole defect to form on the surface of the dielectric layer.
In Fig. 2a sind ein Halbleitersubstrat 10 mit mehreren ersten leitfähigen Schichten 13 und eine erste dielektrische Schicht 15 dargestellt. Ein Lochdefekt 12 bei der ersten dielektrischen Schicht 15 wird hervorgerufen, während eine Einebnung beispielsweise mittels CMP-Polieren bei der ersten dielektrischen Schicht 15 durchgeführt wird. Die ersten leitfähigen Schichten 13 bestehen aus einem Metall, beispielsweise aus Cu, Al, oder einer Al-Legierung, und die erste dielektrische Schicht 15 kann beispielsweise aus Siliziumoxid bestehen, das mittels CVD abgelagert wurde.In Fig. 2a, a semiconductor substrate 10 having a plurality of first conductive layers 13 and a first dielectric layer 15 are shown. A hole defect 12 is caused in the first dielectric layer 15 , while leveling is carried out, for example, by means of CMP polishing in the first dielectric layer 15 . The first conductive layers 13 consist of a metal, for example Cu, Al, or an Al alloy, and the first dielectric layer 15 can consist, for example, of silicon oxide which has been deposited by means of CVD.
Gemäß Fig. 2b wird eine konforme zweite dielektrische Schicht 21 auf der ersten dielektrischen Schicht 15 ausgebildet, um die Oberfläche des Lochdefekts 12 abzudecken. Die zweite dielektrische Schicht 21 kann beispielsweise eine dünne Siliziumoxidschicht sein, die mittels PECVD abgelagert wurde.According to Fig. 2b, a conformal second dielectric layer 21 is formed on the first dielectric layer 15 to cover the surface of the hole defect 12th The second dielectric layer 21 can be, for example, a thin silicon oxide layer that was deposited by means of PECVD.
Dann wird, wie in Fig. 2c gezeigt, eine SOG-Schicht 22 auf der zweiten dielektrischen Schicht 21 hergestellt, um den Lochdefekt 12 zu reparieren, und dann läßt man die SOG-Schicht 22 aushärten.Then, as shown in FIG. 2c, an SOG layer 22 is formed on the second dielectric layer 21 to repair the hole defect 12 , and then the SOG layer 22 is allowed to harden.
Dann wird gemäß Fig. 2d eine teilweise Rückätzung auf der SOG-Schicht 22 durchgeführt, bis die Oberfläche der zweiten dielektrischen Schicht 21 freigelegt wird, um eine glatte SOG-Schicht 23 auszubilden. Es wird daher die zweite dielektrische Schicht 21 als Ätzstoppschicht verwendet, wenn eine teilweise Rückätzung der SOG-Schicht 22 mit einem Plasma durchgeführt wird.A partial etching back is then carried out on the SOG layer 22 , as shown in FIG. 2d, until the surface of the second dielectric layer 21 is exposed in order to form a smooth SOG layer 23 . The second dielectric layer 21 is therefore used as the etching stop layer if a partial etching back of the SOG layer 22 is carried out with a plasma.
Dann wird, wie in Fig. 2e gezeigt, eine dritte dielektrische Schicht 24 auf der SOG-Schicht 23 und der zweiten dielektrischen Schicht 21 ausgebildet. Die dritte dielektrische Schicht 24 kann beispielsweise eine dünne Siliziumoxidschicht sein, die mittels PECVD abgelagert wird. Auf diese Weise wird der Lochdefekt 12 der dielektrischen Schicht 15 repariert.Then, as shown in FIG. 2e, a third dielectric layer 24 is formed on the SOG layer 23 and the second dielectric layer 21 . The third dielectric layer 24 can be a thin silicon oxide layer, for example, which is deposited by means of PECVD. In this way, the hole defect 12 of the dielectric layer 15 is repaired.
Dann wird gemäß Fig. 2f nach dem Schritt der Ausbildung einer dritten dielektrischen Schicht 24 auf der SOG-Schicht 23 und der zweiten dielektrischen Schicht 21 zusätzlich eine leitfähige Schicht 14 auf der dritten dielektrischen Schicht 21 ausgebildet. Die leitfähige Schicht 14 kann beispielsweise eine Cu-, Al- oder Al-Legierungsschicht sein, die mittels Sputtern abgelagert wird.Then, as shown in FIG. 2f, after the step of forming a third dielectric layer 24 on the SOG layer 23 and the second dielectric layer 21 , a conductive layer 14 is additionally formed on the third dielectric layer 21 . The conductive layer 14 can be a Cu, Al or Al alloy layer, for example, which is deposited by means of sputtering.
Die zweite Ausführungsform wird anhand der Fig. 3a bis 3e erläutert. Bei dieser Ausführungsform stellt die vorliegende Erfindung ein weiteres Verfahren zur Aufbearbeitung einer dielektrischen Schicht mit einem Lochdefekt zur Verfügung. Dies betrifft insbesondere die Aufbearbeitung eines Substrats mit einer leitfähigen Schicht und einer intermetallischen Dielektrikumsschicht, in welche ein Teilchen in der Schicht eingebettet wurde. Bei der nachfolgenden Einebnung ruft das Teilchen die Ausbildung des Lochdefekts auf der Oberfläche der dielektrischen Schicht hervor.The second embodiment is explained with reference to FIGS . 3a to 3e. In this embodiment, the present invention provides a further method for processing a dielectric layer with a hole defect. This applies in particular to processing a substrate with a conductive layer and an intermetallic dielectric layer, in which a particle has been embedded in the layer. In the subsequent leveling, the particle causes the hole defect to form on the surface of the dielectric layer.
Wie in Fig. 3a gezeigt ist, wird auf einem Halbleitersubstrat 10 mit mehreren ersten leitfähigen Schichten 13 und einer ersten dielektrischen Schicht 15 ein Lochdefekt 12 der ersten dielektrischen Schicht 15 hervorgerufen, während eine Einebnung mittels beispielsweise CMP auf der ersten dielektrischen Schicht 15 vorgenommen wird. Die ersten leitfähigen Schichten 13 bestehen aus Metall, beispielsweise Cu, Al oder einer Al-Legierung, und die erste dielektrische Schicht 15 kann beispielsweise aus Siliziumoxid bestehen, das mittels CVD abgelagert wurde.As shown in FIG. 3a, a hole defect 12 of the first dielectric layer 15 is produced on a semiconductor substrate 10 with a plurality of first conductive layers 13 and a first dielectric layer 15 , while a leveling is carried out on the first dielectric layer 15 by means of, for example, CMP. The first conductive layers 13 are made of metal, for example Cu, Al or an Al alloy, and the first dielectric layer 15 can be made of silicon oxide, for example, which has been deposited by means of CVD.
Wie in Fig. 3b gezeigt ist, wird eine konforme, zweite dielektrische Schicht 21 auf der ersten dielektrischen Schicht 15 ausgebildet, um die Oberfläche des Lochdefekts 12 abzudecken. Die zweite dielektrische Schicht 21 kann beispielsweise eine dünne Siliziumoxidschicht sein, die mittels PECVD abgelagert wurde.As shown in FIG. 3 b, a conformal, second dielectric layer 21 is formed on the first dielectric layer 15 to cover the surface of the hole defect 12 . The second dielectric layer 21 can be, for example, a thin silicon oxide layer that was deposited by means of PECVD.
Wie in Fig. 3c gezeigt, wird eine SOG-Schicht 31 auf der zweiten dielektrischen Schicht 21 ausgebildet, um den Lochdefekt 12 zu reparieren, und läßt man die SOG-Schicht 31 aushärten.As shown in FIG. 3c, an SOG layer 31 is formed on the second dielectric layer 21 to repair the hole defect 12 and the SOG layer 31 is allowed to harden.
Dann wird, wie in Fig. 3d gezeigt, eine dritte dielektrische Schicht 24 auf der SOG-Schicht 31 und der zweiten dielektrischen Schicht 21 hergestellt. Die dritte dielektrische Schicht 24 kann beispielsweise eine dünne Siliziumoxidschicht sein, die mittels PECVD abgelagert wird. Auf diese Weise wird das Loch 12 der dielektrischen Schicht 15 repariert.Then, as shown in FIG. 3d, a third dielectric layer 24 is formed on the SOG layer 31 and the second dielectric layer 21 . The third dielectric layer 24 can be a thin silicon oxide layer, for example, which is deposited by means of PECVD. In this way, the hole 12 of the dielectric layer 15 is repaired.
Dann wird, wie aus Fig. 3e hervorgeht, nach dem Schritt der Ausbildung einer dritten dielektrischen Schicht 24 auf der SOG-Schicht 31 und der zweiten dielektrischen Schicht 21 weiterhin eine leitfähige Schicht 14 auf der dritten dielektrischen Schicht 21 hergestellt. Die leitfähige Schicht 14 kann beispielsweise eine Schicht aus Cu, aus Al, oder einer Al-Legierung sein, die mittels Sputtern abgelagert wird. Then, as shown in FIG. 3e, after the step of forming a third dielectric layer 24 on the SOG layer 31 and the second dielectric layer 21 , a conductive layer 14 is further formed on the third dielectric layer 21 . The conductive layer 14 can be, for example, a layer made of Cu, Al, or an Al alloy, which is deposited by means of sputtering.
Die vorliegende Erfindung führt eine Aufbearbeitung der dielektrischen Schicht mit einem Lochdefekt durch Isolieren der verschiedenen Metallschichten durch, wodurch ein Kurzschluß verhindert wird, und sichergestellt wird, daß die dielektrischen Schichten die erforderliche Glätte für ein wirksames Einebnen beibehalten.The present invention carries out a refurbishment of the dielectric layer with a hole defect by insulation through the various metal layers, creating a Short circuit is prevented, and it is ensured that the dielectric layers the smoothness required for a maintain effective leveling.
Die voranstehend geschilderten Ausführungsformen Verhindern einen Kurzschluß zwischen Metallschichten 13, 14, und erzielen eine bessere Ebenheit vor dem Sputtern der oberen Metallschicht 14. Daher wird ein Defektbild nicht bei einem Defekt-Scan wahrgenommen, beispielsweise bei einem KLA-Defekt-Scan.The above-described embodiments prevent a short circuit between metal layers 13 , 14 , and achieve a better flatness before the sputtering of the upper metal layer 14 . Therefore, a defect image is not perceived in a defect scan, for example in a KLA defect scan.
Schließlich wurde zwar die Erfindung anhand von Beispielen und unter Bezugnahme auf die voranstehend geschilderten, zwei bevorzugten Ausführungsformen erläutert, jedoch wird darauf hingewiesen, daß die Erfindung nicht auf die geschilderten Ausführungsformen beschränkt ist. Im Gegensatz soll die Erfindung verschiedene Modifikationen und ähnliche Anordnungen umfassen, welche Fachleuten auf diesem Gebiet auffallen werden. Wesen und Umfang der vorliegenden Erfindung ergeben sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen und sollen von den beigefügten Patentansprüchen umfaßt sein, damit alle derartigen Abänderungen und ähnliche Ausbildungen eingeschlossen sind.Finally, the invention was based on examples and referring to the two above preferred embodiments explained, however, will be discussed pointed out that the invention is not based on the Embodiments is limited. In contrast, the Invention various modifications and the like Arrangements include what professionals in the field will be noticed. Nature and scope of the present invention result from the entirety of the present Registration documents and should be from the attached Claims should be included so that all such Changes and similar training are included.
Claims (14)
Ausbildung einer konformen zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht, um die Oberfläche des Lochdefekts abzudecken;
Ausbildung einer SOG-Schicht auf der zweiten dielektrischen Schicht zum Reparieren des Lochdefekts;
teilweises Rückätzen der SOG-Schicht, wobei die zweite dielektrische Schicht als Ätzstopppschicht verwendet wird; und
Ausbildung einer dritten dielektrischen Schicht auf der SOG-Schicht.1. A method for processing a first dielectric layer which has a hole defect caused by an embedded particle after a flattening process, comprising the following steps:
Forming a conformal second dielectric layer on the first dielectric layer to cover the surface of the hole defect;
Forming an SOG layer on the second dielectric layer to repair the hole defect;
partially etching back the SOG layer, the second dielectric layer being used as the etch stop layer; and
Formation of a third dielectric layer on the SOG layer.
Ausbildung einer konformen zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht, um die Oberfläche des Lochdefekts abzudecken;
Ausbildung einer SOG-Schicht auf der zweiten dielektrischen Schicht zum Reparieren des Lochdefekts; und
Ausbildung einer dritten dielektrischen Schicht auf der SOG-Schicht.8. A method for processing a first dielectric layer which, after a leveling process, has a hole defect caused by an embedded particle, comprising the following steps:
Forming a conformal second dielectric layer on the first dielectric layer to cover the surface of the hole defect;
Forming an SOG layer on the second dielectric layer to repair the hole defect; and
Formation of a third dielectric layer on the SOG layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10130824A DE10130824C2 (en) | 2001-06-27 | 2001-06-27 | Repair method for a dielectric film with a hole defect on a substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10130824A DE10130824C2 (en) | 2001-06-27 | 2001-06-27 | Repair method for a dielectric film with a hole defect on a substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE10130824A1 true DE10130824A1 (en) | 2002-10-10 |
| DE10130824C2 DE10130824C2 (en) | 2003-12-18 |
Family
ID=7689534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10130824A Expired - Fee Related DE10130824C2 (en) | 2001-06-27 | 2001-06-27 | Repair method for a dielectric film with a hole defect on a substrate |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE10130824C2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009137222A3 (en) * | 2008-04-11 | 2010-01-07 | Sandisk 3D, Llc | Memory cell that includes a carbon nano-tube reversible resistance-switching element and methods of forming the same |
| US7678712B2 (en) | 2005-03-22 | 2010-03-16 | Honeywell International, Inc. | Vapor phase treatment of dielectric materials |
| US7709371B2 (en) | 2003-01-25 | 2010-05-04 | Honeywell International Inc. | Repairing damage to low-k dielectric materials using silylating agents |
| US7858294B2 (en) | 2000-06-23 | 2010-12-28 | Honeywell International Inc. | Method to restore hydrophobicity in dielectric films and materials |
| US7915159B2 (en) | 2004-09-15 | 2011-03-29 | Honeywell International Inc. | Treating agent materials |
| US7915181B2 (en) | 2003-01-25 | 2011-03-29 | Honeywell International Inc. | Repair and restoration of damaged dielectric materials and films |
| US8467224B2 (en) | 2008-04-11 | 2013-06-18 | Sandisk 3D Llc | Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04370934A (en) * | 1991-06-20 | 1992-12-24 | Fujitsu Ltd | Manufacture of semiconductor device |
| US5821163A (en) * | 1996-02-13 | 1998-10-13 | Vlsi Technology, Inc. | Method for achieving accurate SOG etchback selectivity |
| US5915175A (en) * | 1997-06-27 | 1999-06-22 | Siemens Aktiengesellschaft | Mitigation of CMP-induced BPSG surface damage by an integrated anneal and silicon dioxide deposition |
| US6010963A (en) * | 1992-10-23 | 2000-01-04 | Hyundai Electronics America | Global planarization using SOG and CMP |
-
2001
- 2001-06-27 DE DE10130824A patent/DE10130824C2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04370934A (en) * | 1991-06-20 | 1992-12-24 | Fujitsu Ltd | Manufacture of semiconductor device |
| US6010963A (en) * | 1992-10-23 | 2000-01-04 | Hyundai Electronics America | Global planarization using SOG and CMP |
| US5821163A (en) * | 1996-02-13 | 1998-10-13 | Vlsi Technology, Inc. | Method for achieving accurate SOG etchback selectivity |
| US5915175A (en) * | 1997-06-27 | 1999-06-22 | Siemens Aktiengesellschaft | Mitigation of CMP-induced BPSG surface damage by an integrated anneal and silicon dioxide deposition |
Non-Patent Citations (1)
| Title |
|---|
| JP 04-370 934 A (Patent Abstracts of Japan) * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7858294B2 (en) | 2000-06-23 | 2010-12-28 | Honeywell International Inc. | Method to restore hydrophobicity in dielectric films and materials |
| US8440388B2 (en) | 2000-06-23 | 2013-05-14 | Honeywell International Inc. | Method to restore hydrophobicity in dielectric films and materials |
| US7709371B2 (en) | 2003-01-25 | 2010-05-04 | Honeywell International Inc. | Repairing damage to low-k dielectric materials using silylating agents |
| US7915181B2 (en) | 2003-01-25 | 2011-03-29 | Honeywell International Inc. | Repair and restoration of damaged dielectric materials and films |
| US7915159B2 (en) | 2004-09-15 | 2011-03-29 | Honeywell International Inc. | Treating agent materials |
| US8475666B2 (en) | 2004-09-15 | 2013-07-02 | Honeywell International Inc. | Method for making toughening agent materials |
| US7678712B2 (en) | 2005-03-22 | 2010-03-16 | Honeywell International, Inc. | Vapor phase treatment of dielectric materials |
| WO2009137222A3 (en) * | 2008-04-11 | 2010-01-07 | Sandisk 3D, Llc | Memory cell that includes a carbon nano-tube reversible resistance-switching element and methods of forming the same |
| US7977667B2 (en) | 2008-04-11 | 2011-07-12 | Sandisk 3D Llc | Memory cell that includes a carbon nano-tube reversible resistance-switching element and methods of forming the same |
| US8467224B2 (en) | 2008-04-11 | 2013-06-18 | Sandisk 3D Llc | Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10130824C2 (en) | 2003-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69933933T2 (en) | METHOD FOR PRODUCING A LADDER TRACK STRUCTURE FOR INTEGRATED CIRCUIT | |
| DE69531244T2 (en) | SIMPLIFIED DOUBLE DAMASCEN PROCESS FOR THE PRODUCTION OF A MULTIPLE LAYER METALIZATION AND A CONNECTING STRUCTURE | |
| DE102008016425A1 (en) | A method of patterning a metallization layer by reducing degradation of the dielectric material caused by resist removal | |
| DE102004037089A1 (en) | A technique for making a passivation layer prior to depositing a barrier layer in a copper metallization layer | |
| DE69228099T2 (en) | Process for making blind holes and structure | |
| DE4434230A1 (en) | Chemical-mechanical polishing process for leveling insulating layers | |
| DE102017128070B4 (en) | Etching to reduce web irregularities | |
| DE102011002769A1 (en) | Hybrid contact structure with small aspect ratio contacts in a semiconductor device | |
| DE69326269T2 (en) | Manufacturing process of contact openings in integrated circuits | |
| DE10244570A1 (en) | Filling a damascene structure involves coating damascene structure by liner providing poor step coverage, depositing tungsten by chemical vapor deposition, and performing metal isolation process | |
| DE102005057076A1 (en) | Increasing adhesion of metal layers comprises determination of regions of reduced contact hole density and formation of position-holding contacts with metal | |
| DE102006040585B4 (en) | A method of filling a trench in a semiconductor product | |
| DE68914099T2 (en) | Sloping edges of holes through dielectric layers for producing contacts in integrated circuits. | |
| DE19531602C2 (en) | Connection structure of a semiconductor device and its manufacturing method | |
| DE102004001853B3 (en) | Fabrication of connection contacts of semiconductors for future nanotechnologies including deposition of contact layer on masking layer during later back polishing stage | |
| DE102012105304A1 (en) | Device for reducing stress | |
| DE10130824A1 (en) | Dielectric layer recovery method for integrated circuit manufacture, involves planarizing spin on glass layer by etching to form new dielectric layer | |
| DE102008044964B4 (en) | Reduction of leakage currents and dielectric breakdown in dielectric materials of metallization systems of semiconductor devices through the production of recesses | |
| DE102008026211B4 (en) | A method of fabricating a semiconductor device having metal lines with a selectively formed dielectric capping layer | |
| EP1303880B1 (en) | Method for applying adjustment marks on a semiconductor disk | |
| DE102006056625A1 (en) | Lithography process's focus parameter adjustment evaluating method for forming and manufacturing of microstructure unit i.e. integrated circuit, involves evaluating specified focusing adjustment based on two measuring data | |
| DE10319135A1 (en) | Process for electroplating copper over a patterned dielectric layer to improve process uniformity in a subsequent CMP process | |
| DE4239075C1 (en) | Process for the global planarization of surfaces of integrated semiconductor circuits | |
| DE112008000100T5 (en) | Method of forming transistor contacts and vias | |
| DE10239218A1 (en) | Method of manufacturing a semiconductor device and its construction |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8304 | Grant after examination procedure | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |