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DE10084545B4 - Spannungsversorgungsschaltung mit niedrigem Leckstrom für eine integrierte Schaltung zur Verwendung bei einem Fortgeschrittenen CMOS-Prozess - Google Patents

Spannungsversorgungsschaltung mit niedrigem Leckstrom für eine integrierte Schaltung zur Verwendung bei einem Fortgeschrittenen CMOS-Prozess Download PDF

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DE10084545B4
DE10084545B4 DE10084545T DE10084545T DE10084545B4 DE 10084545 B4 DE10084545 B4 DE 10084545B4 DE 10084545 T DE10084545 T DE 10084545T DE 10084545 T DE10084545 T DE 10084545T DE 10084545 B4 DE10084545 B4 DE 10084545B4
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DE
Germany
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power supply
circuit
transistors
supply line
core circuit
Prior art date
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DE10084545T
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Bart R. Phoenix McDaniel
Lawrence T. Phoenix Clark
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp of America
Original Assignee
Intel Corp
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Publication date
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Abstract

Schaltung, aufweisend:
eine Kernschaltung (202) mit wenigstens einem MOSFET-Bauelement (217, 218);
zwei externe Spannungsversorgungsleitungen (VDD, VSS), wobei wenigstens eine der externen Spannungsversorgungsleitungen mit einer zugehörigen internen Spannungsversorgungsleitung (VDDi 214, VSSi 216) gekoppelt ist; und
eine mit der Kernschaltung gekoppelte und die wenigstens eine interne Spannungsversorgungsleitung (VDDi 214, VSSi 216) umfassende Steuerschaltung (204) zum Reduzieren eines Leckstroms der Kernschaltung, wobei die Steuerschaltung eine Vorrichtung (213, 208, 219, 207, 215, 209) aufweist, die die wenigstens eine interne Spannungsversorgungsleitung (VDDi 214, VSSi 216) mit der zugehörigen externen Spannungsversorgungsleitung (VDD, VSS) koppelt,
wobei die Vorrichtung aufweist:
(a) einen Schlafmodus-FET (213, 207), der im Normalbetrieb der Kernschaltung (202) eingeschaltet ist und dann die wenigstens eine interne Spannungsversorgungsleitung mit der zugehörigen externen Spannungsversorgungsleitung verbindet, und der ausgeschaltet ist, wenn sich die Kernschaltung (202) in einem Schlafmodus oder in einem Dämmer-Modus befindet, wobei die Breite des Schlafmodus-FET (207, 213) im Bereich von...

Description

  • Die Erfindung betrifft eine Schaltung, aufweisend: eine Kernschaltung mit wenigstens einem MOSFET-Bauelement, zwei externe Spannungsversorgungsleitungen, wobei wenigstens eine der externen Spannungsversorgungsleitungen mit einer zugehörigen internen Spannungsversorgungsleitung gekoppelt ist, und eine mit der Kernschaltung gekoppelte und die wenigstens eine interne Spannungsversorgungsleitung umfassende Steuerschaltung zum Reduzieren eines Leckstroms der Kernschaltung, wobei die Steuerschaltung eine Vorrichtung aufweist, die die wenigstens eine interne Spannungsversorgungsleitung mit der zugehörigen externen Spannungsversorgungsleitung koppelt, wobei die Vorrichtung einen Schlafmodus-FET aufweist, der im Normalbetrieb der Kernschaltung eingeschaltet ist und dann die wenigstens eine interne Spannungsversorgungsleitung mit der zugehörigen externen Spannungsversorgungsleitung verbindet, und der ausgeschaltet ist, wenn sich die Kernschaltung in einem Schlafmodus befindet.
  • Mit dem Aufkommen von Komplementär-Metall-Oxid-Halbleiter(CMOS)-Prozessen im tiefen Submikrometerbereich (Deep-submicron-CMOS-Prozesse) hat sich der Leckstrom eines Stroms unterhalb des Schwellenwerts Ioff bei einem ausgeschalteten Transistor dramatisch gegenüber dem früherer CMOS-Prozesse erhöht. Je feiner die Submikrometermerkmale sind, d. h. je schmaler die Leitungsbreiten und Prozeßmerkmale sind, desto ausgeprägter ist die Erhöhung des Leckstroms Ioff eines Drains eines Metall-Oxid-Halbleiter-Feldeffekt-Transistors (MOSFET). Dieser hohe Ioff führte zu sehr hohen kumulativen Strömen (Ioff(chip)), die bei sehr hoch integrierten Schaltungen (VLSI-Schaltungen) auftreten, die sich in einem untätigen oder inaktiven Zustand befinden. Ein untätiger Zustand ist als ein Zustand definiert, in welchem keine Schaltaktivitäten auftreten und in welchem keine Gleichvorspannungs-Ströme vorhanden sind.
  • Der Leckstrom (Ioff(chip)) erhöhte sich bis zu einem Punkt, bei dem es sein kann, daß die Produkte der integrierten Schaltungs-IC-Familien der neuen Generation nicht die Ioff(chip)-Stromspezifikationen, die bei früheren Prozessen erreichbar waren, erfüllt werden. Bei früheren Prozessen war es möglich Ioff(chip)-Ströme in der Größenordnung von 10–100 Mikroampere für einen Mikroprozessor mit etwa 2 Millionen Transistoren beispielsweise zu erreichen. Bei Mikroprozessoren höherer Leistung, die mittels Low-Feature-Submikrometer-Prozessen hergestellt sind, kann Ioff ( chip ) im Bereich von etwa 10–100 Milliampere bei ICs, die eine feinere Geometrie aufweisen, liegen. Dieser höhere Leckstrom liegt zwischen dem 100- bis 1000-fachen des Leckstroms der früheren Submikrometerbauelemente und verursacht ein beträchtliches Problem für IC-Bauteile, wie beispielsweise Mikroprozessoren, die bei Anwendungen benutzt werden, die eine extrem niedrige Stand-by-Leistung erfordern.
  • 1 zeigt einen Drain-Source-Strom (Ids) als Funktion der Gate-Source-Spannung (Vgs) für einen Metall-Oxid-Halbleiter-Feldeffekt-Transistor (MOSFET). Idealerweise ist dann, wenn Vgs des MOSFET unterhalb der Schwellenspannung (Vt) ist, d. h. Vgs – Vt < 0 ist, Ids gleich 0. In der Realität ist Ids ungleich 0 bei Gate-Spannungen, die niedriger als Vt sind, wie man aus der Kurve 102 ersehen kann, die den Logarithmus von Ids als Funktion von Vgs darstellt. Wenn Vgs gleich 0 Volt ist, fließt ein Leckstrom Ioff1 durch den Transistor.
  • An vielen Stellen, wie beispielsweise im Fall mobiler Geräte, die von Batterien versorgt werden, werden die Prozeßfeatures verkleinert und die Spannungsversorgungspegel werden auf immer niedrigere Spannungen reduziert, so daß die Batterien länger reichen. Wenn der Prozeß maßstäblich verkleinert wird und die Versorgungsspannungen auf niedrigere Spannungen reduziert werden, werden die Drain-Source-Span nungen (Vds) heruntergedrückt. In diesen Fällen wird bei niedrigeren Versorgungsspannungen Vdd Vt ebenfalls abgesenkt, um den Prozeß schneller zu machen. Außerdem wird für feinere Prozesse, wie beispielsweise Submikrometer-CMOS-Geometrie-Prozesse, Vdd abgesenkt, um die elektrischen oder elektromagnetischen Felder davon abzuhalten, den Transistorkanalbereich zu durchbrechen (punch through). Wenn Vt nicht verringert würde, müßte eine relativ große Spannung an das Gate eines MOSFET angelegt werden, um den Transistor einzuschalten. Dies würde eine Verschlechterung der Leistung der elektronischen Schaltung zu einer suboptimalen MOSFET-Charakteristik führen. Wenn Vt verringert wird, erhöht sich der Leckstrom auf Ioff2, wie man aus der Kurve 104 ersehen kann. Der Leckstrom Ioff2 ist in dem Zustand, in dem Vt abgesenkt wird, wie es von der Kurve 104 angezeigt ist, höher als der Leckstrom Ioff1 für den durch die Kurve 102 gezeigten Zustand. In dem Maße, wie Ioff ansteigt, steigt die von der den MOSFET enthaltenden elektronischen Schaltung verbrauchte Energie ebenfalls an. Es ist wünschenswert, den Energieverbrauch bei CMOS-Prozessen mit feineren Strukturen, wie beispielsweise Submikrometer-CMOS-Prozessen, zu reduzieren.
  • Aus der Patentschrift US 5,726,946 ist eine Schaltung der eingangs genannten Art bekannt. Die dort beschriebenen Schaltungen dienen der Absenkung der Leckströme bei CMOS-Invertierern, wie sie insbesondere in Halbleiterspeicherschaltungen verwendet werden. In einem Schlafmodus soll einerseits der Leckstrom minimiert, andererseits der logische Zustand der CMOS-Invertierer erhalten werden. Zu diesem Zweck wird in der Druckschrift vorgeschlagen, einerseits die interne Versorgungsspannung (VCL) nur geringfügig unter die Versorgungsspannung (VCC) abzusenken (dies dient der Zustandserhaltung), andererseits die jeweiligen Invertiererstufen-MOSFETs derart mit der externen und der internen Spannungsversorgung zu koppeln, dass entweder das Gate oder das Substrat negativ so vorgespannt wird, dass der Leckstrom abgesenkt wird.
  • Aufgabe der Erfindung ist es, den Leckstrom der Kernschaltung weiter abzusenken.
  • Diese Aufgabe wird erfindungsgemäß durch eine Schaltung mit den Merkmalen des Anspruchs 1 gelöst. Die Erfindung basiert auf dem Grundgedanken, dass durch weiteres Zusammenfallen-Lassen der internen Versorgungsspannungen im Schlafmodus der Leckstrom noch weiter abgesenkt werden kann, wobei ein Verlust der logischen Zustände in diesem Schlafmodus hingenommen wird. Zum Erhalt der logischen Zustände ist dann ein weiterer Dämmer-Modus vorgesehen, in dem ebenfalls ein minimaler Leckstrom erreicht wird. Das weitere Absenken des Leckstroms wird insbesondere durch eine Optimierung des Verhältnisses der Breiten des Schlafmodus-FET gegenüber der Breiten der Transistoren in der Kernschaltung erreicht. Eine Verringerung der Breite des Schlafmodus-FET führt zu einem stärkeren Zusammenfallen der Versorgungsspannung und somit zu einem geringeren Leckstrom; allerdings muss die Breite noch in einem Bereich liegen, dass die Schlafmodus-FET im normalen Modus einen ausreichenden Strom zur Verfügung stellen. Erfindungsgemäß ist vorgesehen, dass die Breite des Schlafmodus-FET im Bereich von 10% der Breite des wenigstens einen MOSFET-Bauelements der Kernschaltung liegt.
  • Vorteilhafte und/oder bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Die Aufgaben, Aspekte und Vorteile der vorliegenden Erfindung werden deutlicher sichtbar aus der folgenden detaillierten Beschreibung, den anhängigen Ansprüchen und den beigefügten Zeichnungen, in welchen:
  • 1 ein Graph eines Drain-Source-Stroms (Ids) als Funktion der Gate-Source-Spannung (Vds) bei einem Metall-Oxid-Halbleiter-Feldeffekt-Transistor (MOSFET) ist;
  • 2 ein Ausführungsbeispiel einer Leckstrom-Steuerschaltung gemäß der vorliegenden Erfindung veranschaulicht; und
  • 3 eine Schaltung eines statischen Speichers mit wahlfreiem Zugriff (SRAM) veranschaulicht, die ein Ausfüh rungsbeispiel der Leckstrom-Steuerschaltung gemäß der vorliegenden Erfindung verwendet.
  • 4 veranschaulicht Wortleitungstreiber zur Verwendung bei einer SRAM-Schaltung.
  • 5 veranschaulicht eine Implementierung des Wortleitungstreibers gemäß 4 auf Gatterebene.
  • Ein Ausführungsbeispiel der vorliegenden Erfindung ist eine integrierte Schaltung (IC) mit einer Steuerschaltung, die einen Leckstrom kontrolliert. Diese Schaltung kann in Verbindung mit fein strukturierenden Komplementär-Metall-Oxid-Halbleiter(CMOS)-Prozessen, wie beispielsweise Deep-submicron-CMOS-Prozessen, verwendet werden, um die bei Kern-CMOS-Schaltungen verbrauchte Energie zu reduzieren, wenn diese Schaltungen sich in einem Leerlaufmodus befinden, d. h., wenn diese Schaltungen nicht dynamisch arbeiten und keine Gleichvorspannungs-Ströme aufweisen. Um Energie zu sparen und darüber hinaus die logischen Zustände der Kernschaltung zu halten, wenn dies gewünscht wird, kann das Ausführungsbeispiel der erfindungsgemäßen Schaltung in zwei Zustände (Modi) versetzt werden: Einem aktiven Schlafmodus und einem zustandsbewahrenden (Dämmer-)Modus. Das Ausführungsbeispiel der erfindungsgemäßen Schaltung enthält eine Kernschaltung, die mit einer Steuerschaltung gekoppelt ist. Die Steuerschaltung reduziert einen Leckstrom in der Kernschaltung beträchtlich, wenn sich die Kernschaltung in einem Schlafmodus befindet. Darüber hinaus hält die Steuerschaltung einen logischen Zustand der Kernschaltung, wenn sich die Kernschaltung in einem Dämmer-Modus befindet.
  • Während des Schlaf-Modus dient die Steuerschaltung dazu, die Kernschaltung in ihren Zustand eines geringstmöglichen Leckstroms zu bringen. In diesem Modus geht der logische Zustand der Speicherelemente auf dem IC, die einen RAM-Speicher, Latch-Speicher und Flip-Flops einschließen, wahrscheinlich verloren, weil die Strompfade von Leckströmen im Gegensatz zu solchen Strömen, die von den Transistoren, die "EIN" vorgespannt sind, entwickelt werden, dominiert werden. Während des Schlaf-Modus wird die Schaltung aktiv bei Vdd vorgespannt, statt die Vdd-Spannungsversorgung extern auf Massepotential zu bringen. Während des Dämmer-Modus dient die Steuerschaltung dazu, einen ausreichenden Strom zur Verfügung zu stellen, um zu sichern, daß die Speicherelemente der Kernschaltung ihren gespeicherten logischen Zustand behalten, ohne jedoch die Energie zu verbrauchen, die anderenfalls verbraucht würde, wenn die Speicherelemente in einem Leerlauf- oder aktiven Betrieb sind. Beispielsweise ist der durch die Bauelemente der Kernschaltung während des Dämmer-Modus fließende Strom etwa 20–100 Mal geringer als der Strom, der durch die Bauelemente in den Leerlaufbetriebsmodus fließt. Der Vorteil des Dämmermodus gegenüber dem Schlafmodus besteht darin, daß die Schaltung aus dem Dämmer-Modus in den vollständig aktiven Betrieb gebracht werden kann, ohne den Verlust eines Maschinen-"Zustands" zu verursachen. Dies ist für einen richtigen Betrieb von Mikroprozessoren sehr wichtig, da bei Mikroprozessoren, die den Dämmermodus implementieren, es nicht erforderlich ist, den Maschinen-Zustand des Mikroprozessors in einem externen Speicher zu sichern.
  • Gemäß der vorliegenden Erfindung veranschaulicht 2 ein Ausführungsbeispiel einer Schaltung 200, die eine integrierte Leck-Steuerschaltung 204 einschließt. Die Schaltung 204 kann in Verbindung mit elektronischen Schaltungen verwendet werden, die fortgeschrittene Komplementär-Metall-Oxid-Halbleiter(CMOS)-Prozesse inmplementieren. Die Kernschaltung 202 enthält elektronische Bauelemente, wie beispielsweise Transistoren, die die vorgesehene Funktion dieser Schaltung implementieren. Die Steuerschaltung 204 kontrolliert einen Leckstrom durch die Kernschaltung 202, wenn die Kernschaltung 202 entweder in einem Schlaf- oder einem Dämmer-Modus ist.
  • Bei einem Ausführungsbeispiel der Schaltung gemäß der vorliegenden Erfindung enthält die Kernschaltung 202 einen Invertierer, obwohl die Schaltung 202 auch andere Arten von Schaltungen enthalten kann. Invertierer oder Ein-Stapel-Strukturen sind Hauptquellen von Pfaden hohen Leckstroms in integrierten Schaltungen. Beispielweise erzeugen Invertierer-Strukturen einen großen Teil des Leckstroms bei gegenwärtigen Mikroprozessoren. Typischerweise enthält ein Invertierer, wie beispielsweise ein logischer CMOS-Invertierer, einen einzelnen P-Metall-Oxid-Halbleiter-Feldeffekt-Transistor (MOSFET) und einen einzelnen N-MOSFET. Im Betrieb wird einer dieser beiden MOSETs auf EIN vorgespannt, während der andere MOSFET auf AUS vorgespannt wird. Der Leckstrom wird durch den Ioff des Bauelements (P-MOSFET oder N-MOSFET) bestimmt, das ausgeschaltet ist.
  • Wenn sich der Invertierer oder die Ein-Stapel-Struktur in einem Zustand befindet, bei dem sich der Gesamt-Spannungsabfall über dem Invertierer oder der Ein-Stapel-Struktur bei der vollständigen Potential-Differenz Vdd oder, für den Fall, wenn Vss verschieden von Null ist, (Vdd – Vss) befindet und die Spannung zwischen der Source und der Masse Vsb bei 0 Volt liegt, verbraucht der Invertierer eine hohe Leckleistung. Der Gesamtspannungsabfall ist der Spannungsabfall zwischen dem Drain des mit der höheren Versorgungsspannungsschiene Vdd gekoppelten MOSFET und der Source des mit der niedrigeren Spannungsversorgungsschiene Vss gekoppelten MOSFET. Um den Effekt des Verbrauchs einer hohen Leckleistung zu überwinden, ist das Ausführungsbeispiel der Schaltung 200 gemäß der vorliegenden Erfindung so konfiguriert, daß dann, wenn die Kernschaltung 202 nicht aktiv ist, die Source-Masse-Spannung Vsb auf einen Spannungswert eingestellt wird, der bewirkt, daß die Schwellenspannung Vt des ausgeschalteten MOSFET der Kernschaltung 202 signifikant abgesenkt wird. Bei dem hier beschriebenen Ausführungsbeispiel wird dies durch Vorspannen der Masse-zu-Source-Sperrschicht in Sperr-Richtung ausgeführt. Eine Erhöhung von Vsb bewirkt darüber hinaus eine Erhöhung bei Vt, da Vt mit der Quadratwurzel von (2 ϕs + Vsb) variiert, wobei ϕs das Fermi-Niveau ist. Ein Erhöhen von Vt bewirkt ein Absenken des Leckstroms Ioff wie es oben in der sich auf 1 beziehenden Diskussion erläutert worden ist. Folglich sichert die Steuerschaltung 204, daß dann, wenn sich die Kernschaltung 202 im Schlaf-Modus befindet, Vsb für den ausgeschalteten Kern-Transistor abgesenkt wird, was zu der oben erläuterten Absenkung von Ioff+ führt.
  • Die Steuerschaltung 204 stellt einen zusätzlichen Mechanismus zur Verfügung, durch welchen Ioff für die Kernschaltung abgesenkt wird. Dies bewirkt eine Reduktion der Spannung Vds des ausgeschalteten Kern-Transistors der Kernschaltung 200. Eine Reduktion von Vds über dem ausgeschalteten Transistor oder den ausgeschalteten Transistoren bewirkt große Einsparungen bei Ioff. Die Absenkung von Vds für die Transistoren der Kernschaltung, die eine Leckleistung aufweisen (im folgenden als ausgeschaltete Kerntransistoren bezeichnet) bewirkt eine Absenkung bei Ioff für diese Transistoren infolge der exponentiellen Abhängigkeit von Ioff von Vds. Die Reduktion bei Vds für den ausgeschalteten Kern-Transistor tritt hauptsächlich auf, weil der Gesamtspannungsabfall über den gestapelten Elementen der Kernschaltung, wie beispielsweise dem P-MOSFET 218 und dem N-MOSFET 217, reduziert wird.
  • Die Reduktion des Gesamtspannungsabfalls über der Kernschaltung 202 wird auf folgende Weise geschaffen. Die Schaltung 200 enthält ein Paar interner Versorgungsschienen 214 (Vddi) und 216 (Vssi), die die Spannungsversorgung für die Kernschaltung 202 zur Verfügung stellen. Im Schlaf-Modus bewirkt die Steuerschaltung 204 ein "Zusammenfallen" des internen Versorgungsschienen 214 und 216 auf Spannungen (Vddi und Vssi), die in ihrem Absolutwert geringer als die Spannungen der externen Schienen Vdd und Vss sind. Im Ergebnis wird Vds für den ausgeschalteten Kerntransistor bei dem Zusammenfallen der internen Spannungsversorgungsschienen 214 und 216 geringer. Bei einem Ausführungsbeispiel wird das Zusammenfallen der Spannungen der internen Versorgungsschienen und die Kontrolle von Ioff von den Paaren stromsteuernder Transistoren (207, 209) und (213, 219) zur Verfügung gestellt. Die stromsteuernden Transistoren 207, 209 und 215 arbeiten zwischen Vssi und Vss, während die stromsteuernden Transistoren 213, 219 und 208 zwischen Vddi und Vdd arbeiten.
  • Wenn die Schaltung 200 sich in einem Schlaf-Modus befindet, sind die Transistoren 207, 209, 213 und 217 ausgeschaltet, indem die Gate-Source-Spannungen (Vgs) dieser Transi storen auf Spannungen unterhalb der Schwellenspannung gesetzt werden. Im Schlaf-Modus wird der Leckstrom durch die Transistoren 207 und 213 kontrolliert. Der Beitrag der Transistoren 207 und 213 ist ein dominanter Teil des Gesamtleckstromes Ioff, der durch die ausgeschalteten Kern-Transistoren fließt, da die Transistoren viel breiter sind als die Transistoren 208, 209, 219 und 215. Folglich ist der durch die Transistoren 219 und 209 erzeugte Leckstrom gegenüber dem Leckstrom durch die Transistoren 207 und 213 vernachlässigbar.
  • Der Leckstrom Ioff, der durch die Transistoren 207 und 213 fließt, verursacht einen Spannungsabfall (Vds) zwischen den Drains und den Sources der Transistoren 207 und 213 in der Größenordnung von Hunderten Millivolt. Im Ergebnis des über den Transistoren 207 und 213 während des Schlaf-Modus entwickelten Spannungsabfalls Vds verringert sich der Abstand zwischen den Spannungen der internen Versorgungsschienen 214 und 216 gegenüber dem Spannungsabstand, den diese internen Versorgungsschienen hatten, als beide Transistoren 207 und 213 eingeschaltet waren. Das Annähern der internen Spannungsversorgungsschienen 214 und 216 führt zu einem Absinken von Vds für die Kerntransistoren 218 und 217. Diese Absenkung von Vds für die Transistoren 217 und 218 führt zu einem geringeren Ioff für diese Transistoren, da Ioff eine exponentielle Abhängigkeit von Vds aufweist. Bei einem Ausführungsbeispiel ist die Differenz zwischen Vdd und Vss etwa 1,3 Volt, während das Zusammenfallen der internen Spannungsversorgungsschienen 214 und 216 einen Spannungsabfall zwischen diesen im Bereich von etwa 1–200 Millivolt verursacht. Darüber hinaus kann es bei einem Ausführungsbeispiel der Schaltung 200 nur eine interne Spannungsversorgungsschiene geben, d. h. entweder 214 oder 216. In diesem Fall kann der Gesamtspannungsabfall der Transistoren der Kernschaltung im Ergebnis des Zusammenfallen der internen Versorgungsschienen ebenfalls abfallen. Darüber hinaus ist zu beachten, daß ein Ausführungsbeispiel der vorliegenden Erfindung implementiert werden könnte, wo es mehr als ein Paar interner Schienen gibt, d. h. mehrere interne Versorgungsschienen, die für verschiedene Strukturen der Kernschaltung verwendet werden können.
  • Der Spannungsabfall Vds über den Transistoren 207 und 213 bewirkt einen "passiven" Vsb-Aufbau in den N-MOSFET- und P-MOSFET-Bauelementen 218 und 217 der Kernschaltung 202 aus den folgenden Gründen. Die Substrate und die Sources für den N-MOSFET 217 und den P-MOSFET 218 des Kerns sind mit verschiedenen Versorgungsspannungen gekoppelt. Die Source des N-MOSFET 217 ist mit Vssi gekoppelt, während sein Substrat mit Vss gekoppelt ist. Die Source des P-MOSFET 218 ist mit Vddi gekoppelt, während sein Substrat mit Vdd gekoppelt ist. Der passive Vsb-Aufbau in den Transistoren 217 und 218 der Kernschaltung bewirkt, daß ihre Schwellenspannung Vt sich zu einem größeren Wert hin verschiebt. Da Ioff umgekehrt proportional zu Vt ist, fällt Ioff mit einer Erhöhung von Vt ab.
  • Die internen Versorgungsschienen 214 und 216 spannen adaptiv die Kern-Transistoren 217 und 218 vor, um einen niedrigen Strom Ioff während des Schlaf-Modus zu sichern. Dies ergibt sich aus einem inhärenten negativen Rückkopplungsmechanismus, bei welchem ein höherer Leckstrom Ioff in der Kernschaltung 202 einen größeren Vds-Abfall bei den Schlaf-Modus-Steuertransistoren 206 und 213 bewirkt. Der größere Vds-Abfall in den Transistoren 207 und 213 "hinterläßt" eine geringere Spannung zwischen den internen Versorgungsschienen 214 und 216, da die Spannungsdifferenz zwischen Vdd und Vss fest vorgegeben ist. Somit "verbleibt" eine geringere Vds für die Kerntransistoren 217 und 218. Die geringere Vds für die Transistoren 217 und 218 bewirkt einen geringeren Ioff-Strom durch diese Transistoren.
  • Das Verhältnis der effektiven Breiten der Schlaf-Steuertransistoren 207 und 213 zu denen der Kerntransistoren 217 und 218 ist ein bestimmender Parameter beim Bestimmen von Ioff. Geringere Verhältnisse der oben erwähnten Breiten bewirken größere Vds-Abfälle über den Transistoren 207 und 213, die eine weitere Reduktion des Stroms Ioff bewirken, da der Strom von Ioff der Transistoren 207 und 213 dominiert wird. Dieser Ioff-Strom ist in erster Linie von den Breiten der zwei Transistoren 207 und 213 abhängig. Da die Transistoren 207 und 213 den Kernstrom während des aktiven Betriebsmodus zur Verfügung stellen, muß das oben erwähnte Verhältnis unter Beachtung sowohl der Schlaf-Modus- als auch der aktiven Modus-Betriebs-Spezifikationen abgeglichen werden. Bei einem Ausführungsbeispiel kann ein 10%-Verhältnis zwischen der Breite der Schlaf-Steuer-Transistoren 207, 213 und der Kerntransistoren 217 bzw. 218 den Strom Ioff während des Schlaf-Modus in einen gewünschten Bereich bringen. Im aktiven Modus würde dieses Verhältnis zu weniger als 50 Millivolt Gesamtspannungsabfall über den Bauelementen 207 und 213 bei Unterstützung einer ausreichenden On-Chip-Entkopplungskapazität C1 zwischen Vddi und Vssi führen.
  • Wenn sich die Schaltung 200 in dem Dämmer-Modus befindet, wird gegenüber dem Schlaf-Modus ein zusätzlicher Betrag des Stroms Ioff zur Verfügung gestellt, um zu sichern, daß die Vddi – Vssi-Potentialdifferenz über der Kernschaltung 202 nicht auf einen Punkt zusammenfällt, hinter welchem Vds und somit Vgs für den eingeschalteten Kerntransistor so gering ist, daß die Leitfähigkeit dieses Transistors geringer wird als die des ausgeschalteten Kerntransistors. Dieser zusätzliche Strom sichert, daß die Vddi – Vssi-Potentialdifferenz ausreicht, so daß eingeschaltete Transistoren eine ausreichende Vgs-Spannung aufweisen, und ihre Leitfähigkeit gegenüber der der ausgeschalteten Transistoren dominiert. Der zusätzliche Betrag des Stroms, der von der Steuerschaltung 204 in dem Dämmer-Modus zur Verfügung gestellt wird, sichert, daß keine internen Knoten infolge der Ioff-Ströme in sämtlichen der logischen Gatter der Kernschaltung in einen Logikzustand "umgeschaltet" werden können. Da infolge des "Stromaushungerns" kein Speicherelement seinen Zustand verlieren kann, hat der Dämmer-Modus die Eigenschaft, zustandsbewahrend zu sein, während er einen minimalen Strom Ioff verbraucht.
  • Der Mechanismus zum Bereitstellen des zusätzlichen Stroms Ioff für Kernbauelemente in dem Dämmer-Modus schließt die Transistoren 209, 215, 208 und 219 ein. Die Transistoren 209 und 219 dienen als Schalter, um den Dämmer-Modus einzuleiten, während die als Dioden-geschalteten Transistoren 208 und 215, die in der Sättigung arbeiten, einen kontrollierten zusätzlichen Strom für den Dämmer-Modus zur Verfügung stellen. Der Sättigungsstrompegel wird von dem Drain-Source-Potential (Vds) gesteuert, das von den Differenzen (Vdd – Vddi) und (Vss – Vssi) und durch die Breiten der Transistoren 208 und 215 bestimmt wird. Bei einem Ausführungsbeispiel können die Breiten der Transistoren 208 und 215 auf 0,1% der effektiven Breiten der Kerntransistoren 217 und 218 eingestellt werden. Dies sichert eine Dämmer-Strom-Pegel im Bereich weniger Hunderter Mikroampere für einen sehr niedrigen Submikrometer-CMOS-Prozeß, während gesichert wird, daß ein robustes Vddi – Vssi-Potential entwickelt wird. Diese Anordnung ist darüber hinaus adaptiver Natur – Vds der Transistoren 208 und 215 steigt mit einer Quadratwurzelabhängigkeit von Ids(Ioff) an, um den von der Kernschaltung geforderten Strom zur Verfügung zu stellen. Dies ist ein weiterer negativer Rückkopplungsmechanismus, der den Minimalstrom liefert, der erforderlich ist, um die Kernschaltung 202 stabil vorzuspannen. Dieser Mechanismus schafft darüber hinaus einen zusätzlichen Strom in dem Fall, in dem bei einigen der Transistoren 200 "Leckdefekte" vorhanden sind.
  • 3 veranschaulicht eine Schaltung 300, die ein Ausführungsbeispiel einer Schaltung zum Reduzieren des Leckstroms gemäß der vorliegenden Erfindung benutzt. Schaltung 300 enthält eine Mehrzahl statischer Speicherzellen mit wahlfreiem Zugriff (SRAM-Zellen). Eine solche SRAM-Zelle 302 ist innerhalb der gestrichelten Linie gezeigt. Die SRAM-Zelle 302 enthält zwei kreuzgekoppelte Invertierer, die aus Paaren von MOSFETs (303, 304) und (305, 306) gebildet sind. Die SRAM-Zelle 302 enthält darüber hinaus Durchlaß-Transistoren 308 und 310, die mit den Ausgangsknoten 320 bzw. 322 der SRAM-Zelle gekoppelt sind. Die Durchlaß-Transistoren 308 und 310 sind darüber hinaus mit den Bit-Leitungen 326 bzw. 328 gekoppelt. Die Schaltung 300 kann in Verbindung mit der zuvor beschriebenen Leck-Steuerschaltung 204, die in 2 gezeigt ist, verwendet werden, um eine Reduktion des Leckstroms des kreuzgekoppelten Invertierers der SRAM-Zelle 302 zu bewirken, wenn sich diese Zelle im Schlaf-Modus befindet, und um ferner einen zusätzlichen Strom zur Verfügung zu stellen, wenn sich diese Zelle in dem Dämmer-Modus befindet.
  • Zusätzlich zur SRAM-Zelle 302 enthält die Schaltung 300 eine Wortleitungs(WL)-Treiberschaltung 312, die einen reduzierten Leckstrom in der SRAM-Schaltung ermöglicht. Die Wortleitungs(WL)-Treiberschaltung steuert die SRAM-Wortleitung(WL) 330 an. Der Wortleitungstreiber 312 enthält interne Spannungsversorgungsschienen Vddi 314 und Vssi 316, die auf dieselbe Weise arbeiten, wie die oben in Verbindung mit dem Ausführungsbeispiel gemäß 2 erläuterten internen Spannungsversorgungsschienen. Zusätzlich enthält die Schaltung 312 zwei Invertierer. Der erste Invertierer enthält die Transistoren 313 und 315, und der zweite Invertierer enthält die Transistoren 318 und 320.
  • Die Schaltung 312 ist so konstruiert, daß sie die Leckströme durch die Durchlaß-Transistoren 308 und 310 reduziert, wenn diese Transistoren ausgeschaltet sind. Darüber hinaus verbraucht die Schaltung 312 einen begrenzten Leistungsbetrag, wenn einige ihrer Bauelemente ausgeschaltet sind. Es sei angenommen, daß sich die SRAM-Zelle 302 in einem Zustand befindet, bei der der Knoten 320 auf eine logische 1 gesetzt ist, während der Knoten 322 auf eine logische 0 gesetzt ist. Folglich hat der Durchlaß-Transistor 308 eine logische 1 an seinem Drain. Der Durchlaß-Transistor 308 weist darüber hinaus eine logische 1 an seiner Source auf, welche mit der Bit-Leitung 326 gekoppelt ist, da die Bit-Leitungen anfänglich auf eine Spannung Vddi vor-aufgeladen werden, die gleich der Spannung ist, auf welche die höhere interne Versorgungsschiene 316 gesetzt wird. Die Bit-Leitungen 326 und 328 werden auf der Voraufladespannung von Vddi während irgendeiner Periode der Inaktivität, die die Abschaltmodi Schlaf-, Leerlauf- und Dämmer-Modus einschließt, gehalten. Bei dem Transistor 308 ist folglich im wesentlichen dieselbe Spannung an das Drain und die Source angekoppelt.
  • Wenn die Wortleitung WL 330 auf logisch 0 gesetzt ist, ist der Transistor 308 ausgeschaltet. Da jedoch sowohl das Drain als auch die Source des Transistors 308 eine gleiche angekoppelte Spannung, d. h. Vddi, aufweisen, ist Vds über dem Transistor 308 näherungsweise gleich 0 Volt. Folglich fließt kein Leckstrom (Ioff) durch den Transistor 308.
  • Das Drain des Durchlaß-Transistors 310 ist mit der Bit-Leitung 328 gekoppelt, die auf Vddi vor-aufgeladen wird. Die Source des Transistors 310 wird auf logisch 0 mit Hilfe des Transistors 306 gesetzt, der diesen Knoten auf die untere interne Schiene Vssi zieht. Dies ist der Punkt, wo die komplementäre Spannung, d. h. logisch 0, auf der anderen Seite der SRAM-Zelle gespeichert wird. Um den Leckstrom durch den Durchlaß-Transistor 310 hindurch zu reduzieren, stellt die Schaltung 312 einen Weg des Vorspannens des Gates des Transistors 310 auf der geringeren externen Schiene Vss anstelle der geringeren internen Schiene Vssi zur Verfügung. Demzufolge weist die Gate-Source-Spannung (Vgs) für den Transistor 310 einen Wert unterhalb des Schwellenwerts auf, da die Source-Spannung am Knoten 322 etwa gleich Vssi und die Spannung am Gate gleich Vss ist. Die Gate-Source-Spannung (Vgs) unterhalb des Schwellenwerts trägt zur Verringerung des Leckstroms Ioff bei.
  • Für weitere detaillierte Erläuterungen siehe Physics of Semiconductor Devices von S. M. Sze (Wiley Publications 1969). Wie man sehen kann, hängt der Leckstrom exponentiell von Vgs ab. Da der Leckstrom für den Transistor 310 jetzt etwa 40% des durch die SRAM-Zelle fließenden Leckstroms bildet, kann eine Einsparung der tatsächlichen Leistung von etwa 40% für die SRAM-Schaltung (Array) in Abhängigkeit von der Betriebsspannung und der Breitenverhältnisse der Transistoren erreicht werden.
  • Ein Leckstrom durch den Transistor 306 wird durch den Mechanismus reduziert, gemäß welchem die internen Versorgungsschienen zusammenfallen, was die Entwicklung einer Source-Substrat-Spannung Vsb für die Transistoren der SRAM-Zelle bewirkt. Diese Energieeinsparung ist analog der in der Kernschaltung, die zuvor in Verbindung mit 2 beschrieben wurde. Die Symmetrie der SRAM-Zelle erzeugt die gleiche Leckstrom(Ioff)-Reduktion, wenn der gespeicherte Zustand innerhalb der Zelle entgegengesetzt dem oben beschriebenen ist, d. h. wenn der Knoten 320 auf eine logische 0 setzt und der Knoten 322 auf eine logische 1 gesetzt ist.
  • Um die Wortleitung 330 auf Vss anstelle von Vssi zu setzen, werden die zwei Invertierer auf die folgende Weise verwendet. Bei dem ersten Invertierer, welcher die Transistoren 313 und 315 enthält, wird die Source des Transistors 313 auf Vss anstelle von Vssi gesetzt. Wenn eine Spannung einer logischen 1 an die Gates der Transistoren 313 und 315 angelegt wird, zieht der Transistor 313 die Spannung an seinem Drain, welches mit der Wortleitung 330 gekoppelt ist, auf Vss anstelle von Vssi. Dies bewirkt, daß die Wortleitung 330 auf Vss gesetzt wird, wodurch der Leckstrom des Durchlaßtransistors 310 auf den Punkt verringert wird, bei dem er als vernachlässigbar angesehen werden könnte.
  • Der zweite Invertierer enthält die Transistoren 318 und 320. Die Source des Transistors 320 ist mit Vdd statt Vddi gekoppelt. Wenn das Wortleitungsauswahlsignal WLSEL, das über die Leitung 340 angesteuert wird, auf Vssi gesetzt wird, zieht der Transistor 320 den Ausgangsknoten 332 des zweiten Invertierers auf einen Spannungswert, der im wesentlichen gleich Vdd ist, da die Source des Transistors 320 mit Vdd gekoppelt ist. Da der Knoten 332 mit den Gates der Transistoren 313 und 315 gekoppelt ist, hat die Gate-Source-Spannung für den Transistor 315 einen Wert unterhalb der Schwellenspannung, da Vdd größer als Vddi ist. Dies bewirkt, daß der Leckstrom des Transistors 315 beträchtlich geringer ist, als er anderenfalls wäre, da die Gate-Source-Spannung Vgs für diesen Transistor positiv ist. Die positive Vgs verringert den Leckstrom exponentiell, da das P-MOS-Bauelement durch die negative Vgs weiter eingeschaltet und durch die positive Vgs weiter ausgeschaltet wird. Die oben erwähnten Gleichungen, die die Abhängigkeit von Ioff von Vgs ausdrücken, sind auf die P-MOS-Bauelemente anwendbar, aber mit umgekehrten Polaritäten, wie es Fachleuten gut bekannt ist. Auf diese Weise wird gesichert, daß der Leckstrom durch das relativ breite Bauelement 315 nicht unnötig durch die höhere Vds, die durch das Koppeln des Drains des Transistors 315 mit Vss anstelle von Vssi erzeugt wird, verschlimmert wird. Anderenfalls könnte dieser größere Leckstrom den Nutzen, der sich daraus ergibt, daß die Wortleitung 330 auf Vss für die angekoppelte SRAM-Zelle 302 liegt, zunichte machen. Man beachte, daß es bei dem SRAM wahrscheinlich ist, daß viele derartige SRAM-Zellen mit der Wortleitung 330 gekoppelt sind. Bei einem Ausführungsbeispiel ist die Anzahl der SRAM-Zellen gleich 140.
  • Der erhöhte Leckstrom, der infolge des Koppelns der Source des Transistors 320 mit Vdd über das Bauelement 318 erzeugt werden kann, wird durch die geringeren Größen der Transistoren 320 und 318 gemildert. Diese Transistoren sind groß genug, um die am Knoten 332 präsentierte kapazitive Last anzusteuern, d. h. die Gates der Bauelemente 315 und 313. Darüber hinaus erzeugt in dem Abschaltzustand der Serienstapel, der die Bauelemente 318, 329 und 334 enthält, einen sehr geringen Leckstrom, da alle drei Serienbauelemente ausgeschaltet sind.
  • Die Schaltung 300 enthält ferner eine NAND-Schaltung, die aus den Transistoren 329, 333, 334 und 392 besteht. Die größere Vdd-zu-Vssi-Spannung, welcher der zweite Invertierer ausgesetzt ist, fällt über dem Dreifach-Stapel ab, der aus 318, 329 und 334 besteht, welche sämtlich sich im Abschaltbetriebsbereich in dem heruntergeschalteten Zustand befinden. Die Serienkombination erzeugt eine Source-Substrat-Spannung an beiden oberen Bauelementen 318 und 329, während Vds jedes Transistors durch Aufteilung der Differenz (Vdd – Vssi)-Spannung zwischen ihnen erzeugt wird, wobei jeder Transistor eine Vds von etwa (Vdd – Vssi)/3 sieht.
  • Der Transistor 333 ist mit Doppelstapel von 329 und 334 gekoppelt, der einen sehr geringen Leckstrom aufweist, wenn diese Bauelemente AUS sind. Bei dieser Konfiguration ist der Gesamtleckstrom der WL-Treiberschaltung etwa 30 des Gesamtleckstroms einer herkömmlichen WL-Treiberschaltung. Demzufolge wird durch Verwendung dieser WL-Treiberschaltung der Leckstrom nicht nur bei den Array-Bauelementen reduziert, sondern darüber hinaus beträchtlich in der WL-Treiberschaltung selbst.
  • Fachleute werden erkennen, daß der Knoten 332 im wesentlichen tri-stated ist, wenn WLSEL angelegt wird, aber die virtuelle Masse (VGND) 338 auf logisch 1, d. h. auf Vddi, ist. Knoten 332 wird durch den P-MOS-Transistor 335 und das VNGD#-Signal über die Leitung 336, welches stets in den dem VNGD-Signal über die Leitung 338 entgegengesetzten Zustand angesteuert wird, auf dem hohen Zustand gehalten. Die Source dieses P-MOS-"Halter"-Bauelements 335 ist auf Vdd.
  • Bei einem zweiten Ausführungsbeispiel der Erfindung kann eine herkömmlichere Wortleitungs-WL-Treiberschaltung, wie beispielsweise die in 4 gezeigte, so modifiziert werden, daß ihr Leckstrom auf eine Weise reduziert wird, die analog der in 3 beschriebenen ist. Die WL-Treiberschaltung, die aus dem NAND-Gatter 402 und dem Invertierer 403 zusammengesetzt ist, treibt die Wortleitung (WL) 430 auf der Grundlage des Auswahleingangssignals WLSEL (404) und des Synchronisiertakteingangssignals CLK (405). Wie bei dem vorhergehenden Ausführungsbeispiel wird der Ioff bei den Durchlaßtransistoren der SRAM-Zelle reduziert, indem die WL-Spannung auf Vss statt auf Vssi reduziert wird. Dies wird durch die Schaltungskonfiguration, die in 5 gezeigt ist, ausgeführt. In 5 besteht der Invertierer 403 aus den Kerntransistoren 415 und 413. Transistor 413 ist so konfiguriert, daß sowohl seine Source als auch sein Substrat mit Vss (Knoten 414) gekoppelt sind, so daß der WL-Knoten auf 0 Volt (Vss) statt auf Vssi angesteuert wird, wie es oben beschrieben worden ist. Wie gerade zuvor beschrieben, würde die höhere Vds an dem Transistor 415 den Leckstrom durch das Bauelement 415 übermäßig erhöhen, wenn dieser Effekt nicht durch eine positive Vgs an dem P-MOS-Bauelement 415, die von dem NAND-Gatter 402 erzeugt wird, gemildert würde. Diese Spannung wird durch die Erzeugung eines WLN-Signals über die Leitung 431 auf Vdd statt auf Vddi erzeugt, was die Sources der Transistoren 420 und 421 mit Vdd koppelt. Wie bei dem vorhergehenden Ausführungsbeispiel begrenzt dies den Ioff durch den Wortleitungstreiber-Transistor 415.
  • Die erhöhte Spannung, die dem Reihen-Stapel, der aus den Transistoren 422 und 423 besteht, präsentiert wird, erzeugt keinen großen Ioff durch diese Transistoren, da sie in einer Stapel-Konfiguration konfiguriert sind, die wirksam bei der Begrenzung des Leckstroms ist, wie oben beschrieben worden ist. Während das in Verbindung mit 3 beschriebene Ausführungsbeispiel bei der Begrenzung des Energieverbrauchs infolge von Ioff bei einem SRAM-Array effektiver sein kann, kann das in den 4 und 5 veranschaulichte Ausführungsbeispiel wegen seiner Einfachheit erwünscht sein.

Claims (5)

  1. Schaltung, aufweisend: eine Kernschaltung (202) mit wenigstens einem MOSFET-Bauelement (217, 218); zwei externe Spannungsversorgungsleitungen (VDD, VSS), wobei wenigstens eine der externen Spannungsversorgungsleitungen mit einer zugehörigen internen Spannungsversorgungsleitung (VDDi 214, VSSi 216) gekoppelt ist; und eine mit der Kernschaltung gekoppelte und die wenigstens eine interne Spannungsversorgungsleitung (VDDi 214, VSSi 216) umfassende Steuerschaltung (204) zum Reduzieren eines Leckstroms der Kernschaltung, wobei die Steuerschaltung eine Vorrichtung (213, 208, 219, 207, 215, 209) aufweist, die die wenigstens eine interne Spannungsversorgungsleitung (VDDi 214, VSSi 216) mit der zugehörigen externen Spannungsversorgungsleitung (VDD, VSS) koppelt, wobei die Vorrichtung aufweist: (a) einen Schlafmodus-FET (213, 207), der im Normalbetrieb der Kernschaltung (202) eingeschaltet ist und dann die wenigstens eine interne Spannungsversorgungsleitung mit der zugehörigen externen Spannungsversorgungsleitung verbindet, und der ausgeschaltet ist, wenn sich die Kernschaltung (202) in einem Schlafmodus oder in einem Dämmer-Modus befindet, wobei die Breite des Schlafmodus-FET (207, 213) im Bereich von 10% der Breite des wenigstens einen MOSFET-Bauelements (217, 218) liegt, und (b) parallel geschaltet zu dem Schlafmodus-FET (213, 207), eine Serienschaltung aus einem Schalterbauelement (219, 209) und einem als Diode geschalteten Transistor (208, 215), wobei das Schalterbauelement (219, 209) ausgeschaltet ist, wenn sich die Kernschaltung (202) in dem Schlafmodus befindet, und eingeschaltet ist, wenn sich die Kernschaltung (202) in dem Dämmer-Modus befindet, wobei dann die wenigstens eine interne Spannungsversorgungsleitung (VDDi 214, VSSi 216) über den als Diode geschalteten Transistor (208, 215) mit der zugehörigen externen Spannungsversorgungsleitung (VDD, VSS) gekoppelt ist und der als Diode geschaltete Transistor (208, 215) einen Strom zum Aufrechterhalten des logischen Zustands der Kernschaltung erzeugt.
  2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass jeder der beiden externen Spannungsversorgungsleitungen (VDD, VSS) eine interne Spannungsversorgungsleitung (VDDi 214, VSSi 216) zugeordnet ist.
  3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Kernschaltung (202) derart zwischen die Spannungsversorgungsleitungen eingekoppelt ist, dass eine Source des wenigstens einen MOSFET-Bauelements (217, 218) mit einer der internen Spannungsversorgungsleitungen (VDDi 214, VSSi 216) und der Substrat(Bulk)-Anschluss dieses MOSFET-Bauelements mit der zugehörigen externen Spannungsversorgungsleitung (VDD, VSS) gekoppelt ist.
  4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Kernschaltung wenigstens einen CMOS-Inverter mit einem p-MOSFET (218) und einem n-MOSFET (217) umfasst.
  5. Schaltung nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass die Breite des als Diode geschalteten Transistors (208, 215) 0,1% der effektiven Breite des wenigstens einen MOSFET-Bauelements (217, 218) ist.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6405347B1 (en) * 1999-06-30 2002-06-11 Hewlett-Packard Company Method and apparatus for determining the maximum permitted and minimum required width of a feedback FET on a precharge node
US6772356B1 (en) 2000-04-05 2004-08-03 Advanced Micro Devices, Inc. System for specifying core voltage for a microprocessor by selectively outputting one of a first, fixed and a second, variable voltage control settings from the microprocessor
JP4353393B2 (ja) * 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP5240792B2 (ja) * 2001-06-05 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置
ATE354209T1 (de) * 2002-01-23 2007-03-15 Koninkl Philips Electronics Nv Integrierte schaltung und batteriebetriebenes elektronisches gerät
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US20040128574A1 (en) * 2002-12-31 2004-07-01 Franco Ricci Reducing integrated circuit power consumption
US7027346B2 (en) * 2003-01-06 2006-04-11 Texas Instruments Incorporated Bit line control for low power in standby
US7055007B2 (en) * 2003-04-10 2006-05-30 Arm Limited Data processor memory circuit
WO2004102623A2 (en) 2003-05-07 2004-11-25 Virtual Silicon Technology, Inc. Managing power on integrated circuits using power islands
US7227404B2 (en) * 2003-09-15 2007-06-05 Texas Instruments Incorporated Method for preventing regulated supply undershoot in state retained latches of a leakage controlled system using a low drop out regulator
US7212462B1 (en) * 2003-11-04 2007-05-01 Xilinx, Inc. Structure and method for suppressing sub-threshold leakage in integrated circuits
JP2005157620A (ja) * 2003-11-25 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路
US7126861B2 (en) * 2003-12-30 2006-10-24 Intel Corporation Programmable control of leakage current
US7177176B2 (en) * 2004-06-30 2007-02-13 Intel Corporation Six-transistor (6T) static random access memory (SRAM) with dynamically variable p-channel metal oxide semiconductor (PMOS) strength
KR100604876B1 (ko) * 2004-07-02 2006-07-31 삼성전자주식회사 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치
US7164616B2 (en) * 2004-12-20 2007-01-16 Intel Corporation Memory array leakage reduction circuit and method
JP4660280B2 (ja) * 2005-05-25 2011-03-30 株式会社東芝 半導体記憶装置
TW200707177A (en) * 2005-08-08 2007-02-16 Ind Tech Res Inst Leakage current control circuit with a single low voltage power supply and method thereof
US7728621B2 (en) 2005-08-16 2010-06-01 Novelics, Llc Block-by-block leakage control and interface
US7271615B2 (en) * 2005-08-16 2007-09-18 Novelics, Llc Integrated circuits with reduced leakage current
US7852113B2 (en) * 2005-08-16 2010-12-14 Novelics, Llc. Leakage control
JP4865503B2 (ja) * 2006-07-14 2012-02-01 日本電信電話株式会社 リーク電流低減回路
US7447101B2 (en) * 2006-12-22 2008-11-04 Fujitsu Limited PG-gated data retention technique for reducing leakage in memory cells
US7414878B1 (en) * 2007-05-04 2008-08-19 International Business Machines Corporation Method for implementing domino SRAM leakage current reduction
KR101799482B1 (ko) * 2010-12-29 2017-11-20 삼성전자주식회사 기입 어시스트 회로를 포함하는 정적 메모리 장치
US20130107651A1 (en) 2011-10-27 2013-05-02 Cold Brick Semiconductor, Inc. Semiconductor device with reduced leakage current and method for manufacture the same
US9939883B2 (en) * 2012-12-27 2018-04-10 Nvidia Corporation Supply-voltage control for device power management
US8975934B2 (en) 2013-03-06 2015-03-10 Qualcomm Incorporated Low leakage retention register tray
US9390787B2 (en) * 2013-03-15 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Biasing bulk of a transistor
WO2014158200A1 (en) * 2013-03-25 2014-10-02 Cold Brick Semiconductor, Inc. Semiconductor device with reduced leakage current and method for manufacture the same
US10431269B2 (en) 2015-02-04 2019-10-01 Altera Corporation Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration
IT201600121631A1 (it) * 2016-11-30 2018-05-30 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase con un circuito di pilotaggio di linea di parola a elevata velocita'
US10879898B2 (en) 2018-01-23 2020-12-29 Samsung Electronics Co., Ltd. Power gating circuit for holding data in logic block
CN109741778A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 一种dram输出驱动电路及其减小漏电的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274601A (en) * 1991-11-08 1993-12-28 Hitachi, Ltd. Semiconductor integrated circuit having a stand-by current reducing circuit
US5486774A (en) * 1991-11-26 1996-01-23 Nippon Telegraph And Telephone Corporation CMOS logic circuits having low and high-threshold voltage transistors
US5726946A (en) * 1994-06-02 1998-03-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having hierarchical power source arrangement
US5726562A (en) * 1995-09-07 1998-03-10 Nec Corporation Semiconductor device and power supply controller for same
DE19811353C1 (de) * 1998-03-16 1999-07-22 Siemens Ag Schaltungsanordnung zur Reduzierung des Leckstromes

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3112047B2 (ja) * 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
JP2631335B2 (ja) * 1991-11-26 1997-07-16 日本電信電話株式会社 論理回路
US6009034A (en) * 1995-08-15 1999-12-28 Micron Technology, Inc. Memory device with distributed voltage regulation system
KR100392687B1 (ko) * 1995-10-31 2003-11-28 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치
CN1163482A (zh) * 1996-01-30 1997-10-29 株式会社日立制作所 带有降漏电流装置的半导体集成电路器件
KR100253647B1 (ko) * 1997-02-22 2000-04-15 윤종용 전력감소회로
JPH10261946A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
JPH11112297A (ja) * 1997-10-06 1999-04-23 Nec Corp ラッチ回路及びこのラッチ回路を有する半導体集積回路
KR100269643B1 (ko) * 1997-11-27 2000-10-16 김영환 전력소비 억제회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274601A (en) * 1991-11-08 1993-12-28 Hitachi, Ltd. Semiconductor integrated circuit having a stand-by current reducing circuit
US5486774A (en) * 1991-11-26 1996-01-23 Nippon Telegraph And Telephone Corporation CMOS logic circuits having low and high-threshold voltage transistors
US5726946A (en) * 1994-06-02 1998-03-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having hierarchical power source arrangement
US5726562A (en) * 1995-09-07 1998-03-10 Nec Corporation Semiconductor device and power supply controller for same
DE19811353C1 (de) * 1998-03-16 1999-07-22 Siemens Ag Schaltungsanordnung zur Reduzierung des Leckstromes

Also Published As

Publication number Publication date
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