DE10038228A1 - Zellenblockstruktur eines nichtflüchtigen ferroelektrischen Speichers - Google Patents

Abstract

Eine Zellenblockstruktur eines nichtflüchtigen ferroelektrischen Speichers mit einem Zellenarrayblock mit Wortleitungen mit Teilwortleitungsstruktur, die mit einem SWL-Treiberblock verbunden sind, um durch diesen gesteuert zu werden, ist mit Folgendem versehen: DOLLAR A - einer Zellenblock-Auswählschalteinheit (93), die in einem Unterteilungsbereich des Zellenarrayblocks in einen ersten Bereich (95) oder einen zweiten Bereich (97) unterteilt ist, mit einer Elektrode, die mit einer Bitleitung für den ersten Bereich verbunden ist, und einer anderen Elektrode, die mit einer Bitleitung für den zweiten Bereich verbunden ist; und DOLLAR A - einem ersten und einem zweiten Leseverstärkerarray (98b, 99b) zum Lesen eines Datenwerts aus einem Zellenarray entweder im ersten Bereich oder im zweiten Bereich, wie durch die Zellenblock-Auswählschalteinheit ausgewählt. DOLLAR A Durch diese Struktur können die Ladungen auf einer Bitleitung gesenkt werden und Leseverstärkerblöcke auf einfache Weise angeordnet werden.

Description

Die Erfindung betrifft einen nichtflüchtigen ferroelektri­ schen Speicher, spezieller die Zellenblockstruktur eines solchen, durch die die Ladung einer Bitleitung gesenkt wer­ den kann und Leseverstärkerblöcke auf einfache Weise ange­ ordnet werden können.

Ferroelektrische Speicher, d. h. FRAMs (Ferroelectric Random Access Memory = ferroelektrischer Direktzugriffsspeicher), die im Wesentlichen eine Datenverarbeitungsgeschwindigkeit wie DRAMs (Dynamic Random Access Memory = dynamischer Di­ rektzugriffsspeicher) aufweisen, wie sie derzeit in weitem Umfang als Halbleiterspeicher verwendet werden, und die Da­ ten selbst dann aufrechterhalten können, wenn die Spannung abgeschaltet ist, erfahren Aufmerksamkeit als Speicher der nächsten Generation. Ein FRAM, der eine ähnliche Struktur wie ein DRAM aufweist, ist mit einem Kondensator aus ferro­ elektrischem Material versehen, um die hohe Restpolarisation desselben zu nutzen, was die Aufrechterhaltung von Daten selbst nach dem Wegnehmen eines elektrischen Felds ermög­ licht.

Wenn nachfolgend der Kürze halber von einem Speicher die Re­ de ist, ist darunter immer ein nichtflüchtiger ferroelektri­ scher Speicher zu verstehen, solange nichts anderes speziell angegeben ist.

Nun wird ein bekannter Speicher unter Bezugnahme auf die beigefügten Fig. 1 bis 5 erläutert. Dabei zeigt Fig. 1 das System einer Einheitszelle des Speichers.

Gemäß Fig. 1 ist das System der Einheitszelle eines bekann­ ten Speichers mit Folgendem versehen: einer in einer Rich­ tung ausgebildeten Bitleitung B/L; einer rechtwinklig zur Bitleitung ausgebildeten Wortleitung W/L; einer Plattenlei­ tung P/L, die beabstandet von der Wortleitung in derselben Richtung wie diese ausgebildet ist; einem Transistor T1, dessen Gate mit der Wortleitung und dessen Source mit der Bitleitung verbunden ist; und einem ferroelektrischen Kon­ densator FC1, dessen erster Anschluss mit dem Drain des Transistors T1 und dessen zweiter Anschluss mit der Platten­ leitung P/L verbunden ist.

Nun wird das Gesamtarraysystem dieses Speichers mit dem ge­ nannten System der Einheitszelle unter Bezugnahme auf Fig. 2, die ein Blockdiagramm des Speichers zeigt, und Fig. 3, die ein Schaltungssystem zu Fig. 2 zeigt, erläutert.

Das Blocksystem ist mit Folgendem versehen: einem Hauptzel­ lenarray 41 mit Einheitszellen mit einem unteren Teil, der einem Bezugszellenarray 42 zugeordnet ist; einem Wortlei­ tungstreiber 43 auf einer Seite des Hauptzellenarrays 41, um ein Ansteuerungssignal an das Hauptzellenarray 41 und das Bezugszellenarray 43 zu liefern; und einer Leseverstärker­ einheit 44, die unter dem Hauptzellenarray 41 ausgebildet ist. Der Wortleitungstreiber 43 liefert ein Ansteuerungs­ signal für das Hauptzellenarray 41 an die Hauptwortleitung sowie für das Bezugszellenarray 42 an die Bezugswortleitung. Die Leseverstärkereinheit 44 verfügt über eine Anzahl von Leseverstärkern, die jeweils zum Verstärken von Signalen auf Bitleitungen und inversen Bitleitungen dienen.

Nun wird die Schaltung eines Speichers mit diesem System an Hand der Fig. 3 erläutert.

Gemäß Fig. 3 verfügt das Hauptzellenarray 41 über eine Struktur mit gefalteter Bitleitung, wie ein DRAM. Außerdem verfügt auch das Bezugszellenarray 42 über eine Struktur mit gefalteter Bitleitung sowie eine Bezugszellen-Wortleitung und eine Bezugszellen-Plattenleitung, die ein Paar bilden. Die Bezugszellen-Wortleitung und die Bezugszellen-Platten­ leitung sind als RWL_N-1, RPL_N-1 und RWL_N, RPL_N bezeich­ net. Wenn die Hauptzellen-Wortleitung MWL_N-1 und die Haupt­ zellen-Plattenleitung MPL_N-1 aktiviert werden und auch die Bezugszellenwortleitung RWL_N-1 und die Bezugszellen-Plat­ tenleitung RPL_N-1 aktiviert werden, wird der Datenwert ei­ ner Hauptzelle auf die Bitleitung B/L geladen, und wird der Datenwert von einer Bezugszelle auf die inverse Bitleitung BB/L geladen. Wenn dagegen die Hauptzellen-Wortleitung MWL_N und die Hauptzellen-Plattenleitung MPL_N aktiviert werden und auch die Bezugszellen-Wortleitung RWL_N und die Bezugs­ zellen-Plattenleitung RPL_N aktiviert werden, wird der Da­ tenwert einer Hauptzelle auf die inverse Bitleitung BB/L geladen, und der Datenwert einer Bezugszelle wird auf die Bitleitung B/L geladen. In diesem Fall liegt der durch die Bezugszelle geschaffene Bitleitungspegel REF zwischen durch die Hauptzelle geschaffene Bitleitungspegeln B_H(hoch) und B_L(niedrig). Daher sind zwei Verfahren zum Betreiben von Bezugszellen möglich, um die Bezugsspannung REF zwischen den Bitleitungspegeln B_H und B_L zu positionieren. Beim ersten Verfahren wird der logische Wert in den Kondensator der Be­ zugszelle eingespeichert, was dadurch bewerkstelligt werden kann, dass der Kondensator einer Bezugszelle mit einer Größe versehen wird, die kleiner als die Größe des Kondensators einer Hauptzelle ist. Das zweite Verfahren besteht darin, den logischen Wert 0 in den Kondensator einer Bezugszelle einzuspeichern, was dadurch bewerkstelligt werden kann, dass der Kondensator der Bezugszelle mit einer Größe versehen wird, die größer als diejenige des Kondensators einer Haupt­ zelle ist. So kann der bekannte Speicher unter Verwendung eines der vorstehenden zwei Verfahren eine von der Lesever­ stärkereinheit 44 benötige Bezugsspannung erzeugen.

Nun wird ein System eines Leseverstärkers beim bekannten Speicher gemäß dem obigen System erläutert. Dazu zeigt Fig. 4 die Schaltung eines Leseverstärkers beim bekannten Spei­ cher, und Fig. 5 zeigt einen Block ferroelektrischer Spei­ cherzellen, in denen Leseverstärker vom Latchtyp verwendet sind.

Der bekannte Leseverstärker verfügt über zwei PMOS-Transis­ toren und zwei NMOS-Transistoren, die ein Invertersystem in Latchform bilden. Es existieren ein erster PMOS-Transistor MP1 und ein zweiter PMOS-Transistor MP2, die an entgegenge­ setzten Seiten angeordnet sind, wobei der Ausgangsanschluss des ersten PMOS-Transistors MP1 mit dem Gate des zweiten PMOS-Transistors MP2 verbunden ist und der Ausgangsanschluss des zweiten PMOS-Transistors MP2 mit dem Gate des ersten PMOS-Transistors MP1 verbunden ist. Den Eingangsanschlüssen des ersten und zweiten PMOS-Transistors MP1 und MP2 wird gemeinsam ein Signal SAP zugeführt, bei dem es sich um ein Aktivierungssignal zum Aktivieren des ersten und zweiten PMOS-Transistors MP1 und MP2 handelt. Der Ausgangsanschluss des ersten PMOS-Transistors MP1 ist mit dem ersten NMOS- Transistor MN1 in Reihe geschaltet, und der Ausgang des zweiten PMOS-Transistors MP2 ist mit dem zweiten NMOS-Tran­ sistor MN2 in Reihe geschaltet. Der Ausgangsanschluss des zweiten NMOS-Transistors MN2 ist mit dem Gate des ersten NMOS-Transistors MN1 verbunden, und der Ausgangsanschluss des ersten NMOS-Transistors MN1 ist mit dem Gate des zweiten NMOS-Transistor MN2 verbunden. Den Eingangsanschlüssen des ersten und zweiten NMOS-Transistors MN1 und MN2 wird gemein­ sam ein Signal SAN zugeführt, das ein Aktivierungssignal zum Aktivieren des ersten und zweiten NMOS-Transistors MN1 und MN2 ist. Die Ausgangsanschlüsse des ersten PMOS-Transistors MP1 und des ersten NMOS-Transistors MN1 sind gemeinsam mit der Bitleitung B_N verbunden, und die Ausgangsanschlüsse des zweiten PMOS-Transistors MP2 und des zweiten NMOS-Transis­ tors MN2 sind mit der nächsten Bitleitung B_N+1 verbunden. Der Ausgangsanschluss des Leseverstärkers ist jeweils mit den Bitleitungen B_N und B_N+1 verbunden, um Eingabe- und Ausgabevorgänge in/von der Hauptzelle und der Bezugszelle zu ermöglichen. Daher werden in einer allgemeinen Vorabladepe­ riode, in der der Leseverstärker nicht aktiviert ist, die Signale SAP, SAN sowie diejenigen auf den Bitleitungen B_N und B_N+1 alle auf 1/2 Vcc gehalten. Andererseits wird das Signal SAP auf einen hohen Pegel hochgezogen, während das Signal SAN auf einen niedrigen Pegel herabgezogen wird, wenn der Leseverstärker aktiviert wird.

Dieser Leseverstärker verfügt über das folgende Layout.

Wenn der Zellenblock über ein System mit offener Bitleitung verfügt, ist der Leseverstärker zwischen zwei Zellenarray­ blöcken 1 und 2 angeordnet, wobei zwei Eingangsanschlüsse desselben mit jeweiligen Bitleitungen für die Zellenarray­ blöcke 1 und 2 verbunden sind.

Jedoch bestehen beim bekannten Speicher die folgenden Pro­ bleme:

• - erstens führt die Verwendung verschiedener Datenbusse beim Lesen und Schreiben von Daten dazu, dass viele Datenbusse bereitzustellen sind, was ein effektives Layout des Designs verhindert.
• - zweitens kann keine Stabilität bei der Verstärkung folgend auf Lese- und Schreibvorgänge erwartet werden.
• - drittens ist das Leseverstärkerarray entsprechend dem Zel­ lenarrayblock vorhanden, was wegen Ladevorgängen betreffend die Bitleitung und wegen Schwierigkeiten beim Verkleinern der Layoutfläche für das gesamte Chiparray zu einer Grenze beim Entwickeln schnellerer Daten-Eingabe/Ausgabe-Vorgänge führt, zu Schwierigkeiten bei einer effizienten Anordnung von Zellenarrays und Leseverstärkerarrays führt, zu hohem Zeitaufwand vom Speicherdesign bis zur Massenherstellung führt und die Wettbewerbsfähigkeit eines Produkts senkt.

Der Erfindung liegt die Aufgabe zu Grunde, eine Zellenblock­ struktur eines nichtflüchtigen ferroelektrischen Speichers zu schaffen, die eine verringerte Ladung von Bitleitungen und ein Anordnen von Leseverstärkerblöcken auf einfache Wei­ se ermöglicht.

Diese Aufgabe ist durch die Zellenblockstrukturen gemäß den beigefügten unabhängigen Ansprüchen 1, 4 und 6 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 zeigt ein System einer Einheitszelle bei einem be­ kannten Speicher;

Fig. 2 zeigt ein Blockdiagramm eines bekannten Speichers;

Fig. 3 zeigt schematisch eine Schaltung des Speichers von Fig. 2;

Fig. 4 zeigt die Schaltung eines Leseverstärkers im bekann­ ten Speicher;

Fig. 5 zeigt eine Block ferroelektrischer Speicherzellen, in denen ein Leseverstärker vom Latchtyp verwendet ist;

Fig. 6 zeigt schematisch eine Schaltung eines SWL-Speichers gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 7 zeigt ein Betriebszeitdiagramm eines SWL-Speichers;

Fig. 8 zeigt eine Schaltung eines 1T1C-Schalters einschließ­ lich Bezugszellen;

Fig. 9 zeigt ein Grundsystem eines Zellenarrayblocks gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 10a und 10b veranschaulichen die grundlegenden Verbin­ dungen in einer Zellenblock-Auswählschalteinheit gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 11 zeigt das System eines Schaltbauteils in einer Zel­ lenblock-Auswählschalteinheit;

Fig. 12 zeigt detailliert die Verbindungen in einer Zellen­ block-Auswählschalteinheit und einem Leseverstärkerblock;

Fig. 13 zeigt detailliert das System eines Leseverstärker­ blocks;

Fig. 14 zeigt das Layout von Zellenarrayblöcken bei einem Ausführungsbeispiel der Erfindung;

Fig. 15 zeigt das System von Schaltbauteil-Verbindungen zwi­ schen Zellenarrayblöcken;

Fig. 16 zeigt detailliert Verbindungen von Schaltbauteilen und Leseverstärkerblöcken zwischen Zellenarrayblöcken und

Fig. 17 zeigt detailliert das System des Leseverstärker­ blocks in Fig. 16.

Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den bei­ gefügten Zeichnungen dargestellt sind. Als Erstes wird das System einer Einheitszelle in einem Array eines Speichers gemäß einem Ausführungsbeispiel der Erfindung an Hand der Fig. 6 und 7 erläutert.

Eine Einheitszelle eines Speichers gemäß dem Ausführungsbei­ spiel ist mit Folgendem versehen: einer ersten Teilwortlei­ tung SWL1 und einer zweiten Teilwortleitung SWL2, die einen bestimmten gegenseitigen Abstand einhalten und in Zeilen­ richtung verlaufen; einer ersten Bitleitung B/L1 und einer zweiten Bitleitung B/L2, die so ausgebildet sind, dass sie die erste und die zweite Teilwortleitung SWL1 und SWL2 schneiden; einem ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Drain mit der ersten Bitleitung B/L1 verbunden ist; einem ersten ferroelektrischen Kondensator FC1, der zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2 geschaltet ist; einem zweiten Transistor T2, dessen Gate mit der zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain mit der zweiten Bitleitung B2 verbunden ist; und einem zweiten ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist. Zwischen benachbarten Bitleitungen existiert ein Leseverstärker SA zum Erfassen von Daten von diesen benachbarten Bitleitungen und zum Lie­ fern der Daten an eine Datenleitung DL oder eine inverse Da­ tenleitung /DL. Zum Liefern eines Aktivierungssignals SEN zum Aktivieren des Leseverstärkers ist eine Leseverstärker- Aktivierungseinheit vorhanden, und zum selektiven Schalten der Bitleitungen und der Datenleitungen ist eine Auswähl­ schalteinheit CS vorhanden. Eine Anzahl der vorstehenden Einheitszellen bildet ein Zellenarray, wobei eine Einheits­ zelle hinsichtlich ihrer Funktion als Datenspeichereinheit über ein Paar Teilwortleitungen, eine Bitleitung, einen Transistor 1T und einen ferroelektrischen Kondensator 1C verfügt, während sie hinsichtlich der Struktur über ein Paar Teilwortleitungen, zwei Bitleitungen, zwei Transistoren 2T und zwei ferroelektrischen Kondensatoren 2C verfügt. Bei der Erfindung wird eine 2T/2C-Struktur, die hinsichtlich der Struktur die Grundlage bildet, als Einheitszelle definiert.

Nun wird unter Bezugnahme auf das zeitbezogene Diagramm der Fig. 7 ein Daten-Eingabe/Ausgabe-Vorgang bei diesem Speicher erläutert.

In einer Periode T0, nämlich einer Periode vor dem Aktivie­ ren der ersten Teilwortleitung SWL1 und der zweiten Teil­ wortleitung SWL2 auf H(Hoch), werden alle Bitleitungen vorab auf den Schwellenspannungspegel eines NMOS-Transistors gela­ den. In einer Periode T1, nämlich einer solchen, in der so­ wohl die erste als auch die zweite Teilwortleitung SWL1 und SWL2 auf H aktiviert sind, wird der Datenwert in einem fer­ roelektrischen Kondensator an die Hauptbitleitung geliefert, um deren Pegel zu ändern. In diesem Fall tritt, da Felder entgegengesetzter Polaritäten an die Bitleitung und die Teilwortleitung angelegt werden, hinsichtlich eines ferro­ elektrischen Kondensators, in dem ein Datenwert auf hohem Pegel gespeichert ist, eine Zerstörung der Polaritäten des ferroelektrischen Materials auf, was für den Fluss eines ho­ hen Stroms sorgt, der in der Bitleitung eine hohe Spannung induziert. Im Gegensatz hierzu tritt, wenn Felder derselben Polarität an die Bitleitung und die Teilwortleitung angelegt werden, in einem ferroelektrischen Kondensator, in dem ein Datenwert von niedrigem Pegel gespeichert ist, kein Zerstö­ ren von Polaritäten des ferroelektrischen Materials auf, was zum Fließen nur eines kleinen Stroms führt, der nur eine niedrige Spannung in der Bitleitung induziert. Wenn dieser Zellendatenwert geeignet auf die Bitleitung geladen ist, wird das Leseverstärker-Aktivierungssignal SEN zum Aktivie­ ren des Leseverstärkers auf hoch überführt, um den Bitlei­ tungspegel zu verstärken. Da der logische Datenwert H in der zerstörten Zelle nicht wiederhergestellt werden kann, wenn sich die erste und zweite Teilwortleitungen SWL1 und SWL2 im hohen Zustand befinden, wird der logische Datenwert H in folgenden Perioden T2 und T3 wiederhergestellt. Dabei wird die erste Teilwortleitung SWL1 in der Periode T1 auf niedrig gebracht, und die zweite Teilwortleitung SWL2 wird auf dem hohen Pegel gehalten und der zweite Transistor T2 wird ein­ geschaltet. In diesem Fall wird, wenn die Bitleitung hoch liegt, der hohe Datenwert an eine der Elektroden des zweiten ferroelektrischen Kondensators FC2 übertragen, um zwischen dem niedrigen Zustand der ersten Teilwortleitung SWL1 und dem hohen Pegel der Bitleitung den logischen Zustand 1 wie­ derherzustellen. In der Periode T3, in der die erste Teil­ wortleitung SWL1 erneut auf hoch überführt wird und die zweite Teilwortleitung SWL2 auf niedrig überführt wird, ist der erste Transistor T1 eingeschaltet. In diesem Fall wird, wenn sich die Bitleitung auf dem hohen Pegel befindet, der hohe Datenwert an eine der Elektroden des ersten ferroelek­ trischen Kondensators FC1 übertragen, um den logischen Zu­ stand 1 zwischen hohen Pegeln der zweiten Teilwortleitung SWL2 wiederherzustellen.

Das Funktionsprinzip dieses Speichers des Ausführungsbei­ spiels wird nun detaillierter erläutert. Fig. 8 zeigt dazu die Schaltung eines 1T1C-Speichers einschließlich Bezugszel­ len. Ein Array eines 1T1C-Speichers gemäß dem Ausführungs­ beispiel kann in einen Bezugszellenbereich und einen Haupt­ zellenbereich unterteilt sein. Das Array des Hauptzellenbe­ reichs verfügt über eine Struktur mit Teilwortleitung, wobei sich Bezugszellen RC in einem Spaltenabschnitt auf einer Seite des Hauptzellenarrays befinden. Es sei angenommen, dass die zwei Teilwortleitungen in einem Array SWL1_N-1, SWL2_N-1 sowie SWL1_N, SWL2_N sind, und wenn ein Paar von Teilwortleitungen durch den SWL-Treiberblock 81 aktiviert wird, werden die Zellen im Hauptzellenbereich und im Bezugs­ zellenbereich aktiviert. Der Datenwert in einer Hauptzelle wird an die Hauptbitleitung BL1, BL2 und von dort an den Le­ severstärker 83a und 83b übertragen, und der Datenwert in einer Bezugszelle wird an die Bezugsbitleitung RBL1, RBL2 übertragen. In diesem Fall wird ein Bezugsbitleitungssignal nicht unmittelbar verwendet, sondern es wird an den Lesever­ stärker geliefert, nachdem das Bezugsbitleitungssignal über eine Pegelschiebe-Nachfahreinrichtung (LT = level shift tracer) 82a und 82 verstärkt wurde. In diesem Fall befindet sich das Bezugsbitleitungssignal in einem Zustand, der dem logischen Wert 0 auf der Hauptbitleitung entspricht, da die Größen der Hauptzelle und der Bezugszelle gleich sind und die Bezugszelle so beschaffen ist, dass sie den logischen Wert 0 speichert. Daher erfasst die Pegelschiebe-Nachfahr­ einrichtung den Pegel der Bezugsbitleitung, und sie liefert ein Ausgangssignal, bei dem ΔV zum Bezugsbitleitungspegel addiert ist. Der Ausgangspegel liegt zwischen einem durch die Hauptzelle hervorgerufenen hohen Pegel und einem niedri­ gen Pegel auf der Hauptbitleitung. Wenn die Bezugszelle ein Signal von der Teilwortleitung empfängt, ist der vorstehend angegebene 1T1C-Speicher stabil und eine Zellenbeeinträchti­ gung ist unterdrückt.

Da das Leseverstärkerarray entsprechend dem Zellenarrayblock mit durch einen SWL-Treiberblock gesteuerten Zellen vorhan­ den ist, besteht jedoch beim Speicher mit dem in Fig. 8 dar­ gestellten System eine Grenze beim Bewerkstelligen schnelle­ rer Daten-Eingabe/Ausgabe-Vorgänge des Bauteils auf Grund eines Ladevorgangs betreffend die Bitleitung und wegen Schwierigkeiten beim Verringern der Layoutfläche für das ge­ samte Chiparray, was zu Schwierigkeiten bei einer effizien­ ten Anordnung von Zellenarrays und Leseverstärkerarrays führt, zu viel Zeit vom Speicherdesign bis zur Massenher­ stellung führt und die Wettbewerbsfähigkeit des Produkts senkt.

Daher ist durch die Erfindung eine neue Zellenarraystruktur vorgeschlagen, bei der der Einfluss aus dem Ladevorgang ei­ ner Bitleitung bei einem Datenlesevorgang verringert werden kann und das Layout des Leseverstärkerarrays auf einfache Weise erstellt werden kann. Fig. 9 zeigt hierzu das Grund­ system eines Zellenarrayblocks gemäß der Erfindung. Grund­ sätzlich schlägt die Erfindung vor, einen durch einen SWL- Treiberblock 91 angesteuerten Zellenarrayblock in zwei Blö­ cke, nämlich einen oberen und einen unteren, zu unterteilen, um die bei einem Lesevorgang auftretende Gesamtladung auf einer Bitleitung zu senken.

Gemäß Fig. 9 ist bei der Erfindung ein durch einen SWL-Trei­ berblock 91 angesteuerter Zellenarrayblock in einen Zellen­ arrayblock-11 94, einen Zellenarrayblock-21 96, einen Zel­ lenarrayblock-12 95 und einen Zellenarrayblock-22 97 unter­ teilt, und zwischen dem Zellenarrayblock-11 94 und dem Zel­ lenarrayblock-21 96 sowie dem Zellenarrayblock-12 95 und dem Zellenarrayblock-22 97 sind Zellenblock-Auswählschalteinhei­ ten 92 bzw. 93 vorhanden. Die Eingabe/Ausgabe von Daten in die/aus den Zellen, die mit ungeradzahligen bzw. geradzahli­ gen Spaltenbitleitungen im Zellenarray verbunden sind, ist so konzipiert, dass sie über die ersten Leseverstärkerarrays 98a und 98b oder die zweiten Leseverstärkerarrays 99a und 99b erfolgt. Bei der vorstehend angegebenen erfindungsgemä­ ßen Zellenblockstruktur eines Speichers liegt ein System ei­ ner Einheitsspeicherzelle in jedem Zellenarrayblock vor, wie in Fig. 6 dargestellt.

Nun wird das System des Zellenarrayblocks detailliert erläu­ tert. Die Fig. 10a und 10b veranschaulichen dazu die grund­ sätzlichen Verbindungen in einer Zellenblock-Auswählschalte­ inheit. Fig. 10a zeigt dabei grundlegende Verbindungen in der Zellenblock-Auswählschalteinheit 93, in der jeweilige Zellenblock-Auswählschalter 93c, 93d, 93e, 93f zwischen den Zellenarrayblöcken 95 und 97 vorhanden sind, mit Verbindun­ gen zu Bitleitungen jeweiliger Zellenarrayblöcke. Außerdem werden Signale von jeweiligen Zellenblock-Auswählschaltern an die oberen und unteren Leseverstärker 101a, 101b, 102a, 102b geliefert. Die Signale von geradzahligen Spaltenzellen­ blockschaltern werden an die oberen Leseverstärker 101a und 101b geliefert, und die Signale von den ungeradzahligen Spaltenzellenblockschaltern werden an die unteren Lesever­ stärker 102a und 102b geliefert.

Verbindungen in einer Bezugspegel-Erzeugungseinheit 100 sind die Folgenden.

In einer Spaltenbezugszelle ist der Eingang der Zellenblock- Auswählschalter 93a und 93b mit einer Bitleitung des Bezugs­ zellenarrays verbunden, und der Ausgangsanschluss ist mit der oberen und unteren Pegelschiebe-Nachfahreinrichtung 100a und 100b verbunden. Das heißt, dass die Ausgangsanschlüsse an geradzahligen Spaltenzellenblock-Auswählschaltern 93b mit einem Eingangsanschluss der oberen Pegelschiebe-Nachfahrein­ richtung 100a verbunden sind, während Ausgangsanschlüsse an den ungeradzahligen Spaltenzellenblock-Auswählschaltern 93a mit einem Eingangsanschluss der unteren Pegelschiebe-Nach­ fahreinrichtung 100b verbunden sind.

Verbindungen im Bezugszellenbereich innerhalb der grundle­ genden Verbindungen in der oben genannten Zellenblock-Aus­ wählschalteinheit 93 sind die Folgenden.

Gemäß Fig. 10b sind die ungeradzahligen Spaltenzellenblock- Auswählschalter 93a mit oberen und unteren Bezugsbitleitun­ gen 103a und 103b verbunden sowie an eine Eingangsleitung 104b der unteren LT angeschlossen. Außerdem sind geradzahli­ ge Spaltenzellenblock-Auswählschalter 93b mit den oberen und unteren Bezugsbitleitungen 103a und 103b verbunden und an eine Eingangsleitung 104a der oberen LT angeschlossen. Die Bitleitungen im Bezugszellenarray, d. h. die obere Bezugsbit­ leitung 103a und die untere Bezugsbitleitung 103b, sind auf derselben Schicht wie die Bitleitungen des Hauptzellenarrays ausgebildet, während die Eingangsleitung 104b der unteren LT und die Eingangsleitung 104a der oberen LT auf Schichten ausgebildet sind, die verschieden von den Bitleitungen des Zellenarrayblocks sind (überwiegend auf einer oberen Schicht).

Ein detailliertes System jedes der Zellenblock-Auswählschal­ ter in der Zellenblock-Auswählschalteinheit ist das Folgen­ de. Fig. 11 veranschaulicht hierzu ein System eines Schalt­ bauteils in einer Zellenblock-Auswählschalteinheit.

Dieses Schaltbauteil verfügt über eine Struktur, bei der zwei NMOS-Transistoren T1 und T2 in Reihe geschaltet sind. Den jeweiligen Gates dieser NMOS-Transistoren T1 und T2 wird ein Auswählsignal für das Zellenarray 1 und ein Auswählsig­ nal für das Zellenarray 2 zugeführt, um selektiv den Zellen­ arrayblock 1 oder 2 auszuwählen. Wenn z. B. das Auswählsig­ nal für das Zellenarray 1 auf hoch aktiviert wird, wird das Bitleitungssignal für das Zellenarray 1 an eine SW-Ausgangs­ leitung geliefert. Außerdem wird, wenn das Auswählsignal für das Zellenarray 1 auf hoch aktiviert wird, ein Bitleitungs­ signal für das Zellenarray 2 an die SW-Ausgangsleitung ge­ liefert.

Nun werden Verbindungen in einer Zellenblock-Auswählschalte­ inheit und einem Leseverstärkerblock beim Ausführungsbei­ spiel der Erfindung an Hand von Fig. 12 erläutert. Schalt­ bauteile 121a und 121b, mit jeweils zwei in Reihe geschalte­ ten NMOS-Transistoren, sind mit Bitleitungen des Zellenar­ rays 1 und des Zellenarrays 2 verbunden. Außerdem ist eine SWL-Ausgangsleitung eines Zellenblock-Auswählschaltbauteils 121 für ungeradzahlige Spalten mit dem unteren Leseverstär­ ker 120b verbunden, und eine SW-Ausgangsleitung eines Zel­ lenblock-Auswählschaltbauteils 121b für geradzahlige Spalten ist mit dem oberen Leseverstärker 120a verbunden. Der obere Leseverstärker 120a verfügt über einen ersten Eingangsan­ schluss, an den das Ausgangssignal (REF für oben) der oberen Pegelschiebe-Nachfahreinrichtung LT angelegt wird, sowie ei­ nen zweiten Eingangsanschluss, an den ein Signal über die SW-Ausgangsleitung des Zellenblock-Auswählschaltbauteils 121b für geradzahlige Spalten angelegt wird. Außerdem ver­ fügt der untere Leseverstärker 120b über einen ersten Ein­ gangsanschluss, an den das Ausgangssignal (REF für unten) der unteren Pegelschiebe-Nachfahreinrichtung LT angelegt wird, und einen zweiten Eingangsanschluss, an den ein Signal über die SW-Ausgangsleitung des Zellenblock-Auswählschalt­ bauteils 121a für ungeradzahligen Spalten angelegt wird.

Nun wird ein System der oberen und unteren Leseverstärker 120a und 120b detailliert an Hand der Fig. 13 erläutert, die ein System eines Leseverstärkerblocks detailliert veran­ schaulicht, wobei es sich um einen von mehreren Leseverstär­ kern im Leseverstärkerarray handelt.

Gemäß Fig. 13 verfügt der Leseverstärker über einen ersten Transistor T1 zum Schalten des Signals von einer Hauptbit­ leitung, das seiner Source zugeführt wird; einen zweiten Transistor T2 zum Schalten eines seiner Source zugeführten Bezugssignals; einen dritten Transistor T3, dessen Gate mit der Source des zweiten Transistors T2 verbunden ist und des­ sen Drain mit dem Drain des ersten Transistors T1 verbunden ist; einen vierten Transistor T4, dessen Gate mit dem Ein­ gangsanschluss des ersten Transistors T1 verbunden ist und dessen Drain mit dem Drain des zweiten Transistors T2 ver­ bunden ist; einen fünften Transistor T5, dessen Source mit einem Masseanschluss verbunden ist und dessen Drain mit den Sources des dritten und vierten Transistors verbunden ist; einen sechsten Transistor T6, dessen Gate mit dem Drain des zweiten Transistors T2 verbunden ist, dessen Source mit ei­ ner Spannungsquelle Vcc verbunden ist und dessen Drain mit dem Drain des ersten Transistors T1 verbunden ist; einen siebten Transistor T7, dessen Gate mit dem Drain des ersten Transistors T1 verbunden ist, dessen Source mit einer Span­ nungsquelle verbunden ist und dessen Drain mit dem Drain des zweiten Transistors T2 verbunden ist; einen achten Transis­ tor T8 zum Ausgleichen des Drains des sechsten Transistors T6 und des Drains des siebten Transistors T7; einen neunten Transistor T9, dessen Source mit dem Drain des dritten Tran­ sistors T3 verbunden ist, um ein verstärktes Signal von der Hauptbitleitung an einen Datenbus DB1 zu schalten; und einen zehnten Transistor T10, dessen Source mit dem Drain des vierten Transistors T4 verbunden ist, um ein Signal mit um­ gekehrter Phase zum verstärkten Signal von der Hauptbitlei­ tung auf einen inversen Datenbus DBB1 zu schalten. Außerdem können ein elfter Transistor T11 zum Schalten des Signals von der Hauptbitleitung auf die Source des ersten Transis­ tors T1 sowie ein zwölfter Transistor T12 zum Schalten des Bezugssignals auf die Source des zweiten Transistors T2 vor­ handen sein. Der elfte Transistor T11 wird durch ein Haupt­ bitleitungs-Steuersignal BLC gesteuert, und der zwölfte Transistor T12 wird durch ein Bezugsbitleitungs-Steuersignal RLC gesteuert. Außerdem kann der erste Transistor T1 ein verstärktes Signal an das Gate des vierten Transistors T4 zurückliefern, und der zweite Transistor T2 liefert ein ver­ stärktes Signal zurück an das Gate des dritten Transistors T3. Außerdem werden der erste und zweite Transistor T1 und T2 während des Schreibens von Daten eingeschaltet gehalten, wohingegen sie während des Lesens von Daten ausgeschaltet gehalten werden. Der neunte und der zehnte Transistor T9 und T10 werden durch ein Spaltenauswählsignal CS gesteuert. Der sechste, siebte und achte Transistor T6, T7 und T8 sind PMOS-Transistoren, während die anderen Transistoren NMOS- Transistoren sind. Der fünfte Transistor T5 arbeitet auf ein Leseverstärker-Freigabesignal SEN hin, während der achte Transistor T8 auf ein Leseverstärker-Ausgleichssignal SEQ hin arbeitet. Außerdem werden die Gates des ersten und zwei­ ten Transistors T1 und T2 jeweils mit Latchfreigabe-Steuer­ signalen LEC versorgt.

Bisher wurde eine grundlegende Zellenarrayblock-Struktur bei der Erfindung erläutert, und nun wird eine Zellenarrayblock- Struktur für den Fall erläutert, dass in ihr mehr als ein SWL-Treiber vorhanden ist. Fig. 4 zeigt das Layout von Zel­ lenarrayblöcken bei einem Ausführungsbeispiel der Erfindung, und zwar für den Fall, dass zwei durch zwei SWL-Treiberblö­ cke angesteuerte Zellenarray gemäß der Erfindung angeordnet sind, wobei ein durch einen SWL-Treiberblock 140 angesteuer­ ter Zellenarrayblock zweigeteilt ist, nämlich in einen obe­ ren und einen unteren Zellenarrayblock, und auch ein ander­ er, durch einen anderen SWL-Treiberblock 141 angesteuerter Zellenarrayblock zweigeteilt ist, also einen oberen und ei­ nen unteren Zellenarrayblock. Schaltbauteile, die Zellenaus­ wähleinrichtungen bei einem Datenlesevorgang sind, sind zwi­ schen den Zweiteil-Zellenarrayblöcken vorhanden, um die bei einem Gesamtlesevorgang auftretende Ladung einer Bitleitung zu verringern. Zellen an Bitleitungen, die mit Schaltbautei­ len in einer ungeradzahligen Spalte oder einer geradzahligen Spalte in den durch den SWL-Treiberblock 140 angesteuerten unteren Zellenarrayblöcken 142b und 142d sowie in den durch den SWL-Treiberblock 141 angesteuerten oberen Zellenarray­ blöcken 143a und 143c nutzen die zweiten Leseverstärkerar­ rays 145a und 145b gemeinsam. Dieses gemeinsame Nutzen der Leseverstärkerarrays erleichtert das Design des Gesamtlay­ outs. Das System verfügt über einen Zellenarrayblock-11 142a, einen Zellenarrayblock-21 142b, einen Zellenarray­ block-12 142c sowie einen Zellenarrayblock-22 142d, die im durch den SWL-Treiberblock 140 gesteuerten Zellenarrayblock abgeteilt sind, sowie Zellenblock-Auswählschalteinheiten 147a und 147b, die zwischen dem Zellenarrayblock-11 142a und dem Zellenarrayblock-21 142b sowie dem Zellenarrayblock-12 142c und dem Zellenarrayblock-22 142d vorhanden sind. Außer­ dem verfügt das System auch über einen Zellenarrayblock-31 143a, einen Zellenarrayblock-41 143b, einen Zellenarray­ block-32 143c und einen Zellenarrayblock-42 143d, die im durch den SWL-Treiberblock 141 gesteuerten Zellenarrayblock abgeteilt sind, sowie Zellenblock-Auswählschalteinheiten 148a und 148b, die zwischen dem Zellenblockarray-31 143a und dem Zellenarrayblock-41 143b sowie zwischen dem Zellenarray­ block-32 143c und dem Zellenarrayblock-42 143d vorhanden sind. Ausgangsleitungen jeweiliger Schaltbauteile in den Zellenblock-Auswählschalteinheiten 147a, 147b, 148a und 148b sind abwechselnd mit den oberen Leseverstärkerarrays und den unteren Leseverstärkerarrays verbunden. Daher erfolgt die Eingabe/Ausgabe von Daten in/aus Zellen, die mit einer Bit­ leitung entweder in einer ungeradzahligen Spalte oder einer geradzahligen Spalte verbunden sind, über das obere Lesever­ stärkerarray, während die anderen Eingabe/Ausgabe-Vorgänge über das untere Leseverstärkerarray erfolgen. Außerdem nut­ zen die durch verschiedene SWL-Treiberblöcke gesteuerten Zellenarrayblöcke das zwischen den Zellenarrayblöcken vor­ handene Leseverstärkerarray gemeinsam. Wie es in Fig. 14 dargestellt ist, sind die zwischen den durch den SWL-Trei­ berblock 140 gesteuerten unteren Zellenarrayblöcken-21 und -22 142b und 142d vorhandenen zweite Leseverstärkerarrays 145a und 145b gemeinsam genutzte Blöcke. Außerdem existieren erste Leseverstärker 144a und 144b sowie dritte Leseverstär­ ker 146a und 146b über den Zellenarrayblöcken-11 und -12 142a und 142b sowie unter den Zellenarrayblöcken-41 und -42 143b und 143d, die gemeinsam für durch verschiedene SWL- Treiberblöcke gesteuerte Zellenarrayblöcke verwendet werden.

Nun wird ein System für die oben genannten Zellenarrayblöcke im Detail an Hand der Fig. 15 erläutert, die ein System mit Verbindungen von Schaltbauteilen zwischen Zellenarrayblöcken zeigt.

Zwischen den Zellenarrayblöcken 142c und 142d existieren Zellenblock-Auswählschalter 147b-1, 147b-2, 147b-3, 147b-4, 147b-5 und 147b-6, die mit den Bitleitungen jeweiliger Zel­ lenarrayblöcke verbunden sind. Außerdem werden Ausgangssig­ nale jeweiliger Zellenblock-Auswählschalter an die oberen und unteren Leseverstärker 144b-1, 144b-2, 145b-1 und 145b-2 geliefert. Das heißt, dass Ausgangssignale von Zellenblock- Auswählschaltern geradzahliger Spalten an die oberen Lese­ verstärker 144b-1 und 144b-2 geliefert werden, während Aus­ gangssignale von Zellenblock-Auswählschaltern ungeradzahli­ ger Spalten an die unteren Leseverstärker 145b-1 und 145b-2 geliefert werden. Zwischen den durch benachbarte verschiede­ ne SWL-Treiberblöcke gesteuerten Zellenarrayblöcken 143c und 143d befinden sich Zellenblock-Auswählschalter 148b-1, 148b- 2, 148b-3, 148b-4, 148b-5 und 148b-6, die mit den Bitleitun­ gen jeweiliger Zellenarrayblöcke verbunden sind. Außerdem werden Ausgangssignale jeweiliger Zellenblock-Auswählschal­ ter an die oberen und unteren Leseverstärker 145b-1, 145b-2, 146b-1 und 146b-2 geliefert. Das heißt, dass die Ausgangs­ signale von Zellenblock-Auswählschaltern in geradzahligen Spalten an die oberen Leseverstärker 145b-1 und 145b-2 ge­ liefert werden, während Ausgangssignale von Zellenblock-Aus­ wählschaltern in ungeradzahligen Spalten an die unteren Le­ severstärker 146b-1 und 146b-2 geliefert werden. Die Lese­ verstärker 145b-1 und 145b-2 im zweiten Leseverstärkerarray 145b, die zwischen den durch verschiedene SWL-Treiberblöcken angesteuerten Zellenarrays vorhanden sind, sind sowohl mit den Schaltbauteilen 147b-3 und 147b-5, die mit Bitleitungen ungeradzahliger Spalten in den Zellenarrayblöcken-12 und -22 142c und 142d verbunden sind, als auch den Schaltbauteilen 148b-3 und 148b-5 verbunden, die mit den Bitleitungen unge­ radzahliger Spalten in den Zellenarrayblöcken-32 und -42 143c und 143d verbunden sind. Außerdem sind mit Bitleitungen geradzahliger Spalten für die Zellenarrayblöcke verbundene Schaltbauteile gemeinsam mit Schaltbauteilen verbunden, die mit Bitleitungen geradzahliger Spalten für die durch einen anderen SWL-Treiberblock gesteuerten Zellenarrayblöcke ver­ bunden sind, um jeden Leseverstärker gemeinsam zu nutzen.

Verbindungen innerhalb einer Bezugspegel-Erzeugungsschaltung 150 sind die Folgenden.

Innerhalb einer Spaltenbezugszelle empfangen die Zellen­ block-Auswählschalter 147b-1 und 147b-2 Signale von Bitlei­ tungen für die Bezugszellenarrays 142c und 142d, und sie liefern Signale an die obere und untere Pegelschiebe-Nach­ fahreinrichtung 150a und 150b. Das heißt, dass ein Ausgangs­ anschluss des Zellenblock-Auswählschalters 147b-2 für eine geradzahlige Spalte mit einem Eingangsanschluss der oberen Pegelschiebe-Nachfahreinrichtung 150a verbunden ist, während ein Ausgangsanschluss des Zellenblock-Auswählschalters 147b- 1 mit einem Eingangsanschluss der unteren Pegelschiebe-Nach­ fahreinrichtung 150b verbunden ist. Außerdem empfangen Ein­ gangsanschlüsse der Zellenblock-Auswählschalter 148b-1 und 148b-2 Signale von Bitleitungen für die Bezugszellenarrays 143c und 143d, und sie liefern Signale an die obere und un­ tere Pegelschiebe-Nachfahreinrichtung 150b und 150c. Das heißt, dass ein Ausgangsanschluss des Zellenblock-Auswähl­ schalters 148b-2 für eine geradzahlige Spalte mit einem Ein­ gangsanschluss der oberen Pegelschiebe-Nachfahreinrichtung 150b verbunden ist, während ein Ausgangsanschluss des Zel­ lenblock-Auswählschalters 148b-1 für eine ungeradzahlige Spalte mit einem Eingangsanschluss der unteren Pegelschiebe- Nachfahreinrichtung 150c verbunden ist. Es ist ersichtlich, dass bei diesem System die Anzahl von Leseverstärkern und Pegelschiebe-Nachfahreinrichtungen gesenkt werden kann.

Verbindungen zwischen Schaltbauteilen und Leseverstärkern sind detailliert die Folgenden, wie es nun an Hand der Fig. 16 erläutert wird, die Verbindungen zwischen Schaltbauteilen und Leseverstärkerblöcken zwischen Zellenarrayblöcken zeigt.

Gemäß Fig. 16 sind Zellenarrays 1 und 2 solche Zellenarray­ blöcke, die durch einen der SWL-Treiberblöcke gesteuert wer­ den, und Zellenarrays 3 und 4 sind solche Zellenarrayblöcke, die durch einen anderen SWL-Treiberblock, benachbart zum ersten SWL-Treiberblock, gesteuert werden. Schaltbauteile 161a und 161b mit jeweils zwei in Reihe geschalteten NMOS- Transistoren sind mit Bitleitungen für das Zellenarray 1 bzw. das Zellenarray 2 verbunden. Außerdem sind Schaltbau­ teile 162a und 162b mit jeweils zwei in Reihe geschalteten NMOS-Transistoren mit Bitleitungen für das Zellenarray 3 bzw. das Zellenarray 4 verbunden. Eine SW-Ausgangsleitung am Zellenblock-Auswählschaltbauteil 161a einer ungeradzahligen Spalte ist mit dem unteren Leseverstärker 160b verbunden, und eine SW-Ausgangsleitung am Zellenblock-Auswählschaltbau­ teil 161b einer geradzahligen Spalte ist mit dem unteren Le­ severstärker 160a verbunden. Der obere Leseverstärker 160a verfügt über einen Eingangsanschluss zum Empfangen eines Signals REF-oben von der Pegelschiebe-Nachfahreinrichtung LT sowie einen anderen Eingangsanschluss zum Empfangen eines Signals, das über eine SW-Ausgangsleitung am Zellenblock- Auswählschaltbauteil 161b einer geradzahligen Spalte gelei­ tet wurde. Außerdem verfügt der untere Leseverstärker 160b über einen Eingangsanschluss zum Empfangen eines Signals REF-unten von der unteren Pegelschiebe-Nachfahreinrichtung LT sowie einen anderen Eingangsanschluss zum Empfangen eines Signals, das über eine SW-Ausgangsleitung des Zellenblock- Schaltbauteils 161a einer ungeraden Spalte geliefert wurde. In diesem Fall werden, da der untere Leseverstärker 160b zur Eingabe/Ausgabe von Daten betreffend Zellen verwendet wird, die mit den ungeradzahligen Bitleitungen für die Zellenar­ rays 3 und 4 verbunden sind, die über die SW-Ausgangsleitung am Zellenblock-Auswählschaltbauteil 162a geleiteten Signale demselben gemeinsam zugeführt.

Nun wird ein System des Leseverstärkers 160b detailliert er­ läutert. Fig. 17 zeigt dazu ein System des Leseverstärker­ blocks in Fig. 16 in detaillierter Form, das im Wesentlichen mit dem Leseverstärker der Fig. 13 übereinstimmt, jedoch mit der Ausnahme, dass eines der Zellenarrays ausgewählt wird und auf den Gates des elften und zwölften Transistors T11 und T12 zugeführte Signale BLC_oben und BLC_unten hin für ein Haupteingangssignal verwendet wird, da der Leseverstär­ ker ein solcher ist, der vom oberen und unteren Zellenarray­ block gemeinsam genutzt wird.

Gemäß Fig. 17 verfügt der Leseverstärker 160b über einen ersten Transistor T1 mit einem Gate zum Schalten des ihm zu­ geführten Hauptbitleitungssignals; einen zweiten Transistor T2 mit einem Gate zum Schalten eines ihm zugeführten Bezugs­ signals; einem dritten Transistor, dessen Gate mit der Source des zweiten Transistors T2 und dessen Drain mit dem Drain des ersten Transistors T1 verbunden ist; einen vierten Transistor T4, dessen Gate mit dem Eingangsanschluss des ersten Transistors T1 und dessen Drain mit dem Drain des zweiten Transistors T2 verbunden ist; einen fünften Transis­ tor T5, dessen Source mit einem Masseanschluss und dessen Drain gemeinsam mit dem dritten und vierten Transistor ver­ bunden ist; einen sechsten Transistor T6, dessen Gate mit dem Drain des zweiten Transistors T2 verbunden ist, dessen Source mit einer Spannungsquelle Vcc verbunden ist und des­ sen Drain mit dem Drain des ersten Transistors T1 verbunden ist; einen siebten Transistor T7, dessen Gate mit dem Drain des ersten Transistors T1 verbunden ist, dessen Source mit der Spannungsquelle verbunden ist und dessen Drain mit dem Drain des zweiten Transistors T2 verbunden ist; einen neun­ ten Transistor T9, dessen Source mit dem Drain des dritten Transistors T3 verbunden ist, um ein verstärktes Hauptbit­ leitungssignal an den Datenbus D Bus zu schalten; und einen zehnten Transistor T10, dessen Drain mit dem Drain des vier­ ten Transistors T4 verbunden ist, um das Signal mit inver­ tierter Phase zum verstärkten Hauptbitleitungssignal an den inversen Datenbus DB Bus zu schalten. Außerdem können ein elfter Transistor T11 zum Schalten des Signals auf einer oberen Hauptbitleitung an die Source des ersten Transistors T1, ein zwölfter Transistor T12 zum Schalten des Bezugssi­ gnals an die Source des zweiten Transistors T2 und ein drei­ zehnter Transistor T13 zum Schalten des Signals auf der un­ teren Hauptbitleitung an die Source des ersten Transistors T1 vorhanden sein. Der elfte Transistor T11 verfügt über ein Gate zum Empfangen des oberen Hauptbitleitungs-Steuersignals BLC_oben; der zwölfte Transistor T12 verfügt über ein Gate zum Empfangen des Bezugsbitleitungs-Steuersignals RLC; und der dreizehnte Transistor T13 verfügt über ein Gate zum Emp­ fangen eines unteren Hauptbitleitungs-Steuersignals BLC_un­ ten. Außerdem hat der erste Transistor die Funktion des Rückführens eines verstärkten Signals an das Gate des vier­ ten Transistors T4, und der zweite Transistor T2 hat die Funktion des Rückführens eines verstärkten Signals an das Gate des dritten Transistors T3. Außerdem werden der erste und der zweite Transistor T1 und T2 während des Schreibens von Daten im eingeschalteten Zustand gehalten, während sie beim Lesen von Daten im ausgeschalteten Zustand gehalten werden. Der neunte und der zehnte Transistor T9 und T10 wer­ den durch ein Spaltenauswählsignal CS gesteuert. Dabei sind der sechste, siebte und achte Transistor T6, T7 und T8 PMOS- Transistoren, während die anderen NMOS-Transistoren sind. Der fünfte Transistor T5 arbeitet auf ein Leseverstärker- Freigabesignal SEN hin, während der achte Transistor T8 auf ein Leseverstärker-Ausgleichssignal SEQ hin arbeitet. Außer­ dem verfügen der erste und der zweite Transistor T1 und T2 über ein jeweiliges Gate zum Empfangen von Latchfreigabe- Steuersignalen LEC.

Bei der erfindungsgemäßen Zellenblockstruktur eines nicht­ flüchtigen ferroelektrischen Speichers bestehen die folgen­ den Vorteile:

• - durch Zweiteilen eines durch einen SWL-Treiberblock ange­ steuerten Zellenarrayblocks und durch Positionieren von Zel­ lenauswählschaltern in der Mitte des unterteilten Zellenar­ rayblocks kann die Gesamtlänge der Bitleitung verringert werden, wodurch die Ladung auf der Bitleitung verringert wird, wie sie während des Betriebs des Bauteils auftritt.
• - Außerdem erleichtert die Verringerung der Anzahl von Lese­ verstärkerarrayblöcken zwischen durch benachbarte SWL-Trei­ berblöcke gesteuerten Zellenarrayblöcken auf drei auf zwei eine Verkleinerung der Chiplayoutfläche und ermöglicht eine einfache Anordnung der Leseverstärkerarrays, wodurch ein ef­ fektives Chipdesign möglich ist.

Claims (18)

1. Zellenblockstruktur eines nichtflüchtigen ferroelektri­ schen Speichers mit einem Zellenarrayblock mit Wortleitungen mit Teilwortleitungsstruktur, die mit einem SWL-Treiberblock verbunden sind, um durch diesen gesteuert zu werden, mit:

• - einer Zellenblock-Auswählschalteinheit (93), die in einem Unterteilungsbereich des Zellenarrayblocks in einen ersten Bereich (95) oder einen zweiten Bereich (97) unterteilt ist, mit einer Elektrode, die mit einer Bitleitung für den ersten Bereich verbunden ist, und einer anderen Elektrode, die mit einer Bitleitung für den zweiten Bereich verbunden ist; und
• - einem ersten und einem zweiten Leseverstärkerarray (98b, 99b) zum Lesen eines Datenwerts aus einem Zellenarray entwe­ der im ersten Bereich oder im zweiten Bereich, wie durch die Zellenblock-Auswählschalteinheit ausgewählt.

2. Zellenblockstruktur nach Anspruch 1, dadurch gekenn­ zeichnet, dass ein weiterer Zellenarrayblock (94 oder 96), der den SWL-Treiberblock (91) gemeinsam nutzt, auf der ande­ ren Seite des Zellenarrayblocks in Bezug auf den SWL-Trei­ berblock vorhanden ist.

3. Zellenblockstruktur nach Anspruch 1, dadurch gekenn­ zeichnet, dass das erste Leseverstärkerarray (98b) über dem ersten Bereich (95) vorhanden ist und das zweite Lesever­ stärkerarray (99b) unter dem zweiten Bereich (97) vorhanden ist.

4. Zellenblockstruktur eines nichtflüchtigen Speichers, mit:

• - einem Zellenarrayblock (95 und 97) einschließlich eines Hauptzellenbereichs und eines Spalten-Bezugszellenbereichs mit Wortleitungen von Teilwortleitungsstruktur und Bitlei­ tungen rechtwinklig zu den Wortleitungen;
• - einer Zellenblock-Auswählschalteinheit (93) einschließlich Schaltbauteilen (93a bis 93f), die in einem Unterteilungsbe­ reich des Zellenarrayblocks in einem ersten und einem zwei­ ten Bereich (95 und 97) vorhanden sind, mit jeweils einer Elektrode auf einer Seite, die mit einer Bitleitung für den ersten Bereich verbunden ist, und einer Elektrode auf der anderen Seite, die mit einer Bitleitung für den zweiten Be­ reich verbunden ist;
• - einem ersten Leseverstärkerarray (98b) mit Leseverstärkern (101a, 101b), die über dem ersten Bereich des Zellenarray­ blocks vorhanden sind und jeweils einen Eingangsanschluss aufweisen, der mit einer Ausgangsleitung geradzahliger Schaltbauteile (93d und 93f) verbunden ist;
• - einem zweiten Leseverstärkerarray (99b) mit Leseverstär­ kern (102a, 102b), die unter dem zweiten Bereich des Zellen­ arrayblocks vorhanden sind und jeweils einen Eingangsan­ schluss aufweisen, der mit einer Ausgangsleitung ungeradzah­ liger Schaltbauteile (93c, 93e) verbunden ist;
• - einer ersten Pegelschiebe-Nachfahreinrichtung (100a), die mit einer Ausgangsleitung eines geradzahligen Schaltbauteils (93b) unter den mit Bitleitungen für den Spalten-Bezugszel­ lenbereich verbundenen Schaltbauteilen verbunden ist, um ein Bezugssignal an den Eingangsanschluss auf einer Seite der Leseverstärker (101a, 101b) im ersten Leseverstärkerarray (98b) zu liefern; und
• - einer zweiten Pegelschiebe-Nachfahreinrichtung (100b), die mit einer Ausgangsleitung eines ungeradzahligen Schaltbau­ teils (93b) unter den mit Bitleitungen für den Spalten-Be­ zugszellenbereich verbundenen Schaltbauteilen verbunden ist, um ein Bezugssignal an den Eingangsanschluss auf der anderen Seite der Leseverstärker (102a, 102b) im ersten Leseverstär­ kerarray (99b) zu liefern.

5. Zellenblockstruktur nach Anspruch 4, dadurch gekenn­ zeichnet, dass die Schaltbauteile (93c bis 93f) mit Aus­ gangsleitungen, die mit Eingangsleitungen der Leseverstär­ ker (101a, 101b, 102a, 102b) im ersten und zweiten Lesever­ stärkerarray (98b, 99b) verbunden sind, Schaltbauteile sind, deren Elektroden mit Bitleitungen für die Hauptzellenberei­ che verbunden sind.

6. Zellenblockstruktur eines nichtflüchtigen ferroelektri­ schen Speichers mit:

• - Zellenarrayblöcken (142a bis 142d, 143a bis 143d) mit ei­ ner Anzahl von Wortleitungen von Teilwortleitungsstruktur sowie Bitleitungen rechtwinklig zu den Wortleitungen;
• - SWL-Treiberblöcken (140, 141) zwischen den Zellenarray­ blöcken zum Steuern der Zellenarrayblöcke und Einheitszellen in benachbarten Zellenarrayblöcken;
• - einer Zellenblock-Auswählschalteinheit (147a, 147b, 148a, 148b) einschließlich Schaltbauteilen in einem Unterteilungs­ bereich des Zellenarrayblocks in einen ersten und einen zweiten Bereich, von denen jeder eine Elektrode auf einer Seite aufweist, die mit einer Bitleitung für den ersten Be­ reich verbunden ist und eine Elektrode auf der anderen Seite aufweist, die mit einer Bitleitung für den zweiten Bereich verbunden ist; und
• - einem ersten, zweiten und dritten Leseverstärkerarray (144a, 144b, 145a, 145b, 146a, 146b) über und unter den je­ weiligen Zellenarrayblöcken zum Erfassen von Daten im durch die Zellenblock-Auswählschalteinheit ausgewählten Zellenar­ ray des ersten oder zweiten Bereichs;
• - wobei das Leseverstärkerarray (145a, 145b), das zwischen dem durch den einen SWL-Treiberblock (140) angesteuerte ei­ nen Zellenarrayblock (142a, 142d) und dem durch den anderen SWL-Treiberblock (141) angesteuerten anderen Zellenarray­ block (143a, 143b) vorhanden ist, von den zwei Zellenarray­ blöcken gemeinsam genutzt wird.

7. Zellenblockstruktur nach Anspruch 6, dadurch gekenn­ zeichnet, dass Ausgangsanschlüsse an den Schaltbauteilen in der Zellenblock-Auswählschalteinheit (147a, 147b, 148a, 148b) abwechselnd, entsprechend der Anordnungsreihenfolge, mit Eingangsanschlüssen am ersten, zweiten und dritten Lese­ verstärkerarray (144a, 144b, 145a, 145b, 146a, 146b) verbun­ den sind.

8. Zellenblockstruktur nach Anspruch 6, dadurch gekenn­ zeichnet, dass der Zellenarrayblock (142a bis 142d, 143a bis 143d) einen Spaltenbezugszellenbereich (150) aufweist und der diesem entsprechende Zellenblock-Auswählschalter (147b- 1, 147b-2, 148b-1, 148b-2) eine Elektrode auf einer Seite, die mit der Bitleitung des ersten Bereichs (141c, 143c) ver­ bunden ist, eine Elektrode auf der anderen Seite, die mit der Bitleitung für den zweiten Bereich (142d, 143d) verbun­ den ist sowie einen Ausgangsanschluss aufweist, der mit ei­ ner Pegelschiebe-Nachfahreinrichtung (150a bis 150c) verbun­ den ist, die ein Bezugspegelsignal liefert.

9. Zellenblockstruktur nach Anspruch 8, dadurch gekenn­ zeichnet, dass die Pegelschiebe-Nachfahreinrichtungen (150a bis 150c) entsprechend dem ersten, zweiten bzw. dritten Le­ severstärker (144b, 144d, 146d) vorhanden sind und Ausgangs­ anschlüsse der Zellenblock-Auswählschalter (147b-1, 147b-2, 148b-1, 148b-2), entsprechend den Spaltenbezugszellenberei­ chen (150), abwechselnd mit der jeweiligen Pegelschiebe- Nachfahreinrichtung verbunden sind.

10. Zellenblockstruktur nach Anspruch 8, dadurch gekenn­ zeichnet, dass die Pegelschiebe-Nachfahreinrichtung (150b), die entsprechend dem Leseverstärkerarray (145a, 145b) vor­ handen ist, das zwischen dem durch den einen SWL-Treiber­ block (140) angesteuerten einen Zellenarrayblock (142a bis 142d) und dem durch den anderen SWL-Treiberblock (141) ange­ steuerten anderen Zellenarrayblock (143a bis 143d) vorhanden ist, über Ausgangsanschlüsse an den Zellenblock-Auswähl­ schaltern (147b-1, 148b-1) verfügt, die den Spaltenbezugs­ zellenbereichen in den zwei an ihn angeschlossenen Zellenar­ rayblöcken entsprechen.

11. Zellenblockstruktur nach Anspruch 8, dadurch gekenn­ zeichnet, dass der Ausgangsanschluss am Zellenblock-Auswähl­ schalter (147b, 148b) mit einem Eingangsanschluss am Lese­ verstärker (144b, 145b, 146b) oder an der Pegelschiebe-Nach­ fahreinrichtung (150a bis 150c) mittels einer Leitung ver­ bunden ist, die auf einer anderen Schicht als die Bitleitung für den Zellenarrayblock (142a bis 142d, 143a bis 143d) aus­ gebildet ist.

12. Zellenblockstruktur nach Anspruch 8, dadurch gekenn­ zeichnet, dass die Schaltbauteile in der Zellenblock-Aus­ wählschalteinheit (147b, 148b) einen ersten und einen zwei­ ten NMOS-Transistor aufweisen, die in Reihe geschaltet sind, wobei der erste NMOS-Transistor über ein Gate zum Empfangen eines Zellenarray-Auswählsignals für den ersten Bereich ver­ fügt und der zweite NMOS-Transistor über ein Gate zum Emp­ fangen eines Auswählsignals für das Zellenarray verfügt, um jeweilige Zellenarray-Auswählsignale zum selektiven Ein­ schalten der Schaltbauteile zu aktivieren.

13. Zellenblockstruktur nach Anspruch 12, dadurch gekenn­ zeichnet, dass der erste NMOS-Transistor über eine Elektrode auf einer Seite verfügt, die mit einer Bitleitung für den ersten Bereich verbunden ist, der zweite NMOS-Transistor über eine Elektrode auf einer Seite verfügt, die mit einer Bitleitung für den zweiten Bereich verbunden ist, und diese beiden NMOS-Transistoren über eine jeweilige Elektrode auf der anderen Seite verfügen, die gemeinsam mit dem Ausgangs­ anschluss des Schaltbauteils verbunden sind.

14. Zellenblockstruktur nach Anspruch 8, dadurch gekenn­ zeichnet, dass jede der Anzahl von Zelleneinheiten im Zel­ lenarrayblock (142a bis 142d, 143a bis 143d) Folgendes auf­ weist:

• - eine erste Teilwortleitung (SWL1) und eine zweite Teil­ wortleitung (SWL2), die in Zeilenrichtung mit einem bestimm­ ten gegenseitigen Abstand verlaufen;
• - eine erste Bitleitung (B/L1) und eine zweite Bitleitung (B/L2), die so ausgebildet sind, dass sie die erste und zweite Teilwortleitung schneiden;
• - einen ersten Transistor (T1), dessen Gate mit der ersten Teilwortleitung und dessen Drain mit der ersten Bitleitung verbunden ist;
• - einen ersten ferroelektrischen Kondensator (FC1), der zwi­ schen die Source des ersten Transistors und die zweite Teil­ wortleitung geschaltet ist;
• - einen zweiten Transistor (T2), dessen Gate mit der zweiten Teilwortleitung und dessen Drain mit der zweiten Bitleitung verbunden ist; und
• - einen zweiten ferroelektrischen Kondensator (FC2), der zwischen die Source des zweiten Transistors und die erste Teilwortleitung geschaltet ist.

15. Zellenblockstruktur nach Anspruch 8, dadurch gekenn­ zeichnet, dass die Leseverstärker im ersten und zweiten Le­ severstärkerarray (144a, 144b, 145a, 145b, 146a, 146b) Fol­ gendes aufweisen:

• - einen ersten Transistor (T1) zum Schalten eines Signals von einer Bitleitung für den durch die Zellenblock-Auswähl­ schalteinheit (147a, 147b, 148a, 148b) ausgewählten Bereich;
• - einen zweiten Transistor (T2) zum Schalten eines seiner Source zugeführten Bezugssignals;
• - einen dritten Transistor (T3), dessen Gate mit der Source des zweiten Transistors und dessen Drain mit dem Drain des ersten Transistors verbunden ist;
• - einen vierten Transistor (T4), dessen Gate mit dem Ein­ gangsanschluss des ersten Transistors und dessen Drain mit dem Drain des zweiten Transistors verbunden ist;
• - einen fünften Transistor (T5), dessen Source mit einem Masseanschluss und dessen Drain mit den Sources des dritten und vierten Transistors verbunden ist;
• - einen sechsten Transistor (T6), dessen Gate mit dem Drain des zweiten Transistors, dessen Source mit einer Spannungs­ quelle und dessen Drain mit dem Drain des ersten Transistors verbunden ist;
• - einen siebten Transistor (T7), dessen Gate mit dem Drain des ersten Transistors, dessen Source mit einer Spannungs­ quelle und dessen Drain mit dem Drain des zweiten Transis­ tors verbunden ist;
• - einen achten Transistor (T8) zum Ausgleichen des Drains des sechsten Transistors und des Drains des siebten Transis­ tors;
• - einen neunten Transistor (T9), dessen Source mit dem Drain des dritten Transistors verbunden ist, um ein verstärktes Signal von der Bitleitung auf eine Datenleitung zu schalten; und
• - einen zehnten Transistor (T10), dessen Source mit dem Drain des vierten Transistors verbunden ist, um ein Signal mit umgekehrter Phase zum verstärkten Signal von der Bitlei­ tung auf eine inverse Datenleitung zu schalten.

16. Zellenblockstruktur nach Anspruch 15 in Rückbeziehung auf Anspruch 4, dadurch gekennzeichnet, dass jeder der Lese­ verstärker im ersten und zweiten Leseverstärkerarray ferner Folgendes aufweist:

• - einen elften Transistor (T11) zum Schalten eines Signals von einer durch die Zellenblock-Auswählschalteinheit (93) ausgewählten Bitleitung auf die Source des ersten Transis­ tors (T1) und
• - einen zwölften Transistor (T12) zum Schalten des Bezugs­ signals auf die Source des zweiten Transistors (T2).

17. Zellenblockstruktur nach Anspruch 15 in Rückbeziehung auf Anspruch 6, dadurch gekennzeichnet, dass jeder der Lese­ verstärker im ersten und zweiten Leseverstärkerarray ferner Folgendes aufweist:

• - einen elften Transistor (T11) zum Schalten eines Signals von einer durch die Zellenblock-Auswählschalteinheit (147a, 147b, 148a, 148b) ausgewählten Bitleitung auf die Source des ersten Transistors (T1);
• - einen dreizehnten Transistor (T13) zum Schalten eines Sig­ nals von der Bitleitung für den zweiten Bereich auf die Source des ersten Transistors (T1); und
• - einen zwölften Transistor (T12) zum Schalten des Bezugs­ signals auf die Source des zweiten Transistors (T2).

18. Zellenblockstruktur nach Anspruch 15, dadurch gekenn­ zeichnet, dass der erste Transistor (T1) ferner die Funktion des Zurückführens eines verstärkten Signals zum Gate des vierten Transistors (T4) aufweist und der zweite Transistor (T2) ferner die Funktion die Rückführens eines verstärkten Signals an das Gate des dritten Transistors (T3) aufweist.