DE10026782A1 - Zählerschaltung, Auffrischsteuerungsschaltung und Verfahren zum Auffrischen von Daten - Google Patents

Abstract

Die Erfindung betrifft eine Zählerschaltung zum Empfangen eines Taktsignals und zum Erzeugen eines Zählersignals mit einer vorbestimmten Teilungsrate in Bezug auf das Taktsignal. DOLLAR A Erfindungsgemäß ist ein Teiler zum Teilen des Taktsignals und zum Erzeugen mehrerer Teilungssignale, ein Register zum Auswählen der Teilungsrate und ein Zählersignalgenerator zum Empfangen der Teilungssignale und zum Erzeugen des Zählersignals, wenn eines der Teilungssignale zu einem in dem Register gespeicherten Teilungswert passt, vorgesehen, wobei der Teilungswert die Teilungsrate anzeigt. DOLLAR A Verwendung z. B. bei Halbleiterspeichereinrichtungen.

Description

Die vorliegende Anmeldung nimmt die Priorität der koreani­ schen Patentanmeldung Nr. 99-19984, eingereicht am 1. Juni 1999, in Anspruch, deren Inhalt durch Bezugnahme eingeschlos­ sen ist.

Die Erfindung liegt auf dem Gebiet der Halbleiterspeicherein­ richtungen. Die vorliegende Erfindung betrifft eine Zähler­ schaltung zum Empfangen eines Taktsignals und zum Erzeugen eines Zählersignals mit einer vorbestimmten Teilungsrate in Bezug auf das Taktsignal. Die Erfindung betrifft auch eine Auffrischsteuerungsschaltung zum Steuern von Auffrischzyklen für das Auffrischen von in Speicherzellen gespeicherten Daten sowie ein Verfahren zum Auffrischen von in Speicherzellen ge­ speicherten Daten.

Halbleiterspeichereinrichtungen können allgemein in zwei Gruppen aufgeteilt werden: dynamische RAM-Einrichtungen (DRAM) und statische RAM-Einrichtungen (SRAM). Bei einem SRAM ist eine Speicherzelle zumeist mit vier Transistoren reali­ siert, die einen Speicher bilden. Die gespeicherten Daten ei­ ner solchen Speicherzelle werden ohne Beschädigung erhalten, wenn nicht die Energieversorgung abgetrennt wird. Folglich benötigt ein SRAM keinen Auffrischvorgang zum Erneuern der Speicherzellendaten während seiner Verwendung.

Im Gegensatz dazu besteht bei einem DRAM eine Speicherzelle oft aus einem einzigen Transistor und einem einzigen Konden­ sator, wobei die Speicherzellendaten in dem Kondensator ge­ speichert werden. Da der Kondensator aus einem Halbleitersub­ strat hergestellt und von seiner Umgebung nicht vollständig elektrisch isoliert ist, kann ein Leckstrom um den Kondensa­ tor herum auftreten, wodurch die in dem Kondensator der Spei­ cherzelle gespeicherten Daten beschädigt werden. Folglich ist ein Auffrischvorgang bei einem DRAM erforderlich, um die Da­ ten in der Speicherzelle periodisch zu erneuern.

Ein solcher Auffrischvorgang wird im allgemeinen gemäß dem folgenden Prozeß durchgeführt. Anfänglich werden eine oder mehrere Wortleitungen sequentiell ausgewählt. Die in den Kon­ densatoren der mit den ausgewählten Wortleitungen gekoppelten Speicherzellen gespeicherten Daten werden mit einem Lesever­ stärker verstärkt und dann in die jeweiligen Speicherkonden­ satoren wieder eingespeichert.

Die in den Speicherzellen gespeicherten Daten werden durch diesen Prozeß des Auffrischens ohne Beschädigung erhalten. Um die gespeicherten Daten fortwährend zu erhalten, muß der Pro­ zeß des Auffrischens in vorbestimmten Zeitabständen durchge­ führt werden, die als Auffrischzyklen bezeichnet werden.

Ein konventioneller Auffrischzyklus wird durch Auffrischan­ forderungen von einem externen Prozessor bestimmt. Der zeit­ liche Verlauf des Auffrischzyklus ist durch einen Zähler be­ stimmt, der in einem Oszillator vorgesehen ist. Der Zähler erzeugt Teilungssignale mit Teilungsraten, die das Vielfache einer Zweierpotenz, d. h. x2, x4, x8, x16, . . ., eines Takt­ zyklus sind, indem die Taktsignale des Oszillators geteilt werden.

Der Auffrischzyklus ist dann durch das Auswählen eines der Teilungssignale in Abhängigkeit von den Eigenschaften einer DRAM-Zelle und einer Chip-Architektur bestimmt. Beispielswei­ se sei angenommen, dass die Auffrischung mit einem Auffrisch­ zyklus von 8 λ in Bezug auf den Taktzyklus λ des Oszillators durchgeführt wird. Wenn die Länge des Auffrischzyklus auf­ grund der Eigenschaften der DRAM-Zelle erhöht werden muß, wird der Auffrischzyklus auf 16 λ verlängert. Wenn die Länge eines Auffrischzyklus erhöht werden muß, kann nur 16 λ, ein Vielfaches von 8 λ, ausgewählt werden, da es nicht möglich ist, einen Auffrischzyklus zwischen 8 λ und 16 λ auszuwählen.

Der Erfindung liegt das Problem zugrunde, eine flexiblere Zählerschaltung sowie eine flexiblere Auffrischsteuerungs­ schaltung zu schaffen. Mit der Erfindung soll auch ein fle­ xibleres Verfahren zum Auffrischen von Daten angegeben wer­ den.

Zur Lösung des der Erfindung zugrunde liegenden Problems ist eine Zählerschaltung zum Empfangen eines Taktsignals und zum Erzeugen eines Zählersignals mit einer vorbestimmten Tei­ lungsrate in Bezug auf das Taktsignal vorgeschlagen, die fol­ gendes aufweist: einen Teiler zum Teilen des Taktsignals und zum Erzeugen mehrerer Teilungssignale, ein Register zum Aus­ wählen der Teilungsrate und einen Zählersignalgenerator zum Empfangen der Teilungssignale und zum Erzeugen des Zähler­ signals, wenn eines der Teilungssignale zu einem in dem Re­ gister gespeicherten Teilungswert passt, wobei der Teilungs­ wert die Teilungsrate anzeigt. Die Teilungssignale entspre­ chen vorzugsweise ganzzahligen Vielfachen des Taktsignals. Besonders vorzuziehen ist, wenn die Teilungssignale dem Viel­ fachen von zwei des Taktsignals entsprechen. Die Zählerschal­ tung ist in der Lage, Teilungsraten in Bezug auf ein Taktsig­ nal zu steuern. Eine solche Schaltung ermöglicht es, eine Veränderung des Auffrischzyklus fein abzustimmen, so dass ein Zyklus jeder Größe, d. h. x1, x2, x3, x4, . . ., ausgewählt wer­ den kann, anstatt beim Auswählen der Auffrischzyklen ledig­ lich einen Zyklus auswählen zu können, der ein Vielfaches ei­ ner Zweierpotenz, d. h. x2, x4, x8, x16, . . ., des Taktzyklus des Oszillators beträgt.

Das der Erfindung zugrunde liegende Problem wird auch mit ei­ ner Auffrischsteuerungsschaltung zum Steuern von Auffrisch­ zyklen für das Auffrischen von in Speicherzellen gespeicher­ ten Daten gelöst, die folgendes aufweist: einen Auffrischzäh­ ler zum Erzeugen mehrerer Frequenzteilungssignale durch Tei­ len eines Taktsignals in Reaktion auf ein Auffrischsignal zum Führen eines Auffrischvorgangs und einen Auffrischaktivie­ rungssignalgenerator zum Erzeugen eines Auffrischaktivie­ rungssignals, das dem Auffrischzyklus zugeordnet ist, gemäß in einem Register gespeicherter Werte. Die Frequenz­ teilungssignale entsprechen vorzugsweise ganzzahligen Vielfa­ chen des Taktsignals, und in besonders vorteilhafter Weise entsprechen Sie Vielfachen von zwei des Taktsignals. Mit der Auffrischsteuerungs-Schaltung kann eine Änderung der Auf­ frischzyklen durch Verwendung der Zählerschaltung gesteuert werden.

Das der Erfindung zugrunde liegende Problem wird auch durch ein Verfahren zum Auffrischen von Daten mit folgenden Schrit­ ten gelöst: (a) Erzeugen eines Auffrischsignals zum Anstoßen des Auffrischvorgangs, (b) Aktivieren eines Auffrischzählers in Reaktion auf das Auffrischsignal zum Erzeugen mehrerer Frequenzteilungssignale mit vorbestimmten Teilungsraten in Bezug auf das Taktsignal, (c) Erzeugen eines Auffrischakti­ vierungssignals während die Frequenzteilungssignale gleich zu in einem Register gespeicherten Teilungswerten sind und (d) Initialisieren des Auffrischzählers durch Erzeugen eines Auf­ frischrücksetzsignals mit einer vorbestimmten Pulsbreite in Reaktion auf das Auffrischaktivierungssignal, worin der Auf­ frischvorgang durch ein Auffrischaktivierungssignal in einem Auffrischzyklus durch Wiederholen der Schritte (a) bis (d) durchgeführt wird. Das Verfahren zum Auffrischen von Daten wird von der Auffrischsteuerungsschaltung angewendet.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Gemäß der vorliegenden Erfindung sind mehr verschiedene Auf­ frischzyklen verfügbar, da der Auffrischzyklus durch die in dem Register gespeicherten Werte bestimmt ist.

Weitere Merkmale und Vorteile der vorliegenden Erfindung er­ geben sich aus der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform unter Bezugnahme auf die beige­ fügten Zeichnungen. In den Zeichnungen zeigen:

Fig. 1 eine Auffrischsteuerungsschaltung gemäß einer bevor­ zugten Ausführungsform der vorliegenden Erfindung,

Fig. 2 den Auffrischzähler der Fig. 1,

Fig. 3 den Auffrischaktivierungssignalgenerator der Fig. 1,

Fig. 4 die Auffrischrücksetzeinheit der Fig. 1 und

Fig. 5 ein Zeitverlaufsdiagramm, das einen Betrieb der Auf­ frischsteuerungschaltung der Fig. 1 verdeutlicht.

Die vorliegende Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen detaillierter beschrieben, in denen eine Ausführungsform der Erfindung gezeigt ist. In den Zeich­ nungen bezeichnen gleiche Bezugszeichen in verschiedenen Zeichnungen das gleiche Element.

In dieser Beschreibung wird ein DRAM beschrieben. Dieser DRAM enthält Speicherblöcke, die aus mehreren in Zeilen und Spal­ ten angeordneten Speicherzellen bestehen, und eine Auffrisch­ steuerungsschaltung. Die Auffrischsteuerungsschaltung be­ stimmt einen Auffrischzyklus und führt einen Auffrischvorgang durch.

Fig. 1 zeigt eine Auffrischsteuerungsschaltung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf die Fig. 1 weist eine Auffrischsteuerungs­ schaltung 10 einen Auffrischzähler 20, einen Auffrischakti­ vierungssignalgenerator 30 und eine Auffrischrücksetzeinheit 50 auf.

Der Auffrischzähler 20 empfängt ein Taktsignal OSC, das von einem in ein DRAM eingebauten Oszillator (nicht dargestellt) erzeugt wird. Der Auffrischzähler 20 teilt dann das Taktsig­ nal OSC in Reaktion auf ein Auffrischsignal REF, das einen Auffrischvorgang anzeigt, und erzeugt mehrere Teilungssignale x2, x4, x8, x16 und x32. Vorzugsweise erzeugt der Oszillator (nicht dargestellt) periodisch das Taktsignal OSC unter Ver­ wendung einer Rückkopplungsmethode, die vom Fachmann leicht realisiert werden kann. Daher wird auf eine detaillierte Be­ schreibung der Struktur und des Betriebs des Oszillators in der vorliegenden Beschreibung verzichtet.

Das Taktsignal OSC kann auch ein externes Taktsignal sein, das von außerhalb des DRAM bereitgestellt wird, anstatt von einem in den DRAM eingebauten Oszillator (nicht dargestellt) bereitgestellt zu werden. Die Anzahl der Teilungssignale x2, x4, x8, x16 und x32 kann ebenfalls variieren. Im Sinne einer einfacheren Erklärung wird bei der vorliegenden Ausführungs­ form ein Beispiel mit fünf Teilungssignalen x2, x4, x8, x16 und x32 beschrieben.

Fig. 2 zeigt den Auffrischzähler 20 der Fig. 1 im Detail. Un­ ter Bezugnahme auf die Fig. 2 weist der Auffrischzähler 20 mehrere Teiler 21, 22, 23, 24 und 25 zum Teilen des Taktsig­ nals OSC in Reaktion auf ein Auffrischfreigabesignal ENAB auf, das in Reaktion auf ein Auffrischrücksetzsignal RESET und ein Auffrischsignal REF erzeugt wird. Das Auffrischrück­ setzsignal RESET unterdrückt oder aktiviert den Betrieb des Auffrischzählers 20. Das Auffrischfreigabesignal ENAB steigt in Reaktion auf ein logisch hohes Auffrischrücksetzsignal RESET zum Aktivieren des Auffrischzählers 20 und ein logisch hohes Auffrischsignal REF zum Führen des Auffrischvorgangs auf ein logisch hohes Niveau an. Wenn das Auffrischfreigabe­ signal ENAB auf einen logisch hohen Pegel ansteigt, gibt es den Betrieb der mehreren Teiler 21, 22, 23, 24 und 25 frei.

Die Teiler 21, 22, 23, 24 bzw. 25 weisen einen 1/2- Frequenzteiler 21, einen 1/4-Frequenzteiler 22, einen 1/8- Frequenzteiler 23, einen 1/16-Frequenzteiler 24 bzw. einen 1/32-Frequenzteiler 25 auf.

Der 1/2-Frequenzteiler 21 wird aktiviert, wenn das Auffrisch­ freigabesignal ENAB auf dem logisch hohen Pegel ist, und er erzeugt ein 1/2-Frequenzteilungssignal x2, dessen Zyklus das Doppelte des Zyklus des Taktsignals OSC beträgt. Der Betrieb des 1/2-Frequenzteiles 21 ist wie folgt.

Wenn das Auffrischfreigabesignal ENAB auf einem logisch hohen Pegel ist, wird ein erstes Übertragungsgatter TG₁ in Reaktion auf die ansteigende Flanke des Taktsignals OSC eingeschaltet. Zu diesem Zeitpunkt wird der logische Pegel eines Knotens N_B, z. B. ein logisch hoher Pegel, zu einem Knoten N_A über einen ersten Speicher LAT₁ und einen ersten Invertierer INV₁ über­ tragen. Zusätzlich wird ein zweites Übertragungsgatter TG₂ in Reaktion auf die fallende Flanke des Taktsignals OSC einge­ schaltet, wodurch der logische Pegel des Knotens N_B auf ein logisch niedriges Niveau fällt. Zu diesem Zeitpunkt wird das erste Übertragungsgatter TG₁ ausgeschaltet, und der logisch niedrige Pegel des Knotens N_B wird nicht zu dem Knoten N_A ü­ bertragen. Der Knoten N_A steigt daher bei der ansteigenden Flanke des Taktsignals OSC auf den logisch hohen Pegel des Knotens N_B. Der logisch hohe Pegel des Knotens N_B wird dann mit der fallenden Flanke des Taktsignals OSC in den logisch niedrigen Pegel invertiert. Schließlich erhält das 1/2- Frequenzteilungssignal x2 durch einen zweiten Inverter INV₂ einen logisch hohen Pegel.

Der logisch niedrige Pegel des Knotens N_B wird auch zu dem ersten Übertragungsgatter TG₁ übertragen. Der Knoten N_A fällt dann mit der steigenden Flanke des Taktsignals OSC auf ein logisch niedriges Niveau, und der Knoten N_B steigt mit der fallenden Flanke des Taktsignals OSC auf ein logisch hohes Niveau. Das 1/2-Frequenzteilungssignal x2 erhält einen lo­ gisch niedrigen Pegel, und als Ergebnis ist ein Zyklus des 1/2-Frequenzteilungssignals x2 realisiert. Als Ergebnis die­ ses Vorgangs wird das 1/2-Frequenzteilungssignal x2 mit jeder abfallenden Flanke des Taktsignals OSC zyklisch wiederholt und daher ist ein Zyklus des 1/2-Frequenzteilungssignals x2 gleich zu 2 Zyklen des Taktsignals OSC.

Der 1/4-Frequenzteiler 22 wird durch den logisch hohen Pegel des Auffrischfreigabesignals ENAB aktiviert und erzeugt ein 1/4-Frequenzteilungssignal x4, wobei ein Zyklus hiervon gleich zu zwei Zyklen des 1/2-Frequenzteilungssignals x2 ist. Der Betrieb des 1/4-Frequenzteilers 22 ist nur dahingehend von dem Betrieb des 1/2-Frequenzteilers 21 verschieden, dass das 1/2-Frequenzteilungssignal x2 anstelle des Taktsignals OSC als Eingangssignal verwendet wird. Auf eine Beschreibung des Betriebs des 1/4-Frequenzteilers 22 wird daher verzich­ tet. Der 1/4-Frequenzteiler 22 wird zyklisch mit jeder abfal­ lenden Flanke des 1/2-Frequenzteilungssignals x2 betrieben, und auf diese Weise sind vier Zyklen des 1/4- Frequenzteilungssignals x4 gleich zu einem Zyklus des Takt­ signals OSC.

Der 1/8-Frequenzteiler 23, der 1/16-Frequenzteiler 24 und der 1/32-Frequenzteiler 25 arbeiten in ähnlicher Weise wie der 1/4-Frequenzteiler 22 und unterscheiden sich nur bezüglich ihres Eingangssignals. Der einzige Unterschied zwischen dem Betrieb des 1/8-Frequenzteilers 23, des 1/16-Frequenzteilers 24 und des 1/32-Frequenzteilers 25 und dem Betrieb des 1/4- Frequenzteilers 22 ist die Länge ihrer Zyklen, so dass auf eine Beschreibung des Betriebs des 1/8-Frequenzteilers 23, des 1/16-Frequenzteilers 24 und des 1/32-Frequenzteilers 25 ebenfalls verzichtet wird.

Unter Bezugnahme auf die Fig. 1 empfängt der Auffrischzähler 20 das Taktsignal OSC von einem Oszillator (nicht gezeigt) innerhalb des DRAM oder von außerhalb des DRAM. Der Auf­ frischzähler 20 teilt dann das Taktsignal OSC in Reaktion auf das Auffrischsignal REF zum Führen des Auffrischvorgangs und erzeugt mehrere Frequenzteilungssignale x2, x4, x8, x16 und x32. Die mehreren Frequenzteilungssignale x2, x4, x8, x16 und x32 werden in den Auffrischaktivierungssignal-Generator 30 eingegeben, der wiederum ein Auffrischaktivierungssignal ACT zum Durchführen des Auffrischvorgangs erzeugt.

Fig. 3 zeigt den Auffrischaktivierungssignalgenerator 30 der Fig. 1. Unter Bezugnahme auf die Fig. 3 weist der Auffrisch­ aktivierungssignalgenerator 30 mehrere Register 31, 32, 33 und 34 auf, und er erzeugt das Auffrischaktivierungssignal ACT mit einem vorbestimmten Auffrischzyklus gemäß den in den Registern 31, 32, 33 und 34 gespeicherten Werten. Auch wenn sich die Anzahl der Register 31, 32, 33 und 34 ändern kann, wird zur einfacheren Erklärung bei der vorliegenden Erfindung ein Beispiel mit vier Registern 31, 32, 33 und 34 beschrie­ ben.

Der Auffrischaktivierungssignalgenerator 30 weist die Regis­ ter 31, 32, 33 und 34, mehrere Komparatoren 41, 42, 43 und 44 und eine Gatterschaltung 46 auf. Die Komparatoren 41, 42, 43 bzw. 44 vergleichen die in den Registern 31, 32, 33 bzw. 34 gespeicherten Werte mit den Frequenzteilungssignalen x2, x4, x8, x16 bzw. x32. Die Gatterschaltung 46 kombiniert die Aus­ gangssignalwerte der Komparatoren 41, 42, 43 und 44.

Die Register 31, 32, 33 und 34 weisen jeweils eine Sicherung FS_i (mit i = 1 bis 4) auf und speichern in Reaktion auf ein Einschaltsignal S_VCC einen vorbestimmten Wert gemäß einem Zu­ stand der jeweiligen Sicherung FS_i, nämlich ob die Sicherun­ gen gesperrt oder nicht gesperrt sind. Das Einschaltsignal S_VCC ist vorzugsweise auf einem logisch niedrigen Pegel, bevor eine Energieversorgungsspannung V_cc einen konstanten Span­ nungspegel, z. B. 5 V, erreicht und steigt auf einen logisch hohen Pegel, wenn die Energieversorgungsspannung V_cc ihren konstanten Spannungspegel erreicht.

Unter der Annahme, dass die in dem ersten, zweiten, dritten bzw. vierten Register 31, 32, 33, 34 gespeicherten Werte "0", "1", "1" bzw. "0" betragen, d. h. 0110, sind die erste Siche­ rung FS₁ in dem ersten Register 31 und die vierte Sicherung FS₄ in dem vierten Register 34 nicht gesperrt, und die zweite Sicherung FS₂ in dem zweiten Register 32 und die dritte Si­ cherung FS₃ in dem dritten Register 33 sind gesperrt.

Der Vorgang des Speicherns einer logischen "0" in dem ersten Register 31 wird nun beschrieben. Anfänglich ist die erste Sicherung FS₁ nicht gesperrt. In einem Anfangsstadium des Einschaltens steigt in dem ersten Register 31 ein dritter Knoten N_C in Reaktion auf den logisch niedrigen Pegel des an­ fänglichen Einschaltsignals S_VCC auf einen logisch hohen Pe­ gel. Ein Transistor TN₁ wird in Reaktion auf den logisch ho­ hen Pegel des dritten Knotens N_C eingeschaltet. Ein Knoten N_D fällt auf einen logisch niedrigen Pegel. Der logisch niedrige Pegel des dritten Knotens N_D erzeugt dann einen logisch hohen Pegel mit dem ersten Registerwert REG₁ über einen dritten In­ vertierer INV₃. Der logisch hohe Pegel des ersten Register­ werts REG₁ wird dann über einen durchgeschalteten Transistor TN₂ und den dritten Invertierer INV₃ zurückgeführt. Auf diese Weise werden der logisch niedrige Pegel des Knotens N_D und der logisch hohe Pegel des ersten Registerwerts REG₁ auf­ rechterhalten.

In einem späteren Stadium des Einschaltvorgangs fällt auch der dritte Knoten N_C in Reaktion auf den logisch hohen Pegel des Einschaltsignals S_VCC auf einen logisch niedrigen Pegel. Ein Transistor TP₁ wird dann in Reaktion auf den logisch niedrigen Pegel des dritten Knotens N_C eingeschaltet und der Knoten N_D steigt durch den Transistor TP₁ und die erste Siche­ rung FS₁ auf einen logisch hohen Pegel. Der logisch hohe Pe­ gel des Knotens N_D erzeugt durch den Invertierer INV₃ einen logisch niedrigen Pegel des ersten Registerwerts REG₁. Der erste Registerwert REG₁, der in dem ersten Register 31 ge­ speichert ist, beträgt daher "0".

Der Vorgang des Speicherns einer "1" in dem zweiten Register 32 wird im folgenden beschrieben. Zunächst wird die zweite Sicherung FS₂ gesperrt, bevor die Energieversorgungsspannung V_CC angelegt wird. Im anfänglichen Stadium des Einschaltens ist der Knoten N_C' auf einem logisch hohen Pegel, der Knoten N_D' ist auf einem logisch niedrigen Pegel und der zweiten Re­ gisterwert REG₂ ist auf einem logisch hohen Pegel. In einem späteren Stadium des Einschaltens fällt der Knoten N_C' in Re­ aktion auf den logisch hohen Pegel des Einschaltsignals S_VCC auf ein logisch niedriges Niveau, und der Transistor TP₁' wird in Reaktion auf den logisch niedrigen Pegel des Knotens N_C' eingeschaltet. Da jedoch die zweite Sicherung FS₂ ge­ sperrt ist, wird die Energieversorgungsspannung V_CC nicht mit dem Knoten N_C' verbunden, und so wird der Knoten N_D' auf sei­ nem vorherigen logisch niedrigen Pegel gehalten, nämlich sei­ nem logischen Pegel in dem anfänglichen Stadium des Einschal­ tens. Der logisch hohe Pegel des zweiten Registerwerts REG₂ wird also durch einen eingeschalteten Transistor TN₂' und den Invertierer INV₃' aufrechterhalten. Der zweite Registerwert REG₂, der in dem zweiten Register 32 gespeichert ist, beträgt daher "1".

Da der Vorgang des Speicherns einer "1" in einem dritten Re­ gister 33 gleich wie der Vorgang des Speicherns einer "1" in dem zweiten Register 32 ist, und der Vorgang des Speicherns einer "0" in einem vierten Register 34 der gleiche ist wie der Vorgang des Speicherns einer "0" in dem ersten Register 32, wird auf eine Beschreibung des Betriebs der Register 33 und 34 verzichtet.

Wie zuvor erläutert speichern das erste, zweite, dritte und vierte Register 31, 32, 33 und 34 zusammen den Wert 0110 des ersten, zweiten, dritten bzw. vierten Registerwerts REG_i (mit i = 1 bis 4) entsprechend dem Zustand der Sicherungen FS_i (mit i = 1 bis 4), nämlich ob die Sicherungen gesperrt oder nicht gesperrt sind, in Reaktion auf den logisch hohen Pegel des Einschaltsignals S_VCC.

Die Registerwerte REG_i (mit i = 1 bis 4) können anstelle der Sicherungen in dem ersten, zweiten, dritten und vierten Re­ gister 31, 32, 33 und 34 durch den Modusregistersatz (MDS) gesetzt werden. Das MDS stellt einen Mechanismus für die An­ passung des Verhaltens der SDRAMS bereit und kann durch einen Fachmann leicht realisiert werden.

Hiernach werden der erste, zweite, dritte bzw. vierte Regis­ terwert REGT (mit i = 1 bis 4) in die Komparatoren 41, 42, 43 bzw. 44 eingegeben und mit den Frequenzteilungssignalen x2, x4, x8, x16 bzw. x32 verglichen. Die Komparatoren 41, 42, 43 und 44 weisen vorzugsweise exklusive ODER-Gatter G₁, G₂, G₃ und G₄ auf.

Der erste Komparator 41 erzeugt einen logisch hohen Pegel am Ausgang des exklusiven ODER-Gatters G₁, wenn der logische Pe­ gel des periodisch erzeugten 1/4-Frequenzteilungssignals x4 gleich zu dem ersten Registerwert REG₁ ist, nämlich "0", und er erzeugt einen logisch niedrigen Pegel während jedes ande­ ren Zeitraums. Der zweite Komparator 42 erzeugt einen logisch hohen Pegel am Ausgang des exklusiven ODER-Gatters G₂, wenn der logische Pegel das periodisch erzeugten 1/8-Frequenz­ teilungssignals x8 gleich zu dem zweiten Registerwert REG₂ ist, nämlich "1", und er erzeugt einen logisch niedrigen Pe­ gel während jedes anderen Zeitraums. Der dritte Komparator 43 erzeugt einen logisch hohen Pegel am Ausgang des exklusiven ODER-Gatters G₃, wenn der logische Pegel des periodisch er­ zeugten 1/16-Frequenzteilungssignals 16 gleich dem dritten Registerwert REG₃ ist, nämlich "1", und er erzeugt einen lo­ gisch niedrigen Pegel während jedes anderen Zeitraums. Der vierte Komparator 44 erzeugt einen logisch hohen Pegel am Ausgang des exklusiven ODER-Gatters G₄, wenn der logische Pe­ gel des periodisch erzeugten 1/32-Frequenzteilungssignals 32 gleich zu dem vierten Registerwert REG₄ ist, nämlich "0", und er erzeugt einen logisch niedrigen Pegel während jedes ande­ ren Zeitraums.

Die Ausgangssignale der exklusiven ODER-Gatter G_i (mit i = 1 bis 4) werden in eine Gatterschaltkreiseinheit 46 eingegeben und erzeugen ein Auffrischaktivierungssignal ACT, das dazu verwendet wird, einen Auffrischvorgang zu bewirken. In der Gatterschaltkreiseinheit 46 liegt das Ausgangssignal des NAND-Gatters G₅ mit vier Eingängen auf einem logisch niedri­ gen Pegel, wenn das 1/4-Frequenzteilungssignal 4 gleich zu REG₁ ist, nämlich "0", das 1/8-Frequenzteilungssignal 8 gleich zu REG₂ ist, nämlich "1", das 1/16-Frequenz­ teilungssignal 16 gleich zu REG₃ ist, nämlich "1", und das 1/32-Frequenteilungssignal 32 gleich zu REG₄ ist, nämlich "0", was die Ausgangssignale der Komparatoren 41, 42, 43 und 44 betrifft. Der logisch niedrige Pegel des Ausgangssignals des NAND-Gatters G₅ mit vier Eingängen erzeugt dann einen lo­ gisch hohen Pegel des Auffrischaktivierungssignals ACT durch einen Invertierer INV₄. Der logisch hohe Pegel des Auffrisch­ aktivierungssignals ACT bewirkt den Auffrischvorgang.

Wenn im Gegensatz dazu die den Registern 31, 32, 33 bzw. 34 zugeordneten Frequenzteilungssignale x4, x8, x16 bzw. x32 nicht gleich dem ersten, zweiten, dritten bzw. vierten Regis­ terwerten 0110 sind, erzeugt die Gatter-Schaltkreiseinheit 46 das Auffrischaktivierungssignal ACT mit einem logisch niedri­ gen Pegel, wodurch der Auffrischvorgang gestoppt wird.

Unter erneuter Bezugnahme auf die Fig. 1 wird das Auffrisch­ aktivierungssignal ACT in die Auffrischrücksetzeinheit 50 eingegeben und erzeugt ein Auffrischrücksetzsignal RESET, um den Auffrischzähler 20 zurückzusetzen. Fig. 4 zeigt die Auf­ frischrücksetzeinheit 50.

Unter Bezugnahme auf die Fig. 4 weist die Auffrischrücksetz­ einheit 50 drei in Reihe geschaltete Invertierer INV_A, INV_B und INV_C sowie ein NOR-Gatter G₁₀ und einen Invertierer INV₄ auf. Die drei in Reihe geschalteten Invertierer INV_A, INV_B und INV_C empfangen das Auffrischaktivierungssignal ACT als Eingangssignal. Das NOR-Gatter G₁₀ empfängt das Ausgangssig­ nal des Invertierers INV_C und das Auffrischaktivierungssignal ACT als seine Eingangssignale. Der Invertierer INV₄ empfängt als Eingangssignal das Ausgangssignal des NOR-Gatters G₁₀, und er erzeugt das Auffrischrücksetzsignal RESET.

Wenn das Auffrischaktivierungssignal ACT von einem logisch hohen Pegel auf einen logisch niedrigen Pegel gebracht wird, wird der logisch niedrige Pegel des Auffrischaktivierungssig­ nals ACT direkt auf einen Eingang des NOR-Gatters G₁₀ gelegt, und der logisch hohe Pegel des Ausgangssignals des Invertie­ rers INV_C wird auf den anderen Eingang des NOR-Gatters G₁₀ ge­ legt. Der logisch hohe Pegel des Invertierers INV_C, der durch die drei Invertierer INV_A, INV_B und INVC_C geht, wird verzö­ gert. Das Ausgangssignal des NOR-Gatters G₁₀ liegt auf dem logisch hohen Pegel und hat eine Pulsbreite, die durch die Verzögerungszeit zwischen dem logisch niedrigen Pegel des Auffrischaktivierungssignals ACT und dem logisch hohen Pegel des Invertierers INV_C definiert ist.

Das Auffrischrücksetzsignal RESET hat die gleiche Pulsbreite und erhält einen logisch niedrigen Pegel, indem es durch den Invertierer INV₄ geht. Der logisch niedrige Pegel des Auf­ frischrücksetzsignals RESET wird in den Auffrischzähler 20 der Fig. 2 eingegeben und deaktiviert das Auffrischfreigabe­ signal ENAB auf den logisch niedrigen Pegel. Dies hält den Vorgang der Frequenzteiler 21, 22, 23, 24 und 25 an und ini­ tialisiert dann den Auffrischzähler 20.

Fig. 5 ist ein Zeitverlaufsdiagramm, das den Betrieb der Auf­ frischsteuerungsschaltung der Fig. 1 verdeutlicht. Unter Be­ zugnahme auf die Fig. 5 wird das Taktsignal OSC mit dem Zyk­ lus λ von dem Oszillator (nicht gezeigt) in die Auffrisch­ steuerungsschaltung 10 der Fig. 1 eingegeben. Das Taktsignal OSC wird eingegeben, während ein logisch hoher Pegel des Auf­ frischsignals REF zum Führen des Auffrischvorgangs und ein logisch hoher Pegel des Auffrischrücksetzsignals RESET vor­ liegen. Die mehreren Frequenzteiler 21, 22, 23, 24 und 25 in dem Auffrischzähler 20 werden dann aktiviert und erzeugen die Frequenzteilungssignale x2, x4, x8, x16 und x32. Das Auf­ frischaktivierungssignal ACT wird dann mit einem logisch ho­ hen Pegel erzeugt, solange die Frequenzteilungssignale x4, x8, x16 und x32, die den Registern 31, 32, 33 und 34 zugeord­ net sind, gleich zu den gespeicherten Registerwerten sind, in diesem Beispiel 0110.

Wenn ein Übergang des Auffrischaktivierungssignals ACT vom logisch hohen Pegel auf einen logisch niedrigen Pegel statt­ findet, wird das Auffrischrücksetzsignal mit einem logisch niedrigen Pegel und einer vorbestimmten Pulsbreite erzeugt. Der logisch niedrige Pegel des Auffrischrücksetzsignals RESET stoppt den Betrieb der Frequenzteiler 21, 22, 23, 24 und 25 der Fig. 2 und initialisiert den Auffrischzähler 20 der Fig. 2.

In der Auffrischsteuerungsschaltung 10 der Fig. 1 werden die mehreren Teiler 21, 22, 23, 24 und 25 in dem Auffrischzähler 20 der Fig. 2 fortlaufend aktiviert und erzeugen die Fre­ quenzteilungssignale x2, x4, x8, x16 und x32. Das Auffrisch­ aktivierungssignal ACT wird mit einem logisch hohen Pegel er­ zeugt, solange die Frequenzteilungssignale x4, x8, x16 bzw. x32, die den Registern 31, 32, 33 bzw. 34 der Fig. 3 zugeord­ net sind, gleich den gespeicherten Registerwerten sind, näm­ lich 0110 in diesem Beispiel.

Bei der beschriebenen Ausführungsform hat das Auffrischakti­ vierungssignal ACT durch wiederholtes Ausführen des zuvor be­ schriebenen Vorgangs einen Zyklus von 14 λ in Bezug auf den Zyklus λ des Taktsignals OSC, wobei die Zahl 14 sich aus den gespeicherten Registerwerten 0110 ergibt. Die Zykluszeit des Auffrischaktivierungssignals ACT erhält man wie folgt.

Die gespeicherten Registerwerte, 0110 bei dem gezeigten Bei­ spiel, werden mit den Frequenzteilungssignalen x4, x8, x16 bzw. x32 verglichen, wobei das x2 Frequenzteilungssignal als Default behandelt wird. Der Registerwert stellt folglich tat­ sächlich die ersten vier Stellen einer fünfstelligen binären Zahl dar, wobei die letzte Stelle "0" ist, das bedeutet, dass "0110" tatsächlich "01100" oder einem Wert von 12 λ ent­ spricht. Dieser Wert wird dann auf die Breite des ACT- Signals, nämlich 2 λ bei der bevorzugten Ausführungsform, ad­ diert, um die Zykluszeit von 14 λ zu erhalten. Da der äquiva­ lente Registerwert von "00000" bis "11110", d. h. 0 bis 30 betragen kann, kann die sich ergebende Zykluszeit von 2 λ bis zu 30 λ betragen.

Bei alternativen Ausführungsformen kann ein fünftes Register verwendet werden, um dem x2-Frequenzteilungssignal zugeordnet zu werden, und die Breite des ACT-Signals würde vorzugsweise auf 1 λ eingestellt werden. In diesem Fall kann der erweiterte Registerwert von "00000" bis zu "11111" betragen, d. h. 0 bis 31, so dass sich eine abschließende Zykluszeit von 1 λ bis 32 λ ergibt.

Das Auffrischaktivierungssignal ACT kann daher einen der 16 Zyklen, nämlich 2 λ, 4 λ, 6 λ, . . .32 λ, gemäß den in den Regis­ tern 31, 32, 33 und 34 gespeicherten Werten haben. Bei der vorliegenden Ausführungsform ist ein Beispiel mit vier Regis­ tern 31, 32, 33 und 34 beschrieben. Wenn fünf Register be­ nutzt würden, könnte das Auffrischaktivierungssignal ACT auf einen aus 32 Zyklen eingestellt werden, nämlich 1 λ, 2 λ, 3 λ, . . .32 λ.

Die vorliegende Erfindung ermöglicht daher verschiedene Auf­ frischzyklen 1 λ, 2 λ, 3 λ, . . . 32 λ, die gemäß den in den Regis­ tern der Erfindung gespeicherten Werten ausgewählt werden. Weiterhin verwendet die Erfindung die Frequenzteilungssignale x2, x4, x8, x16 und x32, die durch Multiplizieren des Takt­ zyklus λ mit Zweierpotenzen erzeugt werden und die bei kon­ ventioneller Technologie als Auffrischzyklen verwendet wer­ den. Es ist daher möglich, den Auffrischzyklus zu steuern.

Ein Beispiel des Steuerns des Auffrischzyklus des Auffrisch­ aktivierungssignals der vorliegenden Erfindung wurde zuvor beschrieben. Dieses Beispiel dient zum Einstellen eines spe­ zifischen Auffrischzyklus für den Auffrischvorgang bei einer Zählerschaltung mit einem Zählersignal mit einer vorbestimm­ ten Teilungsrate in Bezug auf den Zyklus des Taktsignals, das von außerhalb empfangen wurde. Es ist aus der Beschreibung und den zuvor gegebenen Beispielen ersichtlich, dass die Tei­ lungsrate entsprechend den in einem Register gespeicherten Werten, das in die Zählerschaltung eingebaut ist, gesteuert werden kann.

Während die Erfindung speziell in Bezug auf bevorzugte Aus­ führungsformen beschrieben wurde, ist für den Fachmann leicht einzusehen, dass zahlreiche Änderungen in Gestalt und Einzel­ heiten durchgeführt werden können, ohne den Rahmen der Erfin­ dung, wie er durch die angefügten Ansprüche definiert ist, zu verlassen.

Claims (12)

1. Zählerschaltung zum Empfangen eines Taktsignals und zum Erzeugen eines Zählersignals mit einer vorbestimmten Tei­ lungsrate in Bezug auf das Taktsignal, dadurch gekennzeichnet, dass die Zählerschaltung folgendes aufweist:

• - einen Teiler (21, 22, 23, 24, 25) zum Teilen des Taktsignals und zum Erzeugen mehrerer Teilungssignale,
• - ein Register (31, 32, 33, 34) zum Auswählen der Teilungsrate und
• - einen Zählersignalgenerator zum Empfangen der Teilungssigna­ le und zum Erzeugen des Zählersignals, wenn eines der Tei­ lungssignale zu einem in dem Register (31, 32, 33, 34) ge­ speicherten Teilungswert passt, wobei der Teilungswert die Teilungsrate anzeigt.

2. Zählerschaltung nach Anspruch 1, dadurch gekennzeich­ net, dass das Register (31, 32, 33, 34) mehrere Sicherungen (FS₁, FS₂, FS₃, FS₄) aufweist und die Teilungsrate durch Detek­ tieren, ob die Sicherungen (FS₁, FS₂, FS₃, FS₄) ein- oder ausge­ schaltet sind, bestimmt wird.

3. Zählerschaltung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, dass die Zählerschaltung eine Zählerrücksetz­ schaltung zum Unterdrücken des Betriebs der Teiler (21, 22, 23, 24, 25) und zum Initialisieren des Betriebs der Teiler (21, 22, 23, 24, 25) aufweist.

4. Auffrischsteuerungsschaltung zum Steuern von Auf­ frischzyklen für das Auffrischen von in Speicherzellen gespei­ cherten Daten, dadurch gekennzeichnet, dass die Auffrischsteuerungsschaltung folgendes aufweist:

• - einen Auffrischzähler (20) zum Erzeugen mehrerer Frequenz­ teilungssignale durch Teilen eines Taktsignals in Reaktion auf ein Auffrischsignal zum Führen eines Auffrischvorgangs und
• - einen Auffrischaktivierungssignalgenerator (30) zum Erzeugen eines Auffrischaktivierungssignals, das dem Auffrischzyklus zugeordnet ist, gemäß in einem Register (31, 32, 33, 34) ge­ speicherter Werte.

5. Auffrischsteuerungsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Auffrischaktivierungssignalgenerator (30) mehrere in dem Register (31, 32, 33, 34) gebildete Siche­ rungen (FS₁, FS₂, FS₃, FS₄) aufweist, wobei die in dem Register (31, 32, 33, 34) gespeicherten Werte dadurch bestimmt sind, ob die Sicherungen (FS₁, FS₂, FS₃, FS₄) ein- oder ausgeschaltet sind.

6. Auffrischsteuerungsschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass das Auffrischaktivierungssignal erzeugt wird, solange die Frequenzteilungssignale gleich zu in dem Register (31, 32, 33, 34) gespeicherten Werten sind.

7. Auffrischsteuerungsschaltung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die in dem Register ge­ speicherten Werte durch einen Modusregistersatz (MDS) einge­ stellt werden.

8. Auffrischsteuerungsschaltung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass die Auffrischschaltung eine Auffrischrücksetzeinheit (50) zum Unterdrücken des Be­ triebs des Auffrischzählers (20) und zum Initialisieren des Auffrischzählers (20) aufweist.

9. Auffrischzählerschaltung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass eine Zählerschaltung nach einem der Ansprüche 1 bis 3 vorgesehen ist.

10. Verfahren zum Auffrischen von in Speicherzellen ge­ speicherten Daten, dadurch gekennzeichnet, dass das Verfahren die folgenden Schritte aufweist:

• a) Erzeugen eines Auffrischsignals (REF) zum Führen des Auf­ frischvorgangs,
• b) Aktivieren eines Auffrischzählers (20) in Reaktion auf das Auffrischsignal (REF) zum Erzeugen mehrerer Frequenztei­ lungssignale (x2, x4, x8, x16, x32) mit vorbestimmten Tei­ lungsraten in Bezug auf ein Taktsignal (OSC),
• c) Erzeugen eines Auffrischaktivierungssignals (ACT) solange die Frequenzteilungssignale (x4, x8, x16, x32) gleich zu in einem Register (31, 32, 33, 34) gespeicherten Teilungs­ werten sind und
• d) Initialisieren des Auffrischzählers (20) in Reaktion auf das Aktivierungssignal (ACT) durch Erzeugen eines Auf­ frischrücksetzsignals (RESET) mit einer vorbestimmten Pulsbreite,

worin der Auffrischvorgang durch ein Auffrischaktivierungssig­ nal (ACT) in einem Auffrischzyklus durch Wiederholen der Schritte (a) bis (d) durchgeführt wird.

11. Verfahren zum Auffrischen von in Speicherzellen ge­ speicherten Daten nach Anspruch 9, dadurch gekennzeichnet, dass die in dem Register (31, 32, 33, 34) gespeicherten Tei­ lungswerte durch Detektieren, ob eine jeweilige von mehreren Sicherungen (FS₁, FS₂, FS₃, FS₄) in dem Register (31, 32, 33, 34) gesperrt oder nicht gesperrt ist, bestimmt werden.

12. Verfahren zum Auffrischen von in Speicherzellen ge­ speicherten Daten nach Anspruch 9 oder 10, dadurch gekenn­ zeichnet, dass die in dem Register gespeicherten Teilungswerte durch einen Modusregistersatz (MDS) eingestellt werden.