DE10004982A1

DE10004982A1 - Galvanic separation semiconductor structure uses GMR coupler integrated in at least one of galvanically separated parts of overall circuit

Info

Publication number: DE10004982A1
Application number: DE10004982A
Authority: DE
Inventors: Anton Riedlhammer; Zenko Gergintschew; Reinhard Ploss
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-02-04
Filing date: 2000-02-04
Publication date: 2001-08-16

Abstract

The semiconductor structure has at least one GMR coupler (22) which is integrated in at least one of the circuit parts (20,21) of the overall circuit to be galvanically separated, for providing a connection between them. The GMR coupler can be monolithically integrated in a common circuit chip or provided via a chip-on-chip technique.

Description

Die Erfindung betrifft eine Halbleiterstruktur zur galvani schen Trennung von Schaltungsteilen wie Primär- und Sekundär kreis, Steuerungsteil und Ausgangsstufe o. ä. in einer Gesamt schaltung, gemäß dem Oberbegriff von Anspruch 1.The invention relates to a semiconductor structure for electroplating separation of circuit parts such as primary and secondary circuit, control section and output stage or similar in one total circuit, according to the preamble of claim 1.

Bei einer Vielzahl von elektrischen und elektronischen Schal tungen ist es erforderlich, bestimmte Schaltungsteile galva nisch voneinander zu trennen. In Schaltnetz- Versorgungseinheiten betrifft dies zum Beispiel den Primär- und den Sekundärkreis, um im Falle eines Fehlers eine Gefähr dung des Benutzers und eine Zerstörung des Sekundärkreises zu vermeiden, da der Primärkreis im allgemeinen direkt mit einer Hochspannungsquelle verbunden ist. Auch bei Schnittstellensy stemen wird in vielen Fällen eine galvanische Trennung zwi schen dem reinen Steuerungsteil und den Ausgangstreiberstufen sowie zwischen Signaleingängen und dem Steuerungsteil vorge nommen. Die Gründe hierfür liegen ebenfalls im Schutzaspekt im Fall eines Fehlers sowie in der Möglichkeit, verschiedene Schaltungsteile auf unterschiedlichen Spannungsniveaus elek tronisch miteinander zu verbinden.With a variety of electrical and electronic scarf it is necessary to galva certain circuit parts niche to separate. In switching network Supply units this affects, for example, the primary and the secondary circuit to be dangerous in the event of a fault dition of the user and destruction of the secondary circuit avoid, since the primary circuit is generally directly with a High voltage source is connected. Also with interface sy In many cases, electrical isolation between between the pure control part and the output driver stages as well as between signal inputs and the control section taken. The reasons for this also lie in the protection aspect in case of an error as well as in the possibility of different Circuit parts at different voltage levels elec to connect tronically.

Die galvanische Trennung wird, sofern für die Übertragung hö herer elektrischer Energien nicht Transformatoren erforder lich sind, im allgemeinen mit Optokopplern realisiert, wie es beispielhaft in den Fig. 2 und 9 für einen Sperrwandler bzw. eine Mehrkanal-SPS-Endstufe dargestellt ist.The galvanic isolation is, insofar as transformers are not required for the transmission of higher electrical energies, generally realized with optocouplers, as is shown by way of example in FIGS. 2 and 9 for a flyback converter or a multi-channel PLC output stage.

Ein Nachteil hierbei besteht darin, daß die Optokoppler als separate Bauelemente ausgeführt sind, da sie nicht in die Ge samtschaltung integriert werden können. Eine solche Schaltung erfordert somit relativ viel Platz und kann kaum miniaturi siert werden.A disadvantage here is that the optocouplers as separate components are executed, since they are not in the Ge entire circuit can be integrated. Such a circuit thus requires a relatively large amount of space and can hardly be miniaturized be settled.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine galva nische Trennung für Schaltungsteilen der oben genannten Art zu schaffen, bei der diese Nachteile im wesentlichen nicht gegeben sind.The invention is therefore based on the object of a galva African separation for circuit parts of the above type to create, in which these disadvantages are essentially not given are.

Gelöst wird diese Aufgabe mit einer Halbleiterstruktur, die sich gemäß Anspruch 1 durch mindestens einen GMR-Koppler aus zeichnet, der mit mindestens einem der Schaltungsteile inte griert ausgeführt ist und beide Schaltungsteile galvanisch getrennt miteinander verbindet.This task is solved with a semiconductor structure that according to claim 1 by at least one GMR coupler draws the inte with at least one of the circuit parts is carried out and both circuit parts galvanically connects separately.

Eine wesentlicher Vorteil dieser Lösung besteht darin, daß sich eine Vielzahl verschiedener Integrationsmöglichkeiten mit mindestens einem der beiden zu trennenden Schaltungsteile eröffnet, so daß sich die Anzahl der separaten Bauelemente verringert und dadurch auch der Platzbedarf und die Kosten für die Gesamtschaltung entsprechend geringer ausfallen.A major advantage of this solution is that a variety of different integration options with at least one of the two circuit parts to be separated opened so that the number of separate components reduced and thereby also the space requirement and the costs correspondingly lower for the overall circuit.

Die Unteransprüche haben vorteilhafte Weiterbildung der Er findung zum Inhalt.The subclaims have advantageous further training of the he finding the content.

Danach ist die Integration des GMR-Kopplers mit mindestens einem der Schaltungsteile zum Beispiel monolithisch auf einem gemeinsamen Chip ausgeführt.After that, the integration of the GMR coupler is at least one of the circuit parts, for example, monolithically on one common chip executed.

Weiterhin kann die Integration auf einem Multichip durch Chip-on-Chip-Anordnung ausgeführt sein, bei der der GMR- Koppier und mindestens eines der Schaltungsteile mit einem Verbindungsmaterial aneinander befestigt sind.Furthermore, the integration on a multichip can be done by Chip-on-chip arrangement in which the GMR Koppier and at least one of the circuit parts with one Connection material are attached to each other.

Die Integration kann alternativ oder zusätzlich dazu auf ei nem Multichip durch Chip-by-Chip-Anordnung ausgeführt sein, bei der der GMR-Koppler und mindestens eines der Schaltungs teile auf einem Träger liegen.The integration can alternatively or additionally to ei a multichip can be implemented by chip-by-chip arrangement, where the GMR coupler and at least one of the circuit parts lie on a support.

Weitere Einzelheiten, Merkmale und Vorteile der Erfindung er geben sich aus der folgenden Beschreibung von bevorzugten Ausführungsformen der erfindungsgemäßen Schaltungsanordnung anhand der Zeichnung. Es zeigt:Further details, features and advantages of the invention he emerge from the following description of preferred Embodiments of the circuit arrangement according to the invention based on the drawing. It shows:

Fig. 1 eine erste Schaltung mit einer Prinzipdarstellung ei ner erfindungsgemäßen galvanischen Trennung; Fig. 1 shows a first circuit with a schematic representation of egg ner galvanic isolation according to the invention;

Fig. 2 die Schaltung gemäß Fig. 1 mit einer bekannten galva nischen Trennung; Fig. 2 shows the circuit of Figure 1 with a known galvanic African separation.

Fig. 3A, 3B verschiedene Varianten eines GMR-Kopplers; Fig. 3A, 3B, different variants of a GMR-coupler;

Fig. 4A bis C eine erste Ausführungsform der Erfindung in verschiedenen Halbleiterstrukturen; FIGS. 4A to C a first embodiment of the invention in different semiconductor structures;

Fig. 5A bis I eine zweite Ausführungsform der Erfindung in verschiedenen Halbleiterstrukturen; Fig. 5A is a second embodiment of to I of the invention in various semiconductor structures;

Fig. 6A bis E eine dritte Ausführungsform der Erfindung in verschiedenen Halbleiterstrukturen; FIGS. 6A to E, a third embodiment of the invention in different semiconductor structures;

Fig. 7A bis D eine vierte Ausführungsform der Erfindung in verschiedenen Halbleiterstrukturen; FIGS. 7A-D, a fourth embodiment of the invention in different semiconductor structures;

Fig. 8 eine weitere Anwendung mit einer Prinzipdarstellung einer erfindungsgemäßen galvanischen Trennung; und Fig. 8 shows a further application with a schematic diagram of a galvanic isolation according to the invention; and

Fig. 9 die Anwendung gemäß Fig. 8 mit einer bekannten galva nischen Trennung. Fig. 9 shows the application of FIG. 8 with a known galvanic separation.

Fig. 1 zeigt beispielhaft eine Anwendung einer erfindungsge mäßen galvanischen Trennung in einem Sperrwandler. Dieser Wandler umfaßt einen Primärkreis mit einem Gleichrichter 10, einem ersten Kondensator 11, einer Primärwicklung eines Transformators 12 sowie einem MOSFET-Transistor 13. Der Ein gang des Gleichrichters 10 ist mit einer Netzspannungsquelle U1 verbunden. Der Sekundärkreis des Wandlers wird durch eine Sekundärwicklung des Transformators 12, eine Diode 14 sowie einen zweiten Kondensator 15 gebildet, über dem eine Nieder spannung U2 bereitgestellt wird. Fig. 1 shows an example of an application of an inventive galvanic isolation in a flyback converter. This converter comprises a primary circuit with a rectifier 10 , a first capacitor 11 , a primary winding of a transformer 12 and a MOSFET transistor 13 . The input of the rectifier 10 is connected to a mains voltage source U1. The secondary circuit of the converter is formed by a secondary winding of the transformer 12 , a diode 14 and a second capacitor 15 , via which a low voltage U2 is provided.

Der Transistor 13 wird durch einen primären Regler (pR-IC) 20 gesteuert. Weiterhin ist ein sekundärer Regler (sR-IC) 21 vorgesehen, an dem die Ausgangsspannung anliegt. Dementspre chend wird ein Steuersignal an den primären Regler 20 weiter gegeben. Aus den eingangs genannten Gründen ist zwischen diesen beiden Reglern, die durch eine oder mehrere integrierte Schaltungen aufgebaut sind, eine galvanische Trennung erfor derlich, die erfindungsgemäß mit einem GMR-Koppler 22 und ge mäß dem Stand der Technik zum Beispiel mit einem Optokoppler 19 (siehe Fig. 2) vorgenommen wird.The transistor 13 is controlled by a primary regulator (pR-IC) 20 . Furthermore, a secondary regulator (sR-IC) 21 is provided, to which the output voltage is applied. Accordingly, a control signal is passed on to the primary controller 20 . For the reasons mentioned at the outset, a galvanic separation is required between these two controllers, which are constructed by one or more integrated circuits, which according to the invention are provided with a GMR coupler 22 and according to the prior art, for example with an optocoupler 19 (see Fig. 2) is made.

Die Fig. 3A und 3B zeigen zwei GMR-Koppler 22, die - mit unterschiedlicher Schichtenfolge - jeweils aus einem Sensor 221, einer Isolation 222 und einer Induktionsschleife 223 aufgebaut sind. FIGS. 3A and 3B show two GMR couplers 22 , which - each with a different layer sequence - are constructed from a sensor 221 , an insulation 222 and an induction loop 223 .

Fig. 4 zeigt eine erste Ausführungsform einer erfindungsge mäßen Halbleiterstruktur, bei der der GMR-Koppler 22 und die primäre Regelung 20 in verschiedener Weise miteinander inte griert sind, und zwar gemäß Fig. 4A monolithisch auf einem gemeinsamen Chip und gemäß den Fig. 4B und C als Multi- Chip. Im Falle der Fig. 4B ist der GMR-Koppler 22 durch ei nen ersten Chip und der primäre Regler 20 durch einen zweiten Chip realisiert, die mittels eines Materials 23 miteinander verbunden sind (Chip-on-Chip). Bei der in Fig. 4C gezeigten Variante befinden sich diese beiden Chips nebeneinander auf einem gemeinsamen leitenden Rahmen 24 (Chip-by-Chip). Fig. 5 zeigt eine zweite Ausführungsform der Erfindung, bei der der primäre Regler 20, der Koppler 22 und der MOSFET- Transistor 13 in verschiedener Weise miteinander integriert sind. Fig. 4 shows a first embodiment of a semiconductor structure according to the invention, in which the GMR coupler 22 and the primary controller 20 are integrated with one another in various ways, specifically as shown in FIG. 4A on a common chip and in accordance with FIGS. 4B and C as a multi-chip. In the case of FIG. 4B, the GMR coupler 22 is realized by a first chip and the primary controller 20 by a second chip, which are connected to one another by means of a material 23 (chip-on-chip). In the variant shown in FIG. 4C, these two chips are located next to one another on a common conductive frame 24 (chip-by-chip). FIG. 5 shows a second embodiment of the invention, in which the primary controller 20 , the coupler 22 and the MOSFET transistor 13 are integrated with one another in different ways.

Die Fig. 5A und 5B zeigen eine monolithische Struktur in Seitenansicht (Fig. 5A) und in Draufsicht (Fig. 5B). Der pri märe Regler 20 und der Transistor 13 befinden sich danach in einer Ebene, auf der der GMR-Koppler 22 ausgebildet ist. Die Fig. 5C bis 5G zeigen demgegenüber eine Multi-Chip- Anordnung, und zwar in den Fig. 5C und 5D eine Chip-on- Chip-Struktur und in den Fig. 5E bis 5G eine Chip-by-Chip- Struktur. FIGS. 5A and 5B show a monolithic structure in side view (Fig. 5A) and in plan view (Fig. 5B). The primary controller 20 and the transistor 13 are then in a plane on which the GMR coupler 22 is formed. In contrast, the Fig. 5C through 5G show a multi-chip assembly, in Figs. 5C and 5D, a chip-on-chip structure and Figs. 5E-5G, a chip-by-chip structure.

Im einzelnen sind bei der in Fig. 5C gezeigten Halbleiter struktur drei Chips übereinander angeordnet und mittels ent sprechender Materialien 23 miteinander verbunden, wobei die Chips jeweils den GMR-Koppler 22, den primären Regler 20 bzw. den MOSFET-Transistor 13 bilden. Fig. 5D zeigt eine Struk tur, bei der der GMR-Koppler 22 und der primäre Regler 20 ge mäß Fig. 4A monolithisch integriert und mit einem Verbin dungsmaterial 23 auf dem MOSFET-Transistor 13 befestigt sind.In particular, in the semiconductor structure shown in FIG. 5C, three chips are arranged one above the other and connected to one another by means of appropriate materials 23 , the chips each forming the GMR coupler 22 , the primary controller 20 and the MOSFET transistor 13 . FIG. 5D shows a structure in which the GMR coupler 22 and the primary controller 20 according to FIG. 4A are monolithically integrated and fastened to the MOSFET transistor 13 with a connecting material 23 .

Fig. 5E zeigt eine Struktur, bei der der Transistor 13, der primäre Regler 20 und der Koppler 22 jeweils als Chips neben einander auf einem gemeinsamen leitenden Rahmen 24 angeordnet sind. Bei der in Fig. 5F gezeigten Struktur sind der Transi stor 13 und der primäre Regler 20 monolithisch aus einem Chip gebildet, der zusammen mit dem Chip, der den Koppler 22 bil det, auf einem gemeinsamen leitenden Rahmen 24 angeordnet ist. Fig. 5G zeigt schließlich eine Struktur, bei der der primäre Regler 20 und der GMR-Koppler 22 zum Beispiel gemäß Fig. 4A monolithisch realisiert und neben dem Transistor 13 auf einem gemeinsamen leitenden Rahmen 24 angebracht sind. FIG. 5E shows a structure in which the transistor 13 , the primary regulator 20 and the coupler 22 are each arranged as chips next to one another on a common conductive frame 24 . In the structure shown in FIG. 5F, the transistor 13 and the primary controller 20 are formed monolithically from a chip which is arranged on a common conductive frame 24 together with the chip which forms the coupler 22 . Fig. 5G, finally, shows a structure in which the primary controller 20 and the GMR-coupler 22, for example, as shown in FIG 4A are realized monolithically and mounted on a common conductive frame 24 adjacent to the transistor 13..

Die Fig. 5H und 5I zeigen eine Kombination zwischen einer Chip-on-Chip-Struktur und einer Chip-by-Chip-Struktur, wobei gemäß Fig. 5H der primäre Regler 20 und der Transistor 13 mit einem Verbindungsmaterial 23 aneinander befestigt und ne ben dem Koppler 22 auf einem gemeinsamen leitenden Rahmen 24 angeordnet sind, während gemäß Fig. 5I der primäre Regler 20 und der Koppler 22 gemäß Fig. 4B mit einem Verbindungsmate rial 23 verbunden und neben dem Transistor 13 auf einem ge meinsamen leitenden Rahmen 24 angeordnet sind. FIGS. 5H and 5I show a combination between a chip-on-chip structure and a chip-by-chip structure, the primary controller 20 and the transistor 13 being fastened to one another with a connecting material 23 according to FIG. 5H, and ben the coupler 22 are arranged on a common conductive frame 24 , while according to FIG. 5I the primary controller 20 and the coupler 22 according to FIG. 4B are connected to a connecting material 23 and are arranged next to the transistor 13 on a common conductive frame 24 .

Fig. 6 zeigt eine dritte Ausführungsform der Erfindung, bei der der MOSFET-Transistor 13, der primäre Regler 20, der GMR- Koppler 22 und der sekundäre Regler 21 durch verschiedene Kombinationen von monolithischer und Multi-Chip-Anordnunmg miteinander integriert sind. FIG. 6 shows a third embodiment of the invention, in which the MOSFET transistor 13 , the primary regulator 20 , the GMR coupler 22 and the secondary regulator 21 are integrated with one another by various combinations of monolithic and multi-chip arrangement.

Gemäß Fig. 6A sind der Transistor 13 und der primäre Regler 20 durch einen gemeinsamen Chip realisiert, auf dem sich mo nolithisch der Koppler 22 befindet. Der sekundäre Regler 21 ist mit einem Verbindungsmaterial 23 auf einer Isolierschicht 25 befestigt, die sich ebenfalls auf dem gemeinsamen Chip be findet. Die Induktionsschleife 223 des Kopplers 22 ist über eine leitenden Verbindung 26 mit dem sekundären Regler 21 verbunden.According to Fig. 6A, the transistor 13 and the primary regulator 20 are realized by a common chip on which mo nolithisch the coupler 22 is located. The secondary controller 21 is fastened with a connecting material 23 on an insulating layer 25 , which is also found on the common chip. The induction loop 223 of the coupler 22 is connected to the secondary controller 21 via a conductive connection 26 .

Fig. 6B zeigt demgegenüber eine monolithische Struktur, die den Koppler 22 und den primären Regler 20 bildet und die mit einem Verbindungsmaterial 23 an einem den Transistor 13 dar stellenden Chip befestigt ist. Der sekundäre Regler 21 ist mit einem Verbindungsmaterial 23 an einer auf dem primären Regler 20 liegenden Isolierschicht 25 befestigt und über eine leitende Verbindung 26 mit der Induktionsschleife 223 des Kopplers 22 verbunden. FIG. 6B, on the other hand, shows a monolithic structure which forms the coupler 22 and the primary controller 20 and which is fastened with a connecting material 23 to a chip which represents the transistor 13 . The secondary controller 21 is fastened with a connecting material 23 to an insulating layer 25 lying on the primary controller 20 and is connected to the induction loop 223 of the coupler 22 via a conductive connection 26 .

Fig. 6C zeigt eine Anordnung, bei der der Transistor 13 und der primäre Regler 20 durch einen gemeinsamen Chip realisiert sind, auf dem mit einem Verbindungsmaterial 23 der Koppler 22 befestigt ist. Der Chip ist neben dem sekundären Regler 21 auf einem gemeinsamen leitenden Rahmen 24 angeordnet, wobei der sekundäre Regler 21 über eine leitende Verbindung 26 mit der Induktionsschleife 223 des Kopplers 22 verbunden ist. Fig. 6C shows an arrangement in which the transistor 13 and the primary regulator 20 are realized by a common chip on which a bonding material 23 of the coupler 22 is attached. The chip is arranged next to the secondary controller 21 on a common conductive frame 24 , the secondary controller 21 being connected to the induction loop 223 of the coupler 22 via a conductive connection 26 .

Bei dem in Fig. 6D gezeigten Aufbau sind der Transistor 13, der primäre Regler 20 und der sekundäre Regler 21 nebeneinan der auf einem gemeinsamen leitenden Rahmen 24 angeordnet, wo bei der primäre Regler und der Koppler monolithisch auf einem Chip ausgebildet sind. Die Verbindung zwischen der Indukti onsschleife 223 des Kopplers 22 und dem sekundären Regler 21 erfolgt wiederum über eine leitende Verbindung 26.In the example shown in Fig. 6D structure of the transistor 13, the primary controller 20 and secondary controller 21 are arranged nebeneinan the conductive on a common frame 24, which is formed in the primary controller and the coupler monolithically on one chip. The connection between the induction loop 223 of the coupler 22 and the secondary controller 21 is again via a conductive connection 26 .

Fig. 6E zeigt schließlich eine Struktur, bei der ein gemein samer Chip für den Transistor 13 und den primären Regler 20 neben dem Koppler 22 sowie dem sekundären Regler 21 auf einem gemeinsamen leitenden Rahmen 24 angeordnet sind, wobei die Induktionsschleife 223 wieder über eine leitende Verbindung 26 mit dem sekundären Regler 21 verbunden ist. Fig. 6E, finally, shows a structure in which a common deceleration chip for the transistor 13 and the primary regulator 20 adjacent to the coupler 22 and the secondary regulator 21 are disposed on a common conductive frame 24, wherein the induction loop 223 again via a conductive connection 26 is connected to the secondary controller 21 .

Fig. 7 zeigt eine vierte Ausführungsform der Erfindung, bei der der primäre Regler 20, der sekundäre Regler 21 und der GMR-Koppler 22 in verschiedener Weise miteinander integriert sind. FIG. 7 shows a fourth embodiment of the invention, in which the primary controller 20 , the secondary controller 21 and the GMR coupler 22 are integrated with one another in different ways.

Gemäß Fig. 7A sind der primäre Regler 20 und der GMR-Koppler 22 monolithisch ausgebildet und weisen eine Isolierschicht 25 auf, auf der mit einem Verbindungsmaterial 23 der sekundäre Regler 21 befestigt und über eine leitende Verbindung 26 mit der Induktionsschleife 223 des Kopplers 22 verbunden ist.According to FIG. 7A, the primary controller 20 and the GMR coupler 22 are monolithic and have an insulating layer 25 , on which the secondary controller 21 is fastened with a connecting material 23 and is connected to the induction loop 223 of the coupler 22 via a conductive connection 26 .

Gemäß Fig. 7B sind der primäre Regler 20 und der Koppler 22 ebenfalls monolithisch ausgebildet, jedoch zusammen mit dem sekundären Regler 21 auf einem gemeinsamen leitenden Rahmen 24 angeordnet, wobei eine leitende Verbindung 26 die Indukti onsSchleife 223 und den sekundären Regler 21 miteinander ver bindet.Referring to FIG. 7B, the primary controller 20 and the coupler 22 are also formed monolithically, but co-located with the secondary controller 21 on a common conductive frame 24, wherein a conductive connection 26, the Indukti onsSchleife 223 and the secondary controller 21 binds ver each other.

Fig. 7C zeigt eine Anordnung, bei der der primäre Regler 20, der Koppler 22 und der sekundäre Regler 21 nebeneinander auf einem gemeinsamen leitenden Rahmen 24 angeordnet sind, wobei eine leitende Verbindung 26 zwischen der Induktionsschleife 223 und dem sekundären Regler 21 vorgesehen ist. Fig. 7C shows an arrangement in which the primary regulator 20, the coupler 22 and the secondary controller 21 are arranged side by side on a common conductive frame 24, wherein a conductive connection 26 is provided between the induction loop 223 and the secondary controller 21.

Fig. 7D zeigt schließlich eine Struktur, bei der der Koppler 22 auf dem primären Regler 20 mit einem Verbindungsmaterial 23 befestigt ist und der primäre Regler neben dem sekundären Regler 21 auf einem gemeinsamen leitenden Rahmen 24 liegt. Auch hierbei ist die Induktionsschleife 223 mittels einer leitenden Verbindung 26 mit dem sekundären Regler 21 verbun den. Fig. 7D, finally, shows a structure in which the coupler 22 is attached to the primary regulator 20 with a bonding material 23 and the primary controller in addition to the secondary regulator 21 is located on a common conductive frame 24. Here, too, the induction loop 223 is connected to the secondary controller 21 by means of a conductive connection 26 .

Fig. 8 zeigt als weiteres Anwendungsbeispiel für die erfin dungsgemäße integrierte Halbleiterstruktur eine galvanisch getrennte Verbindung zwischen der Primärseite 80 (CMOS-Teil) und der Sekundärseite 90 (Leistungsteil) einer Mehrkanal-SPS- Endstufe. Die Primärseite 80 umfaßt eine ASIC-Busankopplung 81, die über n-fache GMR-Koppler 82 mit entsprechenden n- fachen Treiber 91 auf der Sekundärseite verbunden ist, die jeweils eine zugeordnete Last 92a,. .92x schalten. Durch einen Vergleich mit Fig. 9, die eine bekannte Realisierung dieser Schaltung zeigt, wird die Einsparung an Bauelementen beson ders deutlich. Gemäß Fig. 9 ist für jede Last 92a,. .92x auf der Sekundärseite 90 ein Optokoppler 19a,. .19x erforderlich, der mit jeweils einem zugeordneten High Side-Schalter 91a,. .91x verbunden ist. Mit der erfindungsgemäßen integrier ten Halbleiterstruktur können die galvanischen Trennungen zwischen Primär- und Sekundärseite zusammen mit den Schaltern zu einem einzigen integrierten Baustein kombiniert werden. Fig. 8 shows a further application example for the integrated semiconductor structure according to the invention, a galvanically isolated connection between the primary side 80 (CMOS part) and the secondary side 90 (power part) of a multi-channel PLC output stage. The primary side 80 comprises an ASIC bus coupling 81 , which is connected via n-fold GMR couplers 82 to corresponding n-fold drivers 91 on the secondary side, each of which has an associated load 92 a,. .92x switch. By comparing with Fig. 9, which shows a known implementation of this circuit, the savings on components is particularly clear. According to FIG. 9 is for each load 92 a ,. .92x on the secondary side 90 an optocoupler 19 a ,. .19x required, each with an associated high side switch 91 a ,. .91x is connected. With the integrated semiconductor structure according to the invention, the galvanic separations between the primary and secondary sides can be combined together with the switches to form a single integrated module.

Auch für die in Fig. 1 gezeigte Anwendung bei einem Sperr wandler ergeben sich im Vergleich zu einer entsprechenden be kannten Ausführung gemäß Fig. 2 Einsparungsmöglichkeiten an Bauelementen, unter zwar je nach der gewählten, in den Fig. 4 bis 7 dargestellten Halbleiterstruktur. Also for the application shown in FIG. 1 in a flyback converter, compared to a corresponding known embodiment according to FIG. 2, there are potential savings in components, depending on the selected semiconductor structure shown in FIGS. 4 to 7.

Reference list

1010th

Gleichrichter
Rectifier

1111

erster Kondensator
first capacitor

1212th

Transformator
transformer

1313

MOSFET-Transistor
MOSFET transistor

1414

Diode
diode

1515

zweiter Kondensator
second capacitor

1919th

Optokoppler
Optocoupler

2020th

primäre Regelung
primary scheme

2121

sekundäre Regelung
secondary scheme

2222

GMR-Koppler
GMR coupler

221221

GMR-Sensor
GMR sensor

222222

Isolation
isolation

223223

Induktionsschleife
Induction loop

2323

Verbindungsmaterial
Connecting material

2424th

leitender Rahmen
leading framework

2525th

Isolierschicht
Insulating layer

2626

leitende Verbindung
conductive connection

8080

Primärseite
Primary side

8181

ASIC-Busankopplung
ASIC bus coupling

8282

n-fach GMR-Koppler
n-fold GMR coupler

9090

Sekundärseite
Secondary side

9191

High-Side Schalter
High-side switch

9292

Last
load

Claims

1. Semiconductor structure for the electrical isolation of circuit parts of an overall circuit, characterized by at least one GMR coupler ( 22 ) which is designed to be integrated with at least one of the circuit parts ( 20 ; 21 ) and both circuit parts are galvanically separated from one another.

2. The semiconductor structure according to claim 1, characterized in that the integration is monolithic on a common chip is led.

3. Semiconductor structure according to claim 1 or 2, characterized in that the integration is carried out on a multichip by chip-on-chip arrangement, in which the GMR coupler ( 22 ) and at least one of the circuit parts ( 20 ; 21 ) with one Ver binding material ( 23 ) are attached to each other.

4. Semiconductor structure according to one of the preceding claims, characterized in that the integration is carried out on a multichip by chip-by-chip arrangement, in which the GMR coupler ( 22 ) and at least one of the circuit parts ( 20 ; 21 ) a common conductive frame ( 24 ) lie.

5. Semiconductor structure according to one of the preceding claims, characterized in that the circuit parts are a primary control ( 20 ) and a secondary control ( 21 ) of an overall circuit.

6. Semiconductor structure according to one of claims 1 to 4, characterized in that the circuit parts a control part and an output stage an overall circuit.