DE10000451A1

DE10000451A1 - Taktsignalanalyseeinrichtung und Taktsignalanalyseverfahren

Info

Publication number: DE10000451A1
Application number: DE10000451A
Authority: DE
Inventors: Toshiki Kanamoto; Yasunori Shibayama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-06-30
Filing date: 2000-01-07
Publication date: 2001-01-11
Also published as: KR100326781B1; KR20010020647A; US6442740B1; JP2001014368A

Abstract

Eine Taktsignalanalyseeinrichtung (100; 200; 300) weist einen Vorverarbeitungsabschnitt (4) zum Lesen von Schaltungsverbindungsinformationen, Transistoreigenschaftsinformationen und Steuerinformationen, die in Speichern (1, 2, 3) gespeichert sind, und Bearbeiten dieser Informationen zur Verwendung für eine Simulation durch einen Simulationsausführungsabschnitt (5) auf. Der Simulationsausführungsabschnitt (5) führt eine Simulation eines Schaltungsbetriebsablaufs aus, und danach berechnet ein Nachverarbeitungsabschnitt (6) einen Verzögerungswert von einem Taktsignal-Eingangsknoten zu einem Taktsignalanschlußknoten, eine Differenz zwischen Verzögerungswerten von Taktsignalanschlußknoten, eine Anstiegszeit und eine Abfallzeit des Taktsignals, und zeigt ein Analyseergebnis unter Verwendung einer zweidimensionalen Verteilungskarte über einen Bildschirm (8) an.

Description

Die Erfindung betrifft eine Taktsignalanalyseeinrichtung und ein Taktsignalanalyseverfahren zum Analysieren von Verzöge rungswerten und Taktversatzwerten in Taktsignalübertragungs abschnitten in einer integrierten Halbleiter-Schaltungsan ordnung, während ein Anordnungsmuster der integrierten Halb leiter-Schaltungsanordnung entworfen wird.

Zunächst wird ein RC-Extraktionsprogramm ausgeführt, um Schaltungsverbindungsinformationen aus einem Anordnungsmuster der integrierten Halbleiter-Schaltungsanordnung während des Analysevorgangs für Verzögerungswerte und Skew- bzw. Versatz werte an Taktsignalübertragungsabschnitten in der integrier ten Halbleiter-Schaltungsanordnung zu extrahieren. Nach die sem Extraktionsprozeß muß eine Simulation durch einen Schal tungssimulator ausgeführt werden.

Weil jedoch eine enorme Anzahl von parasitären Widerständen und parasitären Kondensatoren in den extrahierten Schaltungs verbindungsinformationen vorhanden sind und ein Taktsignal für mehrere tausend Schaltungselemente bereitgestellt wird, ist es unmöglich, von Hand Signalabschlußknoten zu erfassen und dann zu bearbeiten.

Folglich ist es, weil die Analyse des Taktsignals während des herkömmlichen Entwurfs für die integrierte Halbleiter-Schal tungsanordnung auf der Grundlage der vorstehend beschriebenen Art und Weise durchgeführt wird, nahezu unmöglich, Signalter minations- bzw. Signalendknoten zu erfassen und die erfaßten Knoten von Hand verarbeiten, weil eine enorme Anzahl von pa rasitären Widerständen und parasitären Kondensatoren in den Schaltungsverbindungsinformationen vorhanden sind.

Darüber hinaus kann die herkömmliche Analyse keine zusätzli chen Informationen erhalten, um eine Verbindungsbeziehung ei nes Taktpuffers nachzuverfolgen und ein Vorhandensein einer Position mit einem großen Verzögerungswert und einem großen Versatzwert in einem tatsächlichen Anordnungsmuster der inte grierten Halbleiter-Schaltungsanordnung in Erfahrung zu brin gen, um die Verzögerungswerte und die Versatzwerte in dem Taktsignalübertragungsabschnitt auf der Grundlage des Analy seergebnisses der Simulation zu verbessern. Aufgrund dieses bekannten Nachteils kann das Analyseeergebnis der Simulation nicht geeignet zur Verbesserung des Entwurfs der integrierten Halbleiter-Schaltungsanordnung verwendet werden.

Der Erfindung liegt unter gebührender Berücksichtigung der Nachteile der herkömmlichen Technik daher die Aufgabe zugrun de, eine Taktsignalanalyseeinrichtung und ein Taktsignalana lyseverfahren zu schaffen, die in der Lage sind, die Analyse von Verzögerungswerten und Versatzwerten in einem Anordnungs muster einer integrierten Halbleiter-Schaltungsanordnung ef fizient auszuführen und zusätzliche Informationen bereitzu stellen, die Stellen mit einem großen Verzögerungswert und einem großen Versatzwert aufzeigen.

Dadurch sind die Taktsignalanalyseeinrichtung und das Takt signalanalyseverfahren gemäß der Erfindung in der Lage, die Entwurfszeit der integrierten Halbleiter-Schaltungsanordnung zu verringern.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Takt signalanalyseeinrichtung, gekennzeichnet durch eine erste Speichereinrichtung zum Speichern von Schaltungsverbindungs informationen einschließlich Transistorinformationen und Net zinformationen, wobei die Transistorinformationen logische Tore wie etwa Taktpuffer umfassen und die Netzinformationen parasitäre Widerstände und parasitäre Kapazitäten von Ver drahtungen zwischen Transistoren umfassen, die während der Analyse auf Verzögerungswerte/Versatzwerte in Taktsignalaus breitungspfaden in einer integrierten Halbleiter-Schaltungs anordnung zu verwenden sind; eine zweite Speichereinrichtung zum Speichern von Transistoreigenschagftsinformationen, die während einer Simulation für den Schaltungsbetriebsablauf der integrierten Halbleiter-Schaltungsanordnung zu verwenden sind; eine dritte Speichereinrichtung zum Speichern von Steu erinformationen, die zum Steuern einer Ausführung der Analyse von Verzögerungswerten/Versatzwerten zu verwenden sind; eine Vorverarbeitungseinrichtung zum Übernehmen der in der ersten Speichereinrichtung gespeicherten Schaltungsverbindungsinfor mationen, der in der zweiten Speichereinrichtung gespeicher ten Transistoreigenschaftsinformationen, der in der dritten Speichereinrichtung gespeicherten Steuerinformationen, und zum Bearbeiten der Schaltungsverbindungsinformationen, der Transistoreigenschaftsinformationen und der Steuerinformatio nen; eine Simulationsausführungseinrichtung zum Übernehmen der von der Vorverarbeitungseinrichtung übertragenen, bear beiteten Informationen und Ausführen der Simulation des Schaltungsbetriebsablaufs der integrierten Halbleiter-Schal tungsanordnung unter Verwendung eines Schaltungssimulators und eines Schaltpegelsimulators; und eine Nachverarbeitungs einrichtung zum Übernehmen von von der Simulationsausfüh rungseinrichtung übertragenen Simulationsergebnissen, Berech nen eines Verzögerungswerts jedes Taktsignalanschlußknotens aus jedem Taktsignaleingangsknoten, eines Versatzwerts als eine Differenz zwischen den Verzögerungswerten der Takt signalanschlußknoten, einer Anstiegszeit des Taktsignals und einer Abfallzeit des Taktsignals, und Übertragen der berech neten Verzögerungswerte, der Versatzwerte, der Anstiegszeit und der Abfallzeit als Simulationsanalyseergebnisse an eine Anzeigeeinrichtung, wobei die Vorverarbeitungseinrichtung die Schaltungsverbindungsinformationen in einen für die Simulati on verwendbaren Zustand bearbeitet und die Nachverarbeitungs einrichtung die durch die Simulationseinrichtung ausgeführten Simulationsanalyseergebnisse über die Anzeigeeinrichtung auf einer zweidimensionalen Verteilungskarte anzeigt.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Vorverarbeitungseinrichtung Verbindungsinformationen, die die Schaltungsverbindungsinformationen außer den parasi tären Widerständen und den parasitären Kapazitäten umfassen, auf der Grundlage der Schaltungsverbindungsinformationen ein schließlich der Transistorinformationen, die die logischen Tore wie etwa Taktpuffer umfassen, und der Netzinformationen, die die parasitären Widerstände und die parasitären Kapazitä ten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Speichereinrichtung gespeichert sind, erstellt und in Reihenfolge sämtliche von Taktsignalanschlußknoten durch Suchen eines Taktsignalausbreitungspfads von einem Aus gangsnetz, dem das Taktsignal zugeführt wird, zu einem nach folgenden Netz über logische Tore einschließlich Invertern, getakteten Invertern und optionalen logischen Toren ermit telt.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Vorverarbeitungseinrichtung unnötige Transistoren, die mit dem Ausgangsnetz verbunden sind, in den Schaltungs verbindungsinformationen einschließlich der Transistorinfor mationen, die die logischen Tore, wie etwa Taktpuffer, umfas sen, und der Netzinformationen, die die parasitären Wider stände und die parasitären Kapazitäten der Verdrahtungen zwi schen den Transistoren umfassen, die in der ersten Spei chereinrichtung gespeichert sind, sucht und ermittelt, und dann die unnötigen Transistoren aus den Schaltungsverbin dungsinformationen eliminiert, und die Vorverarbeitungsein richtung sämtliche Knoten, die keine anderen Schaltungsele mente verbinden, kurzschließt, um einen Taktsignaleingangs knoten zu erzeugen.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Vorverarbeitungseinrichtung Verbindungsinformationen, die die Schaltungsverbindungsinformationen außer den parasi tären Widerständen und den parasitären Kapazitäten umfassen, auf der Grundlage der Schaltungsverbindungsinformationen ein schließlich der Transistorinformationen, die die logischen Tore, wie etwa Taktpuffer, umfassen, und der Netzinformatio nen, die parasitären Widerstände und die parasitären Kapazi täten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Speichereinrichtung gespeichert sind, er stellt und eine Konfiguration der logischen Gates in den Taktsignalausbreitungspfaden auf der Anzeigeeinrichtung an zeigt.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Vorverarbeitungseinrichtung auf der Grundlage der Schaltungsverbindungsinformationen einschließlich der Transi storinformationen, die die logischen Tore, wie etwa Taktpuf fer, umfassen, und der Netzinformationen, die die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Spei chereinrichtung gespeichert sind, bestimmt, daß Gateanschlüs se von Transistoren, die mit einem bestimmten Netz verbunden sind, Taktsignalzwischenknoten sind, und die Vorverarbei tungseinrichtung dann einen Verzögerungswert von dem Taktsi gnaleingangsknoten zu dem Taktsignalanschlußknoten sowie eine Differenz zwischen den Taktsignalzwischenknoten berechnet.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß in den Schaltungsverbindungsinformationen, die die Tran sistorinformationen, welche die logischen Tore, wie etwa Taktpuffer, umfassen, und die Netzinformationen, welche die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Speichereinrichtung gespeichert sind, beinhalten, die Vorverarbeitungseinrichtung einen Transistor ersetzt, dessen Gateanschluß mit dem Taktsignalanschlußknoten verbunden ist und bei dem sich ein Kondensator zwischen dem Taktsignalan schlußknoten und einem Erdpotential befindet.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß in den Schaltungsverbindungsinformationen, die die Tran sistorinformationen, welche die logischen Tore, wie etwa Taktpuffer, umfassen, und die Netzinformationen, welche die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Speichereinrichtung gespeichert sind, beinhalten, die Vorverarbeitungseinrichtung einen Gateanschluß eines Transi stors, der nicht mit einem optionalen Knoten verbunden ist, mit einer Leistungsquelle oder einem Erdpotential verbindet, um einen potentialfreien Knoten zu eliminieren.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß in den Schaltungsverbindungsinformationen, die die Tran sistorinformationen, welche die logischen Tore, wie etwa Taktpuffer, umfassen, und die Netzinformationen, welche die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Speichereinrichtung gespeichert sind, beinhalten, die Vorverarbeitungseinrichtung einen Sourceanschluß oder einen Drainanschluß eines Transistors, der nicht mit einem optiona len Knoten verbunden ist, mit einer Leistungsquelle oder ei nem Erdpotential verbindet, um einen potentialfreien Knoten zu eliminieren.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Vorverarbeitungseinrichtung eine Minimumkoordinate und eine Maximumkoordinate in Koordinateninformationen für sämtliche an den Schaltungsverbindungsinformationen beteilig ten Knoten erhält, virtuelle Gitterpunkte als virtuelle Git terkoordinaten durch Teilen einer Länge zwischen der Minimum koordinate und der Maximumkoordinate in gleiche Längenab schnitte berechnet, und Knoten, die nächstliegende Punkte zu den virtuellen Gitterpunkten sind, als Beobachtungspunkte festlegt, und die Vorverarbeitungseinrichtung Verzögerungs werte und Versatzwerte von dem Taktsignaleingangsknoten zu dem Beobachtungsknoten pro optionaler Länge klassifiziert und dann eine zweidimensionale Verteilungskarte durch Einfärben von Farbkodes pro optionaler Länge erstellt, und die zweidi mensionale Verteilungskarte über die Anzeigeeinrichtung an zeigt, um ein Ausmaß einer verwendeten Ressource während ei ner Simulation für die Knoten mit den Koordinaten, die die zu den virtuellen Gitterpunkten nächstliegenden Knoten sind, zu verringern.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Vorverarbeitungseinrichtung die Taktsignalausbrei tungspfade der Verdrahtung von dem Taktsignaleingangsknoten zu den Taktsignalanschlußknoten unter Verwendung sämtlicher Koordinateninformationen über die Anzeigeeinrichtung anzeigt.

Eine vorteilhafte Weiterbildung der Erfindung umfaßt einen vierten Speicher, wobei die Nachverarbeitungseinrichtung ei nen Minimumwert, einen Maximumwert, einen Mittelwert jedes von berechneten Verzögerungswerten, Versatzwerten, Anstiegs zeit und Abfallzeit sowie ein statistisches Ergebnis dersel ben in die vierte Speichereinrichtung schreibt.

Eine vorteilhafte Weiterbildung der Erfindung umfaßt eine An ordnungsmustererzeugungseinrichtung, wobei die Anordnungsmu stererzeugungseinrichtung Verzögerungswerte und Versatzwerte empfängt, die berechnet wurden, um die Verzögerungswerte und die Versatzwerte in den Taktsignalausbreitungspfaden auf der Grundlage des Minimumwerts, des Maximumwerts und des Mittel werts jedes der Verzögerungswerte, der Versatzwerte, der An stiegszeit und der Abfallzeit, die in der vierten Speicher einrichtung gespeichert sind, durch die Nachverarbeitungsein richtung zu verbessern, und wobei die Anordnungsmustererzeu gungseinrichtung ein Anordnungsmuster der integrierten Halb leiter-Schaltungsanordnung auf der Grundlage des Verzöge rungswerts und des Versatzwerts, die rückgemerkt wurden, er zeugt.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Vorverarbeitungseinrichtung sämtliche Knoten, die in einem bestimmten Netz enthalten sind, als Beobachtungsknoten festlegt, auf der Grundlage der Schaltungsverbindungsinforma tionen, die die Transistorinformationen, welche die logische Gates wie etwa Taktpuffer umfassen, und die Netzinformatio nen, welche die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren, die in der ersten Speichereinrichtung gespeichert sind, umfassen, beinhalten, und die Nachverarbeitungseinrichtung einen Verzö gerungswert pro Einheitslänge für jeden der parasitären Wi derstände auf der Grundlage einer Differenz der Verzögerungs werte zwischen beiden Anschlußknoten des bestimmten Netzes und der Koordinatenwerte der beiden Anschlußknoten berechnet, die Verbindungsinformationen entlang Taktsignalausbreitungs pfaden in dem bestimmten Netz, das in den Schaltungsverbin dungsinformationen enthalten ist, sucht, Koordinaten, an wel chen der Verzögerungswert pro Einheitslänge des parasitären Widerstands auf einen optional erlaubten Wert geändert wird, prüft und extrahiert, und die extrahierten Koordinaten über die Anzeigeeinrichtung anzeigt.

Die vorstehende Aufgabe wird erfindungsgemäß ebenfalls gelöst durch ein Taktsignalanalyseverfahren, gekennzeichnet durch:

einen ersten Speicherschritt zum Speichern von Schaltungsver bindungsinformationen einschließlich Transistorinformationen und Netzinformationen, wobei die Transistorinformationen lo gische Gates wie etwa Taktpuffer umfassen und die Netzinfor mationen parasitäre Widerstände und parasitäre Kapazitäten von Verdrahtungen zwischen Transistoren umfassen, die während der Analyse auf Verzögerungswerte/Versatzwerte in Taktsignal ausbreitungspfaden in einer integrierten Halbleiter-Schal tungsanordnung zu verwenden sind; einen zweiten Speicher schritt zum Speichern von Transistoreigenschaftsinformatio nen, die während einer Simulation für den Schaltungsbe triebsablauf der integrierten Halbleiter-Schaltungsanordnung zu verwenden sind; einen dritten Speicherschritt zum Spei chern von Steuerinformationen, die zum Steuern einer Ausfüh rung der Analyse von Verzögerungswerten/Versatzwerten zu ver wenden sind; einen Vorverarbeitungsschritt zum Übernehmen von Schaltungsverbindungsinformationen, der Transistoreigen schaftsinformationen, der Steuerinformationen, und zum Bear beiten der Schaltungsverbindungsinformationen, der Transi storeigenschaftsinformationen und der Steuerinformationen; einen Simulationsausführungsschritt zum Übernehmen der von dem Vorverarbeitungsschritt erhaltenen bearbeiteten Informa tionen und Ausführen der Simulation des Schaltungsbetriebsab laufs der integrierten Halbleiter-Schaltungsanordnung unter Verwendung eines Schaltungssimulators und eines Schaltpegel simulators; und einen Nachverarbeitungsschritt zum Übernehmen von von dem Simulationsausführungsschritt erhaltenen Simula tionsergebnissen, Berechnen eines Verzögerungswerts jedes Taktsignalanschlußknotens aus jedem Taktsignaleingangsknoten, eines Versatzwerts als eine Differenz zwischen den Verzöge rungswerten der Taktsignalanschlußknoten, einer Anstiegszeit des Taktsignals und einer Abfallzeit des Taktsignals, und Übertragen der berechneten Verzögerungswerte, der Versatzwer te, der Anstiegszeit und der Abfallzeit als Simulationsanaly seergebnisse, um die Simulationsanalyseergebnisse anzuzeigen, wobei der Vorverarbeitungsschritt die Schaltungsverbindungs informationen in einen für die Simulation verwendbaren Zu stand bearbeitet und der Nachverarbeitungsschritt die durch den Simulationsschritt erhaltenen Simulationsanalyseergebnis se über einen Anzeigeschritt auf einer zweidimensionalen Ver teilungskarte anzeigt.

Eine vorteilhafte Weiterbildung der erfindungsgemäßen Verfah rens besteht in einem vierten Speicherschritt zum Speichern eines Minimumwerts, eines Maximumwerts, eines Mittelwerts je des der Verzögerungswerte, der Versatzwerte, der Anstiegszeit und der Abfallzeit, sowie der statistischen Werte derselben, und einem Anordnungsmustererzeugungsschritt zum Erzeugen ei nes Anordnungsmusters der integrierten Halbleiter-Schaltungs anordnung auf der Grundlage der von dem vierten Speicher schritt erhaltenen Informationen, um die Verzögerungswerte und die Versatzwerte der Taktsignalausbreitungspfade auf der Grundlage der Verzögerungswerte und der Versatzwerte, die rückgemerkt wurden, zu verbessern.

Die Erfindung wird nachstehend anhand bevorzugter Ausfüh rungsbeispiele unter Bezugnahme auf die Zeichnung näher be schrieben. Es zeigen:

Fig. 1 ein Blockdiagramm, das eine Konfiguration der Takt signalanalyseeinrichtung gemäß einem jeweils ersten bis zehn ten Ausführungsbeispiel zeigt;

Fig. 2 ein Ablaufdiagramm, das den Betriebsablauf der Takt signalanalyseeinrichtung gemäß dem ersten Ausführungsbeispiel der Erfindung zeigt;

Fig. 3 ein Schaltungsdiagramm, das Schaltungsverbindungsin formationen zeigt;

Fig. 4 ein Diagramm, das eine Konfiguration eines "Standard Parasitären Formats (SPF)" zeigt;

Fig. 5A, 5B und 5C Diagramme, die einen Taktsignalendknoten zeigen, der durch eine Entscheidungsverarbeitung erhalten wird, die durch einen in der Taktsignalanalyseeinrichtung ge mäß dem ersten Ausführungsbeispiel integrierten Vorverarbei tungsabschnitt durchgeführt wird;

Fig. 6A, 6B und 6C Diagramme, die einen Taktsignaleingangs knoten zeigen, der durch eine Bearbeitungsverarbeitung erhal ten wird, die durch die Taktsignalanalyseeinrichtung gemäß dem zweiten Ausführungsbeispiel durchgeführt wird;

Fig. 7A, 7B und 7C Diagramme, die Taktpufferkonfigurationen zeigen, die durch die Taktsignalanalyseeinrichtung gemäß dem dritten Ausführungsbeispiel erhalten werden.

Fig. 8A und 8B Diagramme, die Taktsignalzwischenknoten zei gen, die durch die durch die Taktsignalanalyseeinrichtung ge mäß dem vierten Ausführungsbeispiel durchgeführte Entschei dungsverarbeitung erhalten wurden;

Fig. 9 ein Diagramm, das einen Verbindungszustand eines Kon densatorelements zeigt, der durch eine durch die Taktsignal analyseeinrichtung gemäß dem fünften Ausführungsbeispiel durchgeführte Ersetzungsverarbeitung erhalten wird;

Fig. 10 ein Diagramm, das einen Verbindungszustand von Gate anschlüssen von PMOS- und NMOS-Transistoren zeigt, der durch eine durch die Taktsignalanalyseeinrichtung gemäß dem sech sten Ausführungsbeispiel durchgeführte Gateanschlußverarbei tung erhalten wird;

Fig. 11 ein Diagramm, das einen Verbindungszustand von Gate anschlüssen von PMOS- und NMOS-Transistoren zeigt, der durch eine durch die Taktsignalanalyseeinrichtung gemäß dem siebten Ausführungsbeispiel durchgeführte Gateanschlußverarbeitung erhalten wird;

Fig. 12 ein Diagramm, das einen Verbindungszustand von Sour ce- und Drain-Anschlüssen von PMOS- und NMOS-Transistoren zeigt, der durch eine durch die Taktsignalanalyseeinrichtung gemäß dem achten Ausführungsbeispiel durchgeführte Source- und eine Drain-Anschlußverarbeitung erhalten wird;

Fig. 13 ein Diagramm, das eine zweidimensionale Verteilungs karte von Verzögerungswerten und Versatzwerten zeigt, die durch die Taktsignalanalyseeinrichtung gemäß dem neunten Aus führungsbeispiel erhalten wird;

Fig. 14 ein Diagramm, das Verdrahtungspfade zeigt, die durch die Taktsignalanalyseeinrichtung gemäß dem zehnten Ausfüh rungsbeispiel erhalten werden;

Fig. 15 ein Blockdiagramm, das eine Konfiguration der Takt signalanalyseeinrichtung gemäß einem elften Ausführungsbei spiel zeigt;

Fig. 16 ein Blockdiagramm, das eine Konfiguration der Takt signalanalyseeinrichtung gemäß einem zwölften Ausführungsbei spiel zeigt;

Fig. 17 ein Ablaufdiagramm, das den Betriebsablauf der Takt signalanalyseeinrichtung gemäß dem zwölften Ausführungsbei spiel zeigt; und

Fig. 18 ein Diagramm, das Änderungen von Verzögerungswerten pro Länge zeigt, die durch die Taktsignalanalyseeinrichtung gemäß einem dreizehnten Ausführungsbeispiel erhalten werden.

Erstes Ausführungsbeispiel

Fig. 1 ist ein Blockdiagramm, das eine Konfiguration einer Taktsignalanalyseeinrichtung gemäß einem jeweils ersten bis zehnten Ausführungsbeispiel zeigt, und Fig. 2 ist ein Ablauf diagramm, das den Betriebsablauf der hierin beschriebenen Taktsignalanalyseeinrichtung zeigt.

In Fig. 1 bezeichnet ein Bezugszeichen 1 einen Speicher zum Speichern von Schaltungsverbindungsinformationen einschließ lich Transistorinformationen und Netzinformationen (in Fig. 2 gezeigter Schritt ST1). Die Transistorinformationen schließen Taktpuffer ein, durch welche logische Tore gebildet werden. Die Netzinformationen schließen parasitäre Widerstände und parasitäre Kondensatoren in der Verdrahtung zwischen Transi storen ein. Ein Bezugszeichen 2 bezeichnet einen Speicher zum Speichern von Transistoreigenschaftsinformationen (in Fig. 2 gezeigter Schritt ST2) zur Verwendung bei der Ausführung ei ner Simulation des Schaltungsbetriebsablaufs (in Fig. 2 ge zeigter Schritt ST5). Ein Bezugszeichen 3 gibt einen Speicher zum Speichern von Steuerinformationen an (in Fig. 2 gezeigter Sehritt ST3) zur Verwendung bei der Steuerung der Ausführung der Analyse der Verzögerungswerte und Skew- bzw. Versatzwer te.

Ein Bezugszeichen 4 bezeichnet einen Vorverarbeitungsab schnitt zum Übernehmen der in dem Speicher 1 gespeicherten Schaltungsverbindungsinformationen, der in dem Speicher 2 ge speicherten Transistoreigenschaftsinformationen und der in dem Speicher 3 gespeicherten Steuerinformationen, und dann Bearbeiten dieser Informationen (in Fig. 2 gezeigter Schritt ST4). Ein Bezugszeichen 5 bezeichnet einen Simulationsausfüh rungsabschnitt, der einen Schaltungssimulator, einen Schalt pegellogiksimulator und dergleichen zum Ausführen der Simula tion des Schaltungsbetriebsablaufs (in Fig. 2 gezeigter Schritt ST5) umfaßt. Ein Bezugszeichen 6 bezeichnet einen Nachverarbeitungsabschnitt zum Berechnen eines Verzögerungs werts zwischen einem Taktsignaleingangsknoten und einem Takt signalendknoten, einer Anstiegszeit und einer Abfallzeit (in Fig. 2 gezeigter Schritt ST6) auf der Grundlage des von dem Simulationsausführungsabschnitt 5 erhaltenen Simulationser gebnisses. Der Nachverarbeitungsabschnitt 6 gibt dann berech nete Verzögerungswerte und Versatzwerte an einen Speicher 7 aus (in Fig. 2 gezeigter Schritt ST6). Das Bezugszeichen 7 bezeichnet den vorstehend beschriebenen Speicher zum Spei chern der von dem Nachverarbeitungsabschnitt 6 übertragenen Verzögerungswerte und Versatzwerte. Ein Bezugszeichen 8 gibt einen Bildschirm bzw. Monitor 8 zum Anzeigen von Informatio nen für Entwerfer an (in Fig. 2 gezeigter Schritt ST7).

Die Taktsignalanalyseeinrichtung 100 gemäß diesem Ausfüh rungsbeispiel umfaßt den Vorverarbeitungsabschnitt 4, den Si mulationsausführungsabschnitt 5, den Nachverarbeitungsab schnitt 6, die Speicher 1, 2, 3 und 7 und den Monitor 8.

Nachstehend wird der Betriebsablauf der Taktsignalanalyseein richtung 100 unter Bezugnahme auf das in Fig. 2 gezeigte Ab laufdiagramm beschrieben.

Fig. 3 ist ein Schaltungsdiagramm, das die Schaltungsverbin dungsinformationen zeigt. In Fig. 3 bezeichnet ein Bezugssym bol X einen potentialfreien Knoten. Bei normalem Betriebsab lauf sind die Schaltungsverbindungsinformationen in dem An ordnungsmuster der integrierten Halbleiter-Schaltungsanord nung unter Verwendung einer ASCII-Kode-Datei, wie durch eine SPICE-Netzliste repräsentiert, beschrieben.

Seit den letzten Jahren gibt es eine Norm in einer Verwal tungsgruppe von OVI (Open Verilog International), in welcher Koordinateninformationen jedes Knotens und Netzinformationen einschließlich extrahierter parasitärer Widerstände und para sitärer Kondensatoren in Kommentarzeilen in der SPICE-Netz liste beschrieben werden. Die Koordinateninformationen jedes Knotens und die Netzinformationen einschließlich extrahierter parasitärer Widerstände und parasitärer Kondensatoren werden in den Schritten 1 bis 3 in den Speichern 1, 2 und 3 gespei chert.

Fig. 4 ist ein Diagramm, das eine Konfiguration des "Standard Parasitären Formats (SPF)" zeigt. Fig. 5A, 5B und 5C sind Diagramme, die einen Taktsignalendknoten zeigen, der durch die durch den in der Taktsignalanalyseeinrichtung 100 gemäß dem ersten Ausführungsbeispiel integrierten Vorverarbeitungs abschnitt 4 ausgeführte Entscheidungsverarbeitung erhalten wird. In Fig. 5A, 5B und 5C ist das weiße Bezugssymbol X ein potentialfreier Verbindungspunkt, und ist ein kleines Bezugs symbol x ein potentialfreier Knoten, wie in Fig. 3 und 4 ge zeigt.

Der Vorverarbeitungsabschnitt 4 in der in Fig. 4 gezeigten Taktsignalanalyseeinrichtung 100 erfaßt sämtliche Taktsigna lendknoten in der in Fig. 5A, 5B und 5C gezeigten Reihenfol ge. Die erfaßten Taktsignalendknoten werden an den Monitor 8 übertragen, um die erfaßten Taktsignalabschlußknoten anzuzei gen (Schritt ST7). Das heißt, daß die Verbindungsinformatio nen durch Extrahieren der parasitären Widerstände und der pa rasitären Kondensatoren aus den in dem Speicher 1 gespeicher ten Schaltungsverbindungsinformationen erstellt werden (vgl. Fig. 5A und Schritt ST4 gemäß Fig. 2). Dann wird, wie in Fig. 5B gezeigt, die Suche nach dem Übertragungspfad ausgehend von einem Netz, das den Anfangspunkt des Taktsignals angibt, über einen Transistorabschnitt zu einem folgenden Netz ausgeführt (Schritt ST5).

Fig. 5B zeigt den Zustand, in dem der parasitäre Widerstand und der parasitäre Kondensator in der Verdrahtung zwischen Transistoren extrahiert sind.

Die Bedingungen für die in Fig. 5B gezeigte, durch den Vor verarbeitungsabschnitt 4 in der Taktsignalanalyseeinrichtung 100 ausgeführte Pfadsuche sind wie folgt:

1. die Suche wird von einem Gate eines Transistors zu einer Source/einem Drain eines Transistors oder von einer Source/einem Drain eines Transistors zu einem Drain/einer Source des Transistors durchgeführt;
2. es wird analysiert, ob die Source/der Drain des Transistors mit einer Leistungsquellenversorgung oder einem Erdpotential verbunden ist, und die Pfadsuchverarbeitung hält an, wenn die Source/der Drain ein potentialfreier Knoten ist; und
3. wenn der Source- und der Drain-Knoten der potential freie Knoten sind (bezeichnet durch das Bezugssymbol X), wird der entsprechende Gateknoten als Taktsignalendknoten 40 be stimmt.

Infolge des vorstehend beschriebenen Pfadsuchbetriebsablaufs wird der Taktsignalendknoten 40, an welchem ein Verzögerungs wert und ein Versatzwert beobachtet werden müssen, durch die Taktsignalanalyseeinrichtung 100 gemäß dem ersten Ausfüh rungsbeispiel automatisch bestimmt (Schritt ST6). Dadurch ist es möglich, jegliches Auftreten von händisch verursachten Fehlern zu vermeiden.

Wie vorstehend beschrieben wurde, werden bei der Taktsignal analyseeinrichtung und dem Taktsignalanalyseverfahren gemäß dem ersten Ausführungsbeispiel die Schaltungsverbindungsin formationen einschließlich der parasitären Widerstände und der parasitären Kondensatoren, der Transistoreigenschaftsin formationen und der Steuerinformationen in den Speicher 1, den Speicher 2 bzw. den Speicher 3 gespeichert. Der Vorverar beitungsabschnitt 4 in der Taktsignalanalyseeinrichtung 100 führt die Pfadsuche in dem Anordnungsmuster der integrierten Halbleiter-Schaltungsanordnung aus, um die Lage des Taktsi gnalendknotens 40 zu bestimmen. Es ist dadurch möglich, die Position des Taktsignalendknotens 40, der die Beobachtung des Verzögerungswerts und des Versatzwerts erfordert, automatisch zu erfassen. Verglichen mit dem herkömmlichen Verfahren, bei welchem Elemente und potentialfreie Knoten, die für die Aus führung der Simulation nicht erforderlich sind, von Hand er faßt werden, können die Taktsignalanalyseeinrichtung und das Taktsignalanalyseverfahren gemäß dem ersten Ausführungsbei spiel die Entwurfszeit der integrierten Halbleiter-Schal tungsanordnung verringern und jegliches Auftreten händisch verursachter Fehler vermeiden.

Zweites Ausführungsbeispiel

Fig. 6A, 6B und 6C sind Diagramme, die einen Taktsignalein gangsknoten zeigen, der durch eine durch die Taktsignalanaly seeinrichtung gemäß einem zweiten Ausführungsbeispiel durch geführte Bearbeitungsverarbeitung für einen Taktsignalein gangsknoten erhalten wird. Die Konfiguration der Taktsignal analyseeinrichtung gemäß dem zweiten Ausführungsbeispiel ist dieselbe wie die des ersten Ausführungsbeispiels, so daß da her dieselben Bezugszeichen verwendet werden und die Erklä rung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyseein richtung gemäß dem zweiten Ausführungsbeispiel beschrieben.

Der Vorverarbeitungsabschnitt 4 in der Taktsignalanalyseein richtung 100 gemäß dem zweiten Ausführungsbeispiel führt die Bearbeitungsverarbeitung für einen Taktsignaleingangsknoten in dem Anordnungsmuster der integrierten Halbleiter-Schal tungsanordnung in der in Fig. 6A, 6B und 6C gezeigten Reihen folge durch.

Zunächst prüft der Vorverarbeitungsabschnitt 4, ob ein Sour ce-Anschluß oder ein Drain-Anschluß in jedem von mit einem Netz verbundenen Transistoren mit einer Leistungsquelle, ei nem Erdpotential oder einem potentialfreien Knoten X verbun den ist oder nicht. Diese Transistoren sind in den Schal tungsverbindungsinformationen für das Anordnungsmuster der integrierten Halbleiter-Schaltungsanordnung eingeschlossen und befinden sich an einem Anfangspunkt, an dem das Taktsi gnal zugeleitet wird. Dann werden die Transistoren aus den Schaltungsverbindungsinformationen eliminiert. Fig. 6B zeigt den Zustand, in dem die Transistoren auf der Grundlage der vorstehenden Verarbeitung eliminiert wurden.

Danach werden, wie in Fig. 6B gezeigt, Knoten, die nicht mit einem anderen Knoten verbunden sind, extrahiert. Nach diesem Extraktionsprozeß, der in Fig. 6B gezeigt ist, wird der Takt signaleingangsknoten 50, wie in Fig. 6C gezeigt, durch Kurz schließen oder Verbinden der extrahierten Knoten (bezeichnet durch das Bezugssymbol X) erzeugt. Dadurch tritt der Taktsi gnaleingangsknoten 50 in den ausführbaren Zustand für die Si mulation ein.

Wie vorstehend beschrieben wurde, prüft in dem zweiten Aus führungsbeispiel der Vorverarbeitungsabschnitt 4 in der Takt signalanalyseeinrichtung 100 das Vorhandensein unnötiger Transistoren, die mit dem Netz verbunden sind, in welches das Taktsignal zunächst eingeleitet wird, und eliminiert dann diese Transistoren und schließt die Knoten kurz, die nicht mit anderen Netzen verbunden sind, um den Taktsignaleingangs knoten automatisch zu erzeugen. In diesem Fall wurden diese unnötigen Transistoren bereits in die Informationen der Tran sistoren, wie etwa die logische Tore bildenden Taktpuffer, eingeschlossen, und ebenso in die Schaltungsverbindungsinfor mationen mit den die parasitären Widerstände und parasitären Kondensatoren der Verdrahtung zwischen den Transistoren um fassenden Netzinformationen eingeschlossen. Verglichen mit dem herkömmlichen Verfahren, bei welchem Elemente und poten tialfreie Knoten, die zum Ausführen der Simulation nicht not wendig sind, von Hand erfaßt werden, können die Taktsignal analyseeinrichtung und das Taktsignalanalyseverfahren gemäß dem zweiten Ausführungsbeispiel die Entwurfszeit des Anord nungsmusters der integrierten Halbleiter-Schaltungsanordnung verringern und jegliches Auftreten händisch verursachter Feh ler vermeiden.

Drittes Ausführungsbeispiel

Fig. 7A, 7B und 7C sind Diagramme, die Taktpufferkonfigura tionen zeigen, die durch eine Taktsignalanalyseeinrichtung gemäß einem dritten Ausführungsbeispiel erhalten wurden. Die Konfiguration der Taktsignalanalyseeinrichtung gemäß dem dritten Ausführungsbeispiel ist dieselbe wie die des ersten Ausführungsbeispiels, so daß daher dieselben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyseein richtung gemäß dem dritten Ausführungsbeispiel beschrieben.

Fig. 7A, 7B und 7C zeigen die Konfigurationen von Taktpuf fern, durch welche das Taktsignal übertragen wird.

Zunächst liest, wie in Fig. 7A gezeigt, der Vorverarbeitungs abschnitt 4 in der Taktsignalanalyseeinrichtung 100 die in dem Speicher 1 für das Anordnungsmuster der integrierten Halbleiter-Schaltungsanordnung gespeicherten Schaltungsver bindungsinformationen und erstellt dann die Verbindungsinfor mationen mit Ausnahme der parasitären Widerstände und der pa rasitären Kondensatoren auf der Grundlage der gelesenen Schaltungsverbindungsinformationen.

Danach werden, wie in Fig. 7B gezeigt, die Transistoren M1 bis M7 unter den Netzen A, B, C und D netzweise gruppiert, um klar die Verbindungsbeziehung zwischen den Transistoren M1 bis M7 zu zeigen. Zum Beispiel befinden sich die Transistoren M1 und M2 zwischen dem Netz A und dem Netz B, und befindet sich der Transistor M3 zwischen dem Netz B und dem Netz C. Daher ist die Verbindungsbeziehung zwischen den Transistoren M1 und M2 und dem Transistor M3 in Fig. 7C gezeigt. Benutzer, wie beispielsweise ein Entwerfer, können diese in Fig. 7 ge zeigte Verbindungsbeziehung über den Monitor 8 beobachten.

Wie vorstehend beschrieben wurde, erstellt gemäß dritten Aus führungsbeispiel der Vorverarbeitungsabschnitt 4 in der Takt signalanalyseeinrichtung 100 die Verbindungsinformationen auf der Grundlage der in dem Speicher 1 gespeicherten Schaltungs verbindungsinformationen. Die Schaltungsverbindungsinforma tionen enthalten die Transistorinformationen, durch welche die logischen Tore wie etwa die Taktpuffer gebildet werden, und die Netzinformationen, die die parasitären Widerstände und die parasitären Kondensatoren in den zwischen den Transi storen verschalteten Verdrahtungen enthalten. Die Verbin dungsinformationen enthalten nicht die parasitären Widerstän de und die parasitären Kondensatoren. Der Vorverarbeitungsab schnitt 4 zeigt die Verbindungsinformationen für Entwerfer über den Monitor 8. Dadurch können die Entwerfer die Pfade, über welche sich das Taktsignal ausbreitet, klar erkennen und darüber hinaus die Knoten mit großen Verzögerungswerten und Versatzwerten in dem Anordnungsmuster der integrierten Halb leiter-Schaltungsanordnung nachverfolgen.

Viertes Ausführungsbeispiel

Fig. 8A und 8B sind Diagramme, die Taktsignalzwischenknoten zeigen, die durch die durch eine Taktsignalanalyseeinrichtung gemäß einem vierten Ausführungsbeispiel durchgeführte Ent scheidungsverarbeitung für Taktsignalzwischenknoten erhalten werden. Die Konfiguration der Taktsignalanalyseeinrichtung gemäß dem vierten Ausführungsbeispiel ist dieselbe wie die des ersten Ausführungsbeispiels, so daß daher dieselben Be zugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyseein richtung gemäß dem vierten Ausführungsbeispiel beschrieben.

Fig. 8A und 8B zeigen auch den Zustand der Entscheidungsver arbeitung zum Bestimmen der Lagen der Taktsignalzwischenkno ten, um Verzögerungswerte/Versatzwerte zu berechnen.

Zunächst liest, wie in Fig. 8A gezeigt, der Vorverarbeitungs abschnitt 4 in der Taktsignalanalyseeinrichtung 100 die in dem Speicher 1 für das Anordnungsmuster der integrierten Halbleiter-Schaltungsanordnung gespeicherten Schaltungsver bindungsinformationen. Dann erstellt der Vorverarbeitungsab schnitt 4 die Verbindungsinformationen mit Ausnahme der para sitären Widerstände und der parasitären Kondensatoren auf der Grundlage der gelesenen Schaltungsverbindungsinformationen.

Danach prüft der Vorverarbeitungsabschnitt 4 sämtliche Kno ten, um in Erfahrung zu bringen, ob ein mit dem Gateanschluß jedes Transistors verbundener Knoten ein Taktsignalzwischen knoten ist oder nicht. Als Ergebnis bestimmt der Vorverarbei tungsabschnitt 4, daß die Knoten 71 und 72 die Taktsignalzwi schenknoten sind. Der Vorverarbeitungsabschnitt 4 berechnet Verzögerungswerte der Pfade von dem Taktsignaleingangsknoten zu jedem der Taktsignalzwischenknoten 71 und 72. Darüber hin aus berechnet der Vorverarbeitungsabschnitt 4 einen Versatz wert, der eine Differenz des Verzögerungswerte zwischen den Taktsignalzwischenknoten 71 und 72 ist.

Wie vorstehend beschrieben wurde, erkennt gemäß dem vierten Ausführungsbeispiel der Vorverarbeitungsabschnitt 4 in der Taktsignalanalyseeinrichtung 100, daß der Gateanschluß des mit dem bezeichneten Netz (zum Beispiel dem in Fig. 8B ge zeigten Netz C) verbundenen Transistors der Taktsignalzwi schenknoten ist, und berechnet dann die Verzögerungswerte von dem Taktsignaleingangsknoten zu den Taktsignalzwischenknoten und den Versatzwert zwischen den Taktsignalzwischenknoten auf der Grundlage der in dem Speicher 1 gespeicherten Schaltungs verbindungsinformationen, die die Transistorinformationen, durch welche die logischen Tore wie etwa die Taktpuffer ge bildet werden, und die Netzinformationen enthalten, die die parasitären Widerstände und die parasitären Kondensatoren in den zwischen den Transistoren verschalteten Verdrahtungen enthalten. Demgemäß ist es möglich, die Verzögerungswerte und den Versatzwert über sämtliche der Knoten in den Pfaden, über welche sich das Taktsignal ausbreitet, durch eine Verarbei tung des Vorverarbeitungsabschnitts 4 zu berechnen. Die Effi zienz der Arbeit des Entwerfers zum Entwerfen des Anordnungs musters der integrierten Halbleiter-Schaltungsanordnung kann erhöht werden.

Fünftes Ausführungsbeispiel .

Fig. 9 ist ein Diagramm, das einen Verbindungszustand eines Kondensatorelements zeigt, der durch einen durch eine Takt signalanalyseeinrichtung gemäß einem fünften Ausführungsbei spiel durchgeführten Ersetzungsprozeß erhalten wird. Die Kon figuration der Taktsignalanalyseeinrichtung gemäß dem fünften Ausführungsbeispiel ist dieselbe wie die des ersten Ausfüh rungsbeispiels, so daß daher dieselben Bezugszeichen verwen det werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyse einrichtung gemäß dem fünften Ausführungsbeispiel beschrie ben.

Zunächst ersetzt, wie in Fig. 9 gezeigt, der Vorverarbei tungsabschnitt 4 in der Taktsignalanalyseeinrichtung 100 den Transistor 81, dessen Gateanschluß mit dem durch die Verar beitung in dem ersten Ausführungsbeispiel erhaltenen Takt signalanschlußknoten 40 verbunden ist, durch ein zwischen dem Anschlußknoten 40 und dem Erdpotential angeordnetes Kondensa torelement 82.

Zu dieser Zeit liest der Vorverarbeitungsabschnitt 4 die in dem Speicher 2 gespeicherten Transistoreigenschaftsinforma tionen, wie beispielsweise in dem Speicher 2 gespeicherte Pa rameter in dem SPICE-Modell, und berechnet die Größe des Kon densators des Gates des Transistors 81 auf der Grundlage der gelesenen Transistoreigenschaftsinformationen. Der berechnete Wert des Kondensators wird auf den Wert des zu ersetzenden Kondensatorelement 82 festgelegt. Der Vorverarbeitungsab schnitt 4 schreibt die Informationen hinsichtlich des Konden satorelements 82, durch das der Transistor 81 ersetzt wurde, in den Speicher 1, um die Schaltungsverbindungsinformationen zu aktualisieren.

Wie vorstehend beschrieben wurde, ersetzt in Übereinstimmung mit dem fünften Ausführungsbeispiel der Vorverarbeitungsab schnitt 4 in der Taktsignalanalyseeinrichtung 100 den Transi stor 81, dessen Gateanschluß mit dem Taktsignalanschlußknoten 40 verbunden ist, durch das zwischen dem Anschlußknoten 40 und dem Erdpotential plazierte Kondensatorelement 82 auf der Grundlage der in dem Speicher 1 gespeicherten Schaltungsver bindungsinformationen. Die Schaltungsverbindungsinformationen enthalten die Transistorinformationen, durch welche die logi schen Tore, wie etwa die Taktpuffer, gebildet werden, und die Netzinformationen enthalten die parasitären Widerstände und die parasitären Kondensatoren in den zwischen den Transisto ren verschalteten Verdrahtungen. Dadurch ist es möglich, den Transistor 81 zu eliminieren, dessen Source/Drain-Anschlüsse potentialfreie Knoten sind, und den Transistor 81 durch das Kondensatorelement 82 als eine einfache Last zu ersetzen. Da durch ist es möglich, die Simulationszeit der durch den Simu lationsausführungsabschnitt 5 durchgeführten Simulation zu verringern.

Sechstes Ausführungsbeispiel

Fig. 10 ist ein Diagramm, das einen Verbindungszustand von Gateanschlüssen von PMOS- und NMOS-Transistoren 91 und 92 zeigt, der durch eine durch eine Taktsignalanalyseeinrichtung gemäß einem sechsten Ausführungsbeispiel durchgeführte Gate anschlußverarbeitung erhalten wird. Die Konfiguration der Taktsignalanalyseeinrichtung gemäß dem sechsten Ausführungs beispiel ist dieselbe wie die des ersten Ausführungsbei spiels, so daß daher dieselben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyse einrichtung gemäß dem sechsten Ausführungsbeispiel beschrie ben.

Zunächst liest, wie in Fig. 10 gezeigt, der Vorverarbeitungs abschnitt 4 in der Taktsignalanalyseeinrichtung 100 die in dem Speicher 1 gespeicherten Schaltungsverbindungsinformatio nen und extrahiert die Transistoren 91 und 92, deren Gatean schlüsse nicht mit irgendeinem optionalen Knoten verbunden sind. Der Vorverarbeitungsabschnitt 4 verbindet ferner die Gateanschlüsse der Transistoren 91 und 92 mit der Leistungs quelle oder dem Erdpotential, um die potentialfreien Knoten zu eliminieren.

Die vorstehend beschriebene Verarbeitung wird durch den Vor verarbeitungsabschnitt 4 auf der Grundlage der folgenden Be dingungen ausgeführt:

1. wenn sowohl der Sourceanschluß als auch der Drain anschluß des NMOS-Transistors 91 mit optionalen Netzen ver bunden sind, wird der Gateanschluß des NMOS-Transistors 91 mit der Leistungsquelle verbunden; und
2. wenn sowohl der Sourceanschluß als auch der Drain anschluß des PMOS-Transistors 92 mit optionalen Netzen ver bunden sind, wird der Gateanschluß des PMOS-Transistors 92 mit dem Erdpotential verbunden.

Danach schreibt der Vorverarbeitungsabschnitt 4 die Verbin dungsinformationen, die geändert wurden, in den Speicher 1, um die Schaltungsverbindungsinformationen zu aktualisieren.

Wie vorstehend beschrieben wurde, verbindet in Übereinstim mung mit dem sechsten Ausführungsbeispiel der Vorverarbei tungsabschnitt 4 in der Taktsignalanalyseeinrichtung 100 die Gates der Transistoren 91 und 92, deren Source- und Drainan schlüsse mit optionalen Knoten verbunden sind, auf der Grund lage der in dem Speicher 1 gespeicherten Schaltungsverbin dungsinformationen mit der Leistungsquelle oder dem Erdpoten tial, um potentialfreie Knoten zu eliminieren. Die potential freien Knoten liegen auf den Pfaden, über welche sich das Taktsignal ausbreitet. Die vorstehenden Schaltungsverbin dungsinformationen enthalten die Transistorinformationen, durch welche die logischen Tore wie etwa die Taktpuffer ge bildet werden, und die Netzinformationen enthalten die para sitären Widerstände und die parasitären Kondensatoren in den zwischen den Transistoren verschalteten Verdrahtungen. Da durch ist es möglich, die Simulation unter Verwendung der Transistoren 91 und 92 durchzuführen, deren Source-/Drain anschlüsse die potentialfreien Knoten sind, und ist es mög lich, die Entwurfszeit für das Anordnungsmuster der inte grierten Halbleiter-Schaltungsanordnung im Vergleich zu der Simulationszeit, die für das herkömmliche, von Hand durchge führte Simulationsverfahren notwendig ist, zu verringern. Darüber hinaus kann die Taktsignalanalyseeinrichtung gemäß dem sechsten Ausführungsbeispiel das Auftreten von händisch verursachten Fehlern eliminieren.

Siebtes Ausführungsbeispiel

Fig. 11 ist ein Diagramm, das einen Verbindungszustand von Gateanschlüssen von PMOS- und NMOS-Transistoren 101 und 102 zeigt, der durch eine durch eine Taktsignalanalyseeinrichtung gemäß einem siebten Ausführungsbeispiel durchgeführte Gatean schlußverarbeitung erhalten wird. Die Konfiguration der Takt signalanalyseeinrichtung gemäß dem siebten Ausführungsbei spiel ist dieselbe wie die des ersten Ausführungsbeispiels, so daß daher dieselben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyse einrichtung gemäß dem siebten Ausführungsbeispiel beschrie ben.

Zunächst liest, wie in Fig. 11 gezeigt, der Vorverarbeitungs abschnitt 4 in der Taktsignalanalyseeinrichtung 100 die in dem Speicher 1 gespeicherten Schaltungsverbindungsinformatio nen und führt dann eine Verarbeitung derart durch, daß die Gateanschlüsse der Transistoren 101 und 102, deren Gatean schlüsse nicht mit irgendeinem optionalen Knoten verbunden sind, mit der Leistungsquelle oder dem Erdpotential verbunden werden, um potentialfreie Knoten zu eliminieren.

1. wenn der Source- oder der Drainanschluß des PMOS- Transistors 101 mit einem Netz verbunden und der andere An schluß ein potentialfreier Knoten ist, wird der Gateanschluß des PMOS-Transistors 101 mit der Leistungsquelle verbunden; und
2. Wenn der Source- oder der Drainanschluß des NMOS- Transistors 102 mit einem Netz verbunden und der andere An schluß ein potentialfreier Knoten ist, wird der Gateanschluß des NMOS-Transistors 102 mit dem Erdpotential verbunden.

Wie vorstehend in Übereinstimmung mit dem siebten Ausfüh rungsbeispiel beschrieben wurde, verbindet der Vorverarbei tungsabschnitt 4 in der Taktsignalanalyseeinrichtung 100 die Gates der PMOS- und NMOS-Transistoren 101 und 102 (in den in dem Speicher 1 gespeicherten Schaltungsverbindungsinformatio nen, und bei denen der Source- oder der Drainanschluß mit ei nem Knoten verbunden und der andere ein potentialfreier Kno ten ist) mit der Leistungsquelle oder dem Erdpotential, um die potentialfreien Knoten zu eliminieren. Die potentialfrei en Knoten liegen auf den Pfaden, über welche sich das Taktsi gnal ausbreitet. Die vorstehenden Schaltungsverbindungsinfor mationen enthalten die Transistorinformationen, durch welche die logischen Gates, wie etwa die Taktpuffer, gebildet wer den, und die Netzinformationen enthalten die parasitären Wi derstände und die parasitären Kondensatoren in den zwischen den Transistoren verschalteten Verdrahtungen. Dadurch ist es möglich, die Simulation des Anordnungsmusters einschließlich der Transistoren 101 und 102 durchzuführen, deren Source- oder Drainanschluß der potentialfreie Knoten ist, und ist es möglich, die Entwurfszeit für das Anordnungsmuster der inte grierten Halbleiter-Schaltungsanordnung im Vergleich zu der Simulationszeit, die für das herkömmliche, von Hand durchge führte Simulationsverfahren notwendig ist, zu verringern. Darüber hinaus kann die Taktsignalanalyseeinrichtung gemäß dem siebten Ausführungsbeispiel das Auftreten von händisch verursachten Fehlern eliminieren.

Achtes Ausführungsbeispiel

Fig. 12 ist ein Diagramm, das einen Verbindungszustand von Source- und Drainanschlüssen von PMOS- und NMOS-Transistoren 111 und 112 zeigt, der durch eine durch eine Taktsignalanaly seeinrichtung gemäß einem achten Ausführungsbeispiel durchge führte Source- und Drainanschlußverarbeitung erhalten wird. Die Konfiguration der Taktsignalanalyseeinrichtung gemäß dem achten Ausführungsbeispiel ist dieselbe wie die des ersten Ausführungsbeispiels, so daß daher dieselben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyseein richtung gemäß dem achten Ausführungsbeispiel beschrieben.

Zunächst liest, wie in Fig. 12 gezeigt, der Vorverarbeitungs abschnitt 4 in der Taktsignalanalyseeinrichtung 100 die in dem Speicher 1 gespeicherten Schaltungsverbindungsinformatio nen. Wenn der Sourceanschluß oder der Drainanschluß (als po tentialfreie Knoten) jedes der PMOS- und NMOS-Transistoren 111 und 112 nicht mit irgendeinem Knoten verbunden ist, ver bindet der Vorverarbeitungsabschnitt 4 den Sourceanschluß oder den Drainanschluß der PMOS- und NMOS-Transistoren 111 und 112 mit der Leistungsquelle oder dem Erdpotential, um die potentialfreien Knoten zu eliminieren.

1. wenn der Source- oder der Drainanschluß des PMOS- Transistors 111 mit einem Netz verbunden und der andere An schluß ein potentialfreier Knoten ist, wird der andere An schluß als der potentialfreie Knoten des PMOS-Transistors 111 mit der Leistungsquelle verbunden; und
2. wenn der Source- oder der Drainanschluß des NMOS- Transistors 112 mit einem Netz verbunden und der andere An schluß ein potentialfreier Knoten ist, wird der andere An schluß als der potentialfreie Knoten des NMOS-Transistors 112 mit dem Erdpotential verbunden.

Wie vorstehend beschrieben wurde, verbindet in Übereinstim mung mit dem achten Ausführungsbeispiel der Vorverarbeitungs abschnitt 4 in der Taktsignalanalyseeinrichtung 100 den Sour ceanschluß oder den Drainanschluß jedes der PMOS- und NMOS- Transistoren 111 und 112 (in den in dem Speicher 1 gespei cherten Schaltungsverbindungsinformationen, und deren Source anschluß oder Drainanschluß nicht mit irgendeinem Knoten ver bunden ist) mit der Leistungsquelle oder dem Erdpotential, um die potentialfreien Knoten zu eliminieren. Die potentialfrei en Knoten liegen auf den Pfaden, über welche sich das Taktsi gnal ausbreitet. Die vorstehenden Schaltungsverbindungsinfor mationen enthalten die Transistorinformationen, durch welche die logischen Tore, wie etwa die Taktpuffer, gebildet werden, und die Netzinformationen enthalten die parasitären Wider stände und die parasitären Kondensatoren in den zwischen den Transistoren verschalteten Verdrahtungen. Dadurch ist es mög lich, die Simulation des Anordnungsmusters einschließlich der Transistoren 111 und 112 durchzuführen, deren Source- oder Drainanschluß der potentialfreie Knoten ist, und ist es mög lich, die Entwurfszeit für das Anordnungsmuster der inte grierten Halbleiter-Schaltungsanordnung im Vergleich zu der Simulationszeit, die für das herkömmliche, von Hand durchge führte Simulationsverfahren notwendig ist, zu verringern. Darüber hinaus kann die Taktsignalanalyseeinrichtung gemäß dem achten Ausführungsbeispiel das Auftreten von händisch verursachten Fehlern eliminieren.

Neuntes Ausführungsbeispiel

Fig. 13 ist ein Diagramm, das eine zweidimensionale Vertei lungskarte von Verzögerungswerten und Versatzwerten zeigt, die durch eine Taktsignalanalyseeinrichtung gemäß einem neun ten Ausführungsbeispiel erhalten wird. Die Konfiguration der Taktsignalanalyseeinrichtung gemäß dem neunten Ausführungs beispiel ist dieselbe wie die des ersten Ausführungsbei spiels, so daß daher dieselben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyse einrichtung gemäß dem neunten Ausführungsbeispiel beschrie ben.

Zunächst liest der Vorverarbeitungsabschnitt 4 in der Takt signalanalyseeinrichtung 100 die in dem Speicher 1 gespei cherten Schaltungsverbindungsinformationen und ermittelt den Minimumkoordinatenwert und den Maximumkoordinatenwert in den Koordinateninformationen sämtlicher Knoten aus den Schal tungsverbindungsinformationen, die gelesen wurden.

Sodann berechnet der Vorverarbeitungsabschnitt 4 durch das Bezugssymbol "O" in Fig. 13 gezeigte virtuelle Gitterpunkte, die in gleiche Längenabschnitte zwischen dem Maximumkoordina tenpunkt und dem Minimumkoordinatenpunkt unterteilt sind. Ein Bezugszeichen 121 bezeichnet diese virtuellen Gitterpunkte. Der Vorverarbeitungsabschnitt 4 entscheidet, daß Knoten, de ren Koordinatenwerte der zu jedem Gitterpunkt nächste Punkt bzw. nächstliegende Punkte sind, als Beobachtungspunkte fest gelegt werden.

Sodann führt der Simulationsausführungsabschnitt 5 den Simu lationsprozeß durch. Nach der Simulation berechnet der Nach verarbeitungsabschnitt 6 Verzögerungswerte und Versatzwerte von dem Taktsignaleingangsknoten zu den Beobachtungspunkten. Zum Beispiel sortiert der Nachverarbeitungsabschnitt 6 die Verzögerungswerte und die Versatzwerte 50 Picosekunden-Weise, werden die Verzögerungswerte und die Versatzwerte, die 50 Picosekunden-Weise sortiert wurden, durch Einfärben von Farb kodes klassifiziert, und werden die klassifizierten Verzöge rungs- und Versatzwerte dann über den Monitor 8 angezeigt. Dadurch können die Entwerfer die zweidimensionale Vertei lungskarte der Verzögerungswerte/Versatzwerte über den Moni tor 8 beobachten.

Wie vorstehend beschrieben wurde, ermittelt in Übereinstim mung mit dem neunten Ausführungsbeispiel der Vorverarbei tungsabschnitt 4 in der Taktsignalanalyseeinrichtung 100 den Minimumkoordinatenpunkt und den Maximumkoordinatenpunkt in sämtlichen der Knoten auf der Grundlage der in dem Speicher 1 gespeicherten Schaltungsverbindungsinformationen, berechnet Gitterkoordinatenwerte von virtuellen Gitterpunkten, die in gleiche Teile zwischen dem Maximumkoordinatenpunkt und dem Minimumkoordinatenpunkt unterteilt wurden, und entscheidet, daß Knoten, deren Koordinatenwerte der nächstliegende Punkt zu jedem der virtuellen Gitterpunkten sind, als Beobachtungs punkte festgelegt werden. Nach dem Simulationsprozeß sortiert der Nachverarbeitungsabschnitt 6 die Verzögerungswerte und die Versatzwerte von dem Taktsignaleingangsknoten zu den Be obachtungspunkten durch einen optionalen Wert, zum Beispiel 50 Picosekunden-Weise. Die farbige zweidimensionale Vertei lungskarte, die pro Pegel bzw. Niveau auf der Grundlage der Koordinatenwerte eingefärbt ist, wird über den Monitor 8 an gezeigt. Dadurch können die Entwerfer diese zweidimensionale Verteilungskarte der Verzögerungswerte/Versatzwerte über den Monitor 8 beobachten. Weil die Entwerfer nur die Knoten beob achten können, die zu den virtuellen Gitterpunkten nächstlie gend sind, ist es möglich, den Umfang der verwendeten Res sourcen zu verringern, und können die Entwerfer einen groben Zustand von Verzögerungswerten und Versatzwerten erkennen, die in dem Anordnungsmuster der integrierten Halbleiter- Schaltungsanordnung analysiert wurden. Dadurch wird eine Wir kung dahingehend erzielt, daß die Entwerfer leicht die in dem Anordnungsmuster der integrierten Halbleiter-Schaltungsanord nung zu verbessernden Teile eingrenzen können.

Zehntes Ausführungsbeispiel

Fig. 14 ist ein Diagramm, das Verdrahtungspfade zeigt, die durch eine Taktsignalanalyseeinrichtung gemäß einem zehnten Ausführungsbeispiel erhalten werden. Die Konfiguration der Taktsignalanalyseeinrichtung gemäß dem zehnten Ausführungs beispiel ist dieselbe wie die des ersten Ausführungsbei spiels, so daß daher dieselben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyse einrichtung gemäß dem zehnten Ausführungsbeispiel beschrie ben.

Zunächst liest der Vorverarbeitungsabschnitt 4 in der Takt signalanalyseeinrichtung 100 die in dem Speicher 1 gespei cherten Schaltungsverbindungsinformationen, und werden Ver drahtungspfade von dem Taktsignaleingangsknoten zu dem Takt signalabschlußknoten auf der Grundlage der Schaltungsverbin dungsinformationen erhalten und unter Verwendung der Koordi nateninformationen sämtlicher Knoten über den Monitor 8 ange zeigt, wie in Fig. 14 gezeigt.

Danach führt der Simulationsausführungsabschnitt 5 die Simu lation unter Verwendung der durch den Vorverarbeitungsab schnitt 4 erhaltenen Verdrahtungspfade durch, um Verzöge rungswerte und Versatzwerte zu berechnen. Die berechneten Verzögerungswerte und Versatzwerte werden über den Monitor 8 angezeigt.

Wie vorstehend beschrieben wurde, erhält in Übereinstimmung mit dem zehnten Ausführungsbeispiel der Vorverarbeitungsab schnitt 4 in der Taktsignalanalyseeinrichtung 100 die Ver drahtungspfade von dem Taktsignaleingangsknoten zu dem Takt signalabschlußknoten unter Verwendung der Koordinateninforma tionen sämtlicher Knoten auf der Grundlage der in dem Spei cher 1 gespeicherten Schaltungsverbindungsinformationen und zeigt die Verdrahtungspfade an, und zeigt ebenfalls die wäh rend des Simulationsprozesses berechneten Verzögerungswerte und Versatzwerte auf dem Monitor 8 an. Dadurch können die Entwerfer die Informationen über einen Verdrahtungspfad mit großem Verzögerungswert und großem Versatzwert erhalten und leicht erkennen. Es ergibt sich eine Wirkung dahingehend, daß die Entwurfseffizienz für das Anordnungsmuster der integrier ten Halbleiter-Schaltungsanordnung erhöht wird.

Elftes Ausführungsbeispiel

Fig. 15 ist ein Blockdiagramm, das eine Konfiguration einer Taktsignalanalyseeinrichtung gemäß einem elften Ausführungs beispiel zeigt. In Fig. 15 bezeichnet ein Bezugszeichen 9 ei nen Speicher zum Speichern des Minimumwerts, des Maximumwerts und der Mittelwerte in jedem von Verzögerungswerten, Versatz werten, und jeder von Anstiegszeiten und Abfallzeiten, die durch den Nachverarbeitungsabschnitt 6 berechnet wurden. Ein Bezugszeichen 200 bezeichnet die Taktsignalanalyseeinrichtung gemäß dem elften Ausführungsbeispiel. Andere Konfigurations elemente in der Taktsignalanalyseeinrichtung gemäß dem elften Ausführungsbeispiel sind dieselben wie diejenigen des ersten Ausführungsbeispiels, so daß daher dieselben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyse einrichtung gemäß dem elften Ausführungsbeispiel beschrieben.

Zunächst berechnet der Nachverarbeitungsabschnitt 6 in der Taktsignalanalyseeinrichtung 200 den Minimumwert, den Maxi mumwert und die Mittelwerte für jede(n) von Verzögerungswer ten, Versatzwerten, Anstiegszeiten und Abfallzeiten, und wer den die Berechnungsergebnisse in den Speicher 9 geschrieben.

Wie vorstehend beschrieben wurde, können, weil der Nachverar beitungsabschnitt 6 in der Taktsignalanalyseeinrichtung gemäß dem elften Ausführungsbeispiel den Minimumwert, den Maximum wert, die Mittelwerte für jeden der Verzögerungswerte, der Versatzwerte, der Anstiegszeiten und der Abfallzeiten berech net und dann diese Berechnungsergebnisse in den Speicher 9 schreibt, die Entwerfer die Übertragungszeit des Taktsignals effizient auf der Grundlage der Statistiken (der Berechnungs ergebnisse) wie beispielsweise dem Minimumwert, dem Maximum wert und den Mittelwerten, die in dem Speicher 9 gespeichert sind, analysieren. Weil der Versatzwert des Taktsignals in der integrierten Halbleiter-Schaltungsanordnung, die in der Lage ist, bei hoher Geschwindigkeit zu arbeiten, uniform und klein ist, können die Entwerfer die Statistiken wie bei spielsweise den Minimumwert, den Maximumwert und die Mittel werte für jeden der Verzögerungswerte, der Versatzwerte, der Anstiegszeiten und der Abfallzeiten erhalten und beobachten. Dadurch ist es möglich, die Effizienz des Entwurfs für die integrierte Halbleiter-Schaltungsanordnung erhöhen.

Zwölftes Ausführungsbeispiel

Fig. 16 ist ein Blockdiagramm, das eine Konfiguration einer Taktsignalanalyseeinrichtung gemäß einem zwölften Ausfüh rungsbeispiel zeigt. Fig. 17 ist ein Ablaufdiagramm, das den Betriebsablauf der Taktsignalanalyseeinrichtung gemäß dem zwölften Ausführungsbeispiel zeigt. In Fig. 16 bezeichnet ein Bezugszeichen 110 einen Speicher zum Speichern von Einschrän kungsbedingungen (in Fig. 17 gezeigter Schritt ST8), die aus den Verzögerungswerten und den Versatzwerten erhalten werden. Ein Bezugszeichen 11 gibt ein Anordnungserzeugungsmuster zum Erzeugen eines Anordnungsmusters (in Fig. 17 gezeigter Schritt ST8) einer integrierten Halbleiter-Schaltungsanord nung auf der Grundlage der aus den Verzögerungswerten und den Versatzwerten erhaltenen Einschränkungsbedingungen an. Andere Konfigurationselemente in der Taktsignalanalyseeinrichtung 300 gemäß der zwölften Ausführungsbeispiel sind dieselben wie diejenigen des ersten Ausführungsbeispiels, so daß daher die selben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyse einrichtung gemäß dem zwölften Ausführungsbeispiel beschrie ben.

Die Verarbeitung der in Fig. 17 gezeigten Schritte ST1 bis ST8 ist dieselbe wie die der in der Erklärung der ersten bis elften Ausführungsbeispiele beschriebenen Schritte.

Zunächst erzeugt, um die Verzögerungswerte und die Versatz werte in den Taktsignal-Ausbreitungspfaden zu verbessern, der Nachverarbeitungsabschnitt 6 Einschränkungsbedingungen für die Anordnungsmuster-Erzeugungseinrichtung 11, wie beispiels weise eine Taktbaum-Erzeugungseinrichtung und eine automati sche Anordnungs- und Verdrahtungseinrichtung (nicht gezeigt), auf der Grundlage der Verzögerungswerte und der Versatzwerte der durch die Schritte ST6 und ST8 erhaltenen Taktsignalaus breitungspfade, und schreibt diese Einschränkungsbedingungen in einen Speicher 10 (Schritt ST8).

Danach liest die Anordnungsmuster-Erzeugungseinrichtung 11 die in dem Speicher 10 gespeicherten Einschränkungsbedingun gen und erzeugt dann das Anordnungsmuster der integrierten Halbleiter-Schaltungsanordnung auf der Grundlage der Ein schränkungsbedingungen (Schritt ST9).

Wie vorstehend beschrieben wurde, führt in Übereinstimmung mit dem zwölften Ausführungsbeispiel der Nachverarbeitungsab schnitt 6 die Rückmerkung für die berechneten Verzögerungs werte und die Versatzwerte für die Anordnungsmuster-Erzeu gungseinrichtung 11, wie beispielsweise die Taktsignalbaum- Erzeugungseinrichtung und die automatische Anordnungs- und Verdrahtungseinrichtung, durch, um die Verzögerungswerte und die Versatzwerte in den Taktsignalausbreitungspfaden auf der Grundlage der Verzögerungswerte und der Versatzwerte in den durch den Nachverarbeitungsabschnitt 6 verarbeiteten Takt signalausbreitungspfaden zu, verbessern. Dadurch ist es mög lich, die Analyseergebnisse der Verzögerungswerte und der Versatzwerte bei der Verbesserung des Entwurfs für das Anord nungsmuster der integrierten Halbleiter-Schaltungsanordnung direkt zu verwenden.

Dreizehntes Ausführungsbeispiel

Fig. 18 ist ein Diagramm, das Änderungen von Verzögerungswer ten pro Länge zeigt, die durch eine Taktsignalanalyseein richtung gemäß einem dreizehnten Ausführungsbeispiel erhalten werden.

Die Konfiguration der Taktsignalanalyseeinrichtung gemäß dem dreizehnten Ausführungsbeispiel ist dieselbe wie die des in Fig. 16 gezeigten zwölften Ausführungsbeispiels, so daß daher dieselben Bezugszeichen verwendet werden und die Erklärung für diese hier ausgelassen wird.

Nachstehend wird der Betriebsablauf der Taktsignalanalyse einrichtung gemäß dem dreizehnten Ausführungsbeispiel be schrieben.

Zunächst legt der Vorverarbeitungsabschnitt 4 in der Takt signalanalyseeinrichtung 300 sämtliche Knoten in bestimmten Netzen als Beobachtungspunkte fest. Danach führt der Simula tionsausführungsabschnitt 5 die Simulation durch. Nach diesem Simulationsprozeß berechnet der Nachverarbeitungsabschnitt 6 einen Verzögerungswert pro Länge für jeden parasitären Wider stand auf der Grundlage einer Differenz zwischen Verzöge rungswerten und Koordinatenwerten an beiden Anschlußknoten in jedem bestimmten Netz. Unter Verwendung der Berechnungsergeb nisse führt der Nachverarbeitungsabschnitt 6 eine Pfadsuch verarbeitung zum Suchen der Verbindungsinformationen über die bestimmten Netze durch, um eine Koordinate des Knotens zu er fassen, an dem der Verzögerungswert pro Länge der benachbar ten parasitären Widerstände über einem vorbestimmten erlaub ten Wert liegt.

Wie vorstehend beschrieben wurde, legt in Übereinstimmung mit dem dreizehnten Ausführungsbeispiel der Vorverarbeitungsab schnitt 4 in der Taktsignalanalyseeinrichtung sämtliche Kno ten in den bestimmten Netzen als Beobachtungspunkte fest, führt der Simulationsausführungsabschnitt 5 die Simulation durch, und berechnet der Nachverarbeitungsabschnitt 6 einen Verzögerungswert pro Länge für jeden parasitären Widerstand auf der Grundlage einer Differenz zwischen Verzögerungswerten und Koordinatenwerten an beiden Anschlußknoten in jedem be stimmten Netz. Unter Verwendung der Berechnungsergebnisse führt der Nachverarbeitungsabschnitt 6 dann die Pfadsuchver arbeitung zum Suchen der Verbindungsinformationen über die bestimmten Netze durch, um die Koordinate des Knotens zu er fassen, an dem der Verzögerungswert pro Länge der benachbar ten parasitären Widerstände über einem vorbestimmten erlaub ten Wert liegt. Die Entwerfer können dadurch leicht Stellen in dem entworfenen Anordnungsmuster erfassen, an denen die Verdrahtungsbreite eines Knotens schmaler bzw. enger ist als die eines benachbarten Knotens. Infolgedessen kann verglichen mit der herkömmlichen, von Hand durchgeführten Simulations verarbeitung die Taktsignalanalyseeinrichtung gemäß dem drei zehnten Ausführungsbeispiel die Entwurfszeit des Anordnungs musters der integrierten Halbleiter-Schaltungsanordnung ver ringern und jegliches Auftreten händisch verursachter Fehler vermeiden.

Wie vorstehend beschrieben wurde, speichern die erste Spei chereinrichtung, die zweite Speichereinrichtung und die drit te Speichereinrichtung in der Taktsignalanalyseeinrichtung jeweils die Schaltungsverbindungsinformationen einschließlich der parasitären Widerstände und der parasitären Kondensato ren, der Transistoreigenschaftsinformationen und der Steuer informationen. Die Vorverarbeitungseinrichtung in der Takt signalanalyseeinrichtung führt unter Verwendung der vorste henden Informationen die Pfadsuche in dem Anordnungsmuster der integrierten Halbleiter-Schaltungsanordnung durch, um die Position des Taktsignalabschlußknotens festzulegen, und er faßt automatisch die Position des Taktsignalendknotens, der die Beobachtung des Verzögerungswerts und des Versatzwerts erfordert. Verglichen mit dem herkömmlichen Verfahren, bei dem Elemente und potentialfreie Knoten, die für die Ausfüh rung der Simulation nicht erforderlich sind, von Hand erfaßt werden, hat die Erfindung die Wirkung dahingehend, daß es möglich ist, die Entwurfszeit der integrierten Halbleiter- Schaltungsanordnung zu verringern und jegliches Auftreten von händisch verursachten Fehlern zu vermeiden.

Darüber hinaus sucht die Vorverarbeitungseinrichtung in der Taktsignalanalyseeinrichtung unnötige Transistoren, die mit dem Anfangsnetz verbunden sind, bestimmt diese, und elimi niert dann die unnötigen Transistoren aus den Schaltungsver bindungsinformationen und schließt sämtliche der Knoten, die nicht zu anderen Schaltungselementen verbinden, kurz, um au tomatisch einen Taktsignaleingangsknoten zu erzeugen. Ferner erstellt die Vorverarbeitungseinrichtung Verbindungsinforma tionen, die die Schaltungsverbindungsinformationen außer den Informationen über die parasitären Widerstände und die para sitären Kapazitäten umfassen, und zeigt eine Konfiguration der logischen Tore in den Taktsignalausbreitungspfaden auf der Anzeigeeinrichtung für Entwerfer an. Überdies bestimmt die Vorverarbeitungseinrichtung auf der Grundlage der Schal tungsverbindungsinformationen, daß Gateanschlüsse von mit ei nem bestimmten Netz verbundenen Transistoren Taktsignalzwi schenknoten sind, berechnet dann einen Verzögerungswert von dem Taktsignaleingangsknoten zu dem Taktsignalanschlußknoten und eine Differenz zwischen den Taktsignalzwischenknoten, und ersetzt einen Transistor, dessen Gateanschluß mit dem Taktsi gnalendknoten verbunden ist, durch einen Kondensator, der zwischen dem Taktsignalendknoten und einem Erdpotential ange ordnet ist. Außerdem verbindet die Vorverarbeitungseinrich tung einen Gateanschluß eines Transistors, der nicht mit ei nem optionalen Knoten verbunden ist, mit einer Leistungsquel le oder einem Erdpotential, um einen potentialfreien Knoten zu eliminieren. Verglichen mit der herkömmlichen Taktsignal analyseeinrichtung und dem herkömmlichen Taktsignalanalyse verfahren, bei welchen Elemente und potentialfreie Knoten, die nicht für die Ausführung der Simulation erforderlich sind, von Hand erfaßt werden, können die Vorrichtung und das Verfahren wie hierin beschrieben die Entwurfszeit der inte grierten Halbleiter-Schaltungsanordnung verringern und jegli ches Auftreten von händisch verursachten Fehlern vermeiden.

Darüber hinaus erhält, wie hierin beschrieben, die Vorverar beitungseinrichtung die Minimumkoordinate und die Maximumko ordinate in Koordinateninformationen für alle in den Schal tungsverbindungsinformationen enthaltenen Knoten, und berech net virtuelle Gitterpunkte als virtuelle Gitterkoordinaten durch Unterteilen einer Länge zwischen der Minimumkoordinate und der Maximumkoordinate in gleiche Längen und bestimmte Knoten, die die zu dem virtuellen Gitter nächstliegenden Punkte sind, als Beobachtungspunkte. Nachdem Abschluß der durch die Simulationsausführungseinrichtung ausgeführten Si mulation klassifiziert die Nachverarbeitungseinrichtung Ver zögerungswerte und Versatzwerte von dem Taktsignal-Eingangs noten zu den Beobachtungsknoten pro optionale Länge, erstellt dann eine zweidimensionale Verteilungskarte durch Einfärben von Farbkodes pro optionaler Länge, und zeigt die zweidimen sionale Verteilungskarte über die Anzeigeeinrichtung für Ent werfer an. Die hierin beschriebene Einrichtung bzw. das Ver fahren haben die Wirkung dahingehend, daß es möglich ist, die Menge der zu verwendenden Ressourcen zu verringern, so daß die Entwerfer einen groben Zustand der Verzögerungswerte und der Versatzwerte, die in dem Anordnungsmuster der integrier ten Halbleiter-Schaltungsanordnung analysiert wurden, erken nen können. Dadurch können die Entwerfer die in dem Anord nungsmuster der integrierten Halbleiter-Schaltungsanordnung zu verbessernden Teile leicht eingrenzen.

Darüber hinaus erhält in Übereinstimmung mit dem beschriebe nen Ausführungsbeispiel die Nachverarbeitungseinrichtung in der Taktsignalanalyseeinrichtung die Verdrahtungspfade von dem Taktsignal-Eingangsknoten zu dem Taktsignalanschlußknoten unter Verwendung der Koordinateninformationen sämtlicher Kno ten und zeigt die Verdrahtungspfade an, und zeigt ferner die während des Simulationsprozesses berechneten Verzögerungswer te und Versatzwerte auf der Anzeigeeinrichtung an. Das hierin beschriebene Ausführungsbeispiel hat die Wirkung, daß die Entwerfer die Informationen über die Verdrahtungspfade mit dem großen Verzögerungswert und dem großen Versatzwert erhal ten und leicht erkennen können, so daß die Entwurfseffizienz für das Anordnungsmuster der integrierten Halbleiter-Schal tungsanordnung erhöht werden kann.

Darüber hinaus berechnet in Übereinstimmung mit dem beschrie benen Ausführungsbeispiel die Nachverarbeitungseinrichtung in der Taktsignalanalyseeinrichtung den Minimumwert, den Maxi mumwert, die Mittelwerte für jeden der Verzögerungswerte, die Versatzwerte, die Anstiegszeiten und die Abfallzeiten und schreibt dann diese Berechnungsergebnisse in die vierte Spei chereinrichtung. Das beschriebene Ausführungsbeispiel hat die Wirkung dahingehend, daß die Entwerfer die Übertragungszeit des Taktsignals auf der Grundlage der Statistiken (als die Berechnungsergebnisse), wie beispielsweise dem Minimumwert, dem Maximumwert und der Mittelwerte, die in der vierten Spei chereinrichtung gespeichert sind, analysieren können, um die Ausbreitungsgeschwindigkeit des Taktsignals effizient zu ana lysieren, so daß es dadurch möglich ist, die Effizienz des Entwurfs der integrierten Halbleiter-Schaltungsanordnung zu erhöhen.

Darüber hinaus führt in Übereinstimmung mit dem hierin be schriebenen Ausführungsbeispiel die Nachverarbeitungseinrich tung in der Taktsignalanalyseeinrichtung die Rückmerkung für die berechneten Verzögerungs- und Versatzwerte an die Anord nungsmuster-Erzeugungseinrichtung, wie beispielsweise die Taktsignalbaum-Erzeugungseinrichtung und die automatische An ordnungs- und Verdrahtungseinrichtung, durch, um die Verzöge rungs- und Versatzwerte in den Taktsignal-Ausbreitungspfaden auf der Grundlage der Verzögerungs- und Versatzwerte in den durch den Nachverarbeitungsabschnitt verarbeiteten Taktsi gnal-Ausbreitungspfaden zu verbessern. Das hierin beschriebe ne Ausführungsbeispiel hat die Wirkung dahingehend, daß es dadurch möglich ist, die Analyseergebnisse der Verzögerungs werte und der Versatzwerte bei der Verbesserung des Entwurfs für das Anordnungsmuster der integrierten Halbleiter-Schal tungsanordnung direkt zu verwenden.

Darüber hinaus bestimmt in Übereinstimmung mit dem hierin be schriebenen Ausführungsbeispiel der Vorverarbeitungsabschnitt in der Taktsignalanalyseeinrichtung auf der Grundlage der in dem ersten Speicher gespeicherten Schaltungsverbindungsinfor mationen sämtliche Knoten in den bestimmten Netzen als Beob achtungspunkte, führt der Simulationsausführungsabschnitt die Simulation durch, und berechnet der Nachverarbeitungsab schnitt einen Verzögerungswert pro Länge für jeden parasitä ren Widerstand auf der Grundlage einer Differenz zwischen Verzögerungswerten und Koordinatenwerten an beiden Anschluß knoten in jedem bestimmten Netz. Unter Verwendung der Berech nungsergebnisse führt der Nachverarbeitungsabschnitt dann den Pfadsuchprozeß zum Suchen der Verbindungsinformationen über die bestimmten Netze durch, um die Koordinate des Knotens zu erfassen, an dem der Verzögerungswert pro Länge der benach barten parasitären Widerstände über einem vorbestimmten er laubten Wert liegt. Die Entwerfer können dadurch leicht Posi tionen in dem entworfenen Anordnungsmuster erfassen, an denen Breite der Verdrahtung an einem Knoten schmäler ist als die von benachbarten Knoten. Infolgedessen kann im Vergleich zu der herkömmlichen, von Hand durchgeführten Simulationsverar beitung die hierin beschriebene Taktsignalanalyseeinrichtung die Entwurfszeit des Anordnungsmusters der integrierten Halb leiter-Schaltungsanordnung verringern und jegliches Auftreten händisch verursachter Fehler vermeiden.

Wie vorstehend beschrieben wurde, weist eine Taktsignalanaly seeinrichtung 100, 200, 300 einen Vorverarbeitungsabschnitt 4 zum Lesen von Schaltungsverbindungsinformationen, Transi storeigenschaftsinformationen und Steuerinformationen, die in Speichern 1, 2, 3 gespeichert sind, und Bearbeiten dieser In formationen zur Verwendung für eine Simulation durch einen Simulationsausführungsabschnitt 5 auf. Der Simulationsausfüh rungsabschnitt 5 führt eine Simulation eines Schaltungsbe triebsablaufs aus, und danach berechnet ein Nachverarbei tungsabschnitt 6 einen Verzögerungswert von einem Taktsi gnaleingangsknoten zu einem Taktsignalanschlußknoten, eine Differenz zwischen Verzögerungswerten von Taktsignalanschluß knoten, eine Anstiegszeit und eine Abfallzeit des Taktsi gnals, und zeigt ein Analyseergebnis unter Verwendung einer zweidimensionalen Verteilungskarte über einen Bildschirm 8 an.

Claims

1. Taktsignalanalyseeinrichtung, gekennzeichnet durch
eine erste Speichereinrichtung (1) zum Speichern von Schaltungsverbindungsinformationen einschließlich Transistor informationen und Netzinformationen, wobei die Transistorin formationen logische Tore wie etwa Taktpuffer umfassen und die Netzinformationen parasitäre Widerstände und parasitäre Kapazitäten von Verdrahtungen zwischen Transistoren umfassen, die während der Analyse auf Verzögerungswerte/Versatzwerte in Taktsignalausbreitungspfaden in einer integrierten Halblei ter-Schaltungsanordnung zu verwenden sind;
eine zweite Speichereinrichtung (2) zum Speichern von Transistoreigenschaftsinformationen, die während einer Simu lation für den Schaltungsbetriebsablauf der integrierten Halbleiter-Schaltungsanordnung zu verwenden sind;
eine dritte Speichereinrichtung zum Speichern von Steu erinformationen, die zum Steuern einer Ausführung der Analyse von Verzögerungswerten/Versatzwerten zu verwenden sind;
eine Vorverarbeitungseinrichtung (4) zum Übernehmen der in der ersten Speichereinrichtung (1) gespeicherten Schal tungsverbindungsinformationen, der in der zweiten Speicher einrichtung (2) gespeicherten Transistoreigenschaftsinforma tionen, der in der dritten Speichereinrichtung (3) gespei cherten Steuerinformationen, und zum Bearbeiten der Schal tungsverbindungsinformationen, der Transistoreigenschaftsin formationen und der Steuerinformationen;
eine Simulationsausführungseinrichtung (5) zum Überneh men der von der Vorverarbeitungseinrichtung (4) übertragenen, bearbeiteten Informationen und Ausführen der Simulation des Schaltungsbetriebsablaufs der integrierten Halbleiter-Schal tungsanordnung unter Verwendung eines Schaltungssimulators und eines Schaltpegelsimulators; und
eine Nachverarbeitungseinrichtung (6) zum Übernehmen von von der Simulationsausführungseinrichtung (5) übertragenen Simulationsergebnissen, Berechnen eines Verzögerungswerts je des Taktsignal-Anschlußknotens aus jedem Taktsignaleingangs knoten, eines Versatzwerts als eine Differenz zwischen den Verzögerungswerten der Taktsignalanschlußknoten, einer An stiegszeit des Taktsignals und einer Abfallzeit des Taktsi gnals, und Übertragen der berechneten Verzögerungswerte, der Versatzwerte, der Anstiegszeit und der Abfallzeit als Simula tionsanalyseergebnisse an eine Anzeigeeinrichtung (8),
wobei die Vorverarbeitungseinrichtung (4) die Schal tungsverbindungsinformationen in einen für die Simulation verwendbaren Zustand bearbeitet und die Nachverarbeitungsein richtung (6) die durch die Simulationseinrichtung (5) ausge führten Simulationsanalyseergebnisse über die Anzeigeeinrich tung (8) auf einer zweidimensionalen Verteilungskarte an zeigt.

2. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorverarbeitungseinrichtung (4) Ver bindungsinformationen, die die Schaltungsverbindungsinforma tionen außer den parasitären Widerständen und den parasitären Kapazitäten umfassen, auf der Grundlage der Schaltungsverbin dungsinformationen einschließlich der Transistorinformatio nen, die die logischen Tore wie etwa Taktpuffer umfassen, und der Netzinformationen, die die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Speichereinrichtung (1) gespeichert sind, erstellt und in Reihenfolge sämtliche von Taktsignalanschlußknoten durch Suchen eines Taktsignal ausbreitungspfads von einem Ausgangsnetz, dem das Taktsignal zugeführt wird, zu einem nachfolgenden Netz über logische To re einschließlich Invertern, getakteten Invertern und optio nalen logischen Toren ermittelt.

3. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Vorverarbeitungseinrichtung (4) unnötige Transisto ren, die mit dem Ausgangsnetz verbunden sind, in den Schal tungsverbindungsinformationen einschließlich der Transistor informationen, die die logischen Tore, wie etwa Taktpuffer, umfassen, und der Netzinformationen, die die parasitären Wi derstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Spei chereinrichtung (1) gespeichert sind, sucht und ermittelt, und dann die unnötigen Transistoren aus den Schaltungsverbin dungsinformationen eliminiert, und
die Vorverarbeitungseinrichtung (4) sämtliche Knoten, die keine anderen Schaltungselemente verbinden, kurzschließt, um einen Taktsignaleingangsknoten zu erzeugen.

4. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorverarbeitungseinrichtung (4) Ver bindungsinformationen, die die Schaltungsverbindungsinforma tionen außer den parasitären Widerständen und den parasitären Kapazitäten umfassen, auf der Grundlage der Schaltungsverbin dungsinformationen einschließlich der Transistorinformatio nen, die die logischen Tore, wie etwa Taktpuffer, umfassen, und der Netzinformationen, die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren umfassen, die in der ersten Speichereinrichtung (1) gespeichert sind, erstellt und eine Konfiguration der lo gischen Gates in den Taktsignalausbreitungspfaden auf der An zeigeeinrichtung (8) anzeigt.

5. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorverarbeitungseinrichtung (4) auf der Grundlage der Schaltungsverbindungsinformationen ein schließlich der Transistorinformationen, die die logischen Tore, wie etwa Taktpuffer, umfassen, und der Netzinformatio nen, die die parasitären Widerstände und die parasitären Ka pazitäten der Verdrahtungen zwischen den Transistoren umfas sen, die in der ersten Speichereinrichtung gespeichert sind, bestimmt, daß Gateanschlüsse von Transistoren, die mit einem bestimmten Netz verbunden sind, Taktsignalzwischenknoten sind, und die Vorverarbeitungseinrichtung (4) dann einen Ver zögerungswert von dem Taktsignaleingangsknoten zu dem Takt signalanschlußknoten sowie eine Differenz zwischen den Takt signalzwischenknoten berechnet.

6. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in den Schaltungsverbindungsinformatio nen, die die Transistorinformationen, welche die logischen Tore, wie etwa Taktpuffer, umfassen, und die Netzinformatio nen, welche die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren um fassen, die in der ersten Speichereinrichtung gespeichert sind, beinhalten, die Vorverarbeitungseinrichtung (4) einen Transistor ersetzt, dessen Gateanschluß mit dem Taktsignalan schlußknoten verbunden ist und bei dem sich ein Kondensator zwischen dem Taktsignalanschlußknoten und einem Erdpotential befindet.

7. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in den Schaltungsverbindungsinformatio nen, die die Transistorinformationen, welche die logischen Tore, wie etwa Taktpuffer, umfassen, und die Netzinformatio nen, welche die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren um fassen, die in der ersten Speichereinrichtung gespeichert sind, beinhalten, die Vorverarbeitungseinrichtung (4) einen Gateanschluß eines Transistors, der nicht mit einem optiona len Knoten verbunden ist, mit einer Leistungsquelle oder ei nem Erdpotential verbindet, um einen potentialfreien Knoten zu eliminieren.

8. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in den Schaltungsverbindungsinformatio nen, die die Transistorinformationen, welche die logischen Tore, wie etwa Taktpuffer, umfassen, und die Netzinformatio nen, welche die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Transistoren um fassen, die in der ersten Speichereinrichtung gespeichert sind, beinhalten, die Vorverarbeitungseinrichtung (4) einen Sourceanschluß oder einen Drainanschluß eines Transistors, der nicht mit einem optionalen Knoten verbunden ist, mit ei ner Leistungsquelle oder einem Erdpotential verbindet, um ei nen potentialfreien Knoten zu eliminieren.

9. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorverarbeitungseinrichtung (4) eine Minimumkoordinate und eine Maximumkoordinate in Koordinaten informationen für sämtliche an den Schaltungsverbindungsin formationen beteiligten Knoten erhält, virtuelle Gitterpunkte als virtuelle Gitterkoordinaten durch Teilen einer Länge zwi schen der Minimumkoordinate und der Maximumkoordinate in gleiche Längenabschnitte berechnet, und Knoten, die nächst liegende Punkte zu den virtuellen Gitterpunkten sind, als Be obachtungspunkte festlegt, und die Vorverarbeitungseinrich tung (4) Verzögerungswerte und Versatzwerte von dem Taktsi gnaleingangsknoten zu dem Beobachtungsknoten pro optionaler Länge klassifiziert und dann eine zweidimensionale Vertei lungskarte durch Einfärben von Farbkodes pro optionaler Länge erstellt, und die zweidimensionale Verteilungskarte über die Anzeigeeinrichtung (8) anzeigt, um ein Ausmaß einer verwende ten Ressource während einer Simulation für die Knoten mit den Koordinaten, die die zu den virtuellen Gitterpunkten nächst liegenden Knoten sind, zu verringern.

10. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorverarbeitungseinrichtung (4) die Taktsignalausbreitungspfade der Verdrahtung von dem Taktsi gnaleingangsknoten zu den Taktsignalanschlußknoten unter Ver wendung sämtlicher Koordinateninformationen über die Anzeige einrichtung (8) anzeigt.

11. Taktsignalanalyseeinrichtung nach Anspruch 1, gekenn zeichnet durch einen vierten Speicher (7), wobei die Nachver arbeitungseinrichtung (6) einen Minimumwert, einen Maximum wert, einen Mittelwert jedes von berechneten Verzögerungswer ten, Versatzwerten, Anstiegszeit und Abfallzeit sowie ein statistisches Ergebnis derselben in die vierte Speicherein richtung (7) schreibt.

12. Taktsignalanalyseeinrichtung nach Anspruch 1, gekenn zeichnet durch eine Anordnungsmustererzeugungseinrichtung (11), wobei die Anordnungsmustererzeugungseinrichtung (11) Verzögerungswerte und Versatzwerte empfängt, die berechnet wurden, um die Verzögerungswerte und die Versatzwerte in den Taktsignalausbreitungspfaden auf der Grundlage des Minimum werts, des Maximumwerts und des Mittelwerts jedes der Verzö gerungswerte, der Versatzwerte, der Anstiegszeit und der Ab fallzeit, die in der vierten Speichereinrichtung (7, 9, 10) gespeichert sind, durch die Nachverarbeitungseinrichtung (6) zu verbessern, und wobei die Anordnungsmustererzeugungsein richtung (11) ein Anordnungsmuster der integrierten Halblei ter-Schaltungsanordnung auf der Grundlage des Verzögerungs werts und des Versatzwerts, die rückgemerkt wurden, erzeugt.

13. Taktsignalanalyseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Vorverarbeitungseinrichtung (4) sämtliche von Kno ten, die in einem bestimmten Netz enthalten sind, als Beob achtungsknoten festlegt, auf der Grundlage der Schaltungsver bindungsinformationen, die die Transistorinformationen, wel che die logische Gates wie etwa Taktpuffer umfassen, und die Netzinformationen, welche die parasitären Widerstände und die parasitären Kapazitäten der Verdrahtungen zwischen den Tran sistoren, die in der ersten Speichereinrichtung (1) gespei chert sind, umfassen, beinhalten, und
die Nachverarbeitungseinrichtung (6) einen Verzögerungs wert pro Einheitslänge für jeden der parasitären Widerstände auf der Grundlage einer Differenz der Verzögerungswerte zwi schen beiden Anschlußknoten des bestimmten Netzes und der Ko ordinatenwerte der beiden Anschlußknoten berechnet, die Ver bindungsinformationen entlang Taktsignalausbreitungspfaden in dem bestimmten Netz, das in den Schaltungsverbindungsinforma tionen enthalten ist, sucht, Koordinaten, an welchen der Ver zögerungswert pro Einheitslänge des parasitären Widerstands auf einen optional erlaubten Wert geändert wird, prüft und extrahiert, und die extrahierten Koordinaten über die Anzei geeinrichtung (8) anzeigt.

14. Taktsignalanalyseverfahren, gekennzeichnet durch:
einen ersten Speicherschritt (ST1) zum Speichern von Schaltungsverbindungsinformationen einschließlich Transistor informationen und Netzinformationen, wobei die Transistorin formationen logische Gates wie etwa Taktpuffer umfassen und die Netzinformationen parasitäre Widerstände und parasitäre Kapazitäten von Verdrahtungen zwischen Transistoren umfassen, die während der Analyse auf Verzögerungswerte/Versatzwerte in Taktsignalausbreitungspfaden in einer, integrierten Halblei ter-Schaltungsanordnung zu verwenden sind;
einen zweiten Speicherschritt (ST2) zum Speichern von Transistoreigenschaftsinformationen, die während einer Simu lation für den Schaltungsbetriebsablauf der integrierten Halbleiter-Schaltungsanordnung zu verwenden sind;
einen dritten Speicherschritt (ST3) zum Speichern von Steuerinformationen, die zum Steuern einer Ausführung der Analyse von Verzögerungswerten/Versatzwerten zu verwenden sind;
einen Vorverarbeitungsschritt (4) zum Übernehmen von Schaltungsverbindungsinformationen, der Transistoreigen schaftsinformationen, der Steuerinformationen, und zum Bear beiten der Schaltungsverbindungsinformationen, der Transi storeigenschaftsinformationen und der Steuerinformationen;
einen Simulationsausführungsschritt (ST5) zum Übernehmen der von dem Vorverarbeitungsschritt (ST4) erhaltenen bearbei teten Informationen und Ausführen der Simulation des Schal tungsbetriebsablaufs der integrierten Halbleiter-Schaltungs anordnung unter Verwendung eines Schaltungssimulators und ei nes Schaltpegelsimulators; und
einen Nachverarbeitungsschritt (ST6) zum Übernehmen von von dem Simulationsausführungsschritt (ST5) erhaltenen Simu lationsergebnissen, Berechnen eines Verzögerungswerts jedes Taktsignalanschlußknotens aus jedem Taktsignaleingangsknoten, eines Versatzwerts als eine Differenz zwischen den Verzöge rungswerten der Taktsignalanschlußknoten, einer Anstiegszeit des Taktsignals und einer Abfallzeit des Taktsignals, und Übertragen der berechneten Verzögerungswerte, der Versatzwer te, der Anstiegszeit und der Abfallzeit als Simulationsanaly seergebnisse, um die Simulationsanalyseergebnisse anzuzeigen,
wobei der Vorverarbeitungsschritt (ST4) die Schaltungs verbindungsinformationen in einen für die Simulation verwend baren Zustand bearbeitet und der Nachverarbeitungsschritt (ST6) die durch den Simulationsschritt (ST5) erhaltenen Simu lationsanalyseergebnisse über einen Anzeigeschritt (ST7) auf einer zweidimensionalen Verteilungskarte anzeigt.

15. Taktsignalanalyseverfahren nach Anspruch 14, gekenn zeichnet durch
einen vierten Speicherschritt (ST8) zum Speichern eines Minimumwerts, eines Maximumwerts, eines Mittelwerts jedes der Verzögerungswerte, der Versatzwerte, der Anstiegszeit und der Abfallzeit, sowie der statistischen Werte derselben, und
einen Anordnungsmustererzeugungsschritt (ST9) zum Er zeugen eines Anordnungsmusters der integrierten Halbleiter- Schaltungsanordnung auf der Grundlage der von dem vierten Speicherschritt (ST8) erhaltenen Informationen, um die Verzö gerungswerte und die Versatzwerte der Taktsignalausbreitungs pfade auf der Grundlage der Verzögerungswerte und der Ver satzwerte, die rückgemerkt wurden, zu verbessern.