DE1099767B

DE1099767B - Arithmetic unit

Info

Publication number: DE1099767B
Application number: DEV15806A
Authority: DE
Inventors: Dipl-Ing Walter Kasper
Original assignee: Elektronische Rechenmaschinen Wissenschaftlicher Industriebetrieb VEB
Current assignee: Elektronische Rechenmaschinen Wissenschaftlicher Industriebetrieb VEB
Priority date: 1959-01-21
Filing date: 1959-01-21
Publication date: 1961-02-16
Also published as: NL244711A; GB924164A; NL235929A

Description

Die Erfindung betrifft ein Rechenwerk mit zwei hintereinandergeschalteten Binär-Addiatoren-Subtraktoren mit nachgeschalteten Schiebelinien für die Addition bzw. Subtraktion zweier Dezimalzahlen mit Korrektur der in einem Binär-Addiator-Subtraktor gebildeten Summe oder Differenz zweier als Tetraden verschlüsselter Dezimalzahlen, wobei sowohl die Dezimalzahlen als auch die Dualziffern der Tetraden nacheinander in das Rechenwerk einlaufen.The invention relates to an arithmetic unit with two binary adders-subtractors connected in series with downstream sliding lines for the addition or subtraction of two decimal numbers with correction the sum or difference of two encoded as tetrads formed in a binary adder subtractor Decimal numbers, with both the decimal numbers and the binary digits of the tetrads one after the other run into the arithmetic unit.

Die Schwierigkeiten für die Ausführung der Rechenoperationen bei einer reinen dezimalen Serienrechenmaschine liegen in der Korrektur der addierten Tetraden. Wird nämlich eine Summe zweier nach der direkten Verschlüsselung verschlüsselter Tetraden gebildet, die größer als Neun ist, so werden im Binäraddiator erst die bis zur Fünfzehn reichenden Tetradenkombinationen gebildet, die als Pseudodezimalen bezeichnet werden. Es kann erst dann der letzte Entscheid darüber, wie zu korrigieren ist, getroffen werden, wenn die Dualstellen der Summentetrade aus dem Addiator ausgelaufen sind. Der normale Rechenvorgang einer Serienrechenmaschine vollzieht sich so, daß die Dualstellen der Operanden (Augend, Addend, Multiplikand usw.) aus den Registern, z. B. Umlaufspeichern, auslaufen, im Rechenwerk verarbeitet werden und die Dualstelle des Ergebnisses wieder in das Speicherwerk einläuft. Demselben Vorgang sind deshalb die nächsten Dualziffern unterworfen. Die vorige Dualstelle ist dann wieder im Speicher eingetragen, für die z. B. Bahnen einer bekannten Magnettrommel benutzt werden können, und somit dem Rechenwerk verlorengegangen. Soll sie auch .weiterhin für die Rechnung erhalten bleiben, so ist sie in einem dauernd zugänglichen besonderen Speicher zwischenzuspeichern. Solche Speicher sind unter anderem bistabile Kippschaltungen, die zu einer Kette zusammengeschaltet sind. Es ist bereits eine Korrekturmöglichkeit bekanntgeworden, die so arbeitet, daß in einem Binäraddiator die noch zu korrigierende Summentetrade gebildet wird, diese in eine Verzögerungsleitung läuft, von der am Ende des Tetradenauslaufes die Dualstellen in paralleler Form einem Hilfszählwerk zugeführt werden, das einen weiteren Addiator beeinflußt, durch den die Tetrade zur Korrektur beim Auslauf aus der Verzögerungslinie läuft. Ein Nachteil dieser Schaltung ist, daß ein entsprechend der Korrekturerfordernis steuerbares Hilfszählwerk vorhanden ist, das durch logische Verknüpfungskreise gesteuert werden muß. Dieses gesteuerte Hilfszählwerk ist sehr aufwendig. Ein weit wesentlicherer Nachteil der bekannten Korrekturschaltung ist außerdem, daß mit ihr nur eine Korrektur bei Addition ausgeführt wird. Es ist weiterhin eine Rechenvorrichtung bekanntgeworden, welche zwei hintereinandergeschaltete RechenwerkThe difficulties for the execution of the arithmetic operations with a pure decimal serial calculating machine lie in the correction of the added tetrads. Namely, it becomes a sum of two after the direct Encryption of encrypted tetrads, which is greater than nine, are used in the binary adder only the tetrad combinations reaching up to fifteen formed, which are called pseudo-decimals will. The final decision on how to make corrections can only be made when the binary digits of the sum tetrad have run out of the adder. The normal arithmetic process of a Series calculating machine works in such a way that the binary digits of the operands (Augend, Addend, Multiplicand etc.) from the registers, e.g. B. Circulating memories, run out, are processed in the arithmetic unit and the dual digit of the result enters the storage unit again. The same process are therefore subject to the next binary digits. The previous binary position is then entered in the memory again, for the z. B. tracks of a known magnetic drum can be used, and thus the arithmetic unit lost. If it is to be retained for the bill, it is permanent cache accessible special memory. Such memories are, among other things, bistable Toggle circuits that are interconnected to form a chain. There is already a possibility of correction became known, which works in such a way that the sum tetrad still to be corrected in a binary adder is formed, this runs in a delay line, from which at the end of the tetrad run-out the binary digits are fed in parallel to an auxiliary counter which has a further adder influenced by which the tetrad for correction runs out of the delay line. A disadvantage This circuit is that an auxiliary counter which can be controlled in accordance with the correction requirement is present is that must be controlled by logic circuits. This controlled auxiliary counter is very complex. A far more significant disadvantage of the known correction circuit is also that with it only a correction for addition is carried out. A computing device has also become known which two arithmetic units connected in series

Anmelder:Applicant:

VEB Elektronische Rechenmaschinen
Wissenschaftlicher Industriebetrieb
ίο Karl-Marx^Stadt,VEB electronic calculating machines
Scientific industrial company
ίο Karl-Marx ^ city,

Karl-Marx-Stadt W 30, Zwickauer Str. 219Karl-Marx-Stadt W 30, Zwickauer Str. 219

Dipl.-Ing. Walter Kasper, Karl-Marx-Stadt,
ist als Erfinder genannt wordenDipl.-Ing. Walter Kasper, Karl-Marx-Stadt,
has been named as the inventor

Addiatoren mit nachgeschalteten Schieberegistern beinhaltet, bei der die Korrektur so erfolgt, daß immer die unkorrigierte Summe gebildet wird. Ob es sich bei der gebildeten Summe um eine Pseudodezimale handelt, wird in Koinzidenzkreisen festgestellt. Bei Vorhandensein einer Pseudodezimale wird der zweite Addiator eingeschaltet und der entsprechende Korrekturwert hinzugefügt. Diese Einrichtung hat den Nachteil, daß zur Korrektur zwei Tetradenzeiten bei tetradischer Verschlüsselung der Dezimalzahlen erforderlich sind, und daß die Schaltungsanordnung zur Bildung des Korrekturentscheids sehr aufwendig ist. Aufgabe der Erfindung ist es, eine Korrekturschaltung für Serienrechenwerke, welche sowohl Addition als auch Subtraktionen ausführen, unter Vermeidung der aufgezeigten Nachteile zu schaffen.Includes adders with downstream shift registers, in which the correction is carried out so that always the uncorrected sum is formed. Whether the total is a pseudo decimal acts is determined in circles of coincidence. If there is a pseudo decimal, the second Addiator switched on and the corresponding correction value added. This facility has the disadvantage that for correction two tetrad times are required with tetradic encryption of the decimal numbers are, and that the circuit arrangement for forming the correction decision is very expensive. The object of the invention is to provide a correction circuit for serial arithmetic units, which both addition as well as perform subtractions, avoiding the disadvantages shown.

Die erfindungsgemäße Lösung besteht darin, daß die unkorrigierte und die korrigierte Summe gleichzeitig gebildet werden, indem einem Eingang des Korrektur-Addiator-Subtraktors ungesteuert ein Korrekturwert zugeleitet wird und ein im Korrektur-Addiator-Subtraktor erzeugter und gespeicherter Übertrag durch Umschalten des Übertrag-Flip-Flops mit einer Impulsfolge den Übertrags-Flip-Flop vom Haupt-Addiator-Subtraktor einschaltet, wodurch der Übertrag in die nächste Tetrade eingetragen wird und über logische Schaltkreise, die den logischen Ausdruck The solution according to the invention is that the uncorrected and the corrected sum at the same time are formed by an input of the correction adder subtractor uncontrolled a correction value is supplied and one generated and stored in the correction-adder-subtractor Carry by switching the carry flip-flop with a pulse train from the carry flip-flop The main adder-subtractor switches on, whereby the carry is entered into the next tetrad and about logical circuits that make the logical expression

k_e = S₁ (S₂ + S_s) M_n-1 k _e = S ₁ (S ₂ + S _s ) M _n-1

und dessen Negation realisieren, den Auslauf der korrigierten oder unkorrigierten Summe bzw. Differenz aus den Schieberegistern steuert.and realize its negation, the expiry of the corrected or uncorrected sum or difference controls from the shift registers.

109 510/233109 510/233

Die Erfindung wird an Hand eines Ausführungsbeispiels näher erklärt. In der Zeichnung bedeutet The invention is explained in more detail using an exemplary embodiment. In the drawing means

Fig. 1 ein Blockschaltbild des Ziffernweges mit der Korrektureinrichtung,Fig. 1 is a block diagram of the number path with the correction device,

Fig. 2 einen an sich bekannten Addiator-Subtraktor, Fig. 3 ein Schieberegister,2 shows an adder-subtractor known per se, 3 shows a shift register,

Fig. 4 eine Ausführungsform der gesamten logischen Schaltung,4 shows an embodiment of the entire logic circuit,

Fig. 4,1 und 4,2 geänderte Ausführungsformen der Schaltung nach Fig. 4,4.1 and 4.2 modified embodiments of the circuit according to FIG. 4,

Fig. 5 einen Konjunktionsknoten,Fig. 5 shows a conjunction node,

Fig. 6 einen Disjunktionsknoten.6 shows a disjunction node.

Es sind zwei Tetraden X₁ und X₂ zu addieren oder zu subtrahieren. Die Dezimalziffern sind beispielsweise direkt dual verschlüsselt, d. h. in der Form Z₁=X₁ (z_{ ist die Dezimalziffer, X₁ dieselbe Ziffer dual dargestellt). In Fig. 1 ist dargestellt, wie von zwei Umlaufspeicherbahnen 1 und 2 die beiden Summanden in den Addiator-Subtraktor 3 laufen, nach Addiatoreingang 4 der Augend und nachAddiatoreingang5 der Addend. Bei Subtraktion läuft nach Eingang 4 der Minuend und nach Eingang 5 der Subtrahend. Der Addiatorauslauf bei Ausgang 6 ist in das Verschieberegister 7 und in den Korrektur-Addiator-Subtraktor 8 mit den Eingängen 9 und 10 geführt. Die aus dem Korrekturaddiator, Ausgang 11, auslaufende Summe gelangt in das Verschieberegister 12. Ein Korrekturentscheid 13 überprüft die Summentetrade, ob zu korrigieren ist oder nicht, und beeinflußt eine Auswahl 14, die entweder die korrigierte oder unkorrigierte Summentetrade auswählt. Der Addiator 3 und der Korrekturaddiator 8 sind z. B. reine Dualaddiatoren nach Fig. 2. Die Summe zweier Dualzahlen ergibt sich durch den logischen Ausdruck a-b + a-b mitThere are two tetrads X ₁ and X ₂ to be added or subtracted. The decimal digits are, for example, directly encoded in dual form, ie in the form Z ₁ = X ₁ (z _{ is the decimal digit, X _{1 is the} same digit represented in dual form). In Fig. 1 it is shown how the two summands run from two circulating storage tracks 1 and 2 into the adder-subtractor 3, after adder input 4 the augend and after adder input 5 the addend. With subtraction, the minuend runs after input 4 and the subtrahend runs after input 5. The adder outlet at output 6 is fed into the shift register 7 and into the correction adder subtractor 8 with the inputs 9 and 10. The sum flowing out of the correction adder, output 11, reaches the shift register 12. A correction decision 13 checks the sum tetrad whether or not to be corrected and influences a selection 14 which selects either the corrected or uncorrected sum tetrad. The adder 3 and the correction adder 8 are z. B. pure dual adders according to FIG. 2. The sum of two binary numbers results from the logical expression ab + ab mit

•-Zeichen für die Konjunktion (Und-Schaltung), -\—Zeichen für die Disjunktion (Oder-Schaltung), fr-Zeichen für die Negation von b (Negator).• -signs for the conjunction (and circuit), - \ -signs for the disjunction (or circuit), fr-characters for the negation of b (negator).

Zwei Und-Schaltungen 15 und 16 in Fig. 2, die durch innen weiß gelassene Kreise dargestellt sind, und eine Oder-Schaltung 17, die durch den innen schwarz ausgezogenen Kreis dargestellt ist, liefern die Teilsumme S₁ der dualen_ Summanden α und b. Die Konjunktionen«· b und a- b können auch zur Übertragsbildung bei der Subtraktion ausgenutzt werden. Es werden^ sowohl die Teilsumme S₁ als auch jieren Negation^ benötigt. Die negierte TeilsummeS₁ erhält man aus der Teilsumme ^₁ durch Zwischenschalten des Negators 18 in Fig. 2. Bezüglich der gezeichneten Schaltungssymbole ist noch zu sagen, daß der-Ausgang der Verknüpfungskreise stets durch einen Punkt gekennzeichnet ist. Zur Teilsumme S₁ der beiden Dualzahlen ist außerdem der Übertrag ü_n_₁ aus der vorigen Stelle zu addieren. Die endgültige Dualstelle der Summe liefert also erst der logische. Ausdruck Two AND circuits 15 and 16 in FIG. 2, which are represented by circles left white on the inside, and an OR circuit 17, which is shown by the circle drawn in black on the inside, supply the partial sum S _{1 of} the dual addends α and b. The conjunctions «· b and a-b can also be used to form the carry in the subtraction. ^ Both the partial sum S ₁ and the negation ^ are required. The negated partial sum S ₁ is obtained from the partial sum ^ ₁ by interposing the inverter 18 in FIG. 2. With regard to the circuit symbols shown, it should also be said that the output of the logic circuits is always marked by a point. The carryover ü _n _ ₁ from the previous position must also be added to the partial sum S _{1 of} the two binary numbers. The final dual digit of the sum is therefore only provided by the logical one. expression

S = S₁ ·«„_! + ^₁ -M_n-1. S = S ₁ · «“ _! + ^ ₁ -M _n-1 .

M_n-1 ist der Übertrag aus der vorig'en Stelle. Der Übertrag wird z. B. vom Übertrags-Flip-Flop 19 geliefert, der den Übertrag um eine Dualstelle verzögert. Bei der Subtraktion ist die Summe 5" genauso gebildet, nur der Übertrag wird anders erzeugt. Zwei Steuerleitungen 20 und 21 befehlen, ob zu addieren oder zu subtrahieren ist. Bei Addition führt die Steuerleitung 20 eine der dual en Eins entsprechende Schaltgröße L und die Steuerleitung 21 eine der dualen Null entsprechende Schaltgröße 0. Bei der Subtraktion ist es umgekehrt. Wenn die Steuerleitung 20 die Schaltgröße L führt, schaltet die Konjunktion a-b den Übertrags-Flip-Flop ein und erst bei ä-b wieder aus. Zu diesem Zweck sind die Und-Schaltungen 20·a-b und 20·ä-b vorhanden. Wenn die Steuerleitung 21 die SchaltgrößeL führt, schaltet 21·ä-b den Übertrags Flip-Flop ein und 21·a-b wieder aus. Die beiden Und-Schaltungen für jede Flip-Flop-Stellung 22 und 23 sowie 24 und 25 sind über eineM _n-1 is the carryover from the previous position. The transfer is z. B. supplied by the carry flip-flop 19, which delays the carry by one binary digit. In the case of subtraction, the sum 5 "is formed in exactly the same way, only the carry is generated differently. Two control lines 20 and 21 command whether to add or subtract. During addition, control line 20 carries a switching variable L corresponding to the binary one and the control line 21 is a dual zero corresponding switching size 0. If the subtraction, it is vice versa. If the control line 20 performs the switching amount L, the conjunction switches from the carry flip-flop and then if a-b out again. for this purpose, the AND circuits 20 · ab and 20 · ä-b available. If the control line 21 carries the switching variable L, 21 · ä-b switches the carry flip-flop on and 21 · ab off again. The two AND circuits for each flip-flop Flop positions 22 and 23 and 24 and 25 are over a

ίο Oder-Schaltung 26 bzw. 27 zusammengeführt und mit dem Schalteingang eines Impulsgatters 28 bzw. 29 verbunden. Zeigt am Schalteingang das Gatter die Schaltgröße L und gelangt als zusätzliche Bedienung über den mit dem Pfeil gekennzeichneten Impulseingang der Synchronisierimpuls j an das Gatter, dann wird die zugehörige Flip-Flop-Seite, die mit dein durch den Punkt gekennzeichneten Ausgang des Gatters verbunden ist, auf L gestellt. Der Synchronisierimpuls j erscheint zu Anfang jeder Dualziffern- zeit und leitet somit 4ie Ziffernschaltgrößen L oder 0 ein. Als Ausführungsbeispiel für die Verzögerungsleitung ist in Fig. 3 die bekannte, über Impulsgatter 30,31,32 oder 33 mit Synchronisierimpulsen s weiterzuschaltende Flip-Flop-Kette 34 und 35 gezeigt. Diese Impulse sind sehr .kurzzeitig und dauern nur über einen Bruchteil der Ziffernzeit an. Jeder Synchronisierimpuls ί führt den Inhalt des vorhergehenden Flip-Flops in den nächsten über. Wenn der Flip-Flop 34 an seinem Ausgang 36 eine Schaltgröße des Wertes L liefert und der Flip-Flop 35 an seinem Ausgang 37 eine Schaltgröße des Wertes 0 hat, liefern demnach die negierten Ausgänge 36 und 37 die Schaltgrößen 0 und L. Dem Eingang wird mit 38=0 bzw. 38=L zur erforderlichen Dualstellenzeit eine Null mitgeteilt. Für den Synchronisierimpuls j am Ende dieser Dualstellenzeit sind somit die Gatter 31 und 32 geöffnet, da nur an ihren Schalteingängen eine Schaltgröße des Wertes L anliegt. Der Synchronisierimpuls j schaltet den Flip-Flop 34 aus und den Flip-Flop 35 ein, wodurch die L um ein Glied weiterrückt. Zur näheren Erläuterung der in Fig. 4 gezeigten Gesamtschaltung muß erst angegeben werden, wann zu korrigieren ist und welcher Wert additiv· oder subtraktiv hinzuzufügen ist. Bei der direkten Verschlüsselung ist eine Korrektur immer dann notwendig, wenn eine der sechs Pseudodezimalenίο OR circuit 26 or 27 combined and connected to the switching input of a pulse gate 28 or 29. If the gate shows the switching variable L at the switching input and, as an additional control, the synchronization pulse j is sent to the gate via the pulse input marked with the arrow, then the associated flip-flop side, which is connected to the output of the gate marked with the dot, set to L. The synchronization pulse j appears at the beginning of every binary digit time and thus introduces the digit switching variables L or 0. As an exemplary embodiment for the delay line, FIG. 3 shows the known flip-flop chain 34 and 35 which can be switched on via pulse gates 30, 31, 32 or 33 with synchronization pulses s. These impulses are very short-term and only last for a fraction of the digit time. Each synchronization pulse ί transfers the content of the previous flip-flop to the next. If the flip-flop 34 supplies a switching variable of the value L at its output 36 and the flip-flop 35 has a switching variable of the value 0 at its output 37, the negated outputs 36 and 37 accordingly supply the switching variables 0 and L. The input is with 38 = 0 or 38 = L, a zero is communicated at the required dual digit time. The gates 31 and 32 are therefore open for the synchronization pulse j at the end of this dual digit time, since a switching variable of the value L is only present at their switching inputs. The synchronization pulse j switches the flip-flop 34 off and the flip-flop 35 on, whereby the L moves forward by one element. For a more detailed explanation of the overall circuit shown in FIG. 4, it must first be specified when it is to be corrected and which value is to be added additively or subtractively. With direct encryption, a correction is always necessary if one of the six pseudo-decimal

LL. OO LL. OO LL. OO LL. LL. LL. LL. OO OO LL. LL. OO LL.

LLLO
LLLLLLLO
LLLL

oder ein Übertrag in die nachfolgende Tetrade erscheint. Bei Addition wird beispielsweise 5 + 5 nicht eine Null als Summe und eine Eins als Übertrag in die nächsthöhere Stelle ergeben, sondern Pseudodezimale 10=L OLO. Zur Erreichung des wirklichen Wertes 1 und 0 ist +6 dual zu addieren. Zum Beispiel liefert 8 + 9 dual tetradisch addiert eine L als Summentetrade und eine L als Übertrag in die nächste Tetrade. Es ist ebenfalls +6 zu addieren. Bei Subtraktion liefert z.B. 7—9 eine Pseudodezimale, nämlich 14=L LLO, und einen Übertrag in die nächste Stelle. Es ist hier mit —6 zu korrigieren, um den richtigen Wert 8 und einen Übertrag zu erhalten.or a carryover into the following tetrad appears. For example, adding 5 + 5 will not result in a zero as a sum and a one as a carry over to the next higher digit, but pseudo decimals 10 = L OLO. To achieve the real value 1 and 0, +6 has to be added as a dual. For example delivers 8 + 9 dual tetradic adding an L as a sum tetrad and an L as a carry over into the next tetrad. Add +6 as well. With subtraction, e.g. 7-9 yields a pseudo decimal, namely 14 = L LLO, and a carry over to the next position. It is corrected here with -6 to to get the correct value 8 and a carry over.

Der Fall, daß der Subtrahend größer als der um »6«The case that the subtrahend is greater than that by "6"

1 099 7&71 099 7 & 7

5 65 6

vermehrte Minuend ist. liefert nur einen Übertrag, addition sein, indem die Pseudodezimale ? O=L 0 L 0 aber keine Pseudodezimale. Auch hier ist mit —6 zu entsteht. Um zu vermeiden, daß dieser im Korrekturkorrigieren. Man kann somit für die Subtraktion so- addiator erzeugte Übertrag in der nächsten Tetrade gar nur eine einzige Korrekturbedingung ableiten, in- gesondert verarbeitet werden muß, was auch für dem'immer dann mit —6 zu korrigieren ist, wenn 5 Werte ungleich Neun der Summentetrade erforderein Übertrag in der nächsten Tetrade erscheint. In Hch ist, wird am Korrekturaddiator grundsätzlich Fig. 4 sind zunächst die beiden binären Addiator- kein Übertrag in die nächste Tetrade geschickt. Subtraktoren gezeichnet, wobei allerdings im Aus- Die aus der Impulszentrale kommende Impulsfolge führungsbeispiel für den Summenaddiator der Über- h_x + h₅+· · -.die zu Beginn jeder Tetradenzeit einen trag etwas anders erzeugt wird Der gesteuerte Über- io Impuls liefert, löscht dann am Korrekturaddiator den trag für die Addition ist nach dem dafür geltenden Übertrags-Flip-Flop 45. Gleichzeitig wird, wenn ein logischen Ausdruck Übertrag vorhanden war, über ein Gatter 46, an _ ?, on _i_ c ·· on dessen Impulseingang 47 diese Impulsfolge liegt, derincreased minuend is. returns only a carry, addition to be by the pseudo-decimal? O = L 0 L 0 but no pseudo decimals. Here, too, is to be created with -6. To avoid having to correct this in correction. One can therefore derive only a single correction condition for the subtraction so-addiator generated in the next tetrad, which has to be processed separately, which must always be corrected with -6 if 5 values not equal to nine of the sum tetrad require a carryover to appear in the next tetrad. In Hch is, the correction adder is basically Fig. 4, initially the two binary adders - no carry are sent to the next tetrad. Subtractors are drawn, although in the form the pulse train coming from the pulse center example for the sum adder of the over- h _x + h ₅ + then deletes the carry for addition is on the correction adder according to the carry flip-flop 45 that applies to it. At the same time, if a logic expression carry was present, a gate 46 to _? this pulse train lies, the

U_n+ a- o-ixj 1-^₁ ·!<„_! -zu Übertrags-Flip-Flop 48 des Hauptaddiators einge- U _{n +} a- o-ixj 1- ^ ₁ ·! <"_! -to carry flip-flop 48 of the main adder-

durch zwei dreifache Und-Schaltungen 39 und 40, die 15 schaltet. Am Schalteingang 49 des Gatters 46 liegt dieby two triple AND circuits 39 and 40, which switches 15. At the switching input 49 of the gate 46 is the

in einer Oder-Schaltung 41 zusammengeführt sind, ge- Schaltgröße ü_n__lk. nämlich der seit Beginn der neuenare brought together in an OR circuit 41, ge switching variable ü _n _ _lk . namely since the beginning of the new

bildet. Für den gesteuerten Übertrag bei der Subtrak- Tetradenzeit festliegende Übertrag in diese Tetrade,forms. For the controlled carry over at the subtract tetrad time fixed carry over into this tetrad,

tion gilt der logische Ausdruck Daraus erkennt man, daß die Impulsfolge Ji₁ + Ji₅+ · · ·tion, the logical expression applies.This shows that the pulse sequence Ji ₁ + Ji ₅ + · · ·

ü = ä· b · 21 + ? · " · 21 ^s'^c^ ⁿ^^c^^{lt m}^ d^em ersten Synchronisierinipuls s jeder ü = ä b 21 +? · "· 21 ^s' ^c ^ ⁿ ^ ^c ^ d ^ ^{lt m} ^em first Synchronisierinipuls s each

"" ^k 1 B-i ₂₀ Tetrade deckt, sondern etwas später erscheint, nach-"" ^k 1 Bi ₂₀ tetrad covers, but appears a little later, after-

Damit ergibt sich der Gesamtübertrag für Summe dem die von j geschalteten Zustände bereits völlig ein-This gives the total carry for the sum that the states switched by j are already fully switched on

und Differenz zu geschwungen sind. Zweckmäßig .liegen dieand difference are too curved. The

,·; _ „ t, on _j_ π h οι _L c ·· on _l c ·· οι in der Mitte zwischen zwei s-Impulsen. Die Impulse, ·; _ „ T, on _j_ π h οι _L c ·· on _l c ·· οι in the middle between two s-pulses. The impulses

"nzus — d'O-lU + a-b-ll + O₁ 'M_n-1 -20+ O₁ ^-K_n ,-21 , , , _r , , . . , K . . K "nzus - d'O-lU + ll + ab-O ₁ 'M _n-1 -20+ O ₁ ^- _n K, -21,,, _r,,, K K....

* 1 π 1 ι «-ι der Impulsfolge ^₁ + /;-+· · · erscheinen immer dann, * 1 π 1 ι «-ι of the pulse sequence ^ ₁ + /; - + · · · always appear

und wird durch vier Und-Schaltungen 39, 40, 42 und 25 wenn die halbe Ziffernzeit der ersten Dualziffer jeder 43, die in einer vierfachen Oder-Schaltung 41 zu- Tetrade verstrichen ist. Ein etwas anderes Ausfühsammengeführt sind, realisiert. Die Schaltungen rungsbeispiel dieser Schalteinrichtung zeigt Fig. 4,1. können z. B. die bekannten Diodenknoten nach Fig. 5 Hier wird zur Löschung des Übertrags-Flip-Flops 45 und 6 sein. Zwei Und-Schaltungen 42 und_43 für den ein Korrekturaddiator und zur Überführung des tetra-Übertrag sind nur zweifach, da ä· b und .S₁-M_n-1 be- 30 dischen Übertrags in den Übertrags-Flip-Flop 48 des reits für die Bildung der Summe benötigt werden. Hauptaddiators die sich zeitlich mit den ersten Syn-Der Korrektur-Addiator-Subtraktor gleicht dem be- chronisierimpuls j jeder ersten Dualziffer in den reits vorher beschriebenen. Dem Eingang 44 des Kor- Tetraden genau deckende Impulsfolge ^+J₅ + · ' ■ rekturaddiators wird von der Impulszentrale ein verwendet. Als Korrekturaddiator ist dann dieselbe Schaltmäander der Form zugeführt, daß er während 35 Ausführungsform des Addiator-Subtraktors zu verzweier Dualstellenzeiten die Schaltgröße 0 annimmt. wenden, vie in Fig. 4 für den Hauptaddiator darge-Diese Folge wiederholt sich ständig. Sie wird im stellt ist. Dies ist durch die Konjunktions- und Disnicht dargestellten Steuerteil erzeugt, da sie auch an junktionsschaltungen 50, 51, 52, 53, 54 mit den Einanderen Maschinenstellen benötigt wird und somit gangen 20, 21, 55, 56, 57, 58, 59, 60 in Fig. 4, 1 darkeinen zusätzlichen Aufwand bringt. Ferner haben 40 gestellt.and is represented by four AND circuits 39, 40, 42 and 25 when half the digit time of the first binary digit of each 43 has elapsed in a four-fold OR circuit 41 to a tetrad. A slightly different execution are realized. The circuits approximately example of this switching device is shown in Fig. 4.1. can e.g. B. the known diode nodes according to FIG. 5 Here 45 and 6 are used to delete the carry flip-flops. Two AND circuits 42 and 43 for the one correction adder and for transferring the tetra carry are only twofold, since a · b and .S ₁ -M _n-1 involve the carry in the carry flip-flop 48 of the already for the formation of the sum are needed. The main adder that coincides with the first syn- The correction adder subtractor is the same as the chronizing impulse j of each first binary digit in the previously described. The pulse train which exactly covers the input 44 of the cotetrad ^ + J ₅ + · '■ correction adder is used by the pulse center. The same switching meander is then supplied as the correction adder in the form that it assumes the switching variable 0 at branching dual digit times during the embodiment of the adder-subtractor. turn, as shown in Fig. 4 for the main adder. This sequence repeats itself continuously. She is in the poses. This is generated by the conjunctive and disnot shown control part, since it is also required at junction circuits 50, 51, 52, 53, 54 with the other machine stations and thus went 20, 21, 55, 56, 57, 58, 59, 60 in Fig. 4, 1 dark brings an additional effort. 40 have also asked.

die beiden Schaltgrößen des Wertes L die beiden Die Schaltgröße ü_nk am Ausgang der den Übertragthe two switching variables of the value L the two switching variables ü _nk at the output of the carry

mittleren Ziffernplätze jeder Tetrade einzunehmen, in die nächste Stelle erzeugenden Disjunktion 54 wodurch man erkennt, daß damit laufend der Kor- liefert dann am Ende der letzten Dualziffernzeit jeder rekturwert 6 in den Addiator-Subtraktor eingegeben Tetrade bereits allein eine eindeutige Aussage darwird, der bei Addition addiert, bei Subtraktion aber, 45 über, ob ein Übertrag in die nächste Tetrade erfolgt wie die Steuerung über die Engänge20 und 21 es oder nicht. ü_nk ist als Schaltgröße an das Gatter 61 bewirkt, subtrahiert wird. Der Korrekturaddiator geführt, das mit derselben Impulsfolge J₁+^₅ +· · · wird also genauso entsprechend der Operation ge- bei Koinzidenzbedingung den Übertrags-Flip-Flop 48 steuert wie der Hauptaddiator. Die Summentetrade des Hauptaddiators einschaltet. Als Korrekturentläuft außer durch den-Korrekturaddiator auch in das 50 scheid wurde weiter vorn die logische Schaltung, die Schieberegister 7. Die korrigierte Summentetrade dem Ausdruckto occupy the middle digit positions of each tetrad, in the next digit generating disjunction 54, whereby one recognizes that the Kor- then continuously delivers at the end of the last binary digit time each correction value 6 entered in the adder-subtractor alone already represents a clear statement, which with addition added, but in the case of subtraction, 45 about whether a carry over into the next tetrad takes place like the control via the inputs 20 and 21 or not. ü _nk is effected as a switching variable on gate 61, is subtracted. The correction adder, which with the same pulse sequence J ₁ + ^ ₅ + · · · is thus controlled in the same way as the main adder 48 in the case of coincidence conditions, controls the carry flip-flop 48 in accordance with the operation. The total trade of the main adder switches on. As a correction, in addition to the correction adder, the logic circuit, the shift register 7, also flows into the 50 ahead. The corrected sum tetrad of the printout

läuft in das Schieberegister 12. S₁, S₂, S₃ und S₄ sind 5 ■ S₂ + S · S₃ + „_runs into shift register 12. S ₁ , S ₂ , S ₃ and S ₄ are 5 ■ S ₂ + S · S ₃ + "_

die vier Stellen der Summentetrade (S₄ hat in diesemthe four digits of the sum tetrad (S ₄ has in this

Beispiel die niedrigste Stellenwertigkeit), H_n ist der entspricht, angegeben. Es muß noch ein Zeitpunkt fest-Übertrag in die nachfolgende Tetrade im Summen- 55 gelegt werden, in dem dieser Entscheid zu erfolgen addiator. Daraus ergibt sich der Korrekturentscheid hat. In unserem Beispiel ist das Schieberegister vierdurch schaltungsmäßige Realisierung des logischen stellig ausgeführt, wodurch in den vier Flip-Flops für Ausdrucks das Schieberegister der Summentetrade am Tetraden-Example of the lowest priority), H _n is the equivalent given. A point in time must be fixed-carry in the following tetrad in the sum 55, in which this decision is to be made addiator. This gives rise to the correction decision. In our example, the shift register is designed to be four by means of a circuit implementation of the logical digit, whereby the shift register of the sum tetrad at the tetrad in the four flip-flops for expression

ende die Dualstellen S₁ bis S₄ der Summentetrade undend the binary digits S ₁ to S _{4 of} the sum tetrad and

K_e = S₁ ■ S₂ + S₁ · S₃ + U_n (Korrekturentscheid) 60 bei H_n im Summenaddiator der Übertrag in die = S₁ · (S₂ + S₃) + H_n. nächste Tetrade zur Verfügung stehen. Die Dual K _e = S ₁ ■ S ₂ + S ₁ · S ₃ + U _n (correction decision) 60 with H _n in the sum adder the carry over into = S ₁ · (S ₂ + S ₃ ) + H _n . next tetrad will be available. The dual

stelle mit der niedrigsten Wertigkeit S₄ ist jedochHowever, the lowest value is S ₄

Die Bedingung S₁- S₂+ S₁- S₃ ergibt sich aus den korrigiert und unkorrigiert gleich, da nur »0« addiert Pseudodezimalen, die Bedingung M_n-1 aus dem Über- oder subtrahiert wird. Sie wird zum Korrekturenttrag in die nächste Stelle des Summenaddiators. Bei 65 scheid nicht benötigt, so daß sie bereits ins Haupt-Addition kann durch additives Hinzufügen einer speicherwerk eingelaufen sein kann, bevor der Kor-Sechs zur Pseudodezimale ein gültiger Übertrag in rekturentscheid stattfindet. Somit sind die Schiebedie nächste Tetrade entstehen. Dieser Übertrag kann, register nur dreistellig auszuführen. Man kann jedoch wenn die nächste Summentetrade eine Neun ist, die die Stellenzahl der Schieberegister sogar auf zwei Ursache der Notwendigkeit einer neuen Korrektur- 70 Stellen reduzieren. Während der vierten Dualstellen-The condition S ₁ - S ₂ + S ₁ - S ₃ results from the corrected and uncorrected equals, since only "0" is added pseudo-decimal, the condition M _{n-1 is} derived from the over- or subtracted. It becomes the correction entry in the next digit of the total adder. At 65 Scheid is not required, so that it can already have entered the main addition by adding a memory unit before the Kor-Six to the pseudo-decimal a valid transfer takes place in the correction decision. Thus, the sliding the next tetrad will emerge. This transfer can only execute register with three digits. However, if the next sum tetrad is a nine, the number of digits in the shift register can even be reduced to two causes of the need for a new correction 70 digits. During the fourth dual position

zeit der Tetrade steht nämlich ^₁ am Ausgang 62 des Hauptaddiators, S₂ ^am Flip-Flop 63 und S₃ am Flip-Flop 64 des Schieberegisters 7. S₃ würde erst mit dem Synchronisierimpuls s am Ende der DualzifEernzeit in dieser Form in das Hauptspeicherwerk eingetragen werden. Der Korrekturentscheid ist daher vorher durchzuführen, und auch die richtige Dualziffer S₃ (korrigiert oder unkorrigiert) ist dem Speicher zuzuführen. Es kann dann ein vor dem die Tetrade beendenden Synchronisierimpuls's liegender &₄-Impuls Verwendung finden. Dieser Impuls erscheint in der letzten Dualstellenzeit jeder Tetrade, und zwar zweckmäßig in der zeitlichen Mitte zweier Synchronisierimpulse J. Der »auf /ζ·₄ folgende Synchronisierimpuls muß bereits eingeschwungene Schaltgrößenzustände vorfinden, während andererseits fc₄ die vom vorigen Synchronisierimpuls geschalteten Schaltzustände verarbeiten muß. Ist zu korrigieren, dann schaltet dieser fc₄-Impuls einen Flip-Flop 65 ein, der eine Steuerung derart bewirkt, daß die aus dem Schieberegister 12 ao auslaufenden Ziffern ins Hauptspeicherwerk gelangen. Wird dieser Flip-Flop nicht geschaltet, dann läuft der Inhalt des Schieberegisters 7 in den Hauptspeicher. Diese Auswahlsteuerung wird entsprechend dem logischen AusdruckAt the time of the tetrad, there is ^ ₁ at the output 62 of the main adder, S ₂ ^{at the} flip-flop 63 and S ₃ at the flip-flop 64 of the shift register 7. S ₃ would only be transferred to the main storage unit with the synchronization pulse s at the end of the dual-digit internal time be entered. The correction decision must therefore be made beforehand, and the correct binary digit S ₃ (corrected or uncorrected) must also be fed to the memory. It can then before the Tetrade terminating synchronizing's lying & find _four pulse use. This pulse appears in the last dual digit time of each tetrad, and it is useful in the middle of two synchronization pulses J. The synchronization pulse that _{follows / ζ · 4} must already have settled switching variable states, while on the other hand fc ₄ must process the switching states switched by the previous synchronization pulse. If it is to be corrected, this fc ₄ pulse switches on a flip-flop 65, which controls such that the digits running out of the shift register 12 ao reach the main storage unit. If this flip-flop is not switched, the content of the shift register 7 runs into the main memory. This selection control is according to the logical expression

60-67+66-6860-67 + 66-68

mit 66 und 66 als Aussage des Flip-Flops 65, 67 als Aussage des Flip-Flops 69 vom Schieberegister 12 und 68 als Aussage des Flip-Flops 61 des Schieberegisters 7 durch zwei zweifache Konjunktionen 70-tmd 71 und eine zweifache Disjunktion 72 bewirkt. Ein in der Mitte der dritten Dualstellenzeit jeder Tetrade erscheinender Impuls h₃ löscht Flip-Flop 65 wieder, nachdem die korrigierten oder unkorrigierten Dualstellen 6"₃, S₂ und S₁ der Summentetrade in den Speicher eingelaufen sind. Eine andere Ausführungsform der Schaltung des Flip-Flops 65 zeigt Fig. 4,2. Der Korrekturentscheid K_e schaltet mit Impuls A₄ den <jo flip-Flop 65 auf L, wenn zu korrigieren ist, und der durch einen Negator 70 negierte Korrekturentscheid K_e schaltet den Flip-Flop 65 mit Impuls A₄ auf-Null, wenn nicht zu korrigieren ist. Ist z. B. mehrere Male hintereinander nicht zu korrigieren, dann wird stets ein Impuls auf dieselbe Flip-Ffop-Seite gegeben, und der Flip-Flop 65 bleibt in seiner ursprünglichen Lage. Bei dreistelligen Schieberegistern kann die Auswahl der richtigen Summentetradenstelle auch so vorgenommen werden, daß stets der Inhalt des Schieberegisters 7 in das Hauptspeicherwerk einläuft, daß aber, wenn zu korrigieren ist, der-Inhalt des Schieberegisters 12 mit dem Impuls h_i über beispielsweise Gatterschaltungeh in das Schieberegister 7 übergeführt wird.with 66 and 66 as a statement of the flip-flop 65, 67 as a statement of the flip-flop 69 from the shift register 12 and 68 as a statement of the flip-flop 61 of the shift register 7 caused by two double conjunctions 70-tmd 71 and a double disjunction 72. A pulse h ₃ appearing in the middle of the third binary digit time of each tetrad clears flip-flop 65 again after the corrected or uncorrected binary digits 6 " ₃ , S ₂ and S _{1 of} the sum tetrad have entered the memory. Another embodiment of the circuit of the flip 4, 2, the correction decision K _e switches the <jo flip-flop 65 to L with pulse A ₄ if a correction is required, and the correction decision K _e negated by an inverter 70 switches the flip-flop 65 with pulse A ₄ to zero if it cannot be corrected.If, for example, it is not possible to correct several times in a row, then a pulse is always given to the same flip-flop side and the flip-flop 65 remains in its original state In the case of three-digit shift registers, the correct sum tetrad position can also be selected in such a way that the content of the shift register 7 always enters the main storage unit, but that the content of the shift, if it has to be corrected register 12 with the pulse h _{i is transferred} into the shift register 7 via, for example, gate circuits.

Claims

Patent claims:

1. Arithmetic unit with two binary adders-subtractors connected in series with downstream Sliding lines for adding or subtracting two decimal numbers with correction the sum or difference of two as tetrads formed in a binary adder-subtractor encrypted decimal numbers, with both the decimal number and the binary digits of the tetrads enter the arithmetic unit one after the other-, dadurdi characterized in that the uncorrected and the corrected sum are formed simultaneously by a correction value is fed uncontrolled to an input of the correction-adder-subtractor (8) and a carry generated and stored in the correction adder subtractor (8) by switching the carry flip-flop (45) with a pulse train the carry flip-flop (48) from the main adder subtractor (3) turns on, whereby the carry over to the next tetrad is entered and using logic circuits that make the logical expression

K₆ = S₁ (S₂ +S₃)+ U_n^₁ K ₆ = S ₁ (S ₂ + S ₃ ) + U _n ^ ₁

and realize its negation, the expiry of the corrected "or uncorrected sum or Difference from the shift registers (7, 12) controls.

2. Arithmetic unit according to claim 1, characterized in that the selection of the corrected or uncorrected sum tetrad takes place in that only the content of one and the same shift register is always used (7 or 12) can run out in series after the main storage plant track (1), with in this shift register (7 or 12), if necessary, the content of the other shift register (12 or 7) is transferred beforehand.

3. Arithmetic unit according to claim 1, characterized in that the optional switching of the Addiator-subtractor (3) for addition or subtraction by two supplied via control lines Switching variables (20 and 21) takes place, with these on two AND circuits (22, 24 and 23, 25), which switch on and off the flip-flop that forms the carry over to the next dual position (19) by adding the two binary digits of the summands with the conjunction (22) and the switching variable (20) marking the addition of the carry flip-flop (19) is switched on becomes and only with the conjunction (24) of the two negated summand dual parts with The carry is switched off again with the switching variable (20), but with the conjunction when subtracted. (23) the negated binary position of the minuend, the binary position of the subtrahend. And the die Subtraction marking switching variable (21) of the carry flip-flop (19) switched on and with the conjunction (25) the binary position of the minuend the negated binary position of the subtrahend and the the switching variable (21) marking the subtraction of the carry flip-flop (19) is switched back to "0" will.

4. Arithmetic unit according to Claims 1 and 3, characterized in that to delete the tetradic carry in the carry flip-flop (45) of the correction adder (8) and to transfer it into the carry flip-flop (48) of the main adder -Subtractor (3), a pulse sequence (J ₁ -TJ ₅ + · · · ") that coincides with the synchronization pulse (s) introducing the first binary digit of each tetrad is used.

5; Arithmetic unit according to Claims 1 to 4, characterized characterized in that the shift registers (7 and 12) each hold two binary digits and the lowest Tetrad position has already run into the main storage unit (1 and 2) before the correction decision is hit.

6. Arithmetic unit according to Claims 1 to 5, characterized in that a pulse (A ₄ ) which is temporally in the last dual digit time of each tetrad initiates the selection of the correct tetrad values.

7. Arithmetic unit according to Claims 1 to 6, characterized in that the logic of the circuit

delivered statement whether? u correct- is from a flip-flop (65) is held until the tetrad in the main storage unit (1 and 2) is convicted.

8. Arithmetic unit according to Claims 1 to 7, characterized in that a pulse ₃ appearing during the third dual digit time of each tetrad clears the flip-flop (65) again.

9. Arithmetic unit according to claims 1 to 9, characterized in that the statement of the correction decision (K _e ) on the switch-on side of the flip-flop (65) and on the switch-off side of the flip-flop

Flops (65) the negated correction decision (K _e ) is made in the form that a statement corresponding to the L in coincidence with a brief pulse switches the associated flip-flop side to L and that the brief pulse in the fourth binary digit time of the tetrad (A ₄ ) appears.

Considered publications:

U.S. Patent No. 2,861,740;

"Elektronic Engineering", 1953, October issue, pp. 410 to 416;

"Electronic Engineering"; 1953, September issue, p. 422;

"Arithmetic Operations in Digital Computers", D. van Nostrand Comp., Inc., New York 1955, p. 239 / 240.

1 sheet of drawings

ι 109 510/233 2.61ι 109 510/233 2.61