CN2038669U - 双栅mos器件 - Google Patents
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Abstract
本实用新型公开了一种双栅MOS器件，它有两个不同厚度的氧化物栅区，并有各自分开的金属层栅极，源极和漏极均保持单一。这种器件的厚栅栅压—沟道电导线性特性可由薄栅栅压进行调节，它能满足在宽广数值范围内进行电压—电导线性变换的应用需求。
Description
本实用新型涉及一种金属－氧化物－半导体（MOS）器件的结构。特别涉及一种具有两个不同厚度氧化物栅区的金属－氧化物－半导体器件结构。
现有金属－氧化物－半导体器件都只有单一的均匀氧化层栅区与单一金属层栅极，器件一旦制成，栅压～沟道电导的线性特性就已固定，无法进行调节。这种情况对于某些应用需求，特别是对于在宽广范围内实现电压－电导转换功能的应用需求不能适应。
为了克服现有技术的上述缺陷，本实用新型在同一金属－氧化物－半导体器件中设置两个不同厚度的氧化物栅区，以及在这两个栅区之上分别设置金属层栅极，并使这种双栅MOS结构两侧的源区及漏区连通，保持单一的源极和漏极。由此在源漏之间形成的沟道电导乃是两个栅区下面半导体表面沟道的并联电导，这就使得其中的一个栅压～沟道电导线性特性能由另一栅压调节。图1为现有MOS器件的栅压～沟道电导特性曲线，其中纵坐标G为沟道电导，横坐标Vg为栅压，每一MOS器件的Vg～G特性曲线是唯一的，不能调节。图2为本发明双栅MOS器件栅压～沟道电导特性曲线，其中纵坐标G仍为沟道电导，横坐标Vg1为厚栅的栅压，这时的Vg1～G特性曲线可以由另一薄栅栅压Vg2调节，特别是在应用中往往需要Vg1～G特性曲线通过原点时，这种双栅MOS器件总能通过调节Vg2使之实现。
本实用新型双栅MOS器件不论是用P沟道还是用n沟道的结构均能实现。图3示出本实用新型一项实施例的P沟道双栅MOS器件结构示意图，其中1为n型Si衬底，2为薄栅氧化层，3为薄栅金属层栅极，4为厚栅氧化层，5为厚栅金属层栅极，6为P＋源区，7为金属层源极，8为P＋漏区，9为金属层漏极。该实施例的厚栅氧化层（4）控制在0.5至2.5微米的范围内，薄栅氧化层（2）控制在0.05至0.15微米的范围内，这样的厚栅栅极能够适应数百伏较高电压～沟道电导的线性变换，并能通过调节在这样的薄栅栅极上所加的直流低压使厚栅栅压～沟道电导特性曲线通过原点。这样的双栅MOS器件有四个引出端，如图4所示，有厚栅栅极引出端g1，薄栅栅极引出端g2，源极引出端S，漏极引出端D。
在一些应用领域内，如在电功率测量中，往往需要在比较宽广的数值范围内进行电压～电导的线性变换，而本实用新型双栅MOS器件正是实现这类功能的极为简便和有效的手段。
附图说明
图1为现有MOS器件的栅压～沟道电导特性曲线，其中横坐标Vg为栅压，纵坐标G为沟道电导。
图2为本实用新型双栅MOS器件的厚栅栅压～沟道电导特性曲线族，其中横坐标Vg1为厚栅栅压，纵坐标G为沟道电导，每一根Vg1～G特性曲线与一个薄栅栅压值Vg2对应。
图3为本实用新型一项实施例P沟道双栅MOS器件结构示意图，其中1为n型Si衬底，2为薄栅氧化层，3为薄栅金属层栅极，4为厚栅氧化层，5为厚栅金属层栅极，6为P＋源区，7为金属层源极，8为P＋漏区，9为金属层漏极。
图4为本实用新型双栅MOS器件外引端示意图，其中g1为厚栅栅极引出端，g2为薄栅栅极引出端，S为源极引出端，D为漏极引出端。
Claims (2)
1、一种金属-氧化物-半导体器件，其特征在于，它有两个不同厚度的氧化物栅区，并在这两个栅区上分别设置金属层栅极，两个栅区两侧的源极以及漏极均互相连通为单一的源极与漏极。
2、按照权利要求1所述金属－氧化物－半导体器件的特征为，在所述两个不同厚度氧化物栅区中，厚栅区氧化物厚度在0.5至2.5微米的范围内，薄栅区氧化物厚度在0.05至0.15微米的范围内。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 88220839 CN2038669U (zh) | 1988-12-15 | 1988-12-15 | 双栅mos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 88220839 CN2038669U (zh) | 1988-12-15 | 1988-12-15 | 双栅mos器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN2038669U true CN2038669U (zh) | 1989-05-31 |
Family
ID=4852986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 88220839 Withdrawn CN2038669U (zh) | 1988-12-15 | 1988-12-15 | 双栅mos器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN2038669U (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100361283C (zh) * | 2002-10-21 | 2008-01-09 | 三星Sdi株式会社 | 制造使用双重或多重栅极的薄膜晶体管的方法 |
| CN101017848B (zh) * | 2006-02-06 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 分离的双栅场效应晶体管 |
| US8093114B2 (en) | 2006-02-06 | 2012-01-10 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for making split dual gate field effect transistor |
-
1988
- 1988-12-15 CN CN 88220839 patent/CN2038669U/zh not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100361283C (zh) * | 2002-10-21 | 2008-01-09 | 三星Sdi株式会社 | 制造使用双重或多重栅极的薄膜晶体管的方法 |
| CN101017848B (zh) * | 2006-02-06 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 分离的双栅场效应晶体管 |
| US8093114B2 (en) | 2006-02-06 | 2012-01-10 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for making split dual gate field effect transistor |
| US8614487B2 (en) | 2006-02-06 | 2013-12-24 | Semiconductor Manufacturing International (Shanghai) Corporation | Split dual gate field effect transistor |
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