CN203179011U - 可重组态的高速存储芯片模块和电子系统装置 - Google Patents

Abstract

本实用新型公开了一种可重组态的高速存储芯片模块和和电子系统装置。该高速存储芯片模块包括一种型式的存储单元数组、一第一传输总线及一逻辑单元。该种型式的存储单元数组包括多个存储单元数组集成电路；该第一传输总线是耦接于该种型式的存储单元数组，具有一第一可编程的传送或接收数据速率、一第一可编程的传送或接收数据信号振幅以及一第一可编程的总线宽度的部份或全部；该逻辑单元是耦接于该第一传输总线，用以通过该第一传输总线存取该种型式的存储单元数组。因此，本实用新型耗电较少和具有较高的传输效率、较低的成本、较高的效能、电磁干扰的屏蔽效果、较佳的散热能力及隔离外界噪声的功能。

Description

可重组态的高速存储芯片模块和电子系统装置

技术领域

本实用新型是有关于一种高速存储芯片模块和具有高速存储芯片模块的电子系统装置，尤指一种耗电较少、具有较高的传输效率、具有电磁干扰的屏蔽效果、具有较佳的散热效果以及具有隔离外界噪声的功能的高速存储芯片模块和具有高速存储芯片模块的电子系统装置。 

背景技术

一般说来，存储器通常会基于特定工业标准(例如联合电子设备工程会议(Joint Electronic Device Engineering Council,JEDEC))而被设计成独立于逻辑单元的标准存储器。亦即基于特定工业标准，存储器是被设计成适用于各种不同逻辑单元的标准存储器，而不是被设计成适用于特定逻辑单元。这些常见的标准(例如业界所熟知的总线宽度、信号振幅以及操作频率等)决定了存储器总线宽度、给定的信号振幅以及给定的传送数据速率，使得存储器模块具有较低的可制造性，较低的弹性，以及在不同的制程技术世代和不同的应用中较高的迁移成本。 

在现有技术中，存储器的半导体制程世代通常与逻辑单元的半导体制程世代不同，亦即整合较先进半导体制程世代的存储芯片模块可能会遇到散热不易、较高功耗和噪声干扰，所以现有技术在存储芯片模块上仍旧面临许多制造上的困难。 

实用新型内容

本实用新型的一实施例提供一种可重组态的高速存储芯片模块。该高速存储芯片模块包括一种型式的存储单元数组、一第一传输总线及一逻辑单元。该种型式的存储单元数组包括多个存储单元数组集成电路；该第一传输总线 是耦接于该种型式的存储单元数组，具有一第一可编程的传送或接收数据速率、一第一可编程的传送或接收数据信号振幅；该逻辑单元是耦接于该第一传输总线，用以通过该第一传输总线存取该种型式的存储单元数组。 

本实用新型的另一实施例提供一种具有高速存储芯片模块的电子系统装置。该电子系统装置包括一集成电路处理器、一种型式的存储单元数组、一第一传输总线及一逻辑单元。该种型式的存储单元数组包括多个存储单元数组集成电路；第一传输总线是耦接于该种型式的存储单元数组，具有与该集成电路处理器所包括的一韧体或一软件相关的一第一可编程的传送或接收数据速率、一第一可编程的传送或接收数据信号振幅；该逻辑单元是耦接于该第一传输总线，用以通过该第一传输总线存取该种型式的存储单元数组。 

本实用新型提供一种高速存储芯片模块和具有高速存储芯片模块的电子系统装置。该高速存储芯片模块和该电子系统装置具有下列优点：第一、因为一第一传输总线具有一第一可编程的传送或接收数据速率、一第一可编程的传送或接收数据信号振幅、一第一可编程的总线宽度、一第一可编程的数据宽度与一第一可编程的位置宽度的部份或全部，以及一第二传输总线具有一第二可编程的传送或接收数据速率、一第二可编程的传送或接收数据信号振幅、一第二可编程的总线宽度、一第二可编程的数据宽度与一第二可编程的位置宽度的部份或全部，所以本实用新型在操作时，耗电较少、具有较高的传输效率、适用于各种不同的集成电路处理器(或芯片系统处理器)、具有较低的成本以及具有较高的效能；第二、因为本实用新型可利用每一个存储单元数组的非主动电路区内的多个直接硅晶穿孔或一逻辑单元的非主动电路区内的多个直接硅晶穿孔形成一金属栅栏，所以本实用新型具有较佳的电磁干扰的屏蔽效果、具有较佳的散热能力以及具有基于今日常用的电磁学原理的隔离外界噪声的功能。因此，相较于现有技术，本实用新型耗电较少、具有较高的传输效率、适用于各种不同的集成电路处理器(或芯片系统处理器)、具有较低的成本、具有较高的效能、具有电磁干扰的屏蔽效果、具有较佳的散热能力以及具有隔离外界噪声的功能，以及可被应用在包括各种不同的应用集成电路处理器(或各种不同的芯片系统处理器)、逻辑单元或存储芯片模块的 可携式电子系统装置。 

附图说明

图1是为本实用新型的一实施例说明一种高速存储芯片模块的示意图。 

图2是为说明高速存储芯片模块的横切面的示意图。 

图3是为本实用新型的另一实施例说明高速存储芯片模块的横切面的示意图。 

图4是为本实用新型的另一实施例说明高速存储芯片模块的横切面的示意图。 

图5是为本实用新型的另一实施例说明高速存储芯片模块的横切面的示意图。 

图6是为本实用新型的另一实施例说明高速存储芯片模块的横切面的示意图。 

图7是为说明存储单元数组集成电路和存储单元数组集成电路中的每一个存储单元数组集成电路对应第一密封环与逻辑单元对应第二密封环的示意图。 

图8是为说明存储单元数组集成电路和存储单元数组集成电路中的每一个存储单元数组集成电路的第一密封环外具有多个直接硅晶穿孔的爆炸示意图。 

图9是为是为说明当高速存储芯片模块是为3D架构时，高速存储芯片模块还包括金属层和绝缘层的爆炸示意图。 

图10是为说明图9的高速存储芯片模块的散热路径的横切面示意图。 

图11是为本实用新型的另一实施例说明高速存储芯片模块的散热路径的横切面示意图。 

图12是为说明在图8的高速存储芯片模块的组装或封装的制造过程中，存储单元数组集成电路的边缘出现裂痕的上视示意图。 

图13是为本实用新型的另一实施例说明具有高速存储芯片模块的电子系统装置的示意图。 

图14是为说明在本实用新型的另一实施例中围绕或部分围绕存储单元数组集成电路和存储单元数组集成电路中的每一个存储单元数组集成电路的主动 电路区的非主动电路区内具有多个直接硅晶穿孔的爆炸示意图。 

图15是为本实用新型的另一实施例说明存储单元数组集成电路或逻辑单元的一角具有校准或方向识别标示的示意图。 

图16是为本实用新型的另一实施例说明存储单元数组集成电路或逻辑单元的一角具有校准或方向识别标示的示意图。 

其中，附图标记说明如下： 

100、900                         高速存储芯片模块 

101                              存储单元数组 

102、104                         存储单元数组集成电路 

106                              逻辑单元 

108                              第一传输总线 

110                              第二传输总线 

112                              集成电路处理器 

114                              基板 

116、118、119、120               中介层 

121、123                         金属栅栏 

122                              金属层 

124                              绝缘层 

128                              主机板 

105、130、132、134、136          直接硅晶穿孔 

103                              覆晶技术 

107                              打线技术 

126                              第一密封环 

129                              第二密封环 

125                              散热路径 

127                              散热片 

133                              裂痕 

137                              主动电路区 

139                              非主动电路区 

140                              主动组件 

141                              雷射图形标示的线 

142                              二雷射图形标示的线 

143                              雷射切割的方向识别标示 

144                              校准或方向识别标示 

145                              孔洞的方向识别标示 

200                              封装 

1022、1042                       输入/输出数据总线 

1062                             平行转串行控制器 

1200                             电子系统装置 

具体实施方式

请参照图1，图1是为本实用新型的一实施例说明一种高速存储芯片模块100的示意图。高速存储芯片模块100包括一种型式的存储单元数组101、一第一传输总线108和一逻辑单元106，其中存储单元数组101包括是为动态随机存取存储器(Dynamic Random Access Memory,DRAM)集成电路的一存储单元数组集成电路102，以及是为快闪存储器(flash)集成电路或非挥发存储器(non-volatile memory,NVM)集成电路(例如相变随机存取存储器(Phase Change RAM,PCRAM)、电阻式随机存取存储器(resistive random access memories,RRAM)、电子抹除式可复写只读存储器(Electrically-Erasable Programmable Read-Only Memory,EEPROM)、可抹除可规划式只读存储器(Erasable Programmable Read Only Memory,EPROM)或磁电阻式随机存取存储(Magnetoresistive Random Access Memory,MRAM)等)的一存储单元数组集成电路104。但本实用新型并不受限于高速存储芯片模块100包括一种型式的存储单元数组101，其包括存储单元数组集成电路102和存储单元数组集 成电路104，以及亦不受限于存储单元数组集成电路102是为动态随机存取存储器集成电路以及存储单元数组集成电路104是为快闪存储器集成电路或非挥发存储器集成电路，亦即存储单元数组集成电路102和存储单元数组集成电路104亦可为其它型式的存储器集成电路。另外，存储单元数组集成电路102、104中的每一种存储单元数组集成电路具有一输入/输出数据总线，和至少一存储单元数组。例如存储单元数组集成电路102具有一输入/输出数据总线1022，且具有2个存储单元数组，以及存储单元数组集成电路104具有一输入/输出数据总线1042，且具有2个存储单元数组，其中输入/输出数据总线1022和输入/输出数据总线1042具有伴随着逻辑单元106改变的有线或无线传输的能力。但本实用新型并不受限于存储单元数组集成电路102具有2个存储单元数组以及存储单元数组集成电路104具有2个存储单元数组。 

如图1所示，第一传输总线108是耦接于存储单元数组101，其具有一第一可编程的传送或接收数据速率、一第一可编程的传送或接收数据信号振幅、一第一可编程的总线宽度、一第一可编程的数据宽度与一第一可编程的位置宽度的部份或全部。另外，第一传输总线108的可编程功能是有关于可一次编程(one-time programming,OTP)、可多次编程(multi-time programming,MTP)、一快闪存储器(Flash Memory)、一嵌入式存储器(embedded memory)、一反保险丝(anti-fuse)、一缓存器、一电子系统装置所包括的一韧体或一软件或一存储器芯片模块所包括的一韧体或一软件。另外，本实用新型可利用多晶硅保险丝(poly fuse)、金属保险丝(metal fuse)、反保险丝或电子保险丝(e-fuse)实现第一传输总线108的一次编程或可多次编程的功能。在本实用新型的一实施例中，第一传输总线108的第一可编程的传送或接收数据速率可对应于一单倍数据速率(single data rate,SDR)、一双倍数据速率(Double Data Rate,DDR)、一四倍数据速率(Quadruple Data Rate)或类似的数据速率。在本实用新型的另一实施例中，第一传输总线108的第一可编程的传送或接收数据速率可被连结至有关于本实用新型所提供的第一传输总线108的最大操作频率与最小操作频率。在本实用新型的另一实施例中，第一传输总线108的第一可编程的传送或接收数据信号振幅可对应于一低电压晶体管/晶体管逻辑(Low Voltage Transistor–transistor logic,LVTTL)振幅、一互补金属氧化物半导体低 电压晶体管/晶体管逻辑(complementary metal oxide semiconductor LVTTL,CMOS LVTTL)振幅、一低电压差动信号(Low-voltage differential signal,LVDS)振幅、一高速收发器逻辑(High-speed transceiver logic,HSTL)振幅、一串联终止逻辑(stub series terminated logic,SSTL)振幅或类似的振幅。因此，电子系统装置(包括集成电路处理器112和高速存储芯片模块100)和高速存储芯片模块100可根据第一默认值或是有关于本实用新型编程能力的其它值，调整第一传输总线108的第一可编程的传送或接收数据信号振幅，如此，第一传输总线108即可达到较高的效能、较低的操作功耗、较低的待机功耗、较长的电池寿命或其它功能的增进。 

逻辑单元106是用以通过一第一传输总线108存取存储单元数组集成电路102和存储单元数组集成电路104，其中第一传输总线108是用以传输一第一组平行数据，且第一传输总线108的总线宽度(例如128位或256位或更多位)是大于输入/输出数据总线1022和输入/输出数据总线1042的总线宽度(例如8位或16位或更多位)；当逻辑单元106通过第一传输总线108排存取第一组平行数据时，逻辑单元106利用其所包括的一平行转串行控制器1062转换第一组平行数据成为一第二组平行数据，且通过高速存储芯片模块100的输入/输出数据总线所还包括的一第二传输总线110(例如32位的串行或并列总线)传输至一特殊应用集成电路(Application-specific Integrated Circuit,ASIC)处理器112(或一芯片系统处理器)，其中第二传输总线110具有一第二可编程的传送或接收数据速率、一第二可编程的传送或接收数据信号振幅、一第二可编程的总线宽度、一第二可编程的数据宽度与一第二可编程的位置宽度的部份或全部，以及第二传输总线110是可为一通用序列总线2.0版(USB2.0)总线、一通用序列总线3.0版(USB3.0)总线、一串行高阶技术附加装置(Serial Advanced Technology Attachment,SATA)总线、一通用快闪存储器储存(Universal Flash Storage,UFS)总线、一行动产业处理器接口(mobile industry processor interface,MIPI)总线或一高速外围装置互连接口(Peripheral Component Interconnect Express,PCIE)总线。 

在本实用新型的一实施例中，第二传输总线110是可为一可传输单倍数 据速率、双倍数据速率、四倍数据速率或类似的数据速率的并列总线。另外，第二传输总线110的可编程功能是有关于可一次编程、可多次编程、一快闪存储器、一嵌入式存储器、一反保险丝、一缓存器、电子系统装置所包括的韧体或软件或存储器芯片模块所包括的韧体或软件。另外，本实用新型可利用多晶硅保险丝、金属保险丝、反保险丝或电子保险丝实现第二传输总线110的一次编程或可多次编程的功能。在本实用新型的一实施例中，第二传输总线110的第二可编程的传送或接收数据速率可对应于单倍数据速率、双倍数据速率、四倍数据速率或类似的数据速率。在本实用新型的另一实施例中，第二传输总线110的第二可编程的传送或接收数据速率可被连结至有关于本实用新型所提供的第二传输总线110的最大操作频率与最小操作频率。在本实用新型的另一实施例中，第二传输总线110的第二可编程的传送或接收数据信号振幅可对应于低电压晶体管/晶体管逻辑振幅、互补金属氧化物半导体低电压晶体管/晶体管逻辑振幅、低电压差动信号振幅、高速收发器逻辑振幅、串联终止逻辑振幅或类似的振幅。因此，电子系统装置(包括集成电路处理器112和高速存储芯片模块100)和高速存储芯片模块100可根据第二默认值或是有关于本实用新型编程能力的其它值，调整第二传输总线110的第二可编程的传送或接收数据信号振幅，如此，第二传输总线110即可达到较高的效能、较低的操作功耗、较低的待机功耗、较长的电池寿命或其它功能的增进。然后，集成电路处理器112即可根据第二组平行数据，执行一预定功能。如图1所示，逻辑单元106是被设计作为一“平行转串行总线”桥梁，其通过具有较宽的总线宽度的第一传输总线108(例如128位总线或256位总线)接收第一组平行数据，以及利用其所包括的平行转串行控制器1062转换第一组平行数据成为第二组平行资料。另外，第二传输总线110和第一传输总线108亦可为无线第一传输总线，以在功率和整体效能之间优化。例如第二传输总线110和第一传输总线108是可为传输光线或是电磁波的总线。在本实用新型的一实施例中，如果第一传输总线108的位宽度是大于第二传输总线110时，高速存储芯片模块100的功率效率会较高。另ㄧ方面，在本实用新型的另一实施例中，如果第二传输总线110的位宽度是大于第一传输总线108时，高速存储芯片模块100的传送频宽和噪声准位可被最佳化以因应高速存储芯片模块100的应用环境。另外，因为第一传输总线108具有第一可编程的传 送或接收数据速率、第一可编程的传送或接收数据信号振幅、第一可编程的总线宽度、第一可编程的数据宽度与第一可编程的位置宽度的部份或全部，以及第二传输总线110具有第二可编程的传送或接收数据速率、第二可编程的传送或接收数据信号振幅、第二可编程的总线宽度、第二可编程的数据宽度与第二可编程的位置宽度的部份或全部。如此，高速存储芯片模块100可节省自身的耗能与最佳化自身的效能。因此，高速存储芯片模块100具有较高的可制造性，较高的弹性，以及在不同的制程技术世代和不同的应用中较低的迁移成本。 

另外，第一传输总线108所具有的第一可编程的传送或接收数据速率、第一可编程的传送或接收数据信号振幅、第一可编程的总线宽度、第一可编程的数据宽度与第一可编程的位置宽度具有第一默认值，以及第二传输总线110所具有的第二可编程的传送或接收数据速率、第二可编程的传送或接收数据信号振幅、第二可编程的总线宽度、第二可编程的数据宽度与第二可编程的位置宽度具有第二默认值。因此，当集成电路处理器112(或芯片系统处理器)通过第二传输总线110连接高速存储芯片模块100时，集成电路处理器112(或芯片系统处理器)可利用第一默认值和第二默认值最佳化第一传输总线108和第二传输总线110的效能，而不需进一步编程。亦即如果有实际需求时，第一默认值和第二默认值可通过至少一可一次编程存储器、可多次编程存储器、一快闪存储器、一嵌入式存储器、一缓存器或集成电路处理器112所包括的韧体或软件修改或更新。如此，因为高速存储芯片模块100可根据不同应用环境和条件，对第一默认值和第二默认值执行相对应的改变，所以高速存储芯片模块100不仅可适用于各种不同的集成电路处理器(或芯片系统处理器)，亦可降低高速存储芯片模块100的成本以及提高高速存储芯片模块100的效能，而不用承担存储器芯片模块的不同组态的库存成本。另外，第一传输总线108和第二传输总线110的工作频率与工作电压亦可随集成电路处理器112而动态改变以提高高速存储芯片模块100的效能。 

在本实用新型的一实施例中，存储单元数组101、第一传输总线108、逻辑单元106、第二传输总线110和多个集成电路处理器(或多个芯片系统处理 器)封装在一起；在本实用新型的另一实施例中，存储单元数组101和第一传输总线108封装在一起，以及第二传输总线110和逻辑单元106封装在一起；在本实用新型的另一实施例中，存储单元数组101、第一传输总线108、第二传输总线110、逻辑单元106和集成电路处理器112封装在一起，也就是说高速存储芯片模块100可和集成电路处理器112一起包在单一封装。 

请参照图2，图2是为说明高速存储芯片模块100的横切面的示意图。如图2所示，存储单元数组集成电路102、存储单元数组集成电路104和逻辑单元106是利用覆晶技术(Flip-Chip)103互相堆栈(如图2所示，存储单元数组集成电路102和存储单元数组集成电路104是堆栈在逻辑单元106之上)，其中覆晶技术103是将存储单元数组集成电路102、存储单元数组集成电路104和逻辑单元106的衬垫(pad)上形成凸块(bump)，然后将利用凸块使存储单元数组集成电路102、存储单元数组集成电路104和逻辑单元106互相堆栈。 

请参照图3，图3是为本实用新型的另一实施例说明高速存储芯片模块100的横切面的示意图。如图3所示，存储单元数组集成电路102、存储单元数组集成电路104和逻辑单元106是利用打线技术(wire bonding)107与一基板114连接，其中存储单元数组集成电路102和存储单元数组集成电路104是堆栈在逻辑单元106之上。在本实用新型的另一实施例中，逻辑单元106包括一直接硅晶穿孔105以连接存储单元数组集成电路102，以及利用打线技术连接另一集成电路，其中另一集成电路具有一模拟功能、一数字信号处理功能(digital signal processing,DSP)、一通信功能、一无线保真(wireless fidelity,Wi-Fi)功能、一电源管理(power management)功能、一数字模拟混合(mix-mode)功能、一无线射频功能或一微机电系统(micro electro mechanical systems,MEMS)功能。 

请参照图4，图4是为本实用新型的另一实施例说明高速存储芯片模块100的横切面的示意图。如图4所示，高速存储芯片模块100还包括一中介 层(interposer)116，其中中介层116是可为一硅材料或一氧化物玻璃(oxide glass)材料。但本实用新型并不受限于中介层116是可为硅材料或氧化物玻璃材料。如图4所示，存储单元数组集成电路102是堆栈在存储单元数组集成电路104之上，以及存储单元数组集成电路104与逻辑单元106是各自设置于中介层116的相对二边之上。另外，存储单元数组集成电路102、存储单元数组集成电路104与逻辑单元106之间可利用打线技术、覆晶技术、直接硅晶穿孔(Through Silicon Via,TSV)或无线传输连接。 

请参照图5，图5是为本实用新型的另一实施例说明高速存储芯片模块100的横切面的示意图。如图5所示，高速存储芯片模块100还包括中介层118、120。如图5所示，存储单元数组集成电路102是堆栈在中介层118之上，中介层118是堆栈在存储单元数组集成电路104之上，存储单元数组集成电路104是堆栈在中介层120之上，以及中介层120是堆栈在逻辑单元106之上。另外，存储单元数组集成电路102、存储单元数组集成电路104与逻辑单元106之间可利用打线技术、覆晶技术、直接硅晶穿孔或无线传输连接。 

请参照图6，图6是为本实用新型的另一实施例说明高速存储芯片模块100的横切面的示意图。如图6所示，高速存储芯片模块100还包括一中介层119。如图6所示，存储单元数组集成电路102和存储单元数组集成电路104是堆栈在中介层119之上，中介层119是堆栈在逻辑单元106之上，以及逻辑单元106是堆栈在基板114之上。另外，存储单元数组集成电路102、存储单元数组集成电路104与逻辑单元106之间可利用打线技术、覆晶技术、直接硅晶穿孔或无线传输互相连接，或利用打线技术、覆晶技术、直接硅晶穿孔或无线传输连接一具有一模拟功能、一数字信号处理功能、一通信功能、一无线保真功能、一电源管理功能、一数字模拟混合功能、一无线射频功能或一微机电系统功能的第三集成电路。 

另外，图2至图6的高速存储芯片模块100的封装200是可为一封装内封装(Package-in-Package)、一层迭封装(Package on package)或一系统级封装 (System in Package,SIP)。另外，图2、图3、图5和图6的高速存储芯片模块100是为3D架构，而图4的高速存储芯片模块100是为2.5D架构。另外，在图2中，逻辑单元106亦可利用打线技术、覆晶技术、直接硅晶穿孔或无线传输连接一基板或一主机板。 

另外，通过第一传输总线108所传送的数据信号振幅(亦即第一传输总线108所传送的逻辑“0”与逻辑“1”的电压差)与第一传输总线108所接收的数据信号振幅相同(例如1.8V)，其中第一传输总线108所传送的数据信号振幅与第一传输总线108所接收的数据信号振幅可随存储单元数组集成电路102、104的存储器标准而改变。另外，为了省电的目的，逻辑单元106可调整从第一传输总线108输入至逻辑单元106的数据信号振幅(例如1.8V)成为从逻辑单元106输出至第二传输总线110的其它或较低的数据信号振幅(例如1.2V)。另外，当高速存储芯片模块100有需要时，通过第二传输总线110所传送的数据信号振幅与第二传输总线110所接收的数据信号振幅亦可相同(例如1.2V)。 

另外，因为存储单元数组集成电路102、104的半导体制程可能和逻辑单元106以及集成电路处理器112(或芯片系统处理器)的半导体制程不同(例如存储单元数组集成电路102、104的半导体制程是为0.13um-90nm半导体制程，逻辑单元106的半导体制程是为28nm-20nm半导体制程，以及集成电路处理器112(或芯片系统处理器)是为28nm-13nm半导体制程)，所以存储单元数组集成电路102、104的半导体制程的金属氧化物半导体场效应晶体管的闸极长度通常较逻辑单元106以及集成电路处理器112(或芯片系统处理器)的半导体制程的金属氧化物半导体场效应晶体管的闸极长度长。如此，在本实用新型的另一实施例中，通过第一传输总线108所传送的数据信号振幅与第一传输总线108所接收的数据信号振幅可不同，以及通过第二传输总线110所传送的数据信号振幅与第二传输总线110所接收的数据信号振幅亦可不同。 

另外，在本实用新型的另一实施例中，通过第一传输总线108所传送的 数据信号振幅与第一传输总线108所接收的数据信号振幅可不同，以及通过第二传输总线110所传送的数据信号振幅与第二传输总线110所接收的数据信号振幅可相同。 

另外，在本实用新型的另一实施例中，通过第一传输总线108所传送的数据信号振幅与第一传输总线108所接收的数据信号振幅可相同，以及通过第二传输总线110所传送的数据信号振幅与第二传输总线110所接收的数据信号振幅可不同。 

另外，为了省电和利用不同半导体制程的优点，在本实用新型的另一实施例中，第一传输总线108的传送数据速率与第一传输总线108的接收数据速率可不同，以及第二传输总线110的传送数据速率与第二传输总线110的接收数据速率亦可不同。另外，在本实用新型的另一实施例中，第一传输总线108的传送数据速率与第一传输总线108的接收数据速率可相同，以及第二传输总线110的传送数据速率与第二传输总线110的接收数据速率亦可相同。另外，在本实用新型的另一实施例中，第一传输总线108的传送数据速率与第一传输总线108的接收数据速率可不同，以及第二传输总线110的传送数据速率与第二传输总线110的接收数据速率亦可不同，且通过第一传输总线108所传送的数据信号振幅与第一传输总线108所接收的数据信号振幅可不同，以及通过第二传输总线110所传送的数据信号振幅与第二传输总线110所接收的数据信号振幅亦可不同。 

另外，如图1所示，由存储单元数组集成电路102和存储单元数组集成电路104所组成的存储单元数组101可具有多种不同存储容量和总线宽度。例如，如果存储单元数组集成电路102和存储单元数组集成电路104中的每一个存储单元数组的存储容量和总线宽度是为512M和32位，则存储单元数组集成电路102和存储单元数组集成电路104所组成的存储单元数组101的存储容量和总线宽度是可为512M和128位，或可为1G和64位。但本实用新型并不受限于存储单元数组集成电路102和存储单元数组集成电路104所 组成的存储单元数组101的存储容量和总线宽度是为512M和128位，或为1G和64位。另外，如果存储单元数组集成电路102的存储容量和总线宽度是为512M和64位以及存储单元数组集成电路104的存储容量和总线宽度是为1G和64位，则存储单元数组集成电路102和存储单元数组集成电路104所组成的存储单元数组101的存储容量和总线宽度是可为1.5G和128位。 

请参照图7，图7是为说明存储单元数组集成电路102和存储单元数组集成电路104中的每一个存储单元数组集成电路对应一第一密封环(seal ring)126与逻辑单元106对应一第二密封环129的示意图。如图7所示，存储单元数组集成电路102和存储单元数组集成电路104中的每一个存储单元数组集成电路内的电路是被一第一密封环126包围，以及逻辑单元106内的电路是被第二密封环129包围。 

请参照图8，图8是为说明存储单元数组集成电路102和存储单元数组集成电路104中的每一个存储单元数组集成电路的第一密封环126外具有多个直接硅晶穿孔的爆炸示意图，其中多个直接硅晶穿孔是用以连接一电源或一地端。但本实用新型并不受限于每一个存储单元数组集成电路的第一密封环外具有多个直接硅晶穿孔，亦即每一个存储单元数组集成电路的第一密封环外具有至少一直接硅晶穿孔。如图8所示，每一个存储单元数组集成电路的第一密封环126外的多个直接硅晶穿孔的相对位置与数量都相同。因为每一个存储单元数组集成电路的第一密封环126外的多个直接硅晶穿孔的相对位置与数量都相同，所以当存储单元数组集成电路102和存储单元数组集成电路104堆栈在一起时，可通过每一个存储单元数组集成电路的第一密封环126外的多个直接硅晶穿孔形成一金属栅栏121(图8只绘出金属栅栏121的二边)，其中金属栅栏121是围绕存储单元数组集成电路102和存储单元数组集成电路104或部分围绕存储单元数组集成电路102和存储单元数组集成电路104的一边、二边或三边。金属栅栏121具有电磁干扰(electromagnetic interference,EMI)的屏蔽效果、具有较佳的散热能力以及具有较佳的隔离外界噪声的功能。另外，因为每一个存储单元数组集成电路的第一密封环126外的多个直接硅晶穿孔是用以连接电源或地端，所以可在每一个存储单元数组 集成电路的第一密封环126内省下用以连接电源或地端的线路面积。 

请参照图9，图9是为是为说明当高速存储芯片模块100是为3D架构时，高速存储芯片模块100还包括一金属层122和一绝缘层124的爆炸示意图。如图8所示，金属层122是设置在存储单元数组集成电路102中的一最上层存储单元数组之上，且绝缘层124是设置在金属层122和存储单元数组集成电路102中的最上层存储单元数组之间，其中金属层122可通过绝缘层124中的至少一直接硅晶穿孔与存储单元数组集成电路102中的最上层存储单元数组电性连接。另外，金属层122是可为一单片结构或是一开槽片结构(slotted piece)。另外，金属层122是覆盖存储单元数组集成电路102中的最上层存储单元数组50%以上的面积，且存储单元数组集成电路102和存储单元数组集成电路104是堆栈在逻辑单元106之上。另外，金属层122可通过至少一直接硅晶穿孔连接电源或地端，以执行较佳的电磁干扰的屏蔽效能。 

请参照图10，图10是为说明图9的高速存储芯片模块100的散热路径125的横切面示意图。如图10所示，高速存储芯片模块100可利用存储单元数组集成电路102的第一密封环外的多个直接硅晶穿孔向上通过金属层122散热至散热片127，或利用金属栅栏121通过逻辑单元106和基板114的直接硅晶穿孔散热至一主机板128(如图10的箭头所示)。 

请参照图11，图11是为本实用新型的另一实施例说明高速存储芯片模块900的散热路径125的横切面示意图，其中高速存储芯片模块900和图10的高速存储芯片模块100的差别在于高速存储芯片模块900中的逻辑单元106是堆栈在存储单元数组101之上。存储单元数组集成电路102和存储单元数组集成电路104中的每一个存储单元数组集成电路的第一密封环外的多个直接硅晶穿孔，以及逻辑单元106的第二密封环外的多个直接硅晶穿孔是用以连接电源或地端。但本实用新型并不受限于逻辑单元106的第二密封环外具有多个直接硅晶穿孔，亦即逻辑单元106的第二密封环外具有至少一直接硅晶穿孔。如图11所示，金属层122是设置在逻辑单元106之上，且绝缘层 124是设置在金属层122和逻辑单元106之间，其中金属层122可通过绝缘层124中的至少一直接硅晶穿孔与逻辑单元106电性连接，以及金属层122是覆盖逻辑单元10650%以上的面积。另外，如图11所示，高速存储芯片模块900可利用逻辑单元106的第二密封环外的多个直接硅晶穿孔向上通过金属层122散热至散热片127，或利用金属栅栏121通过基板114的直接硅晶穿孔散热至主机板128(如图11的箭头所示)。另外，因为逻辑单元106的第二密封环外多个直接硅晶穿孔是用以连接电源或地端，所以可在逻辑单元106的第二密封环内省下用以连接电源或地端的线路面积。 

请参照图12，图12是为说明在图8的高速存储芯片模块100的组装或封装的制造过程中，存储单元数组集成电路102的边缘出现裂痕133的上视示意图。如图12所示，当存储单元数组集成电路102的边缘出现裂痕时，裂痕将不会影响存储单元数组集成电路102的功能，但裂痕133会使得与电源连接直接硅晶穿孔130、132短路在一起，以及使得与地端连接直接硅晶穿孔134、136短路在一起。如此，因为直接硅晶穿孔130、132短路在一起，以及直接硅晶穿孔134、136亦短路在一起，所以金属栅栏121的电磁干扰的屏蔽效果、散热能力以及具有隔离外界噪声的功能都会增强。另外，因为金属栅栏121的电磁干扰的屏蔽效果、散热能力以及具有隔离外界噪声的功能都会增强，所以图12的裂痕133将不会影响存储单元数组集成电路102的功能，但却可提高高速存储芯片模块100的组装或封装的制造良率。 

另一方面，传统的钻石锯(diamond-saw)的切割方式并无法在不造成晶粒边缘具有裂痕的情况下将存储单元数组集成电路102、104切割成个别的晶粒。在本实用新型的另一实施例中，为了克服钻石锯的切割方式所造成的晶粒边缘具有裂痕的缺点，存储单元数组集成电路102、104中的至少一存储单元数组集成电路的切割方式包括至少一雷射切割制程的步骤。例如，在传统的钻石锯的切割方式之前或之后，利用雷射切割制程的步骤处理存储单元数组集成电路102、104，以减少存储单元数组集成电路102、104的晶粒边缘的裂痕(也就是说经雷射切割制程的步骤处理后的晶粒边缘会较平整)，并改善存储单元数组集成电路102、104的制造良率。 

请参照图13，图13是为本实用新型的另一实施例说明具有高速存储芯片模块的电子系统装置1200的示意图。电子系统装置1200是利用封装内封装、层迭封装(Package on package)或系统级封装将集成电路处理器(或芯片系统处理器)112、存储单元数组集成电路102、存储单元数组集成电路104与逻辑单元106整合在一起。因为集成电路处理器112、存储单元数组集成电路102、存储单元数组集成电路104与逻辑单元106皆和图1的集成电路处理器112、存储单元数组集成电路102、存储单元数组集成电路104与逻辑单元106相同，所以不再赘述其操作原理。 

请参照图14，图14是为说明在本实用新型的另一实施例中围绕或部分围绕存储单元数组集成电路102和存储单元数组集成电路104中的每一个存储单元数组集成电路的主动电路区137的非主动电路区139内具有多个直接硅晶穿孔105的爆炸示意图，其中非主动电路区139仅由被动组件所构成(例如绝缘体、做为连接的金属线(interconnect)、电阻、电容、电感、接合二极管(junction diode)、金属氧化物半导体二极管(Metal-Oxide-Semi-conductor diode)以及类似的组件)，以及主动电路区137是由用以暂存、开关和放大应用或类似功能的主动组件140(例如N型金属氧化物半导体场效应晶体管(Metal-Oxide-Semi-conductor diode field-effect transistor)以及P型金属氧化物半导体场效应晶体管类似的组件)。在本实用新型的一实施例中，非主动电路区139的宽度是小于50至100um以节省每一个存储单元数组集成电路的芯片面积，其中非主动电路区139可改善存储单元数组集成电路102、104的切割良率和切割裂痕所产生的缺陷。在本实用新型的另一实施例中，至少一直接硅晶穿孔或多个直接硅晶穿孔具有小于10至20um的宽度(或直径)以及具有10至30um的间距，所以可进一步降低存储单元数组集成电路102、104的芯片面积与制造成本。每一个存储单元数组集成电路的非主动电路区139内的多个直接硅晶穿孔105是用以连接一电源或一地端，每一个存储单元数组集成电路的主动电路区137是用以形成每一个存储单元数组集成电路的至少一主动组件140(例如至少一晶体管或金属氧化物半导体场效应晶体管以执行暂存、开关和放大应用或类似功能)。每一个存储单元数组集成电路的 非主动电路区139还包括用以连接至少一晶体管的至少一金属层，以及每一个存储单元数组集成电路的非主动电路区139是小于或等于50um至100um。但本实用新型并不受限于每一个存储单元数组集成电路的非主动电路区139内具有多个直接硅晶穿孔，亦即每一个存储单元数组集成电路的非主动电路区139内具有至少一个直接硅晶穿孔。另外，因为每一个存储单元数组集成电路的非主动电路区139内的多个直接硅晶穿孔是用以连接电源或地端，所以可在每一个存储单元数组集成电路的主动电路区137内省下用以连接电源或地端的线路面积，以改善每一个存储单元数组集成电路的制造良率和制造成本。另外，可利用孔前(via first)、孔中(via middle)或孔后制程朝上或朝下形成每一个存储单元数组集成电路的非主动电路区139内的多个直接硅晶穿孔。如图14所示，当存储单元数组集成电路102和存储单元数组集成电路104堆栈在一起时，可通过每一个存储单元数组集成电路的非主动电路区139内的多个直接硅晶穿孔形成和金属栅栏121类似的一金属栅栏123(图14只绘出金属栅栏123的二边)。因此，金属栅栏123亦具有电磁干扰(electromagnetic interference,EMI)的屏蔽效果、具有较佳的散热能力以及具有较佳的隔离外界噪声的功能。另外，围绕或部分围绕逻辑单元106的主动电路区的非主动电路区内亦具有多个直接硅晶穿孔，其中逻辑单元106的非主动电路区内的多个直接硅晶穿孔是用以连接电源或地端，逻辑单元106的主动电路区是用以形成逻辑单元106的至少一主动组件(例如至少一晶体管或金属氧化物半导体场效应晶体管以执行暂存、开关和放大应用或类似功能)，逻辑单元106的非主动电路区还包括用以连接至少一晶体管的至少一金属层，以及逻辑单元106的非主动电路区是小于或等于50um至100um，以节省辑单元106的芯片面积。和存储单元数组集成电路102和存储单元数组集成电路104一样，可利用孔前(via first)、孔中(via middle)或孔后制程朝上或朝下形成逻辑单元106的非主动电路区内的多个直接硅晶穿孔。另外，逻辑单元106的非主动电路区内的多个直接硅晶穿孔中的一直接硅晶穿孔是用以连接存储单元数组集成电路102和存储单元数组集成电路104之一，以及逻辑单元106还包括用以连接另一集成电路的打线衬垫(wire bonding pad)，其中另一集成电路具有一模拟功能、一数字信号处理功能、一通信功能、一无线保真功能、一电源管理功能、一数字模拟混合功能、一无线射频功能或一微机电系统功能。另外， 逻辑单元106的非主动电路区内的多个直接硅晶穿孔与每一个存储单元数组集成电路的非主动电路区139内的多个直接硅晶穿孔亦具有图10与图11的功能，在此不再赘述。 

另外，在本实用新型的另一实施例中，围绕或部分围绕存储单元数组集成电路102和存储单元数组集成电路104中的每一个存储单元数组集成电路的主动电路区137的非主动电路区139内具有至少一对相邻的直接硅晶穿孔(也就是不重迭或实体不连接，其中一对相邻的直接硅晶穿孔的间距约小于10至30um)，以及逻辑单元106的非主动电路区内亦具有至少一对相邻的直接硅晶穿孔。因此，如果高速存储芯片模块100的组装或封装的制造过程中，存储单元数组集成电路102的边缘出现裂痕时，存储单元数组集成电路102的非主动电路区139内的至少一对直接硅晶穿孔亦可显示具有类似图12的裂痕中止功能(cracking stop function)。如此，存储单元数组集成电路102的边缘的裂痕将不会影响存储单元数组集成电路102的功能，但却可提高高速存储芯片模块100的组装或封装的制造良率。因此，金属栅栏123的电磁干扰的屏蔽效果、散热能力以及具有隔离外界噪声的功能亦都会增强。 

请参照图15，图15是为本实用新型的另一实施例说明存储单元数组集成电路102、存储单元数组集成电路104或逻辑单元106的一角具有一校准(alignment)或一方向识别标示(orientation identification mark)的示意图，其中方向识别标示是由包括一雷射步骤的制程所形成，且方向识别标示是可为在存储单元数组集成电路102、104或逻辑单元106之上的一雷射切割边缘(edge cut)、一雷射图形标示的线(line of Laser drawing mark)141、二雷射图形标示的线142、至少一单一孔洞、多个孔洞、一条线、二条线或由雷射沉积、切槽或切割步骤所形成的任一样式，其中方向识别标示可通过导电层(例如一铜层、一铝层或类似的金属层)或通过非导电层(例如一介电层)而形成。另外，为了能够更好地调整制程，方向识别标示可被充填、部分充填或不充填组装或封装的材料(例如环氧成型模料(Epoxy Molding Compound,EMC)或类似的材料)。如图15所示，存储单元数组集成电路102的左上角具有一雷射切割的方向识别标示143，其中在本实用新型的一实施例雷射切割的方向识别标 示的尺寸是介于1um至5um之间。请参照图16，图16是为本实用新型的另一实施例说明存储单元数组集成电路102、存储单元数组集成电路104或逻辑单元106的一角具有一校准或一方向识别标示144和一孔洞的方向识别标示145的示意图，其中方向识别标示是利用包括一直接硅晶穿孔步骤的制程形成于存储单元数组集成电路102、104或逻辑单元106之上，且方向识别标示是可为单一直接硅晶穿孔、多个直接硅晶穿孔、一直接硅晶穿孔标示线(line of marks)、二直接硅晶穿孔标示线或任一由包括直接硅晶穿孔步骤的制程所形成的直接硅晶穿孔样式。另外，为了能够更好地校准制程，直接硅晶穿孔标示可被充填、部分充填或不充填组装或封装的材料(例如环氧成型模料或类似的材料)。上述校准或方向识别标示可舒缓堆栈存储单元数组集成电路102的努力、纾缓堆栈逻辑单元106与存储单元数组集成电路102和堆栈存储单元数组集成电路104的努力，或纾缓堆栈逻辑单元106与另一具有一模拟功能、一数字信号处理功能、一通信功能、一无线保真功能、一电源管理功能、一数字模拟混合功能、一无线射频功能或一微机电系统功能的集成电路的努力。 

另外，存储单元数组集成电路104的左上角亦具有相同的雷射切割的方向识别标示。因为存储单元数组集成电路102和存储单元数组集成电路104具有相同的雷射切割的方向识别标示，所以当存储单元数组集成电路102和存储单元数组集成电路104堆栈在一起时，雷射切割的方向识别标示可确保存储单元数组集成电路102和存储单元数组集成电路104互相较准地对齐。在本实用新型的另一实施例中，方向识别标示可最小化重测(re-test)、起始筛选测试(screening test)后的第二次筛选测试或用以存储单元数组集成电路102或逻辑单元106的筛选测试的成本与努力。因此，存储单元数组集成电路102、存储单元数组集成电路104和逻辑单元106的方向识别标示可应用在包括目视检测、X光检测或超声波扫描显微镜(C-SAM)的检测的后封装组装制程(post package assembly process)，在此不再赘述。 

综上所述，本实用新型所提供的高速存储芯片模块和具有高速存储芯片模块的电子系统装置具有下列优点：第一、本实用新型在操作时，耗电较少、 具有较高的传输效率、适用于各种不同的集成电路处理器(或芯片系统处理器)、具有较低的成本以及具有较高的效能；第二、因为本实用新型可利用每一个存储单元数组的非主动电路区内的多个直接硅晶穿孔或逻辑单元的非主动电路区内的多个直接硅晶穿孔形成金属栅栏，所以本实用新型具有较佳的电磁干扰的屏蔽效果、具有较佳的散热能力以及具有基于今日常用的电磁学原理的隔离外界噪声的功能。因此，相较于现有技术，本实用新型耗电较少、具有较高的传输效率、适用于各种不同的集成电路处理器(或芯片系统处理器)、具有较低的成本、具有较高的效能、具有电磁干扰的屏蔽效果、具有较佳的散热能力，具有隔离外界噪声的功能，以及可被应用在包括各种不同的应用集成电路处理器(或各种不同的芯片系统处理器)、逻辑单元或存储芯片模块的可携式电子系统装置。 

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。 

Claims (23)

1.一种可重组态的高速存储芯片模块，包括： 

一种型式的存储单元数组，其中该种型式的存储单元数组包括多个存储单元数组集成电路； 

该高速存储芯片模块的特征在于还包括： 

一第一传输总线，耦接于该种型式的存储单元数组，具有一第一可编程的传送或接收数据速率、一第一可编程的传送或接收数据信号振幅；及 

一逻辑单元，耦接于该第一传输总线，用以通过该第一传输总线存取该种型式的存储单元数组。 

2.如权利要求1所述的高速存储芯片模块，其特征在于，该第一传输总线是用以传送伴随该多个存储单元数组集成电路的一第一组平行数据，且该第一传输总线的总线宽度是大于每一存储单元数组集成电路的输入/输出数据总线的总线宽度。 

3.如权利要求1所述的高速存储芯片模块，其特征在于，还包括： 

一第二传输总线，耦接于该逻辑单元，具有一第二可编程的传送或接收数据速率、一第二可编程的传送或接收数据信号振幅，其中该逻辑单元另用以通过该第二传输总线转换该第一组平行数据成为一第二组平行资料。 

4.如权利要求3所述的高速存储芯片模块，其特征在于，该第二传输总线具有一第二可编程的数据宽度与一第二可编程的位置宽度，以及该第一传输总线具有一第一可编程的数据宽度与一第一可编程的位置宽度。 

5.如权利要求4所述的高速存储芯片模块，其特征在于，该第一可编程的传送或接收数据速率、该第一可编程的传送或接收数据信号振幅、该第一可编程的数据宽度与该第一可编程的位置宽度具有第一默认值，且该 第二可编程的传送或接收数据速率、该第二可编程的传送或接收数据信号振幅、该第二可编程的数据宽度与该第二可编程的位置宽度具有第二默认值。 

6.如权利要求3所述的高速存储芯片模块，其特征在于，该第一传输总线和该第二传输总线的可编程功能是有关于可一次编程、可多次编程、一快闪存储器、一嵌入式存储器、一反保险丝、一缓存器、一韧体或一软件。 

7.如权利要求1所述的高速存储芯片模块，其特征在于，围绕或部分围绕该多个存储单元数组集成电路中的每一个存储单元数组集成电路的主动电路区的非主动电路区内具有至少一直接硅晶穿孔，且该主动电路区是用以形成该存储单元数组集成电路的至少一主动组件。 

8.如权利要求7所述的高速存储芯片模块，其特征在于，该至少一直接硅晶穿孔是用以连接一电源或一地端。 

9.如权利要求7所述的高速存储芯片模块，其特征在于，该存储单元数组集成电路的一角具有一方向识别标示，其中该方向识别标示是由包括一雷射步骤的制程所形成。 

10.如权利要求7所述的高速存储芯片模块，其特征在于，该存储单元数组集成电路的一角具有一方向识别标示，其中该方向识别标示包括至少一切割边缘、一画线、一孔洞或任一样式。 

11.如权利要求7所述的高速存储芯片模块，其特征在于，该存储单元数组集成电路的一角具有一识别标示，其中该识别标示是由包括一直接硅晶穿孔步骤的制程所形成。 

12.如权利要求1所述的高速存储芯片模块，其特征在于，围绕或部分围绕该逻辑单元的主动电路区的非主动电路区内具有至少一直接硅晶穿孔，且该主动电路区是用以形成该逻辑单元的至少一主动组件，其中该至少一直接硅晶穿孔是用以连接一电源或一地端。 

13.如权利要求12所述的高速存储芯片模块，其特征在于，该逻辑单元包括一直接硅晶穿孔以连接该多个存储单元数组集成电路中的一存储单元数组集成电路，以及还包括一打线衬垫以连接另一集成电路，其中该另一集成电路具有一模拟功能、一数字信号处理功能、一通信功能、一无线保真功能、一电源管理功能、一数字模拟混合功能、一无线射频功能或一微机电系统功能。 

14.如权利要求7或12所述的高速存储芯片模块，其特征在于，该非主动电路区的宽度小于50um。 

15.如权利要求7或12所述的高速存储芯片模块，其特征在于，该至少一直接硅晶穿孔的宽度小于20um。 

16.如权利要求1所述的高速存储芯片模块，其特征在于，围绕或部分围绕该多个存储单元数组集成电路中的每一个存储单元数组集成电路的主动电路区的非主动电路区内具有至少一对相邻的直接硅晶穿孔，且该至少一对直接硅晶穿孔是用以连接一电源或一地端。 

17.如权利要求1所述的高速存储芯片模块，其特征在于，围绕或部分围绕该逻辑单元的主动电路区的非主动电路区内具有至少一对相邻的直接硅晶穿孔，且该至少一对直接硅晶穿孔是用以连接一电源或一地端。 

18.如权利要求1所述的高速存储芯片模块，其特征在于，该多个存储单元数组集成电路中的至少一存储单元数组集成电路的切割方式包括一雷射制程。 

19.如权利要求1所述的高速存储芯片模块，其特征在于，该逻辑单元的切割方式包括一雷射制程。 

20.一种具有高速存储芯片模块的电子系统装置，包括： 

一集成电路处理器； 

一种型式的存储单元数组，其中该种型式的存储单元数组包括多个存储单元数组集成电路； 

该电子系统装置的特征在于还包括： 

一第一传输总线，耦接于该种型式的存储单元数组，其中该第一传输总线具有与该集成电路处理器所包括的一韧体或一软件相关的一第一可编程的传送或接收数据速率、一第一可编程的传送或接收数据信号振幅；及 

一逻辑单元，耦接于该第一传输总线，用以通过该第一传输总线存取该种型式的存储单元数组。 

21.如权利要求20所述的电子系统装置，其特征在于，还包括： 

一第二传输总线，耦接于该逻辑单元和该集成电路处理器之间，具有与该韧体或该软件相关的一第二可编程的传送或接收数据速率、一第二可编程的传送或接收数据信号振幅。 

22.如权利要求21所述的电子系统装置，其特征在于，该第二传输总线具有与该韧体或该软件相关的一第二可编程的数据宽度与一第二可编程的位置宽度，以及该第一传输总线具有与该韧体或该软件相关的一第一可编程的数据宽度与一第一可编程的位置宽度。 

23.如权利要求21所述的电子系统装置，其特征在于，该第一传输总线和该第一传输总线的可编程功能是有关于可一次编程、可多次编程、一快闪存储器、一嵌入式存储器、一反保险丝、一缓存器、该韧体或该软件。 

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