CN201936614U

CN201936614U - 叠堆封装结构的双倍速率同步动态随机存储器ddr

Info

Publication number: CN201936614U
Application number: CN2011200232000U
Authority: CN
Inventors: 王树锋; 刘纪文
Original assignee: SHENZHEN JINGKAI ELECTRONICS TECHNOLOGY Co Ltd
Current assignee: SHENZHEN JINGKAI ELECTRONICS TECHNOLOGY Co Ltd
Priority date: 2011-01-25
Filing date: 2011-01-25
Publication date: 2011-08-17
Anticipated expiration: 2021-01-25

Abstract

一种叠堆封装结构的双倍速率同步动态随机存储器DDR，包括两块DDR晶片，各该晶片分别绑定在两块单层双面的基板上、被分别封装成为封装体P1和P2；所述封装体P1的基板的上表面设有与该基板下表面的引脚一一对应地电连接的焊接点，在该焊接点的上部的封装壳体开有通孔；封装体P2叠堆在封装体P1之上，该封装体P1的各焊接点通过预先附着在其上、位于通孔内的焊锡球，与设在封装体P2的基板下表面相应位置的各焊接点上焊锡球焊接为一体；所述封装体P2的焊接点与所述晶片的各绑定脚一一对应地电连接。本实用新型的有益效果是：采用本封装结构可以用低价格的低容量的晶片制造出高价格的高容量的DDR封装体元器件，使高容量的DDR元器件的成本下降；也可以用最新的高容量的晶片制造更大容量、更经济的DDR元器件。

Description

叠堆封装结构的双倍速率同步动态随机存储器DDR

技术领域 本实用新型涉及半导体器件，尤其涉及以PCB作为封装基板的闪存flash集成电路。

背景技术 现有技术的双倍速率同步动态随机存储器(Double Data Rate Synchronous Dynamic Random Access Memory ，严格地说DDR应该叫DDR SDRAM，人们习惯称为DDR)的封装结构，是用一块晶片置于BT树脂（Bismaleimide-triazine resin，双马来酰亚胺-三嗪树脂）基材的单层双面基板上，通过金属连线将半导体晶片邦定（bonding）在该基板上；再用封装材料，如环氧树脂组合封装料模制密封为一个封装体，该封装体的下部分布着用于和PCB（印刷电路板，Printed circuit board的缩写）连接的带焊锡球的引脚。

由于每一块晶片的容量是限定的，要增大容量，须采用更大容量的晶片进行封装，例如，如要实现256MB的存储器，就要采用一块256MB的晶片进行封装；我们知道，小容量的晶片比大容量的晶片价廉很多，而现有技术的封装结构，不能将两块或多块小容量晶片封装为一大容量的存储器。

实用新型内容 本实用新型要解决的技术问题在于避免上述现有技术的不足之处而设计生产一种叠堆封装结构的双倍速率同步动态随机存储器DDR，采用小容量晶片DDR制成大容量的双倍速率同步动态随机存储器DDR，且结构简单宜于实施。

本实用新型为解决上述技术问题而提出的技术方案是，设计一种叠堆封装结构的双倍速率同步动态随机存储器DDR，包括两块DDR晶片，各该晶片分别绑定在两块单层双面的基板上、被分别封装成为封装体P1和P2；所述封装体P1的基板的上表面设有与该基板下表面的引脚一一对应地电连接的焊接点，在该焊接点的上部的封装壳体开有通孔；封装体P2叠堆在封装体P1之上，该封装体P1的各焊接点通过预先注入其通孔内的焊锡球、与设在封装体P2的基板下表面相应位置的各焊接点焊接为一体；所述封装体P2的焊接点与所述晶片的各绑定脚一一对应地电连接。所述各焊接点相对应地分布在各自基板外沿边上，并对称分布。

所述封装体P1的上表面的封装壳体中部有一凹台，其大小恰好令所述封装体P2下部的凸台置于其内，使用封装体P1与P2紧密接触。

所述引脚是BAG封装的球形引脚，且格栅阵列分布在基板下表面中部。

同现有技术相比，本实用新型的有益效果是：因半导体晶片不断的更新换代，新的高容量的晶片出来后，意味着低容量晶片的价格大幅下降，采用本封装结构可以用低价格的低容量的晶片制造出高价格的高容量的DDR封装体元器件，使高容量的DDR元器件的成本下降；也可以用最新的高容量的晶片制造更大容量、更经济的DDR元器件。

附图说明 图1 是本实用新型叠堆封装结构的双倍速率同步动态随机存储器DDR优选实施例的主视剖视结构示意图；

图2是所述优选实施例的封装体P1的主视剖视结构示意图；

图3 是所述优选实施例的封装体P1的轴测投影图；

图4 是所述优选实施例的封装体P2的主视剖视结构示意图；

图5 是所述优选实施例的封装体P2的轴测投影图。

具体实施方式 下面，结合附图所示之优选实施例进一步阐述本实用新型。

参见图1至5，本实用新型之优选实施例是，设计、制造一种叠堆封装结构的双倍速率同步动态随机存储器DDR，包括两块DDR晶片2、2’，各该晶片2、2’分别绑定在两块单层双面的基板1、1’上，并被分别封装成为封装体P1和P2；所述封装体P1的基板1的上表面设有与该基板1下表面的引脚6一一对应地电连接的焊接点4，在该焊接点4的上部的封装壳体5开有通孔51；封装体P2叠堆在封装体P1之上，该封装体P1的各焊接点4通过预先附着在其上的焊锡球42、与设在封装体P2的基板1’下表面相应位置的各焊接点4’焊接为一体；所述封装体P2的焊接点4’与所述晶片2’的各绑定脚一一对应地电连接。所述各焊接点4、4’相对应地分布在各自基板1、1’外沿边上，并对称分布。

所述封装体P1上表面的封装壳体5中部有一凹台53，其大小恰好令所述封装体P2下部的凸台31’置于其内。所述引脚6是BAG封装的球形引脚，且格栅阵列分布在基板1下表面中部。

本实施例的生产流程是，分别封装P1和 P2,其中P1的制造流程大致是：

1.用BT基材制成单层双面的基板1；

2. 用金属连线3将半导体晶片2邦定（bonding）在基板1上；

3.在基板1上表面的焊接点4上附着用于和P2焊接的焊锡球42；

4. 采用环氧树脂模制化合物将半导体晶片2、金属连线3和基板1密封成形；

5. 用定深激光机在封装壳体5上加工通孔51，使得焊锡球42露出。

P2的制造大致如下：

1. 用BT基材制成单层双面的基板1’；

2. 用金属连线3将半导体晶片2’邦定（bonding）于所述基板1’上；

3. 采用环氧树脂模制化合物将半导体晶片2’、金属连线3’和基板1’密封成形；

4. 在基板1’下表面的焊接点4’上附着用于和P1焊接的焊锡球42’。

将前述加工好的封装体P1和P2用SMT（表面贴装技术，Surface Mounted Technology的缩写）将其焊接在一起，组成一个更大容量的DDR器件。

上述过程为本实用新型优选实现过程，本领域的技术人员在本实用新型基本上进行的通常变化和替代包含在本实用新型的保护范围之内。

Claims

1.一种叠堆封装结构的双倍速率同步动态随机存储器DDR，其特征在于：

包括两块DDR晶片（2、2’），各该晶片（2、2’）分别绑定在两块单层双面的基板(1、1’)上、被分别封装成为封装体P1和P2；所述封装体P1的基板（1）的上表面设有与该基板（1）下表面的引脚（6）一一对应地电连接的焊接点（4），在该焊接点（4）的上部的封装壳体（5）开有通孔（51）；封装体P2叠堆在封装体P1之上，该封装体P1的各焊接点（4）通过预先附着在其上、位于通孔（51）内的焊锡球（52），与设在封装体P2的基板（1’）下表面相应位置的各焊接点（4’）上焊锡球（42’）焊接为一体；所述封装体P2的焊接点（4’）与所述晶片（2’）的各绑定脚一一对应地电连接。

2.按照权利要求1所述的叠堆封装结构的双倍速率同步动态随机存储器DDR，其特征在于：

所述封装体P1的上表面的封装壳体（5）中部有一凹台（53），其大小恰好令所述封装体P2下部的凸台（31’）置于其内。

3.按照权利要求1所述的叠堆封装结构的双倍速率同步动态随机存储器DDR，其特征在于：

所述引脚（6）是BAG封装的球形引脚，且格栅阵列分布在基板（1）下表面中部。

4.按照权利要求1所述的叠堆封装结构的双倍速率同步动态随机存储器DDR，其特征在于：

所述各焊接点（4、4’）相对应地分布在各自基板（1、1’）外沿边上，并对称分布。