CN201298839Y - 一种铷频标的锁相倍频器 - Google Patents

Abstract

本实用新型公开了一种铷频标的锁相倍频器，它由锁相环芯片、环路滤波器、射频放大器、单片机构成，外部20MHz压控晶体振荡器的输出端与数字锁相环的输入端连接，数字锁相环的输出端与射频放大器的输入端连接，数字锁相环包括锁相环芯片和环路滤波器；锁相环芯片内部集成了鉴相器和压控振荡器并包括前置分频器和反馈分频器，鉴相器的输出端通过环路滤波器与压控振荡器的输入调谐端连接，数字锁相环的压控晶体振荡器输出分两路，一路和反馈分频器相连，一路和射频放大器的输入端相连，射频放大器的输出端作为本倍频器的输出端连接铷原子频标微波谐振腔的输入端。该倍频器结构简单，集成化程度高，具有合适的相位噪声，易于调试，功耗低，成本低廉。

Description

一种铷频标的锁相倍频器

技术领域

本实用新型涉及铷原子频标领域，更具体涉及一种铷频标的锁相倍频器，可广泛适用于雷达、通讯、小型化原子频标、频率稳定度测量等领域。

背景技术

小型铷原子频标是通过光、微波与原子的双共振及锁频环路将⁸⁷Rb原子的0-0跃迁谱线的稳定性和准确性传递给本振而构成的一种被动型原子频标。

它具有较小体积，较低功耗，较好的抗恶劣环境能力，同时具有较好的指标，能满足绝大多数军用和民用工程的需要。是目前应用最为广泛的一种原子频标，占有目前原子频标市场份额的95％。它可用于预警机、战机、飞航式导弹、电子对抗、战术移动通讯网、军用时同系统、蜂窝基站、3G/4G网络、电力监控等工程领域。

铷原子频标可以分为量子系统和电路系统两部分。电路系统一般由射频倍频器，频率综合调制器和同步检波器组成。射频倍频器单元是产生6834.6875MHz微波探询信号的前级，倍频按20lgN的关系扩大输入源的相噪，而综合单元输出的5.3125MHz信号在末级才参与混频，因此射频倍频单元的附加相噪是决定整个射频链的相位噪声的最重要因素。

传统倍频一般是利用非线性器件，如晶体管、整流器、阶跃二极管，使输入信号的波形发生非线性变换，再接入带通滤波器或具有选择性的调谐放大器选出所需要的谐波实现倍频。典型的有三极管丙类倍频，电流开关倍频和阶跃二极管倍频。三极管丙类倍频由于输入信号相位零点与经过选频后的输出信号零点存在相位差，因而相位噪声高，频率稳定度差。后来美国richard等人提出的电流开关倍频，它依据高速逻辑电路中的射级耦合电流开关的原理工作，基于跃变电流作用于临街阻尼状态的L-C-R电路时，在回路两端可以得到短的暂态过程，因而可以形成窄脉冲，改善了相位噪声和相位抖动。但受到回路分布参数(如寄生电容)的影响，阻尼振荡的脉冲宽度T和幅度值V都受到了限制，使其不能把矩形脉冲很好的变成更窄的尖峰脉冲，限制了电流开关倍频效率的进一步提高。

发明内容

本实用新型的目的是在于提供了一种铷频标的锁相倍频器，其结构简单，集成化程度高，具有合适的相位噪声，易于调试，功耗低，成本低廉，倍频效率高。

本实用新型是这样实现的：

一种铷频标的锁相倍频器，它包括锁相环芯片9(ADF4360-8)、环路滤波器3、射频放大器5、单片机7。外部20MHz压控晶体振荡器的输出端与数字锁相环8的输入端连接，数字锁相环8的输出端与射频放大器5的输入端连接，射频放大器5的输出端为本倍频器的输出端。锁相环芯片9(ADF4360-8)集成了鉴相器2(PD)和压控振荡器4(VCO)，鉴相器2(PD)的输出端通过环路滤波器3与压控振荡器4(VCO)的输入调谐端连接。由于锁相环芯片9(ADF4360-8)内部集成了压控振荡器4(VCO)，压控振荡器4(VCO)的一端已经在芯片内部和反馈分频器6的输入端相连了，因此不需要在外部用功分器将压控振荡器4(VCO)的输出信号分两路，而是直接通过LC阻抗匹配连接到射频放大器5的输入端。射频放大器5将180MHz的信号放大、匹配后和小数综合5.3125MHz信号一起送入铷原子频标的微波谐振腔进行阶跃倍频、混频。单片机7上的MOSI/P2.2、OCD/P2.1、SCLK/P2.5分别与锁相环芯片9(ADF4360-8)上的时钟线(CLK)、数据线(DATA)、使能端(LE)依次连接。

其中，利用单片机7(P89LPC932)对锁相环芯片(ADF4360-8)的前置分频器和反馈分频器赋值，可以随时改变寄存器的值，从而改变鉴相频率或输出频率，易于调试。

本锁相倍频器与传统用于铷频标的模拟倍频器相比具有以下优点：

1、电路结构简单、占用电路板面积小、功耗低。本倍频器采用了内部集成压控振荡器(VCO)的锁相环芯片。省掉了传统锁相倍频的压控振荡器(VCO)。节省了电路板面积，降低了成本。

2、参数由软件设置，易于修改调试。本倍频器通过单片机配置PLL芯片的寄存器，可随时改变鉴相频率，从而调节倍频器输出频谱的相噪。

3、由于采用锁相倍频，可以方便的调节环路低通滤波器，找到一个抑制杂散的最佳点，从而改善原子频标频率输出抖动。

4、便于铷原子频标小型化。本倍频器集成度高，易于调试，体积小，便于生成集成套片，生产小型化铷原子频标。

附图说明

图1为一种铷频标的锁相倍频器原理方框图

其中：1—前置分频器；2—鉴相器；3—环路滤波器；4—压控振荡器；5—射频放大器；6—反馈分频器；7—单片机。9—锁相环芯片ADF4360-8它包括前置分频器1、鉴相器2、压控振荡器4和反馈分频器6。8—数字锁相环它包括锁相环芯片9(ADF4360-8)和环路滤波器3。

图2为一种铷频标的锁相倍频器的软件控制流程图

图3为单片机和锁相环芯片的连接图

部件选取：

锁相环芯片9选用美国ANALOG公司的ADF4360-8。

射频放大器5选用中国电子科技集团第十三研究所的低噪声线性放大器HE389B。

环路滤波器3用电阻和电容搭建，各电阻和电容的值用美国ANALOG公司的锁相环仿真软件ADIsimPLL计算得出。

单片机7选用飞利浦公司的LPC900系列的P89LPC932。

具体实施方式

下面结合附图对本实用新型做进一步的说明：

如附图1可知，一种铷频标的锁相倍频器，它包括如下构件：锁相环芯片9(ADF4360-8)、环路滤波器3、射频放大器5、单片机7。其特征在于：铷原子频标压控晶振20MHz信号与锁相环芯片9(ADF4360-8)内的前置分频器1输入端连接，经分频后作为锁相环(PLL)的输入参考频率信号送入鉴相器2，鉴相器2对前置分频器1和反馈分频器6输出信号进行相位比较，鉴相器2输出级集成了电荷泵，将两路输入信号的相位差反映为脉冲电流信号，其负载驱动能力比较强。鉴相器2的输出端与环路滤波器3的输入端连接，环路滤波器3的输出端与压控振荡器4的调谐输入端连接。环路滤波器3采用无源三阶滤波器滤掉电荷泵输出信号中的高频成分。因为有源滤波器虽然直流功率增益大，但会引入更大的附加相位噪声及零点漂移的问题。而无源滤波器具有电路结构简单，噪声低，稳定度高的特点。经过滤波后的信号近似为直流，输入到压控振荡器4的电压调谐端，去控制压控振荡器4的输出频率。压控振荡器4输出频率范围通过外接两个电感来设置。压控振荡器4的输出端经LC阻抗匹配后与射频放大器5的输入端连接。信号经过射频放大器5后变为功率24dBm，输出阻抗50欧姆的信号，即为本倍频器的输出信号。单片机7上的MOSI/P2.2、OCD/P2.1、SCLK/P2.5分别与与锁相环芯片9(ADF4360-8)上的数据线(DATA)、使能端(LE)、时钟线(CLK)依次连接，如附图3所示。

如附图2可知，本倍频器的倍频次数由单片机对ADF4360-8进行软件控制来实现。具体流程如下：

(1)主程序开始

(2)初始化

(3)调用子程序配置R寄存器

(4)调用子程序配置control寄存器

(5)调用子程序配置N寄存器

(6)主程序结束

具体程序如下：

根据芯片控制字配置时序要求，对寄存器赋值顺序为R寄存器、control寄存器、N寄存器。且Control寄存器和N寄存器赋值间隔应大于15ms。

P89LPC932配置寄存器的C程序如下：

  void byte_shift(unsigned long)；

  void delay(unsigned int count)

{  int i；

   for(i＝0；i<count；i++)；

}

   void port_init(void)

{  sclk＝0；

   le＝1；

    sdata＝1；

}

  void main()

{    P2M1＝0x00；

     P2M2＝0xff；

     port_init()；

     byte_shift(0x300011)；//R latch，R＝4

     byte_shift(0x06fd64)；//control latch

     delay(7500)；//15ms间隔

     byte_shift(0x202402)；//N latch，N＝36

     while(1)；

}

void byte_shift(unsigned long data_24)

 {   unsigned long temp；

     sclk＝0；

     le＝0；

     for(temp＝0x800000；temp；temp>>＝1)

    {    sdata＝data_24&temp；

         delay(50)；

         sclk＝1；

         delay(50)；

         sclk＝0；

    }

     le＝1；

     delay(20)；

}

实验结果：

在实验中，输入信号频率为20MHz，用频谱仪观察其180MHz输出频谱，结果为：在偏离载波10kHz处的相位噪声约为-100dBc/Hz。边带杂散(1MHz)-75dBc，输出幅度约为24dBm。

将该锁相倍频电路接入整机，取代整机中原有的射频倍频电路，进行了小型铷原子频标整机闭环。闭环测得的秒级稳定度为σ_y(1s)≤3E-11，达到商用小型铷原子频标性能指标，而其板面积仅为原倍频电路的1/2，功耗仅为原倍频电路的1/3。实验结果表明，对指标要求不是太高的小型原子频标而言，采用该锁相倍频方案应是一个不错的选择。

Claims (3)

1、一种铷频标的锁相倍频器，它由锁相环芯片(9)、环路滤波器(3)、射频放大器(5)、单片机(7)构成，其特征在于：外部20MHz压控晶体振荡器(4)的输出端与数字锁相环(8)的输入端连接，数字锁相环(8)的输出端与射频放大器(5)的输入端连接，数字锁相环(8)包括锁相环芯片(9)和环路滤波器(3)；锁相环芯片(9)内部集成了鉴相器(2)和压控振荡器(4)并包括前置分频器(2)和反馈分频器(6)，鉴相器(2)的输出端通过环路滤波器(3)与压控振荡器(4)的输入调谐端连接，单片机(7)与锁相环芯片(9)的三线接口连接。

2、根据权利要求1所述的一种铷频标的锁相倍频器，其特征在于：数字锁相环(8)的压控晶体振荡器(4)输出分两路，一路和反馈分频器(6)相连，一路和射频放大器(5)的输入端相连，射频放大器(5)的输出端作为本倍频器的输出端连接铷原子频标微波谐振腔的输入端。

3、根据权利要求1所述的一种铷频标的锁相倍频器，其特征在于：单片机7上的MOSI/P2.2、OCD/P2.1、SCLK/P2.5分别与与锁相环芯片(9)上的数据线(DATA)、使能端(LE)、时钟线(CLK)依次连接。

Images