CN201017879Y - 芯片组装体与芯片封装体 - Google Patents

Abstract

本实用新型提供一种芯片组装体与芯片封装体，特别涉及一种芯片组装体，其包括一芯片与至少一被动元件。芯片包括一基材、一线路单元、多个第一焊垫与多个导电孔道。基材具有彼此相对的一第一表面与一第二表面。线路单元配置于第一表面上，且这些第一焊垫配置于第二表面上。这些导电孔道贯穿基材，其中这些导电孔道电性连接这些第一焊垫与线路单元。此外，被动元件配置于第二表面上且电性连接至这些第一焊垫。此外，亦提出一种应用上述的芯片组装体的芯片封装体。本实用新型所述的芯片组装体与芯片封装体，其电性效能有所提升，被动元件亦可作为散热片而将芯片所产生的热传递至外界环境中。

Description

芯片组装体与芯片封装体

技术领域

本实用新型是有关于一种半导体元件，且特别是有关于一种芯片组装体与芯片封装体。

背景技术

在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计、集成电路的制作及集成电路的封装。

在集成电路的制作中，芯片(chip)是经由晶圆(wafer)制作、形成集成电路以及切割晶圆(wafer sawing)等步骤而完成。晶圆具有一主动面(active surface)，其泛指晶圆的具有主动元件(active element)的表面。当晶圆内部的集成电路完成之后，晶圆的主动面更配置有多个焊垫(bonding pad)，以使最终由晶圆切割所形成的芯片可经由这些焊垫而向外电性连接于一承载器(carrier)。承载器例如为一导线架(leadframe)或一电路板(circuit board)。芯片可通过引线接合技术(wire-bondingtechnology)或覆晶接合技术(flip-chip bonding technology)配置于承载器上且电性连接至承载器，使得芯片的这些焊垫可电性连接至承载器的多个接点，以构成一芯片封装体。

就覆晶接合技术而言，通常在晶圆的主动面上形成这些焊垫之后，会于各个焊垫上制作一导电凸块(conductive bump)，以作为芯片电性连接至承载器的中介。由于这些导电凸块通常以面阵列的方式排列于芯片的主动面上，使得覆晶接合技术适于运用在高接点数及高接点密度的芯片封装体，例如已普遍地应用于半导体封装产业中的覆晶/球格阵列式封装(flip chip/ball gridarray package)。此外，相较于引线接合技术，由于这些导电凸块可提供芯片与承载器之间较短的传输路径，使得覆晶接合技术可提升芯片封装体的电性效能(electrical performance)。

已知的芯片封装体的芯片在进行高速启动(turn on)与关闭(turn off)的切换时，芯片内部的电流回路会产生切换噪声(switching noise)，而配置于芯片封装体内的去耦合电容(decoupling capacitor)将适时地稳定电源与过滤高频噪声。在已知的芯片封装体中，去耦合电容依照设计需求而配置于承载器内或承载器上，然而这些配置去耦合电容的位置皆有其缺点。进言之，配置于承载器内的去耦合电容其制作不易且制造成本较高。

此外，配置于承载器上的去耦合电容虽然其电容值可较大，但是配置于承载器上的去耦合电容与芯片相距较远而无法达到预期的效果。

实用新型内容

本实用新型提供一种芯片组装体及芯片封装体，其电性效能较佳。

本实用新型提出一种芯片组装体，其包括一芯片与至少一被动元件(passive element)。芯片包括一基材(substrate)、一线路单元(circuit unit)、多个第一焊垫与多个导电孔道(conductivevia)。基材具有彼此相对的一第一表面与一第二表面。线路单元配置于第一表面上，且这些第一焊垫配置于第二表面上。这些导电孔道贯穿基材，其中这些导电孔道电性连接这些第一焊垫与线路单元。此外，被动元件配置于第二表面上且电性连接至这些第一焊垫。

本实用新型提出一种芯片封装体，其包括一承载器与一芯片组装体。芯片组装体配置于承载器上且电性连接至承载器，芯片组装体包括一芯片与至少一被动元件。芯片包括一基材、一线路单元、多个第一焊垫与多个导电孔道。基材具有彼此相对的一第一表面与一第二表面，其中第一表面面向承载器。线路单元配置于第一表面上，且这些第一焊垫配置于第二表面上。这些导电孔道贯穿基材，其中这些导电孔道电性连接这些第一焊垫与线路单元。此外，被动元件配置于第二表面上且电性连接至这些第一焊垫。

由于本实用新型的被动元件是配置于芯片的背面，所以与已知技术的将被动元件配置于承载器上的作法相较，本实用新型的芯片组装体的被动元件与芯片相距较近。因此，当芯片运作时，被动元件所能达到的效能较佳，使得本实用新型的芯片组装体与应用其的芯片封装体的电性效能有所提升。

本实用新型所述的芯片组装体与芯片封装体，其电性效能有所提升，被动元件亦可作为散热片而将芯片所产生的热传递至外界环境中。

附图说明

图1绘示本实用新型第一实施例的一种芯片封装体的剖面示意图。

图2绘示本实用新型第二实施例的一种芯片封装体的剖面示意图。

具体实施方式

为让本实用新型的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

请参考图1，其绘示本实用新型第一实施例的一种芯片封装体的剖面示意图。第一实施例的芯片封装体200包括一承载器210与一芯片组装体220。芯片组装体220配置于承载器210上且电性连接至承载器210，而芯片组装体220包括一芯片222与至少一被动元件224(图1仅示意地绘示一个)。

芯片222包括一基材222a、一线路单元222b、多个焊垫222c与多个导电孔道222d。基材222a具有彼此相对的两表面S1、S2，其中基材222a的表面S1面向承载器210。线路单元222b配置于基材222a的表面S1上。这些焊垫222c配置于基材222a的表面S2(即芯片222的背面)上。这些导电孔道222d贯穿基材222a，其中这些导电孔道222d电性连接这些焊垫222c与线路单元222b。此外，被动元件224配置于基材222a的表面S2上且电性连接至这些焊垫222c。

由于被动元件224配置于芯片222的基材222a的表面S2上，所以与已知技术的将被动元件配置于承载器上的作法相较，芯片封装体200的被动元件224与芯片222相距较近。因此，当芯片222运作时，被动元件224所能达到的效能为较佳，使得芯片封装体200的电性效能有所提升。

在第一实施例中，被动元件224可为电容，其包括两导电层224a与一介电层224b。这些导电层224a可通过表面粘着技术(surface mounting technology)而分别电性连接至这些焊垫222c，且介电层224b配置于这些导电层224a之间。此外，这些导电层224a可分别为接地层(ground layer)与电源层(powerlayer)。

第一实施例的线路单元222b包括至少一晶体管100(图1仅示意地绘示一个)与多条线路102、104、106。晶体管100可配置在基材222a的表面S1上，且晶体管100电性连接至线路102，进而电性连接至承载器210。此外，线路104可做为电源线路，而线路106可作为接地线路。当然，线路单元222b亦可包括其他集成电路元件(未绘示)与其他集成电路(未绘示)，在此第一实施例只是用以举例而非限定本实用新型。

详言之，第一实施例的芯片222的线路单元222b中的电源线路104可经由部分的导电孔道222d(亦即电源导电孔道)与部分的焊垫222c(亦即电源焊垫)，而电性连接至被动元件224的其中一导电层224a(亦即电源层)。此外，芯片222的线路单元222b中的接地线路106可经由另一部分的导电孔道222d(亦即接地导电孔道)与另一部分的焊垫222c(亦即接地焊垫)，而电性连接至被动元件224的另一导电层224a(亦即接地层)。

当第一实施例的芯片封装体200的芯片222在进行高速启动与关闭的切换时，传输于芯片222的线路单元222b内的电流会引起切换噪声。配置于基材222a的表面S2上的被动元件224可作为去耦合电容而适时地稳定电源与过滤高频噪声。与已知技术相较，由于被动元件224与芯片222相距较近，因此例如为电容的被动元件224其稳定电源与过滤高频噪声的效果较佳。

值得说明的是，第一实施例中，承载器210可为电路板，且芯片组装体220更包括多个导电凸块226。这些导电凸块226配置于线路单元222b的一表面S3(即芯片222的主动面)与承载器210之间，其中表面S3为线路单元222b的远离基材222a的表面，表面S 4为线路单元222b的靠近基材222a的表面。芯片222通过这些导电凸块226而电性连接至承载器210。综言之，第一实施例的芯片222是通过覆晶接合技术而电性连接至承载器210。

请参考图2，其绘示本实用新型第二实施例的一种芯片封装体的剖面示意图。第二实施例的芯片封装体300与第一实施例的芯片封装体200的主要不同之处在于，被动元件324的外型与配置方式。在第二实施例中，被动元件324包括两导电层324a、一介电层324b与多个导电贯孔(conductive through hole)324c。介电层324b配置于这些导电层324a之间，且这些导电贯孔324c贯穿介电层324b。此外，就图2所绘示的相对位置而言，位于介电层下方的导电层324a具有多个焊垫324d与一导电部(conductive portion)324e，且这些焊垫324d与导电部324e电性绝缘。

这些导电贯孔324c电性连接位于介电层324b上方的导电层324a与这些焊垫324d。此外，这些焊垫324d电性连接至部分的焊垫322c，且导电部324e电性连接至另一部分的焊垫322c。

详言之，第二实施例的芯片322的线路单元322b中的电源线路104可经由部分的导电孔道322d(亦即电源导电孔道)、部分的焊垫322c(亦即电源焊垫)、焊垫324d与导电贯孔324c，而电性连接至被动元件324的位于介电层324b上方的导电层324a(亦即电源层)。此外，芯片322的线路单元322b的接地线路106可经由另一部分的导电孔道322d(亦即接地导电孔道)与另一部分的焊垫322c(亦即接地焊垫)，而电性连接至被动元件324的位于介电层324b下方的导电部324e(亦即接地层)。必须说明的是，位于介电层324b上方的导电层324a与位于介电层324b下方的导电部324e可依照设计需求而分别为接地层与电源层，据此上述实施例只是用以举例而非限定本实用新型。

值得注意的是，由于被动元件324的两导电层324a可以平行于基材322a的表面S2’(即芯片322的背面)的方式配置于芯片322上，所以两导电层324a的面积可较大。因此，当芯片322运作时，被动元件324亦可作为散热片而将芯片322所产生的热传递至外界环境中。

综上所述，本实用新型的芯片组装体与芯片封装体至少具有以下的优点：

一、由于本实用新型的被动元件是配置于芯片的背面，所以与已知技术的将被动元件配置于承载器上的作法相较，本实用新型的芯片组装体的被动元件与芯片相距较近。因此，当芯片运作时，被动元件所能达到的效能为较佳，使得本实用新型的芯片组装体与应用其的芯片封装体的电性效能有所提升。

二、由于本实用新型的被动元件的这些导电层可以平行于芯片的背面的方式配置于芯片上，所以这些导电层的面积可较大。

因此，当芯片运作时，被动元件亦可作为散热片而将芯片所产生的热传递至外界环境中。

以上所述仅为本实用新型较佳实施例，然其并非用以限定本实用新型的范围，任何熟悉本项技术的人员，在不脱离本实用新型的精神和范围内，可在此基础上做进一步的改进和变化，因此本实用新型的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

100：晶体管           102、104、106：线路

200、300：芯片封装体  210：承载器

220：芯片组装体       222、322：芯片

222a、322a：基材

222b、322b：线路单元

222c、322c、324d：焊垫

222d、322d：导电孔道

224、324：被动元件

224a、324a：导电层

224b、324b：介电层

226：导电凸块

324c：导电贯孔

324e：导电部

S1、S2、S2’、S3、S4：表面

Claims (10)

1.一种芯片组装体，其特征在于，所述芯片组装体包括：

一芯片，该芯片包括：

一基材，具有彼此相对的一第一表面与一第二表面；

一线路单元，配置于该第一表面上；

多个第一焊垫，配置于该第二表面上；以及

多个导电孔道，贯穿该基材，其中所述导电孔道电性连

接所述第一焊垫与该线路单元；以及

至少一被动元件，配置于该第二表面上且电性连接至所述第一焊垫。

2.根据权利要求1所述的芯片组装体，其特征在于，该线路单元包括至少一晶体管与多条线路，且该晶体管电性连接至所述线路的至少其中之一。

3.根据权利要求1或2所述的芯片组装体，其特征在于，该被动元件为电容。

4.根据权利要求3所述的芯片组装体，其特征在于，该被动元件包括：

两导电层，分别电性连接至所述第一焊垫；以及

一介电层，配置于所述导电层之间。

5.根据权利要求4所述的芯片组装体，其特征在于，所述导电层之一为接地层，且另一所述导电层为电源层。

6.根据权利要求3所述的芯片组装体，其特征在于，该被动元件包括：

一第一导电层；

一第二导电层，具有多个第二焊垫与一导电部，其中所述第二焊垫与该导电部电性绝缘；

一介电层，配置于该第一导电层与该第二导电层之间；以及

多个导电贯孔，贯穿该介电层且电性连接该第一导电层与所述第二焊垫，其中所述第二焊垫电性连接至部分所述第一焊垫，且该导电部电性连接至另一部分所述第一焊垫。

7.根据权利要求6所述的芯片组装体，其特征在于，该第一导电层为接地层，且该导电部为电源层。

8.根据权利要求6所述的芯片组装体，其特征在于，该第一导电层为电源层，且该导电部为接地层。

9.根据权利要求1或2所述的芯片组装体，其特征在于，更包括多个导电凸块，其配置于该线路单元的一第三表面上，该第三表面较该线路单元的一第四表面更远离该基材。

10.一种芯片封装体，其特征在于，所述芯片封装体包括：

一承载器；以及

一根据权利要求1所述的芯片组装体，配置于该承载器上且电性连接至该承载器。