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CN206148141U - 存储器电源时序控制芯片 - Google Patents

存储器电源时序控制芯片 Download PDF

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CN206148141U
CN206148141U CN201621162379.7U CN201621162379U CN206148141U CN 206148141 U CN206148141 U CN 206148141U CN 201621162379 U CN201621162379 U CN 201621162379U CN 206148141 U CN206148141 U CN 206148141U
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power
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power switch
platform
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杨欣龙
洪明哲
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Nuvoton Technology Corp
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Nuvoton Technology Corp
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Abstract

一种存储器电源时序控制芯片，包括：多个输入接脚、控制电路及多个输出接脚。此些输入接脚用以接收对应于各处理器平台的多个控制信号。控制电路判断存储器电源时序控制芯片使用在此些处理器平台中的一选定处理器平台，并依据此选定处理器平台的控制信号产生对应的多个电源开关信号。此些输出接脚用以输出此些电源开关信号，以控制此选定处理器平台的存储器的电源时序。

Description

存储器电源时序控制芯片
技术领域
本实用新型是有关于一种控制芯片，且特别是有关于一种可相容于多种处理器平台的存储器电源时序控制芯片。
背景技术
一般来说，不同的处理器平台(例如英特尔(Intel)处理器平台或是超微(AMD)处理器平台)，对于其所搭载的动态随机存取存储器(DRAM)的电源时序的要求亦不相同。
举例来说，第四代双倍数据率同步动态随机存取存储器(DDR4SDRAM)电路正常运作所需的供电电源包括VPP电源(为2.5伏特)、VDD电源(或VDDQ电源，为1.2伏特)以及VTT电源(为0.6伏特)，而当计算机设计业者在发展Intel 2016KabyLake处理器平台并搭载DDR4SDRAM的计算机产品时，计算机设计业者需实现Intel 2016KabyLake处理器平台所要求的DDR4SDRAM的VPP电源、VDD电源(或VDDQ电源)以及VTT电源的电源时序(由Intel公司所制定)。同样地，当计算机设计业者发展AMD 2017AM4处理器平台并搭载DDR4SDRAM的计算机产品时，计算机设计业者需实现AMD 2017AM4处理器平台所要求的DDR4SDRAM的VPP电源、VDD电源(或VDDQ电源)以及VTT电源的电源时序(由AMD公司所制定)。
由于Intel 2016KabyLake处理器平台所要求的DDR4SDRAM的电源时序较为复杂，故在其公版线路的设计上，Intel公司建议设计业者可采用特定的逻辑芯片来实现。另外，由于AMD 2017AM4处理器平台所要求的DDR4SDRAM的电源时序较为单纯，故在其公版线路的设计上，AMD公司建议设计业者可采用电路群(discrete circuit)来实现。然而，针对不同的处理器平台，设计业者势必得准备不同的电路器件(例如上述的特定的逻辑芯片以及电路群器件)，如此一来，将会增加备料上的复杂度与成本。
实用新型内容
有鉴于此，本实用新型提供一种存储器电源时序控制芯片，可相容于多种处理器平台，故可降低电路设计业者的开发时间，还可降低电路设计业者在备料上的复杂度与成本。
本实用新型的存储器电源时序控制芯片包括多个输入接脚、平台选择电路、多个电源时序电路、输入选择电路、输出选择电路以及多个输出接脚。此些输入接脚用以接收对应于各处理器平台的多个控制信号。平台选择电路用以提供至少一选择信号以指示存储器电源时序控制芯片使用在此些处理器平台中的一选定处理器平台。此些电源时序电路的每一者用以依据此些控制信号而产生此些处理器平台的其中一者的多个电源开关信号。输入选择电路耦接到此些输入接脚以接收此些控制信号，耦接到平台选择电路以接收选择信号，且根据选择信号而将此些控制信号传送至此些电源时序电路的其中一者。输出选择电路耦接到平台选择电路以接收选择信号，耦接到此些电源时序电路以接收此些电源时序电路的每一者的此些电源开关信号，且根据选择信号而选择此些电源时序电路的其中该者的此些电源开关信号。此些输出接脚耦接到此些输出选择电路，并输出所选择的此些电源开关信号以控制此选定处理器平台的存储器的电源时序。
在本实用新型的一实施例中，平台选择电路包括：至少一搭接接脚，其中至少一搭接接脚用以搭接至不同的电压位准而产生不同的至少一选择信号。一次性可编程储存器或是暂存器，用以储存以及提供至少一选择信号。
在本实用新型的一实施例中，平台选择电路包括一次性可编程储存器或是暂存器，用以储存以及提供所述至少一选择信号。
在本实用新型的一实施例中，多种处理器平台包括超微2017AM4处理器平台以及英特尔2016KabyLake处理器平台或英特尔2015SkyLake处理器平台，且存储器包括第四代双倍数据率同步动态随机存取存储器DDR4SDRAM电路。
在本实用新型的一实施例中，电源时序包括DDR4SDRAM电路的VPP电源、VDD电源或VDDQ电源以及VTT电源的供电顺序。
在本实用新型的一实施例中，存储器电源时序控制芯片可相容于英特尔(Intel)处理器平台以及超微(AMD)处理器平台。此存储器电源时序控制芯片包括第一复合功能接脚、第二复合功能接脚、第三功能接脚、第四复合功能接脚、第五复合功能接脚、第六复合功能接脚、第七复合功能接脚以及控制电路。第一复合功能接脚用以接收英特尔(Intel)处理器平台的芯片组的SLP_S4#信号，或用以接收超微(AMD)处理器平台的应用处理单元(Application Processor Unit，简称APU)的SLP_S5#信号。第二复合功能接脚用以接收英特尔(Intel)处理器平台的VPP_PG信号，或用以接收超微(AMD)处理器平台的应用处理单元的AM4R1信号。第三功能接脚用以接收英特尔(Intel)处理器平台的芯片组的SLP_S3#信号，或用以接收超微(AMD)处理器平台的应用处理单元的SLP_S3#信号。第四复合功能接脚用以接收英特尔(Intel)处理器平台的中央处理器的DDR_VTT_CNTL信号，或用以接收超微(AMD)处理器平台的应用处理单元的S0A3_GPIO信号。控制电路耦接到第一复合功能接脚、第二复合功能接脚、第三功能接脚以及第四复合功能接脚。当控制电路判断存储器电源时序控制芯片使用在英特尔(Intel)处理器平台时，控制电路依据SLP_S4#信号、VPP_PG信号、SLP_S3#信号以及DDR_VTT_CNTL信号产生对应的第一电源开关信号、第二电源开关信号以及第三电源开关信号。当控制电路判断存储器电源时序控制芯片使用在超微(AMD)处理器平台时，控制电路依据SLP_S5#信号、AM4R1信号、SLP_S3#信号以及S0A3_GPIO信号产生对应的第一电源开关信号、第二电源开关信号以及第三电源开关信号。第五复合功能接脚耦接到控制电路，用以输出第一电源开关信号以控制英特尔(Intel)处理器平台或超微(AMD)处理器平台的DDR4SDRAM电路的VPP电源的电源时序。第六复合功能接脚耦接到控制电路，用以输出第二电源开关信号以控制DDR4SDRAM电路的VDD电源或VDDQ电源的电源时序。第七复合功能接脚耦接到控制电路，用以输出第三电源开关信号以控制DDR4SDRAM电路的VTT电源的电源时序。
在本实用新型的一实施例中，多个电源时序电路包括第一电源时序电路，若选定处理器平台为英特尔2016KabyLake处理器平台或英特尔2015SkyLake处理器平台，则第一电源时序电路于SLP_S4#信号使能之后，使能第一电源开关信号；第一电源时序电路于VPP_PG信号使能之后，使能第二电源开关信号；第一电源时序电路于SLP_S4#信号禁能之后，禁能第二电源开关信号；第一电源时序电路于第二电源开关信号禁能时的第一延迟时间之后，禁能第一电源开关信号；以及第一电源时序电路于SLP_S3#信号与DDR_VTT_CNTL信号之中择一以作为第三电源开关信号。
在本实用新型的一实施例中，多个电源时序电路包括第二电源时序电路，若选定处理器平台为超微2017AM4处理器平台，则第二电源时序电路于SLP_S5#信号使能时的第二延迟时间之后，使能第一电源开关信号；第二电源时序电路于第一电源开关信号使能时的第三延迟时间之后，使能第二电源开关信号；第二电源时序电路于SLP_S5#信号禁能时的第二延迟时间之后或在AM4R1信号禁能之后，禁能第一电源开关信号；第二电源时序电路于第一电源开关信号禁能时的第三延迟时间之后，禁能第二电源开关信号；第二电源时序电路于SLP_S3#信号以及S0A3_GPIO信号皆使能之后，使能第三电源开关信号；以及第二电源时序电路于SLP_S3#信号禁能后或S0A3_GPIO信号禁能后，禁能第三电源开关信号。
本实用新型的存储器电源时序控制芯片，相容于英特尔处理器平台以及超微处理器平台，存储器电源时序控制芯片包括：第一复合功能接脚，用以接收英特尔处理器平台的芯片组的SLP_S4#信号，或用以接收超微处理器平台的应用处理单元的SLP_S5#信号；第二复合功能接脚，用以接收英特尔处理器平台的VPP_PG信号，或用以接收超微处理器平台的应用处理单元的AM4R1信号；第三功能接脚，用以接收英特尔处理器平台的芯片组的SLP_S3#信号，或用以接收超微处理器平台的应用处理单元的SLP_S3#信号；以及第四复合功能接脚，用以接收英特尔处理器平台的中央处理器的DDR_VTT_CNTL信号，或用以接收超微处理器平台的应用处理单元的S0A3_GPIO信号；一控制电路，耦接到第一复合功能接脚、第二复合功能接脚、第三功能接脚以及第四复合功能接脚，当控制电路判断存储器电源时序控制芯片使用在英特尔处理器平台时，控制电路依据SLP_S4#信号、VPP_PG信号、SLP_S3#信号以及DDR_VTT_CNTL信号产生对应的第一电源开关信号、第二电源开关信号以及第三电源开关信号，当控制电路判断存储器电源时序控制芯片使用在超微处理器平台时，控制电路依据SLP_S5#信号、AM4R1信号、SLP_S3#信号以及S0A3_GPIO信号产生对应的第一电源开关信号、第二电源开关信号以及第三电源开关信号；第五复合功能接脚，耦接到控制电路，用以输出第一电源开关信号以控制英特尔(Intel)处理器平台或超微处理器平台的DDR4SDRAM电路的VPP电源的电源时序；第六复合功能接脚，耦接到控制电路，用以输出第二电源开关信号以控制DDR4SDRAM电路的VDD电源或VDDQ电源的电源时序；以及第七复合功能接脚，耦接到控制电路，用以输出第三电源开关信号以控制DDR4SDRAM电路的VTT电源的电源时序。
在本实用新型的一实施例中，存储器电源时序控制芯片包括一平台选择电路，用以提供至少一选择信号以指示存储器电源时序控制芯片使用在英特尔处理器平台与超微处理器平台的其中一者；第一电源时序电路，用以依据SLP_S4#信号、VPP_PG信号、SLP_S3#信号以及DDR_VTT_CNTL信号产生对应于英特尔处理器平台的第一电源开关信号、第二电源开关信号以及第三电源开关信号；第二电源时序电路，用以依据SLP_S5#信号、AM4R1信号、SLP_S3#信号以及S0A3_GPIO信号产生对应于超微处理器平台的第一电源开关信号、第二电源开关信号以及第三电源开关信号；一输入选择电路，耦接到平台选择电路以接收至少一选择信号，且根据至少一选择信号而将SLP_S4#信号、VPP_PG信号以及DDR_VTT_CNTL信号传送至第一电源时序电路，或是根据至少一选择信号而将SLP_S5#信号、AM4R1信号以及S0A3_GPIO信号传送至第二电源时序电路；以及一输出选择电路，耦接到平台选择电路、第一电源时序电路以及第二电源时序电路，当至少一选择信号指示存储器电源时序控制芯片使用在英特尔处理器平台时，输出选择电路输出第一电源时序电路的第一电源开关信号、第二电源开关信号以及第三电源开关信号，当至少一选择信号指示存储器电源时序控制芯片使用在超微处理器平台时，输出选择电路输出第二电源时序电路的第一电源开关信号、第二电源开关信号以及第三电源开关信号。
基于上述，本实用新型所提出的存储器电源时序控制芯片可相容于多种处理器平台。亦即，本实用新型实施例所提出的存储器电源时序控制芯片可针对不同的处理器平台，提供其所搭载的存储器电路的电源时序的完整解决方案。故可降低电路设计业者的开发时间，还可降低电路设计业者针对不同处理器平台于备料上的复杂度与成本。
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
下面的所附图式是本实用新型的说明书的一部分，绘示了本实用新型的示例实施例，所附图式与说明书的描述一起说明本实用新型的原理。
图1是依照本实用新型一实施例所绘示的存储器电源时序控制芯片的电路方块示意图。
图2是图1的存储器电源时序控制芯片的应用示意图。
图3A是图1的第一电源时序电路的部份信号时序示意图。
图3B是图1的第一电源时序电路的第三电源开关信号的电路实施示意图。
图4A是图1的第二电源时序电路的部份信号时序示意图。
图4B是图1的第二电源时序电路的第三电源开关信号的电路实施示意图。
附图标号
100：存储器电源时序控制芯片
120：控制电路
122：平台选择电路
1242：第一电源时序电路
1244：第二电源时序电路
126：输入选择电路
128：输出选择电路
141：第一复合功能接脚
142：第二复合功能接脚
143：第三功能接脚
144：第四复合功能接脚
145：第五复合功能接脚
146：第六复合功能接脚
147：第七复合功能接脚
310：多工器
410：与门
920：DDR4SDRAM电路
940：第一电压转换器
960：第二电压转换器
980：第三电压转换器
SLP_S4#、VPP_PG、SLP_S3#、DDR_VTT_CNTL、SLP_S5#、AM4R1、S0A3_GPIO：控制信号
SE：选择信号
TDL1：第一延迟时间
TDL2：第二延迟时间
TDL3：第三延迟时间
VPP_EN、VPP_EN1、VPP_EN2：第一电源开关信号
VDD_EN、VDD_EN1、VDD_EN2：第二电源开关信号
VTT_EN、VTT_EN1、VTT_EN2：第三电源开关信号
VPP、VDD、VDDQ、VTT：电源。
具体实施方式
为了使本实用新型的内容可以被更容易明了，以下特举实施例作为本实用新型确实能够据以实施的范例。另外，凡可能之处，在图式及实施方式中使用相同标号的器件/构件，为代表相同或类似部件。
本实用新型实施例所提出的存储器电源时序控制芯片可相容于多种不同的处理器平台(例如英特尔(Intel)处理器平台以及超微(AMD)处理器平台等等，但不限于此)，并可根据所选定的处理器平台而提供符合此选定的处理器平台的规格的电源时序给存储器，其中上述的存储器可为各种类型的动态随机存取存储器。然而，为了方便说明，以下实施例将以两种处理器平台：Intel 2016KabyLake处理器平台以及AMD 2017AM4处理器平台，并搭载DDR4SDRAM电路为范例来进行说明，至于其他类型或两种以上的处理器平台以及搭载其他类型的存储器的实施方式，本领域技术人员当可依据以下内容类推得之。特别一提的是，由于Intel 2016KabyLake处理器平台的DDR4SDRAM时序与Intel 2015SkyLake处理器平台的DDR4SDRAM时序相同，因此本实用新型以下所列举的实施方式亦适用于Intel2015SkyLake处理器平台。
以下请同时参照图1与图2，图1是依照本实用新型一实施例所绘示的存储器电源时序控制芯片100的电路方块示意图，图2是图1的存储器电源时序控制芯片100的应用示意图。存储器电源时序控制芯片100可相容于Intel 2016KabyLake处理器平台以及AMD2017AM4处理器平台，并可根据所选定使用的处理器平台，而提供符合此选定使用的处理器平台的规格的电源时序给DDR4SDRAM电路920，其中DDR4SDRAM电路920可包括至少一个DDR4存储器器件(component)或是可包括DDR4存储器模组(memory module)，其端视实际应用或设计需求而定。
在本实用新型的一实施例中，存储器电源时序控制芯片100可以采用特殊功能积体电路(ASIC)或可编程逻辑门阵列(FPGA)或可编程逻辑装置(PLD)如复杂可编程逻辑装置(CPLD)来实现，但不限于此。
存储器电源时序控制芯片100可包括多个输入接脚、控制电路120以及多个输出接脚。此些输入接脚可包括第一复合功能接脚141、第二复合功能接脚142、第三功能接脚143以及第四复合功能接脚144，而此些输出接脚可包括第五复合功能接脚145、第六复合功能接脚146以及第七复合功能接脚147，但本实用新型不限于此，上述输入接脚的数量以及上述输出接脚的数量端视存储器电源时序控制芯片所支援的处理器平台的类型以及所搭载的存储器的类型而定。
以下请参照表1，若存储器电源时序控制芯片100使用在Intel 2016KabyLake处理器平台，第一复合功能接脚141可用以接收Intel 2016KabyLake处理器平台的芯片组(chipset)的SLP_S4#信号(控制信号)，第二复合功能接脚142可用以接收Intel 2016KabyLake处理器平台的VPP_PG信号(控制信号)，其中VPP_PG信号用以表示Intel2016KabyLake处理器平台上的VPP电源是否已备妥，第三功能接脚143可用以接收Intel 2016KabyLake处理器平台的芯片组的SLP_S3#信号(控制信号)，而第四复合功能接脚144可用以接收Intel2016KabyLake处理器平台的中央处理器(CPU)的DDR_VTT_CNTL信号(控制信号)。
相对地，若存储器电源时序控制芯片100使用在AMD 2017AM4处理器平台，第一复合功能接脚141可用以接收AMD 2017AM4处理器平台的应用处理单元的SLP_S5#信号(控制信号)，第二复合功能接脚142可用以接收AMD 2017AM4处理器平台的应用处理单元的AM4R1信号(控制信号)，第三功能接脚143可用以接收AMD2017AM4处理器平台的应用处理单元的SLP_S3#信号(控制信号)，而第四复合功能接脚144可用以接收AMD 2017AM4处理器平台的应用处理单元的S0A3_GPIO信号(控制信号)。
表1
控制电路120耦接到第一复合功能接脚141、第二复合功能接脚142、第三功能接脚143以及第四复合功能接脚144。控制电路120可判断存储器电源时序控制芯片100是使用在Intel 2016KabyLake处理器平台或是使用在AMD 2017AM4处理器平台，稍后会再详细说明。
当控制电路120判断存储器电源时序控制芯片100使用在Intel 2016KabyLake处理器平台时，控制电路120可依据Intel 2016KabyLake处理器平台的SLP_S4#信号、VPP_PG信号、SLP_S3#信号以及DDR_VTT_CNTL信号产生对应的第一电源开关信号VPP_EN、第二电源开关信号VDD_EN以及第三电源开关信号VTT_EN，以提供符合Intel 2016KabyLake处理器平台的规格的电源时序(由Intel公司所制定，稍后会再详细说明)给DDR4SDRAM电路920。当控制电路120判断存储器电源时序控制芯片100使用在AMD 2017AM4处理器平台时，控制电路120可依据AMD 2017AM4处理器平台的SLP_S5#信号、AM4R1信号、SLP_S3#信号以及S0A3_GPIO信号产生对应的第一电源开关信号VPP_EN、第二电源开关信号VDD_EN以及第三电源开关信号VTT_EN，以提供符合AMD 2017AM4处理器平台的规格的电源时序(由AMD公司所制定，稍后会再详细说明)给DDR4SDRAM电路920。
如同先前所述，由于DDR4SDRAM电路920正常运作所需的供电电源可包括VPP电源、VDD电源或VDDQ电源以及VTT电源，故第五复合功能接脚145可用以输出第一电源开关信号VPP_EN以控制DDR4SDRAM电路920的VPP电源的电源时序；第六复合功能接脚146可用以输出第二电源开关信号VDD_EN以控制DDR4SDRAM电路920的VDD电源或VDDQ电源的电源时序；而第七复合功能接脚147可用以输出第三电源开关信号VTT_EN以控制DDR4SDRAM电路920的VTT电源的电源时序。如此一来，即可达到控制DDR4SDRAM电路920的供电时序的目的。
在本实用新型的一实施例中，VPP电源的电压值可为2.5伏特，VDD电源或VDDQ电源的电压值可为1.2伏特，而VTT电源的电压值则为VDD电源(或VDDQ电源)的电压值的一半(即0.6伏特)，但本实用新型并不以此为限。在本实用新型的其他实施例中，VDD电源或VDDQ电源的电压值也可低于1.2伏特，端视所采用的DDR4SDRAM电路920的电源规格而定，由于VTT电源的电压值为VDD电源(或VDDQ电源)的电压值的一半，故VTT电源的电压值将随着VDD电源(或VDDQ电源)的电压值的改变而改变。
举例来说，如图2所示，第五复合功能接脚145可用以输出第一电源开关信号VPP_EN至第一电压转换器940，第一电压转换器940可在第一电源开关信号VPP_EN的使能期间将所接收到的输入电压(例如5伏特，但不限于此)转换(例如降压)至2.5伏特，以作为DDR4SDRAM电路920的VPP电源。第六复合功能接脚146可用以输出第二电源开关信号VDD_EN至第二电压转换器960，第二电压转换器960可在第二电源开关信号VDD_EN的使能期间将所接收到的输入电压(例如5伏特，但不限于此)转换(例如降压)至1.2伏特(不限于此，端视所采用的DDR4SDRAM电路920的电源规格而定)，以作为DDR4SDRAM电路920的VDD电源或VDDQ电源。第七复合功能接脚147可用以输出第三电源开关信号VTT_EN至第三电压转换器980，第三电压转换器980可在第三电源开关信号VTT_EN的使能期间将所接收到的输入电压(例如VDD电源或VDDQ电源的1.2伏特电压，但不限于此)转换(降压)至0.6伏特(不限于此，端视所采用的DDR4SDRAM电路920的电源规格而定)，以作为DDR4SDRAM电路920的VTT电源。
以下将针对控制电路120的架构及运作进行说明。在本实用新型的一实施例中，如图1所示，控制电路120可包括平台选择电路122、多个电源时序电路(包括第一电源时序电路1242以及第二电源时序电路1244)、输入选择电路126以及输出选择电路128，但本实用新型不限于此。平台选择电路122可用以提供至少一选择信号SE以指示存储器电源时序控制芯片100使用在Intel 2016KabyLake处理器平台或是使用在AMD 2017AM4处理器平台。
输入选择电路126以及输出选择电路128耦接到平台选择电路122以接收选择信号SE。当选择信号SE指示存储器电源时序控制芯片100使用在Intel 2016KabyLake处理器平台(即选定处理器平台)时，输入选择电路126可受控于选择信号SE而将Intel2016KabyLake处理器平台的SLP_S4#信号、VPP_PG信号以及DDR_VTT_CNTL信号传送至第一电源时序电路1242，而Intel 2016KabyLake处理器平台的SLP_S3#信号则直接由第三功能接脚143传送至第一电源时序电路1242。第一电源时序电路1242可据以产生对应于Intel 2016KabyLake处理器平台的第一电源开关信号VPP_EN1、第二电源开关信号VDD_EN1以及第三电源开关信号VTT_EN1。输出选择电路128则可受控于选择信号SE而输出第一电源时序电路1242所产生的第一电源开关信号VPP_EN1、第二电源开关信号VDD_EN1以及第三电源开关信号VTT_EN1。
相对地，当选择信号SE指示存储器电源时序控制芯片100使用在AMD 2017AM4处理器平台(即选定处理器平台)时，输入选择电路126可受控于选择信号SE而将AMD 2017AM4处理器平台的SLP_S5#信号、AM4R1信号及S0A3_GPIO信号传送至第二电源时序电路1244，而AMD 2017AM4处理器平台的SLP_S3#信号则直接由第三功能接脚143传送至第二电源时序电路1244。第二电源时序电路1244可据以产生对应于AMD 2017AM4处理器平台的第一电源开关信号VPP_EN2、第二电源开关信号VDD_EN2以及第三电源开关信号VTT_EN2。输出选择电路128则可受控于选择信号SE而输出第二电源时序电路1244所产生的第一电源开关信号VPP_EN2、第二电源开关信号VDD_EN2以及第三电源开关信号VTT_EN2。
在本实用新型的一实施例中，如图1所示，输入选择电路126可采用解多工器(de-multiplexer)来实现，而输出选择电路128可采用多工器(multiplexer)来实现，但本实用新型并不以此为限。
在本实用新型的一实施例中，平台选择电路122可包括至少一搭接接脚(strappin)，此搭接接脚可用以搭接至不同的电压位准而产生不同的选择信号SE。举例来说，此搭接接脚可通过存储器电源时序控制芯片100外部的电阻或开关而上拉至一电源电压位准以产生逻辑高位准的选择信号SE，从而指示存储器电源时序控制芯片100使用在AMD 2017AM4处理器平台；或者是，此搭接接脚可通过存储器电源时序控制芯片100外部的电阻或开关而下拉至一接地电压位准以产生逻辑低位准的选择信号SE，从而指示存储器电源时序控制芯片100使用在Intel 2016KabyLake处理器平台。附带一提的，上述范例的选择信号SE的逻辑高低位准与处理器平台类型的对应关系仅只是一个范例。本领域具通常知识者皆知，选择信号SE的逻辑高低准位与处理器平台类型的对应关系是可以由设计者依实际需求来进行定义的。
在本实用新型的另一实施例中，平台选择电路122可包括一次性可编程储存器(one-time programmable storage)或是暂存器(register)，其可用来储存并提供选择信号SE。
以下请同时参照图1、图2、图3A与图3B。图3A是图1的第一电源时序电路1242的部份信号时序示意图，而图3B是第一电源时序电路1242的第三电源开关信号VTT_EN1的电路实施示意图，由Intel公司所制定。如图3A所示，第一电源时序电路1242可于SLP_S4#信号使能之后，使能第一电源开关信号VPP_EN1。第一电源时序电路1242可于VPP_PG信号使能之后，使能第二电源开关信号VDD_EN1。第一电源时序电路1242可于SLP_S4#信号禁能之后，禁能第二电源开关信号VDD_EN1。第一电源时序电路1242可于第二电源开关信号VDD_EN1禁能时的第一延迟时间TDL1之后，禁能第一电源开关信号VPP_EN1。另外，如图3B所示，第一电源时序电路1242中的多工器310可用以接收SLP_S3#信号与DDR_VTT_CNTL信号，并于SLP_S3#信号与DDR_VTT_CNTL信号之中择一(依实际应用或设计需求而定)以作为第三电源开关信号VTT_EN1。由于第一电源时序电路1242乃是依据Intel公司所制定的时序来运作，且并非本实用新型的重点所在，本领域技术人员当可依据图3A的信号时序示意图而据以实施第一电源时序电路1242，故在此不再赘述。
以下请同时参照图1、图2、图4A与图4B。图4A是图1的第二电源时序电路1244的部份信号时序示意图，而图4B是第二电源时序电路1244的第三电源开关信号VTT_EN2的电路实施示意图，由AMD公司所制定。如图4A所示，第二电源时序电路1244可于SLP_S5#信号使能时的第二延迟时间TDL2之后，使能第一电源开关信号VPP_EN2。第二电源时序电路1244可于第一电源开关信号VPP_EN2使能时的第三延迟时间TDL3之后，使能第二电源开关信号VDD_EN2。第二电源时序电路1244可于SLP_S5#信号禁能时的第二延迟时间TDL2之后或在AM4R1信号禁能之后，禁能第一电源开关信号VPP_EN2。第二电源时序电路1244可于第一电源开关信号VPP_EN2禁能时的第三延迟时间TDL3之后，禁能第二电源开关信号VDD_EN2。另外，如图4B所示，第二电源时序电路1244中的与门410可用以接收SLP_S3#信号以及S0A3_GPIO信号，并据以产生第三电源开关信号VTT_EN2。换句话说，第二电源时序电路1244可于SLP_S3#信号以及S0A3_GPIO信号皆使能之后，使能第三电源开关信号VTT_EN2。第二电源时序电路1244可于SLP_S3#信号禁能后或S0A3_GPIO信号禁能后，禁能第三电源开关信号VTT_EN2。由于第二电源时序电路1244乃是依据AMD公司所制定的时序来运作，且并非本实用新型的重点所在，本领域技术人员当可依据图4A的信号时序示意图而据以实施第二电源时序电路1244，故在此不再赘述。
综上所述，本实用新型实施例所提出的存储器电源时序控制芯片可相容于多种处理器平台。亦即，本实用新型实施例所提出的存储器电源时序控制芯片可针对不同的处理器平台，提供其所搭载的存储器电路的电源时序的完整解决方案。故可降低电路设计业者的开发时间，还可降低电路设计业者针对不同处理器平台于备料上的复杂度与成本。
虽然本实用新型已以实施例揭露如上，然其并非用以限定本实用新型，任何所属技术领域中具有通常知识者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，故本实用新型的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种存储器电源时序控制芯片，其特征在于，所述存储器电源时序控制芯片相容于多种处理器平台，所述存储器电源时序控制芯片包括：
多个输入接脚，用以接收对应于各所述多种处理器平台的多个控制信号；
一平台选择电路，用以提供至少一选择信号以指示所述存储器电源时序控制芯片使用在所述多种处理器平台中的一选定处理器平台；
多个电源时序电路，所述多个电源时序电路的每一者用以依据所述多个控制信号而产生所述多种处理器平台的其中一者的多个电源开关信号；
一输入选择电路，耦接到所述多个输入接脚以接收所述多个控制信号，耦接到所述平台选择电路以接收所述至少一选择信号，且根据所述至少一选择信号而将所述多个控制信号传送至所述多个电源时序电路的其中一者；
一输出选择电路，耦接到所述平台选择电路以接收所述至少一选择信号，耦接到所述多个电源时序电路以接收所述多个电源时序电路的每一者的所述多个电源开关信号，且根据所述至少一选择信号而选择所述多个电源时序电路的其中该者的所述多个电源开关信号；以及
多个输出接脚，耦接到所述输出选择电路，并输出所选择的所述多个电源开关信号，以控制所述选定处理器平台的一存储器的一电源时序。
2.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述平台选择电路包括：
至少一搭接接脚，其中所述至少一搭接接脚用以搭接至不同的电压位准而产生不同的所述至少一选择信号。
3.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述平台选择电路包括：
一次性可编程储存器或是暂存器，用以储存以及提供所述至少一选择信号。
4.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述多种处理器平台包括超微2017AM4处理器平台以及英特尔2016KabyLake处理器平台或英特尔2015 SkyLake处理器平台，且所述存储器包括第四代双倍数据率同步动态随机存取存储器DDR4 SDRAM电路。
5.根据权利要求4所述的存储器电源时序控制芯片，其特征在于，所述电源时序包括所述DDR4 SDRAM电路的VPP电源、VDD电源或VDDQ电源以及VTT电源的供电顺序。
6.根据权利要求4所述的存储器电源时序控制芯片，其特征在于，所述多个输入接脚包括：
第一复合功能接脚，用以接收所述英特尔2016 KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台的芯片组的SLP_S4#信号，或用以接收所述超微2017AM4处理器平台的应用处理单元的SLP_S5#信号；
第二复合功能接脚，用以接收所述英特尔2016 KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台的VPP_PG信号，或用以接收所述超微2017 AM4处理器平台的应用处理单元的AM4R1信号；
第三功能接脚，用以接收所述英特尔2016 KabyLake处理器平台或所述英特尔2015SkyLake处理器平台的所述芯片组的SLP_S3#信号，或用以接收所述超微2017AM4处理器平台的所述应用处理单元的SLP_S3#信号；以及
第四复合功能接脚，用以接收所述英特尔2016 KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台的中央处理器的DDR_VTT_CNTL信号，或用以接收所述超微2017AM4处理器平台的所述应用处理单元的S0A3_GPIO信号，
其中所述多个输出接脚包括：
第五复合功能接脚，用以输出第一电源开关信号以控制所述DDR4 SDRAM电路的VPP电源的电源时序；
第六复合功能接脚，用以输出第二电源开关信号以控制所述DDR4 SDRAM电路的VDD电源或VDDQ电源的电源时序；以及
第七复合功能接脚，用以输出第三电源开关信号以控制所述DDR4 SDRAM电路的VTT电源的电源时序。
7.根据权利要求6所述的存储器电源时序控制芯片，其特征在于，所述多个电源时序电路包括第一电源时序电路，若所述选定处理器平台为所述英特尔2016KabyLake处理器平台或所述英特尔2015 SkyLake处理器平台，则所述第一电源时序电路于所述SLP_S4#信号使能之后，使能所述第一电源开关信号；所述第一电源时序电路于所述VPP_PG信号使能之后，使能所述第二电源开关信号；所述第一电源时序电路于所述SLP_S4#信号禁能之后，禁能所述第二电源开关信号；所述第一电源时序电路于所述第二电源开关信号禁能时的第一延迟时间之后，禁能所述第一电源开关信号；以及所述第一电源时序电路于所述SLP_S3#信号与所述DDR_VTT_CNTL信号之中择一以作为所述第三电源开关信号。
8.根据权利要求6所述的存储器电源时序控制芯片，其特征在于，所述多个电源时序电路包括第二电源时序电路，若所述选定处理器平台为所述超微2017AM4处理器平台，则所述第二电源时序电路于所述SLP_S5#信号使能时的第二延迟时间之后，使能所述第一电源开关信号；所述第二电源时序电路于所述第一电源开关信号使能时的第三延迟时间之后，使能所述第二电源开关信号；所述第二电源时序电路于所述SLP_S5#信号禁能时的所述第二延迟时间之后或在所述AM4R1信号禁能之后，禁能所述第一电源开关信号；所述第二电源时序电路于所述第一电源开关信号禁能时的所述第三延迟时间之后，禁能所述第二电源开关信号；所述第二电源时序电路于所述SLP_S3#信号以及所述S0A3_GPIO信号皆使能之后，使能所述第三电源开关信号；以及所述第二电源时序电路于所述SLP_S3#信号禁能后或所述S0A3_GPIO信号禁能后，禁能所述第三电源开关信号。
9.一种存储器电源时序控制芯片，其特征在于，所述存储器电源时序控制芯片相容于英特尔处理器平台以及超微处理器平台，所述存储器电源时序控制芯片包括：
第一复合功能接脚，用以接收所述英特尔处理器平台的芯片组的SLP_S4#信号，或用以接收所述超微处理器平台的应用处理单元的SLP_S5#信号；
第二复合功能接脚，用以接收所述英特尔处理器平台的VPP_PG信号，或用以接收所述超微处理器平台的应用处理单元的AM4R1信号；
第三功能接脚，用以接收所述英特尔处理器平台的所述芯片组的SLP_S3#信号，或用以接收所述超微处理器平台的所述应用处理单元的SLP_S3#信号；以及
第四复合功能接脚，用以接收所述英特尔处理器平台的中央处理器的DDR_VTT_CNTL信号，或用以接收所述超微处理器平台的所述应用处理单元的S0A3_GPIO信号；
一控制电路，耦接到所述第一复合功能接脚、所述第二复合功能接脚、所述第三功能接脚以及所述第四复合功能接脚，当所述控制电路判断所述存储器电源时序控制芯片使用在所述英特尔处理器平台时，所述控制电路依据所述SLP_S4#信号、所述VPP_PG信号、所述SLP_S3#信号以及所述DDR_VTT_CNTL信号产生对应的第一电源开关信号、第二电源开关信号以及第三电源开关信号，当所述控制电路判断所述存储器电源时序控制芯片使用在所述超微处理器平台时，所述控制电路依据所述SLP_S5#信号、所述AM4R1信号、所述SLP_S3#信号以及所述S0A3_GPIO信号产生对应的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号；
第五复合功能接脚，耦接到所述控制电路，用以输出所述第一电源开关信号以控制所述英特尔(Intel)处理器平台或所述超微处理器平台的DDR4 SDRAM电路的VPP电源的电源时序；
第六复合功能接脚，耦接到所述控制电路，用以输出所述第二电源开关信号以控制所述DDR4 SDRAM电路的VDD电源或VDDQ电源的电源时序；以及
第七复合功能接脚，耦接到所述控制电路，用以输出所述第三电源开关信号以控制所述DDR4 SDRAM电路的VTT电源的电源时序。
10.根据权利要求9所述的存储器电源时序控制芯片，其特征在于，所述控制电路包括：
一平台选择电路，用以提供至少一选择信号以指示所述存储器电源时序控制芯片使用在所述英特尔处理器平台与所述超微处理器平台的其中一者；
第一电源时序电路，用以依据所述SLP_S4#信号、所述VPP_PG信号、所述SLP_S3#信号以及所述DDR_VTT_CNTL信号产生对应于所述英特尔处理器平台的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号；
第二电源时序电路，用以依据所述SLP_S5#信号、所述AM4R1信号、所述SLP_S3#信号以及所述S0A3_GPIO信号产生对应于所述超微处理器平台的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号；
一输入选择电路，耦接到所述平台选择电路以接收所述至少一选择信号，且根据所述至少一选择信号而将所述SLP_S4#信号、所述VPP_PG信号以及所述DDR_VTT_CNTL信号传送至所述第一电源时序电路，或是根据所述至少一选择信号而将所述SLP_S5#信号、所述AM4R1信号以及所述S0A3_GPIO信号传送至所述第二电源时序电路；以及
一输出选择电路，耦接到所述平台选择电路、所述第一电源时序电路以及所述第二电源时序电路，当所述至少一选择信号指示所述存储器电源时序控制芯片使用在所述英特尔处理器平台时，所述输出选择电路输出所述第一电源时序电路的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号，当所述至少一选择信号指示所述存储器电源时序控制芯片使用在所述超微处理器平台时，所述输出选择电路输出所述第二电源时序电路的所述第一电源开关信号、所述第二电源开关信号以及所述第三电源开关信号。
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