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CN1933178A - 半导体器件 - Google Patents

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CN1933178A
CN1933178A CNA2006101089198A CN200610108919A CN1933178A CN 1933178 A CN1933178 A CN 1933178A CN A2006101089198 A CNA2006101089198 A CN A2006101089198A CN 200610108919 A CN200610108919 A CN 200610108919A CN 1933178 A CN1933178 A CN 1933178A
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transistor
drain electrode
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石井智之
龟代典史
峰利之
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Abstract

本发明提供一种半导体器件，在增益单元结构的存储单元中，能实现稳定的读出动作。本发明的半导体器件包括写入晶体管(Qw)，其具有：形成在绝缘层(6)上的源极(2)和漏极(3)；沟道(4)，由半导体构成，形成在绝缘层(6)上、并形成在源极(2)和漏极(3)之间；以及栅极(1)，形成在绝缘层(6)的上部、并形成在源极(2)和漏极(3)之间，与沟道(4)隔着栅极绝缘膜(5)而电绝缘，并控制沟道(4)的电位。沟道(4)在源极(2)和漏极(3)的侧面将源极(2)和漏极(3)电连接。

Description

半导体器件
技术领域
本发明涉及半导体器件，尤其涉及应用于具有增益单元(gaincell)结构的存储单元的半导体器件有效的技术。
背景技术
随着微细化的推进，人们已经能在同一芯片上集成多个晶体管，而且已经能够在同一芯片上安装具有多种功能的电路。将处理器与存储器一起混装在同一芯片上的片内存储器(on chip memory)，与将存储器单独作为一个芯片的结构相比，在数据传输率、功耗这两个方面都是优越的。特别是随着以移动电话、PDA(Personal DigitalAssistance)为代表的移动设备的功能的不断提高，高功能和功耗的两者兼顾受到重视，因此片内存储器将起到很大的作用。
片内存储器，从与逻辑晶体管的制造工艺的相容性考虑，主要使用SRAM(Static Random Access Memory)。
在非专利文献1中，公开了关于SRAM的片内的低功率的技术。
另一方面，作为集成度比SRAM高的存储器，已知DRAM(Dynamic Random Access Memory)。但是，DRAM采用在电容器中蓄积电荷的动作原理，以微细的单元面积确保一定量以上的电容器容量，因此引入像Ta2O5(五氧化钽)那样的高介电常数材料和立体结构是必不可少的，因而与构成存储器的外围电路和其它逻辑电路的逻辑晶体管的工艺相容性差。
因此，作为不采用特殊电容器结构即可动作的DRAM，提出了一种被称作增益单元的存储元件结构(增益单元结构)。该增益单元是通过写入用晶体管向存储节点(电荷蓄积节点)注入电荷、利用另设的读出用晶体管的电导随所蓄积的电荷而变化的特性进行读出的存储单元。
在专利文献1和专利文献2中，公开了关于增益单元结构的技术。另外，在非专利文献2中，公开了将多晶硅(polysilicon)应用于写入用晶体管的技术。另外，在非专利文献3中，公开了将多晶硅应用于读出用晶体管的技术。另外，在非专利文献4中，公开了关于增益单元结构的存储器的技术，记载着一种增益单元结构的存储器，利用对沟道采用了极薄的多晶硅膜的TFT(Thin Film Transistors：薄膜晶体管)的漏电流极小的性质，具有足够的保持时间。
[专利文献1]日本特开2000-269457号公报
[专利文献2]日本特开2002-094029号公报
[非专利文献1]M.Yamaoka et al，IEEE International SolidStatic-State Circuits Conferences，pp.494-495，(2004)
[非专利文献2]H.Shichijo et al，Conferences on Solid Static-StateDevices and Materials，pp.265-268，(1984)
[非专利文献3]S.Shukuri et al，IEEE International ElectronDevices Meeting，pp.1006-1008，(1992)
[非专利文献4]T.Osabe et al，IEEE International Electron DevicesMeeting，pp.301-304，(2000)
发明内容
如上所述，与已作为片内存储器使用的SRAM(Static RandomAccess Memory)相比，在高集成化这一点上，采用了增益单元结构的存储单元的DRAM(Dynamic Random Access Memory)是更有效的。
以下，根据图70和图71说明本发明人所研究的增益单元结构的DRAM存储单元。
图70是表示增益单元结构的存储单元的等效电路的说明图，(a)是包含写入晶体管Qw和读出晶体管Qr的情况，(b)是包含写入晶体管Qw、读出晶体管Qr以及选择晶体管Qs的情况。此外，读出晶体管Qr的栅极电容是电荷蓄积节点(存储节点)的主要的静电电容，在本申请中将其称为电荷蓄积电容Cs。另外，如后文所述，在写入晶体管Qw的结构中，在栅极和源极之间产生寄生电容，在本申请中将其称为寄生电容Cp。
如图70所示，存储单元的结构，基本上是将作为写入信息的晶体管的写入晶体管Qw和作为读出信息的晶体管的读出晶体管Qr一体化了的结构。
在图70的(a)的存储单元中，当向与字线WL电连接的写入晶体管Qw的栅极施加电压，使写入晶体管Qw为导通状态时，电流在写入晶体管Qw的沟道内流动。这时，根据预先设定的写入位线WBL的电位变化，在电荷蓄积节点(node)上蓄积不同的电荷量。即、在存储单元内存储信息。
另一方面，读出晶体管Qr，栅极电压随蓄积电荷量的大小变化，因而将其读出即可读出信息。即，读出晶体管Qr的电导随栅极电压的变化而变化，作为从读出位线RBL流向源极线SL的电流的差异，被取出到存储单元外部。
在图70(b)的存储单元结构中，与该图(a)的存储单元结构的不同点是具有选择晶体管Qs。
图71是示意地表示本发明人所研究的增益单元结构的存储单元内的写入晶体管Qw的主要部分剖视图。该写入晶体管Qw，是将极薄的半导体膜作为沟道4的场效应型晶体管(FET：Field EffectTransistor)结构。
如图71所示，在例如由p型单晶硅构成的半导体衬底7的主面上形成写入晶体管Qw。写入晶体管Qw的源极2和漏极3，例如在用氧化硅(SiO2)膜埋入到半导体衬底7上挖出的沟内的作为元件隔离区域的绝缘层6上形成。另外，写入晶体管Qw的沟道4，在源极2和漏极3之间的绝缘层6上形成。而且，写入晶体管Qw的栅极1，在形成于沟道4上的栅极绝缘膜5上嵌入到源极2和漏极3之间、并覆盖源极2和漏极3上的一部分地形成。
本发明人所研究的DRAM存储单元，是高度集成了的存储单元。一般来说，通过微细化而成为小面积的存储单元，电容器的面积也减小，因此电容器的静电电容减小，蓄积电荷量减小，因而带来信息保持时间减少的影响。即，在本发明人所研究的存储单元中，电荷蓄积电容Cs减小。
因此，通过应用漏电流小的场效应型晶体管，能期待足够长的信息保持时间。所以，在本发明人所研究的存储单元中，作为漏电流小的场效应型晶体管，通过使沟道4的厚度极薄，能够利用厚度方向的量子力学的局限效应实现较长的信息保持时间。因此，通过应用上述存储单元，能够延长更新周期，能够实现功耗小的存储器。
但是，在这种电荷蓄积电容Cs小的存储单元中，存在着受寄生电容Cp的影响很大的课题。特别是在采用了极薄的沟道4的情况下，寄生电容Cp将变大。此外，可以认为，在本发明人所研究的存储单元中，寄生电容Cp增大的因素是，由于构成减低了漏电流的晶体管，从而不能利用像通常的MIS(Metal Insulator Semiconductor)晶体管那样将栅极作为掩模注入杂质而形成源极、漏极、沟道区域的所谓的自对准工艺。
在图71所示的写入晶体管Qw的结构中，实质上作为写入晶体管Qw的沟道区域的是在源极2和漏极3之间的绝缘层6上的沟道4的部分。因此，与栅极1重叠的部分成为寄生电容Cp。即，在栅极1与源极2及漏极3的区域之间存在着重叠部8和相对部9，由于其存在而使寄生电容Cp增大。
此处，为说明寄生电容Cp的影响，设写入晶体管Qw和读出晶体管Qr都是n型沟道场效应型晶体管。写入时在写入晶体管Qw的栅极上施加正电压，当在电荷蓄积节点(电荷蓄积电容Cs)内蓄积了预定的电荷后，降低写入晶体管Qw的栅极的电位，成为保持或读出状态。这时在寄生电容Cp大的情况下，随着写入晶体管Qw的栅极电位的降低，由于寄生电容Cp的电容耦合，电荷蓄积节点的电位也显著下降。因此，虽然写入时写入了高电位，可是读出时读出晶体管Qr的沟道区域也将变为高电阻。因而使流过沟道的电流减小。即、与原来期待高电阻而写入了低电位的情况没有明确的区别，因此存在着不能读出稳定的信息的课题。
本发明的目的在于，提供一种可以在增益单元结构的存储单元中进行稳定的读出动作的技术。
本发明的上述以及其它目的和新的特征，将从本说明书的记述和附图得以明确。
在本申请所公开的发明中，简单地说明代表性发明的概要如下。
本发明的半导体器件，写入晶体管包括：在绝缘层上形成的源极、漏极、沟道、以及控制沟道的电位的栅极，上述栅极形成在绝缘层的上部、并形成在源极和漏极之间，与沟道隔着栅极绝缘膜电绝缘，该写入晶体管的沟道，在源极和漏极的侧面将源极和漏极电连接。
另外，本发明的半导体器件，写入晶体管包括：源极、漏极，形成在绝缘层上；沟道，形成在源极和漏极上，并将源极和漏极电连接；以及栅极，与沟道隔着栅极绝缘膜电绝缘，并控制沟道的电位，在该写入晶体管的栅极的底部整个面上形成有沟道。
另外，本发明的半导体器件，写入晶体管包括：源极、漏极和沟道，形成在绝缘层上；以及栅极，形成在绝缘层的上部，与沟道隔着栅极绝缘膜电绝缘，并控制沟道的电位，该写入晶体管的沟道，从源极的上表面一直覆盖到源极的侧壁、绝缘层、漏极的侧壁、漏极的上表面而形成。
另外，本发明的半导体器件，包括具有栅极绝缘膜的衬底和写入晶体管，该写入晶体管包括：源极和漏极，形成在栅极绝缘膜上；栅极，形成在栅极绝缘膜下，并控制沟道的电位；沟道，由半导体构成，将源极和漏极电连接，并与栅极隔着栅极绝缘膜电绝缘。
另外，本发明的半导体器件，包括具有栅极绝缘膜的衬底和写入晶体管，该写入晶体管包括：源极和漏极，形成在栅极绝缘膜上；第1栅极，形成在栅极绝缘膜下；半导体膜，形成在第1栅极的上部，并与第1栅极隔着栅极绝缘膜电绝缘；第2栅极，与第1栅极中间隔着半导体膜形成。
另外，本发明的半导体器件，在通过写入晶体管向电荷蓄积节点注入电荷并利用读出用晶体管的电导随所蓄积的电荷而变化的性质进行读出的存储单元的电荷蓄积节点附近设置电极。
在本申请所公开的发明中，简单地说明由代表性发明取得的效果如下。
采用本发明，能够进行存储器的稳定的读出动作。
附图说明
图1是示意地表示本发明的实施方式1的半导体器件的结构的说明图。
图2是示意地表示在图1的存储部形成的存储器的主要部分的俯视图。
图3是将图2的主要部分放大后的俯视图。
图4是图3的A-A线的剖视图。
图5是图3的B-B线的剖视图。
图6是图3的C-C线的剖视图。
图7是示意地表示与图3对应的区域的制造工序中的存储单元的俯视图。
图8是接续图7的示意地表示制造工序中的存储单元的俯视图。
图9是接续图8的示意地表示制造工序中的存储单元的俯视图。
图10是接续图9的示意地表示制造工序中的存储单元的俯视图。
图11是接续图10的示意地表示制造工序中的存储单元的俯视图。
图12是接续图11的示意地表示制造工序中的存储单元的俯视图。
图13是接续图12的示意地表示制造工序中的存储单元的俯视图。
图14是接续图13的示意地表示制造工序中的存储单元的俯视图。
图15是示意地表示与图3的A-A线对应的部分的制造工序中的存储单元的剖视图。
图16是接续图15的示意地表示制造工序中的存储单元的剖视图。
图17是接续图16的示意地表示制造工序中的存储单元的剖视图。
图18是接续图17的示意地表示制造工序中的存储单元的剖视图。
图19是接续图18的示意地表示制造工序中的存储单元的剖视图。
图20是接续图19的示意地表示制造工序中的存储单元的剖视图。
图21是接续图20的示意地表示制造工序中的存储单元的剖视图。
图22是示意地表示与图3的C-C线对应的部分的制造工序中的存储单元的剖视图。
图23是示意地表示与图3的D-D线对应的部分的制造工序中的存储单元的剖视图。
图24是示意地表示本发明的实施方式2的存储单元的俯视图。
图25是图24的A-A线的剖视图。
图26是示意地表示与图24对应的区域的制造工序中的存储单元的俯视图。
图27是接续图26的示意地表示制造工序中的存储单元的俯视图。
图28是接续图27的示意地表示制造工序中的存储单元的俯视图。
图29是示意地表示本发明的实施方式3的存储单元的俯视图。
图30是图29的A-A线的剖视图。
图31是示意地表示与图29对应的区域的制造工序中的存储单元的俯视图。
图32是示意地表示与图29的A-A线对应的部分的制造工序中的存储单元的剖视图。
图33是接续图32的示意地表示制造工序中的存储单元的剖视图。
图34是接续图33的示意地表示制造工序中的存储单元的剖视图。
图35是接续图34的示意地表示制造工序中的存储单元的剖视图。
图36是示意地表示本发明的实施方式4的存储单元的俯视图。
图37是图36的A-A线的剖视图。
图38是示意地表示与图36对应的区域的制造工序中的存储单元的俯视图。
图39是示意地表示与图36的A-A线对应的部分的制造工序中的存储单元的剖视图。
图40是接续图39的示意地表示制造工序中的存储单元的剖视图。
图41是接续图40的示意地表示制造工序中的存储单元的剖视图。
图42是示意地表示本发明的实施方式5的存储单元的俯视图。
图43是图42的A-A线的剖视图。
图44是示意地表示与图42对应的区域的制造工序中的存储单元的俯视图。
图45是示意地表示与图42的A-A线对应的部分的制造工序中的存储单元的剖视图。
图46是接续图45的示意地表示制造工序中的存储单元的剖视图。
图47是示意地表示本发明的实施方式6的存储单元的俯视图。
图48是图47的A-A线的剖视图。
图49是示意地表示与图47对应的区域的制造工序中的存储单元的俯视图。
图50是接续图49的示意地表示制造工序中的存储单元的剖视图。
图51是示意地表示与图47的A-A线对应的部分的制造工序中的存储单元的剖视图。
图52是接续图51的示意地表示制造工序中的存储单元的剖视图。
图53是接续图52的示意地表示制造工序中的存储单元的剖视图。
图54是示意地表示实施方式6的变形例的写入晶体管的俯视图。
图55是示意地表示本发明的实施方式7的存储单元的主要部分的剖视图。
图56是示意地表示本发明的实施方式8的存储单元的主要部分的剖视图。
图57是示意地表示实施方式8的存储单元的读出晶体管外围的剖视图。
图58是表示结晶温度与硅膜厚度的关系的说明图。
图59是示意地表示实施方式8的变形例的写入晶体管的剖视图。
图60是示意地表示实施方式8的变形例的写入晶体管的剖视图。
图61是示意地表示实施方式8的变形例的写入晶体管的剖视图。
图62是示意地表示本发明的实施方式9的存储单元的俯视图。
图63是图62的A-A线的剖视图。
图64是示意地表示实施方式9的变形例的存储单元的俯视图。
图65是图64的A-A线的剖视图。
图66是示意地表示本发明的实施方式10的存储单元的俯视图。
图67是图66的A-A线的剖视图。
图68是示意地表示本发明的实施方式11的存储单元的俯视图。
图69是图68的A-A线的剖视图。
图70是表示本发明人所研究的增益单元结构的存储单元的等效电路的说明图，(a)是包含写入晶体管和读出晶体管的情况，(b)是包含写入晶体管、读出晶体管和选择晶体管的情况。
图71是示意地表示本发明人所研究的增益单元结构的存储单元内的写入晶体管部的主要部分剖视图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有的图中，原则上对同一部件标以同一符号，其重复的说明从略。特别是对于不同的实施方式之间功能相对应的部分，即使形状、杂质浓度、结晶性等不同也仍标以相同符号。另外，为便于说明，即使是俯视图有时也带有阴影线。而且，在本申请中，将栅极、栅极电极和栅极区域统称为“栅极”。在本申请中，将源极、源极电极和源极区域统称为“源极”。在本申请中，将漏极、漏极电极和漏极区域统称为“漏极”。在本申请中，将存储器、半导体存储器和存储单元(单位存储单元)统称为“存储器”。此外，在存储器中，包括SRAM(Static Random Access Memory)或闪速存储器、EEPROM(Electronically Erasable and Programmable Read Only Memory)等，但如无特别说明，在本申请书中将增益结构的存储器称为“存储器”。
(实施方式1)
图1是示意地表示本发明的实施方式1的半导体器件的结构的说明图。例如作为芯片(半导体芯片)状态的半导体器件，在其芯片7C上构成有存储模块MM和其它逻辑电路(逻辑模块)、模拟电路(模拟模块)等的模块M1、M2、M3。在存储模块MM内构成有存储部MA及其外围电路部CA。在存储部MA，形成有由多个存储单元按阵列构成的存储器。另外，在外围电路部CA，形成有由选择某个存储单元用的字线驱动电路WC和位线驱动电路BC、以及控制电路等构成的外围电路。
构成该存储部MA和外围电路CA的晶体管，在1个芯片7C上形成。在本实施方式1中，存储部MA，具有作为写入信息的晶体管的写入晶体管Qw、作为读出所写入的信息的晶体管的读出晶体管Qr、用于从多个存储单元中选择某个存储单元的选择晶体管Qs(参照图70的(b))。另外，外围电路CA，具有逻辑晶体管和高耐压晶体管。此外，如上所述，将使写入晶体管Qw和读出晶体管Qr一体化后的存储单元结构称为增益单元。
图2是示意地表示在图1的存储部MA中形成的存储器的主要部分的俯视图，示出了多个存储单元按二维状排列成的阵列。在存储部MA中，将存储单元按上下左右反转地配置，而且，通过由相邻的存储单元共用接点27、通孔(via)30，防止芯片面积的增大。多个存储单元，分别通过接点27或通孔30将写入位线28、读出位线29、源极线31、写入字线32及读出字线33电连接。此外，构成存储阵列的存储单元之一是单位存储单元，在图2中，示出了芯片7C上的单位存储单元的区域14。
参照图3～图6说明本实施方式1的存储单元的结构。图3是将图2的主要部分放大后的俯视图，示出了具有写入晶体管Qw、读出晶体管Qr和选择晶体管Qs的单位存储单元的区域14。图4～图6分别为图3的A-A线、B-B线和C-C线的剖视图。此外，在图3的单位存储单元的区域14中，为便于说明元件结构，省略了例如接点、通孔等。
首先，说明单位存储单元的写入晶体管Qw的结构。在例如由p型单晶硅构成的半导体衬底(以下，简称衬底)7上挖出的沟内，形成例如用氧化硅(SiO2)等绝缘体埋入了的用作元件隔离区域的绝缘层6。在该绝缘层6上，形成有例如由n型多晶硅构成的源极2、漏极3。而且，在源极2和漏极3之间的绝缘层6上，形成有例如厚2.5nm左右的由本征多晶硅构成的半导体膜构成的沟道4。另外，在该沟道4上，形成有例如膜厚为12nm左右的由氧化硅膜构成的栅极绝缘膜5。隔着该栅极绝缘膜5、且在源极2和漏极3之间形成有例如由n型多晶硅构成的栅极1。而且，在栅极1的上表面，形成有例如由氧化硅构成的绝缘膜10。此外，栅极1控制沟道4的电位。
本实施方式1中示出的写入晶体管Qw的结构，与图71中示出的结构不同，栅极1位于源极2和漏极3之间，栅极1的上表面形成得比源极2的上表面的高度低。即，其特征是栅极1没有与源极2、漏极3重叠。因此，图4中示出的写入晶体管Qw，与图71中示出的结构相比，没有图71的重叠部8，所以写入晶体管Qw的栅极1和源极2之间的寄生电容Cp(参照图70)减小。因此，在本实施方式1的半导体器件中，能够进行寄生电容Cp的影响小的稳定的读出动作。
另外，本实施方式1中示出的写入晶体管Qw的结构，在与电流从源极2通过沟道4流向漏极3的方向交叉的方向上，栅极1的尺寸大于源极2、漏极3的尺寸，在栅极1的底部整个面上形成有沟道4。因此，有效的沟道宽度大于源极2的尺寸，因而具有电流增大的优点。
另外，当在图71所示结构的栅极1的形成中采用光刻法时，栅极1的形成时的对准偏差将影响到重叠部8的增减，成为寄生电容Cp(参照图70)的偏差。因此，在图71所示的结构中，含有偏差的寄生电容Cp将进一步增大，但在本实施方式所示的结构(参照图2)中，其特征在于，栅极1没有与源极2和漏极3重叠的部分，所以不受对准偏差的影响。
另外，本实施方式1中示出的写入晶体管Qw的结构，是场效应型晶体管(FET：Field Effect Transistor)结构，因而还具有写入晶体管Qw的漏电流非常小的特征。本发明人通过独自的研究，结果发现当沟道4的膜厚约为5nm以下时具有显著的漏电减弱效果，在本实施方式1中，采用了例如2.5nm左右的由半导体膜构成的沟道4。此外，可以认为，漏电减弱效果的起因，除了与通常的晶体管的PN结的面积相比膜的截面积极小外，还有由膜厚方向的量子力学的局限效应而有效地加宽了带隙。
这样，在本实施方式1中，写入晶体管Qw包括：源极2和漏极3，形成在绝缘层6上；沟道4，由半导体构成，形成在绝缘层6上、并形成在源极2和漏极3之间；以及栅极1，形成在绝缘层6的上部、并形成在源极2和漏极3之间，与沟道4隔着栅极绝缘膜5电绝缘，并控制沟道4的电位。该沟道4，在源极2和漏极3的侧面将源极2和漏极3电连接。另外，栅极1的上表面，形成得比源极2的上表面的高度低。而且，还形成有绝缘膜10，该绝缘膜10在源极2和漏极3的侧面形成，绝缘隔离栅极1与源极2、漏极3。另外，在与电流从源极2通过沟道4流向漏极3的方向交叉的方向上，栅极1的尺寸大于源极2、漏极3的尺寸，并在栅极1的底部整个面上形成有沟道。而且，沟道由硅(例如，单晶硅、多晶硅、非晶硅)构成，其厚度约为5nm以下。此外，栅极1由金属构成，源极2或漏极3的至少一方也可以由金属构成。
接下来，说明读出晶体管Qr和选择晶体管Qs的结构。另外，有时也对外围电路部的逻辑晶体管和高耐压晶体管的结构一并进行说明。此外，这些晶体管，是MISFET(Metal Insulator Semiconductor FieldEffect Transistor)，结构与上述写入晶体管Qw不同，在由p型硅构成的衬底7上形成。另外，也可以采用在衬底7上设有例如n型阱、进一步在其内部形成有例如p型阱的所谓3重阱结构。当采用3重阱结构时，可以将相互间由n型阱区域隔离的各p型阱设为不同的电压，从而能够对衬底7施加偏置电压。
这些晶体管的栅极绝缘膜，例如由经过氮化处理的氧化硅膜构成，膜厚设为2nm左右和7nm左右这2个级别。即，将读出晶体管Qr的栅极绝缘膜15、选择晶体管Qs的栅极绝缘膜16和高耐压晶体管的栅极绝缘膜设为7nm左右、将逻辑晶体管的栅极绝缘膜设为2nm左右这2个级别。
读出晶体管Qr的栅极2G和选择晶体管Qs的栅极11，例如由多晶硅构成，具有由氧化硅膜和氮化硅膜层叠构成的侧壁21。另外，高耐压晶体管和逻辑晶体管的栅极，例如由多晶硅构成，具有由氧化硅膜和氮化硅膜构成的侧壁。而且，逻辑晶体管的栅极，由例如用镍硅化物降低了表面电阻的多晶硅构成。此外，如图3所示，写入晶体管Qw的源极2和读出晶体管Qr的栅极2G同时形成并电连接。
另外，在读出晶体管Qr的栅极2G和选择晶体管Qs的侧壁21的下方，设有作为浅n-区域的所谓外延区域(extension area)18。而且，在侧壁21的外侧，设有作为读出晶体管Qr的源极12、选择晶体管Qs的漏极13的n+区域。
此外，当逻辑晶体管和高耐压晶体管都具有外延区域时，逻辑晶体管最好采用比高耐压晶体管浅的外延区域。这是因为，虽然是通过进行低能量的杂质注入或从表面进行杂质扩散形成的，但形成抑制横向、纵向的杂质扩散且即使栅极长度短也能耐受短沟道效应的外延结构。另一方面，高耐压晶体管，以更高的能量进行杂质注入，因而最好是形成在横向、纵向上更深地扩散了的外延区域。这是为了确保足够的PN结的耐压。
如图6所示，读出晶体管Qr和选择晶体管Qs，例如在以直接连接的形式在由p型硅构成的衬底7上形成的p型阱17上形成。读出晶体管Qr的栅极2G，与写入晶体管Qw的源极2电连接，形成将读出晶体管Qr的栅极电容作为主要分量的电荷蓄积电容Cs(参照图70)。另外，读出晶体管Qr的栅极底部19和选择晶体管Qs的栅极底部20的杂质浓度不同，因此读出晶体管Qr和选择晶体管Qs具有不同的阈值。此外，由此取得的效果将在下文中说明。
当比较了选择晶体管Qs和逻辑晶体管时，选择晶体管Qs的栅极绝缘膜16比逻辑晶体管厚，而且，为抑制短沟道效应栅极长度基本上比逻辑晶体管长。
另外，在存储部的读出晶体管Qr和选择晶体管Qs、外围电路部的逻辑晶体管和高耐压晶体管中，在源极和漏极的设置方面是相同的，但不同点是外延区域的深度。在存储部中，虽然采用与高耐压晶体管相同的7nm左右的栅极绝缘膜厚度，但形成外延结构更浅的外延区域。如后文所述，施加于该读出晶体管Qr和选择晶体管Qs的电压小，因此并不要求特别高的结耐压，因而不存在耐压问题。这样，读出晶体管Qr的栅极绝缘膜15的厚度之所以比逻辑晶体管的厚，是因为在栅极2G上蓄积电荷而进行存储，因此要防止通过了栅极绝缘膜15的隧道电流引起的电荷的存取。通过采用这种浅的外延区域，能在短沟道特性上较为优越，因此可以使栅极长度比高耐压晶体管的小，从而可以实现小的存储单元面积。
在本实施方式中，存储部的读出晶体管Qr和选择晶体管Qs，为减少制造工艺工序，采用与高耐压晶体管同样的栅极绝缘膜厚度，但从栅极绝缘膜漏电的观点考虑最好约为3nm以上，例如还可以另外为存储部准备4nm左右的栅极绝缘膜，构成3个级别的栅极绝缘膜结构。此外，即使在这种情况下外延结构也可以采用浅的外延区域，而且，可以采用与逻辑晶体管相同的外延结构。
当构成这种3个级别的栅极绝缘膜结构时，可以使读出晶体管Qr成为在短沟道特性上优越的晶体管。即、读出晶体管Qr的栅极绝缘膜比高耐压晶体管的薄，因而在短沟道特性上更为优越，可以采用短的栅极长度，从而能实现更小的存储单元面积。而且，读出晶体管Qr的栅极电容增大，读出速度提高。进而，由于蓄积电荷增加，从而能够实现稳定的读出动作、长的保持时间。除此而外，由于亚阈值系数小，对相同的蓄积电荷有大的读出电流变化，因而读出容限提高。
接下来，参照图7～图23，以具有存储单元的存储部为中心说明本实施方式1中示出的半导体器件的制造方法。图7～图14是示意地表示与图3对应的区域的制造工序中的存储单元的俯视图。图15～图21是示意地表示与图3的A-A线对应的部分的制造工序中的存储单元的剖视图，示出了写入晶体管Qw。图22是示意地表示与图3的C-C线对应的部分的制造工序中的存储单元的剖视图，示出了读出晶体管Qr和选择晶体管Qs。图23是示意地表示与图3的D-D线对应的部分的制造工序中的存储单元的剖视图。
首先，准备例如由p型硅(Si)单晶体构成的半导体衬底(在该阶段称为半导体晶片的平面大致呈圆形的半导体板)，在半导体衬底(以下，简称衬底)的主面上形成氧化硅(SiO2)膜，再淀积氮化硅(SiN)膜。
接着，将抗蚀剂作为掩模对上述的氮化硅膜、氧化硅膜和衬底进行蚀刻，在衬底上形成沟，并在例如用CVD(Chemical VaporDeposition)法以氧化硅膜填埋该沟后进行平坦化，在衬底上形成元件隔离区域(绝缘层)和活性区域。然后，在活性区域离子注入杂质，形成n型阱和p型阱，进一步在n型阱内注入杂质形成p型阱。通过到此为止的工序，在图7中，在以后形成存储单元的衬底7上形成元件隔离区域的绝缘层6和活性区域的p型阱17。
接着，进行MIS(Metal Insulator Semiconductor)晶体管的阈值调整用的杂质注入。此外，在完成后的半导体器件中，仅在读出晶体管Qr的栅极底部引入n型杂质，设定为有效的p型杂质浓度比选择晶体管Qs的栅极底部的低。
接着，为了形成读出晶体管Qr、选择晶体管Qs和高耐压晶体管的栅极绝缘膜，对衬底7进行氧化直到厚度例如为7nm左右为止。之后，通过将形成逻辑晶体管的区域开口了的抗蚀剂图案作为掩模进行氢氟酸处理，将开口部的栅极绝缘膜除去。这时，读出晶体管Qr、选择晶体管Qs和高耐压晶体管的区域使用没有开口的抗蚀剂图案。
接着，在将上述抗蚀剂除去后，对衬底7进行氧化(栅极氧化)，使得在逻辑晶体管的区域形成例如厚2nm左右的氧化硅膜。然后，在衬底7上淀积栅极用的由非掺杂多晶硅构成的导体膜，使其膜厚例如为150nm左右。
到此为止，说明了图1中示出的存储部MA和外围电路部CA的共同的加工工序，接着，只对存储部MA的加工进行说明。
如图8和图15所示，在上述导体膜25上淀积了膜厚例如为50nm左右的由氮化硅构成的绝缘膜22之后，将抗蚀剂构成的孔图案作为掩模进行蚀刻，将沟道和栅极区域的导体膜25除去，形成开口部23。此外，在本实施方式1的半导体器件的制造中，在通常的逻辑晶体管或高耐压晶体管的形成以外追加的光掩模仅在该工序中使用。
接着，如图9和图16所示，在进行了衬底7的清洗后，淀积例如2.5nm左右的由非晶硅(半导体膜)构成的沟道4、例如厚15nm左右的栅极绝缘膜5和例如200nm左右的厚度的由n型多晶硅构成的导体膜24。再通过进行退火，使沟道4的非晶硅结晶，成为多晶硅。此处，通过本发明人的独自的研究，发现了为使这种极薄的膜结晶需要比形成约10nm以上的厚膜的温度高的温度。此外，在该退火的时刻不向作为写入晶体管Qw的源极、漏极的导体膜25引入杂质，而且这是在逻辑晶体管或高耐压晶体管的扩散层形成之前，因此不会给写入晶体管Qw、逻辑晶体管和高耐压晶体管的短沟道特性带来不好的影响。
接着，如图10和图17所示，例如用CMP(Chemical MechanicalPolishing)法或回蚀法削蚀导体膜24，直到绝缘膜22的表面露出为止。由此，仅在先前形成的孔图案的开口部23处留有由n型多晶硅构成的导体膜24。
接着，如图18所示，对作为导体膜24的n型多晶硅进行氧化。这时，露出的由多晶硅构成的沟道4与露出的导体膜24的表面一起被氧化。形成由氧化硅膜构成的绝缘膜10。此处，未被氧化的导体膜24，成为写入晶体管Qw的栅极1。此外，以后将成为源极、漏极的导体膜25的表面因由绝缘膜22保护而未被氧化，另外，作为源极、漏极的导体膜25在靠孔图案侧面的部位虽然有少许氧化，但其氧化速度小于引入了杂质的由n型多晶硅构成的导体膜24。
接着，如图19所示，通过蚀刻将绝缘膜10的一部分和绝缘膜22除去。并由该残留的绝缘膜10保护栅极1。此处，就氧化硅和氮化硅的蚀刻的选择比例来说，应使氮化硅被蚀刻得更多一些。
到此为止，说明了图1中示出的存储部MA的加工，接着，对存储部MA和外围电路部CA的共同的加工工序进行说明。
将抗蚀剂作为掩模对要作为n型的栅极的区域和要作为p型的栅极的区域的多晶硅分别进行杂质注入。此外，在存储单元部MA中由于作为n型栅极而注入了n型杂质。
接着，将抗蚀剂作为掩模对多晶硅进行蚀刻，形成外围电路部CA的逻辑晶体管和高耐压晶体管的栅极图案。这时，利用图11中示出的抗蚀剂图案26，如图12和图20所示那样，由导体膜25同时形成写入晶体管Qw的源极2和漏极3。这时，写入晶体管Qw的栅极1，受到由氧化硅构成的绝缘膜10的保护，不会被削蚀。此外，在图11中，为便于看图将绝缘膜10省略。
接着，进行高耐压晶体管的外延区域的形成。首先，在高耐压晶体管的n型MIS晶体管的外延区域，将抗蚀剂作为掩模，在例如约10keV下注入n型杂质P(磷)。然后，在高耐压晶体管的p型MIS晶体管的外延区域，将抗蚀剂作为掩模，在例如约5keV下注入p型杂质BF2。
接着，进行逻辑晶体管、读出晶体管Qr和选择晶体管Qs的外延区域的形成。首先，在这些晶体管的n型MIS晶体管的外延区域中，将覆盖高耐压晶体管部分、p型MIS晶体管部分的抗蚀剂图案作为掩模，在例如约3keV下注入n型杂质As(砷)。然后，在更深的位置注入p型杂质使上述外延区域下的p型阱浓度上升，以防止发生穿通现象。接着，对于逻辑晶体管、读出晶体管Qr和选择晶体管Qs的p型MIS晶体管的外延区域的形成，在例如约3keV下注入p型杂质BF2。之后，在更深的位置注入n型杂质使外延区域下的n型阱浓度上升，以防止发生穿通现象。
接着，在用CVD法形成了氧化硅膜后，淀积氮化硅膜，进一步，在用CVD法淀积氧化硅膜后进行回蚀，在读出晶体管Qr、选择晶体管Qs、逻辑晶体管和高耐压晶体管的栅极侧面形成侧壁。此外，在图22和图23中，在晶体管Qr的栅极2G和选择晶体管Qs的栅极11的侧面示出了侧壁21。
接着，将上述侧壁和抗蚀剂作为掩模，向n型MIS晶体管区域注入n型杂质、向p型MIS晶体管区域注入p型杂质，从而形成扩散层。该扩散层用的杂质注入，采用了由存储部MA的读出晶体管Qr和选择晶体管Qs、外围电路CA和其它电路模块的逻辑晶体管和高耐压晶体管共用的杂质注入工序。通过采用上述那样的杂质注入工序，无需准备用于形成存储部的外延区域、扩散层的特殊的掩模和工序，因而可以降低制造成本。此外，在图22中，示出了作为读出晶体管Qr和选择晶体管Qs的扩散层的源极12和漏极13，还示出了外延区域18。
接着，用CVD法淀积氧化硅膜，将覆盖了多晶硅电阻元件等未形成硅化物的部分的抗蚀剂图案作为掩模，将上述氧化硅膜除去。
接着，通过溅射淀积镍(Ni)膜，在进行退火与硅反应后，将镍膜除去。这时，存储单元的阵列部分不形成硅化物。这种制作工艺的特征在于，写入晶体管Qw的栅极1上面的绝缘膜10在其后的工序中才被削蚀，因而即使是在由多晶硅构成的栅极1露出的情况下也无需担心由镍膜引起的与源极2、漏极3的短路。
接着，如图13～图14、图21～图23所示，进行例如由氧化硅膜构成的层间绝缘膜80的淀积、平坦化工序、形成接点27的工序、形成通孔30的工序和形成布线81的工序。之后，形成保护存储部MA和外围电路部CA的保护膜等，半导体器件基本完成。写入晶体管Qw的漏极3连接在写入位线28上，读出晶体管Qr的栅极1连接在写入字线32上。而且，选择晶体管Qs的漏极13连接在读出位线29上，选择晶体管Qs的栅极11连接在读出字线33上。另外，读出晶体管Qr的源极12连接在源极线31上。
在本实施方式1中，说明了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs为n型的情况，但也可以应用极性的组合、或都为p型的组合。在这些情况下，对读出晶体管Qr和选择晶体管Qs的扩散层如上所述采用比高耐压晶体管浅的外延区域，也是同样的。另外，当采用p型读出晶体管Qr时，与n型读出晶体管Qr相比，即使是相同厚度的栅极绝缘膜，其栅极绝缘膜的漏电也很小。
另外，在本实施方式1中，写入晶体管Qw，如图4所示，在作为元件隔离区域的绝缘层6上形成，因此不需要像MIS晶体管那样形成阱，因此不必增大面积就可以使用不同的极性。
另外，在本实施方式1中，具有使写入晶体管Qw的栅极1和源极2之间的寄生电容Cp(参照图70)减小从而读出容限大的特征。进一步，将读出晶体管Qr的阈值设定得比选择晶体管Qs低，由此，即使因电容耦合而使电荷蓄积节点的电位下降也仍能流过足够的读出电流，因而可以进一步扩大读出容限。
另外，在本实施方式1中，关于选择晶体管Qs，其阈值与上述的电容耦合无关，从抑制非选择存储单元的截止漏电流(off leakcurrent)的观点考虑不太低为好，因此，读出晶体管Qr的阈值最好是比选择晶体管Qs的阈值低。另一方面，如果将读出晶体管Qr的阈值设定为与选择晶体管Qs相同，就无需在两晶体管间分开注入杂质，能缩短两晶体管之间的栅极间距离，因此能削减单元面积。
另外，在本实施方式1中，为便于看图，使读出晶体管Qr的沟道宽度与选择晶体管Qs的沟道宽度相同，但也可以使读出晶体管Qr的沟道宽度大。按照这种方式可以增加电荷蓄积电容Cs。因此，能够相对地抑制寄生电容Cp的影响、即随着写入晶体管Qw的栅极1的电位的下降由寄生电容Cp的电容耦合使电荷蓄积节点的电位也显著下降的现象。本实施方式1中示出的这种存储器，能够进行寄生电容Cp的影响小的稳定的读出动作。而且，还具有可以实现长的保持时间的优点。即使在为确保电荷蓄积电容Cs而将读出晶体管Qr的沟道宽度加大了的情况下，也不必加大选择晶体管Qs的沟道宽度。这是因为，可以从外部对选择晶体管Qs的栅极施加足够的电压因而即使是小的沟道宽度也能充分地降低电导。因此可以相对地防止面积增大。
另外，在本实施方式1中，作为衬底，采用了由p型硅构成的半导体衬底，但也可以采用具有SOI(Silicon on Insulator)结构的衬底。当采用了SOI结构的衬底时，可以改进逻辑晶体管的特性，实现更高速、低功耗的LSI(Large Scale Integration)。而且，不需要3重阱工序，因而使工序得到简化。
另外，在本实施方式1中，对栅极应用了使表面形成了硅化物的多晶硅，对栅极绝缘膜应用了氧化硅膜，但即使是应用了金属的栅极或对栅极绝缘膜应用了氧化铪、氧化铝等高电介质膜时，上述的扩散层结构与栅极绝缘膜的组合仍是有效的。在这种情况下，栅极绝缘膜膜厚的大小关系，不是物理膜厚，而是可以用另一种概念解释为在电学上换算成氧化硅膜厚的膜厚。例如，当高电介质膜与氧化硅膜的栅极绝缘膜混合存在时，用高电介质膜的介电常数换算成提供相同的静电电容的氧化硅膜的膜厚，当换算后的膜厚比氧化硅膜薄时，如将高电介质膜解释为薄膜的栅极绝缘膜，则本实施方式中所述的关系是依然有效的。
另外，在本实施方式1中，如图21～图23所示，对写入位线28和读出位线29应用第1层的布线层，对写入字线32、读出字线33和源极线31应用第2层的布线层，但也可以采用除此以外的组合。
另外，在本实施方式1中，当使用交叉耦合型的读出放大器进行读出时，读出位线29成为浮置(floating)状态，因此通过将第1层的布线层应用于位线，能够防止来自第3层以上的布线的噪声的混入。
另外，在本实施方式1中，说明了将位线用于第1层布线的情况，但通过将读出字线用于第1层布线并配置在读出晶体管Qr附近，能够在读出时因与作为电荷蓄积节点(存储节点)的读出晶体管Qr的栅极的电容耦合而使电荷蓄积节点的电位上升。另外，还可以补偿在课题中提到的随着写入晶体管Qw的栅极1的电位的下降由寄生电容Cp的电容耦合使电荷蓄积节点的电位也显著下降的弊端。
另外，在本发明的实施方式1中，源极线与写入字线及读出字线平行地配置，但也可以与写入位线及读出位线平行。当如本实施方式中所示与写入字线及读出字线平行地配置时，通过只选择与选择字线对应的源极线，能够将从与非选择字线连接的存储单元的读出位线流向源极线的电流切断。另一方面，当与本实施方式相反地与写入位线及读出位线平行地配置时，流过1条读出位线的电流流过1条源极线，因此能够减小选择源极线的MIS晶体管的沟道宽度。对这些情况可以在考虑其它设计因素后采用最佳的组合。
以上所说明的情况对其它的实施方式也同样应用。
以下，参照图2说明本实施方式1的存储器的动作。首先，说明写入动作。在根据想要写入的信息将写入位线28的电位设定为High(例如1V左右)或Low(例如0V左右)后，使写入字线32的电压从保持电位(例如-0.5V左右)提升到写入电位(例如2V左右)。由此，使写入晶体管导通，并将在写入位线28上设定的电位写入电荷蓄积节点(存储节点)。之后，通过使写入字线32的电压重新返回到保持电位来结束写入。在写入过程中，最好将源极线31的电位固定。此处，例如可以设为0V左右。另外，通过设与选择晶体管的栅极电连接的读出字线33为低电位(例如0V左右)而截止，在写入动作时不易受读出位线29的电位变化的影响。
接着，说明读出动作。读出动作在将写入字线32的电压保持为保持电位(例如-0.5V左右)的状态下进行。首先，使读出位线29为预定的预充电电压(例如1V左右)，并将源极线31的电位固定在预定的电位(例如0V左右)。当通过设与选择晶体管的栅极电连接着的读出字线33为高电位(例如1V左右)而使选择晶体管导通时，在读出位线29和源极线31之间流过电流，读出位线29的电位发生变化。而且，读出晶体管的电导因读出晶体管内蓄存的信息而异，因此读出位线29的电位的变化速度不同。可以通过在预定的时刻使与读出位线29连接的读出放大器起动，将与基准电位的大小差别放大进行读出。在此处所说明的电位关系中，如在写入时进行High写入，则读出位线29的电位下降得快，因此作为Low被放大。以Low写入的信息在读出时被放大到High的电位。因此，写入时的High、Low的关系与读出时相反因而必须注意。此外，该动作基本上是非破坏性读出，因而与1个晶体管1个电容器型的DRAM不同。但是，也可以是进行容许读出干扰的元件设计、电压设定，在读出后进行重写的动作。
接着，说明刷新动作。刷新动作例如可以按128ms左右的间隔进行。首先，进行由所选择的读出字线33驱动的存储单元的读出。之后，将该行的放大信息的反相信息输入到写入位线28，如随后用与原来的行对应的写入字线32进行写入动作，则进行刷新。通过这样按顺序选择并反复进行该动作，能够进行所有存储单元阵列的刷新动作。
(实施方式2)
以与上述实施方式1的不同点为中心，参照图24～图28说明本实施方式2的半导体器件。图24是示意地表示本实施方式2的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图25是图24的A-A线的剖视图。图26～图28是示意地表示与图24对应的区域的制造工序中的存储单元的俯视图。
首先，说明本实施方式2的单位存储单元的写入晶体管Qw的结构。上述实施方式1中示出的图4的写入晶体管Qw的结构，是将本发明人所研究的图71的写入晶体管Qw的结构中的栅极在源极2的上表面的重叠部8除去的结构，但在本实施方式2中是没有相对部9的结构。即，是如图24和图25所示在衬底7的绝缘层6上所形成的源极2和漏极3之间埋入例如由氧化硅构成的绝缘膜34并在上述源极2、漏极3和绝缘膜34上形成有沟道4、栅极绝缘膜5和栅极1的结构。
当像本发明人所研究的图71的写入晶体管Qw的结构那样存在重叠部8时，随着对准偏移的产生，寄生电容Cp(参照图70)也产生偏差。关于这一点，可以认为，随着光刻技术的进步，对准余量相应地减小。但是，当存在相对部9时，为减小该相对部9的寄生电容Cp，考虑降低栅极的高度，但栅极高度为便于作为外延区域用的杂质注入的掩模又不能过于急剧地降低。结果，随着光刻技术的进步，相对部9的寄生电容分量将相对地增大。
因此，如本实施方式2中所示，通过采用将图71的相对部9去掉的结构，能够进行寄生电容Cp的影响小的稳定的读出动作。而且，本实施方式2中示出的结构具有越是微细化越有效的特征。
这样，在本实施方式2中，写入晶体管Qw包括：源极2和漏极3，形成在绝缘层6上；沟道4，由半导体构成，在源极2和漏极3上形成，并将源极2和漏极3电连接；栅极1，在源极2和漏极3的上部形成，与沟道4隔着栅极绝缘膜5电绝缘，并控制沟道4的电位。在该栅极1的底部整个面上形成有沟道4。
另外，如图24所示，在与电流从源极2通过沟道4流向漏极3的方向交叉的方向上，栅极1的底部的源极2的尺寸与漏极3的尺寸不同。即，为了获得大的导通电流，栅极1的底部的漏极3的尺寸，比栅极1的底部的源极2的尺寸长。
接下来，说明与上述实施方式中示出的制造方法的不同点。作为元件隔离区域的绝缘层6的形成、栅极绝缘膜5的形成、直到例如由多晶硅构成的导体膜25的淀积，制造方法都与实施方式1相同。此外，不形成由氮化硅膜构成的覆层(cap)。
接着，如图26所示，将抗蚀剂作为掩模对导体膜25进行蚀刻，制作出按孔图案将导体膜25除去的结构，然后淀积绝缘膜34，进行CMP，填埋孔图案。此处孔图案不是像上述实施方式1那样的矩形，而是图26中示出的具有凹凸的形状。
接着，在淀积厚3nm左右的由非晶硅构成的作为沟道4的半导体膜之后，对表面进行氧化，进而形成了厚10nm左右的氧化硅膜(在后面成为栅极绝缘膜5)。在其上淀积厚80nm左右的掺杂了P(磷)的多晶硅，对表面进行氧化而形成氧化硅膜。在该工序中使作为沟道4的半导体膜的非晶硅薄膜结晶。
接着，将抗蚀剂作为掩模对氧化硅膜和多晶硅膜、以及下面的氧化硅膜(在后面成为栅极绝缘膜5)进行蚀刻，形成由多晶硅构成的写入晶体管的栅极1(参照图27)。
接着，将读出晶体管Qr的栅极加工用的抗蚀剂图案26(参照图28)作为掩模对多晶硅进行蚀刻，形成写入晶体管Qw的源极2(也是电荷蓄积节点)、漏极3。这时，选择晶体管Qs的栅极11也同时形成。其后的工序可以与上述实施方式1中示出的制造工序相同。
通过对由绝缘膜34填埋的孔图案的形状进行设计，来减小栅极1和电荷蓄积节点(源极2)的重叠面积，实现更稳定的读出特性。此外，在漏极3侧重叠面积不必特别地小。而且，为了获得较大的导通电流，将漏极侧的线宽加粗，并对源极、漏极采用不对称的宽度(参照图24)。
(实施方式3)
以与上述实施方式1的不同点为中心，参照图29～图35说明本实施方式3的半导体器件。图29是示意地表示本实施方式3的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图30是图29的A-A线的剖视图。图31是示意地表示与图29对应的区域的制造工序中的存储单元的俯视图。图32～图35是示意地表示与图29的A-A线对应的部分的制造工序中的存储单元的剖视图。此外，在图29和图30中，为便于说明元件结构，省略了接点和布线等。而且，在图29中，为便于看图，将图30中示出的绝缘膜36省略。
首先，说明本实施方式3的单位存储单元的写入晶体管Qw的结构。如图30所示，在本实施方式3中，与本发明人所研究的图71的写入晶体管Qw的结构不同，在栅极1与源极2、漏极3重叠的部分和相对的部分(图71的重叠部8和相对部9)，分别形成有比栅极绝缘膜5厚的例如由氧化硅构成的绝缘膜36和绝缘膜35。而且，由于绝缘膜35较厚，重叠部分的宽度减少绝缘膜35的厚度的大小。
通过形成这种写入晶体管Qw的结构，本实施方式3中示出的存储器，能够进行寄生电容Cp(参照图70)的影响小的稳定的读出动作。
这样，在本实施方式3中，写入晶体管Qw包括：源极2和漏极3，形成在绝缘层6上；沟道4，由半导体构成，形成在绝缘层6上、并形成在源极2和漏极3之间；栅极1，形成在绝缘层6的上部、并形成在源极2和漏极3之间，与沟道4隔着栅极绝缘膜5电绝缘，并控制沟道4的电位。另外，还包括在源极2和漏极3各自的侧面形成并使栅极1与源极2和漏极3绝缘隔离的绝缘膜35，栅极1与源极2和漏极3之间的绝缘膜35的厚度，比栅极1与沟道4之间的栅极绝缘膜5的厚度厚。
接下来，说明与上述实施方式1中示出的制造工序的不同点。绝缘层6的形成、栅极绝缘膜5的形成、直到例如由多晶硅构成的导体膜25的淀积，与上述实施例1相同。之后，在导体膜25上，依次淀积例如由氧化硅构成的绝缘膜36、例如由氮化硅构成的绝缘膜37。
接着，如图32所示，将抗蚀剂构成的孔图案作为掩模进行蚀刻，将沟道和栅极区域的例如由多晶硅构成的导体膜25除去，清洗后，淀积厚2.5nm左右的由非晶硅构成的沟道4、例如厚15nm左右的由氧化硅构成的栅极绝缘膜5、例如由氮化硅构成的绝缘膜38。然后，通过进行退火使沟道4的非晶硅结晶，变成多晶硅。
接着，如图33所示，进行CMP或回蚀直到使绝缘膜37的表面露出为止，然后，对由氧化硅膜构成的栅极绝缘膜5的一部分进行蚀刻使其从孔底起例如留有20nm左右。此时，由多晶硅构成的沟道4在孔的上部侧面露出。
接着，如图34所示，对在孔的侧面露出的由多晶硅构成的沟道4进行氧化，形成绝缘膜35。此外，对绝缘膜36的侧面的沟道4也进行氧化，使其包含在绝缘膜36内。
接着，如图35所示，将绝缘膜37除去，并淀积了作为栅极1的多晶硅膜，然后，将抗蚀剂作为掩模进行蚀刻，将写入晶体管的栅极1以外的多晶硅膜除去。
接着，应用如图31所示的抗蚀剂图案26，将不需要的绝缘膜36和导体膜25除去，形成写入晶体管Qw的源极2和漏极3。这时，与上述实施方式1的不同之处在于：对写入晶体管Qw部分的栅极1、栅极绝缘膜5和作为沟道4的半导体膜都将同一个抗蚀剂图案作为掩模进行加工。另外，还可以将抗蚀剂作为掩模对多晶硅进行蚀刻，形成逻辑晶体管、高耐压晶体管的栅极图案。其后与上述实施方式1相同。
(实施方式4)
以与上述实施方式1的不同点为中心，参照图36～图41说明本实施方式4的半导体器件。图36是示意地表示本实施方式4的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图37是图36的A-A线的剖视图。图38是示意地表示与图36对应的区域的制造工序中的存储单元的俯视图。图39～图41是示意地表示与图36的A-A线对应的部分的制造工序中的存储单元的剖视图。此外，在图36和图37中，为便于说明元件结构，省略了接点和布线等。而且，在图36中，为便于看图，省略了图37中示出的绝缘膜39。
首先，说明本实施方式4的单位存储单元的写入晶体管Qw的结构。如图37所示，在本实施方式4中，与本发明人所研究的图71的写入晶体管Qw的结构不同，将源极2、漏极3和栅极1的相对部分与沟道4的连接部分留下一些后除去。
通过形成这样的写入晶体管Qw的结构，本实施方式4中示出的存储器，可以进行寄生电容Cp(参照图70)的影响小的稳定的读出动作。
以下，说明与上述实施方式1中示出的制造工序的不同点。绝缘层6的形成、栅极绝缘膜5的形成、直到例如由多晶硅构成的导体膜25的淀积，与上述实施例1相同。之后，在导体膜25上淀积例如由氧化硅构成的绝缘膜39。
接着，如图39所示，将抗蚀剂构成的孔图案作为掩模进行蚀刻，将沟道和栅极区域的绝缘膜39和导体膜25除去，清洗后，淀积厚2.5nm左右的由非晶硅构成的沟道4、厚15nm左右的由氧化硅构成的栅极绝缘膜5。此处，通过进行退火使非晶硅结晶，成为多晶硅。然后，在栅极绝缘膜5上淀积作为栅极的例如由多晶硅构成的导体膜24。
接着，如图40所示，进行CMP或回蚀直到使绝缘膜39的表面露出为止。
接着，如图41所示，将抗蚀剂作为掩模进行蚀刻，将作为写入晶体管的栅极的导体膜24周围的绝缘膜39除去。然后，将残留的绝缘膜39作为掩模对导体膜24进行蚀刻，以使其与导体膜25的上表面(或绝缘膜39的下表面)呈相同的高度(参照图37)。
接着，应用图38所示那样的抗蚀剂图案26，将不需要的绝缘膜39和导体膜25除去，形成写入晶体管Qw的源极2和漏极3。这时，与上述实施方式1的不同之处在于：对写入晶体管Qw部分的栅极1、栅极绝缘膜5和作为沟道4的半导体膜都将同一个抗蚀剂图案作为掩模进行加工。另外，还可以将抗蚀剂作为掩模对由多晶硅构成的导体膜25进行蚀刻，形成逻辑晶体管、高耐压晶体管的栅极图案。其后与上述实施方式1相同。
(实施方式5)
以与上述实施方式1的不同点为中心，参照图42～图46说明本实施方式5的半导体器件。图42是示意地表示本实施方式5的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图43是图42的A-A线的剖视图。图44是示意地表示与图42对应的区域的制造工序中的存储单元的俯视图。图45～图46是示意地表示与图42的A-A线对应的部分的制造工序中的存储单元的剖视图。此外，在图42和图43中，为便于说明元件结构，省略了接点和布线等。而且，在图42中，为便于看图，省略图43中示出的绝缘膜39。
首先，说明本实施方式5的单位存储单元的写入晶体管Qw的结构。如图43所示，在写入晶体管Qw中，在源极2和漏极3的侧面形成有例如由氧化硅膜等绝缘体构成的侧壁40，在该侧壁40上形成有沟道4。沟道4在作为源极2、漏极3的例如由多晶硅构成的导体膜25的上表面连接着。因此，栅极1的侧壁部也成为沟道，因而具有栅极1与源极2之间的电容小的优点。而且，由于栅极1的侧壁部也成为沟道，与只在栅极1底部形成沟道的结构(参照图71)相比，沟道的长度变长，因而还具有即使是微细化也很难引起短沟道效应的优点。
这样，在本实施方式5中，写入晶体管Qw包括：源极2和漏极3，形成在绝缘层6上；沟道4，由半导体构成，形成在绝缘层6的上部，并将源极2和漏极3电连接；栅极1，形成在绝缘层6的上部，与沟道4隔着栅极绝缘膜5电绝缘，并控制沟道4的电位。进一步，在源极2和漏极3之间、并在源极2和漏极3各自的侧面形成有由绝缘体构成的侧壁40，沟道4从源极2的上面一直覆盖到源极2的侧壁40、绝缘层6、漏极3的侧壁40、漏极3的上表面而形成。
通过形成这样的写入晶体管Qw的结构，本实施方式5中示出的存储器，可以进行寄生电容Cp(参照图70)的影响小的稳定的读出动作。
以下，说明与上述实施方式1中示出的制造工序的不同点。绝缘层6的形成、栅极绝缘膜5的形成、直到例如由多晶硅构成的导体膜25的淀积，与上述实施例1相同。之后，在导体膜25上淀积例如由氮化硅构成的绝缘膜41。
接着，如图45所示，将抗蚀剂构成的孔图案作为掩模进行蚀刻，将沟道和栅极区域的导体膜25除去，然后，淀积例如由氧化硅构成的绝缘层，通过回蚀在导体膜25的侧面形成侧壁40。
接着，如图46所示，将绝缘膜41除去，并依次淀积厚2.5nm左右的由非晶硅构成的沟道4、例如厚15nm左右的由氧化硅构成的栅极绝缘膜5。此处，通过进行退火使非晶硅结晶，成为多晶硅。然后，在淀积了作为栅极1的多晶硅后，将抗蚀剂作为掩模进行蚀刻，除去写入晶体管部分以外的多晶硅膜，形成栅极1。
接着，应用图44所示那样的抗蚀剂图案26，将不需要的栅极绝缘膜5和沟道4除去，形成写入晶体管Qw的源极2和漏极3(参照图43)。这时，与上述实施方式1的不之处在于：对写入晶体管Qw部分的栅极1、栅极绝缘膜5和作为沟道4的半导体膜都将同一个抗蚀剂图案作为掩模进行加工。另外，还可以将抗蚀剂作为掩模对由多晶硅构成的导体膜25进行蚀刻，形成逻辑晶体管、高耐压晶体管的栅极图案。其后与上述实施方式1相同。
(实施方式6)
以与上述实施方式1的不同点为中心，参照图47～图53说明本实施方式6的半导体器件。图47是示意地表示本实施方式6的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图48是图47的A-A线的剖视图。图49～图50是示意地表示与图47对应的区域的制造工序中的存储单元的俯视图。图51～图53是示意地表示与图47的A-A线对应的部分的制造工序中的存储单元的剖视图。此外，在图47和图48中，为便于说明元件结构，省略了接点和布线等。而且，在图47中，为便于看图，省略图48中示出的栅极绝缘膜5和沟道4。
首先，说明本实施方式6的单位存储单元的写入晶体管Qw的结构。与上述实施方式1中示出的结构不同，其特征在于，如图48所示，在沟道4的下方存在着活性区域45，而且，栅极1，利用由设在衬底7的表面上的高浓度n型杂质的扩散层形成的栅极42构成。在本结构中，由于栅极42位于靠沟道4的下方，可以减小本发明人所研究的图71的结构中的相对部9引起的寄生电容Cp(参照图70)。进一步，由于可以相对于源极2、漏极3自对准地进行形成栅极42的杂质注入，也减小了源极2、漏极3的下面与栅极42的相对面积，因而能实现极小的寄生电容Cp。
这样，在本实施方式6中，写入晶体管Qw包括：源极2和漏极3，形成在栅极绝缘膜5上；栅极42，形成在栅极绝缘膜5下方，并控制沟道4的电位；沟道4，由半导体构成，形成在栅极42的上部，将源极2和漏极3电连接，并与栅极42隔着栅极绝缘膜5电绝缘。另外，该栅极42，由相对于源极2和漏极3通过自对准工艺引入了杂质的半导体(扩散层)构成。另外，在沟道4上，形成了保护沟道4的、由绝缘体构成的保护膜43。
通过形成这样的写入晶体管Qw的结构，本实施方式6中示出的存储器，可以进行寄生电容Cp的影响小的稳定的读出动作。
接下来，说明与上述实施方式1中示出的制造工序的不同点。直到绝缘层6的形成为止与上述实施方式1相同。但是，在本实施方式6中，在作为写入晶体管Qw形成区域基底的衬底7，形成有着活性区域45。
接着，依次淀积例如由氧化硅构成的栅极绝缘膜5、由多晶硅构成的导体膜25。
接着，如图49所示，将抗蚀剂作为掩模对导体膜25进行蚀刻，制作在孔图案46上除去了导体膜25的结构。这时，为控制在后面形成的沟道4(参照图48)总体的电位，活性区域45形成为将孔图案46围起来的形状。
接着，如图51所示，淀积例如由氮化硅构成的保护膜47，通过进行蚀刻仅在孔图案46的侧面留下保护膜47。然后，将抗蚀剂作为掩模注入As(砷)，相对于孔图案自对准地形成由作为高浓度n型区域的扩散层构成的栅极42。
接着，如图52所示，由于孔底的栅极绝缘膜5因该注入而受到损伤，所以用HF(氢氟酸)暂时将孔底的栅极绝缘膜5除去。
接着，如图53所示，重新进行氧化，在孔底形成栅极绝缘膜5。此处，孔的侧面由保护膜47加以保护，不会氧化。在该时刻，由于是孔图案的正下方被暂时削除后进行氧化，因此一边少许消耗衬底7一边形成氧化硅膜(栅极绝缘膜5)，但在图中为简单起见按相同的高度绘出。进一步，通过进行热磷酸处理将例如由氮化硅构成的保护膜47除去，淀积例如2.5nm左右的由非晶硅构成的半导体膜(沟道4)。
接着，如图48所示，在通过氧化在沟道4的表面上形成由氧化硅构成的绝缘膜44后，淀积例如由氮化硅构成的保护膜43，并进行蚀刻以将孔填埋。然后，利用图50所示那样的抗蚀剂图案26，将不需要的绝缘膜44、沟道4和导体膜25除去，形成写入晶体管Qw的源极2和漏极3。这时，可以将抗蚀剂作为掩模对由多晶硅构成的导体膜25进行蚀刻，形成逻辑晶体管、高耐压晶体管的栅极图案。其后与上述实施方式1相同。
图54是示意地表示实施方式6的变形例的写入晶体管Qw的俯视图。与图48的结构的不同点在于，对衬底7采用具有埋入了例如由氧化硅构成的绝缘层49的所谓SOI(Silicon on Insulator)结构的衬底。在SOI结构的绝缘层49上形成有栅极48。而且，设在靠沟道4的下方的栅极48，不是由在例如MIS晶体管的p型区域中自对准地设置的n型区域构成的，而是由制成了高浓度n型的活性区域构成的。本结构由于是具有SOI结构的衬底因而活性区域与周围绝缘，作为栅极1可以自由地改变电位。另外，由于与周围的静电电容也很小，能够在短时间内进行栅极48的充放电。
(实施方式7)
以与上述实施方式1的不同点为中心，参照图55说明本实施方式7的半导体器件。图55是示意地表示本实施方式7的存储单元的主要部分的剖视图，与上述实施方式6的图48相同，但将例如由氮化硅构成的沟道保护用的保护膜43置换为例如由高浓度的n型多晶硅导体膜构成的栅极50。
本实施方式7中示出的存储单元的写入晶体管Qw，具有由扩散层构成的第1栅极42和例如由金属等导体膜构成的第2栅极50。如图55所示，在形成在衬底7上的栅极绝缘膜5上方，形成有源极2和漏极3。在栅极绝缘膜5下方形成有控制沟道4的电位的由扩散层构成的栅极42。在栅极42的上部，形成有将源极2和漏极3电连接并与栅极42隔着栅极绝缘膜5电绝缘的由半导体构成的沟道4。另外，形成有与栅极42夹着沟道4的由导体膜构成的栅极50。此外，栅极42，由相对于源极2和漏极3通过自对准工艺引入了杂质的半导体构成，通过控制栅极42的杂质浓度设定阈值电压。
如果将这些栅极42、50控制在等电位，预计可以提高写入晶体管Qw的电流的通断比。当导通电流提高时，即使施加长度相等的写入脉冲在写入时也能达到更为接近写入位线的电位，因而可以进行稳定的读出动作。
另外，在本实施方式7中，如果在外围电路部形成以相同的电压驱动由扩散层构成的栅极42和由导体膜构成的栅极50的电路，预计可以提高写入晶体管Qw的电流的通断比。此外，在外围电路部中，也可以形成以不同的电压和不同的时序进行驱动的电路。
在本实施方式7中，说明了将栅极42的扩散层和栅极50的导体膜两者作为栅极的情况，但也可以只将导体膜(栅极50)用作栅极，调整扩散层(栅极42)的杂质浓度用于阈值控制。
另外，在本实施方式7中，说明了将扩散层(栅极42)和导体膜(栅极50)两者作为栅极的情况，但也可以只将导体膜(栅极50)用作栅极、将扩散层(栅极42)的电位用作衬底偏置电极，根据动作模式改变扩散层(栅极42)的电位，从而改变阈值。例如，在写入动作中，可以通过施加比保持状态高的电位确保更多的导通电流。
另外，也可以转换扩散层(栅极42)和导体膜(栅极50)的作用。而且，也可以如上述实施方式6的图54所示，对衬底7应用SOI结构。即，可以采用将上述实施方式6中的沟道保护用的保护膜43置换为例如由高浓度的n型多晶硅构成的导体膜50的结构。
(实施方式8)
以与上述实施方式1的不同点为中心，参照图56～图61说明本实施方式8的半导体器件。
图56是示意地表示本实施方式8的存储单元的写入晶体管的剖视图。如图56所示，写入晶体管的源极52、漏极53由例如用p型单晶硅形成的衬底57构成。此外，写入晶体管的源极52、漏极53的至少一方，也可以由衬底57构成。
作为沟道54的半导体膜不通过接点或金属布线而与衬底57直接连接。而且，由半导体膜构成的沟道54在隔离元件的绝缘膜56上形成。另外，栅极51隔着栅极绝缘膜55在沟道54上形成并控制沟道电位。衬底57采用了具有包括埋入绝缘膜58的所谓SOI结构的衬底。
源极52的阱59，为n型阱并与源极52电连接。另外，漏极53，在n型阱60中形成，并与阱60电连接。
由于采用具有SOI结构的衬底57，可以使源极52所在的阱59与周围绝缘，因而即使与电荷蓄积节点连接的源极52和阱59之间存在漏电，也能确保良好的数据保持特性。在本实施方式8中使阱59为与源极52相同的n型，因此，虽然源极52和阱59之间是电连接，但因采用了具有SOI结构的衬底而仍能确保足够的保持特性。而且，通过采用具有SOI结构的衬底可以减小写入位线的静电电容，能缩短写入动作时的预充电时间。此外，也可以采用硅衬底并在p型阱内形成源极52和漏极53。在这种情况下，通过在衬底表面的高浓度n型源极的周围设置浓度较低的n型区域，可以加宽与p型阱之间的pn结，因此可以将漏电流抑制得很小。
在本实施方式8中，衬底57由单晶硅构成，沟道54，如后文所述为单晶硅或与单晶硅的结晶性接近的硅。因此，可以实现高的迁移率，因而可以增大写入电流。而且，当在相同的电压、时间条件下进行写入动作时，与较小的写入电流的情况相比，对存储节点的写入可以达到高的电压电平。即使存在着相同的栅极51、源极52间的寄生电容时也可以进行稳定的读出。从另一观点也可以说，当使写入电荷蓄积节点的电压、时间相同时，能以更低的栅极电压进行写入，写入结束时的栅极电压的下降幅度小，因此具有寄生电容Cp(参照图70)的影响小的特征。
在本实施方式8中，与上述实施方式1中的用与逻辑晶体管的栅极同时淀积的膜形成源极2、漏极3的情况不同，对源极52、漏极53使用了衬底表面，因此栅极51的侧面与源极52、漏极53的侧面并不相对，因而减小了寄生电容Cp。通过形成这样的写入晶体管Qw的结构，本实施方式8中示出的存储器，可以进行寄生电容Cp的影响小的稳定的读出动作。
这样，在本实施方式8中，写入晶体管Qw包括：源极52和漏极53，形成在绝缘层58上；沟道54，由半导体构成，形成在源极52和漏极53上，并将源极52和漏极53电连接；栅极51，形成在源极52和漏极53的上部，与沟道54隔着栅极绝缘膜55电绝缘，并控制沟道54的电位。在该栅极51的底部整个面上形成沟道54。另外，衬底57，由单晶硅构成，沟道54，由单晶硅或与单晶硅的结晶性接近的硅构成。而且，源极52和漏极53，分别在形成于绝缘膜58上的阱59和阱60的表面上形成。另外，沟道54，与源极52或漏极53不通过金属布线而直接连接。此外，源极52或漏极53的至少任何一方也可以由单晶硅形成。
图57是示意地表示本实施方式8的存储单元的读出晶体管Qr的外围的剖视图，是表示写入晶体管Qw和读出晶体管Qr的连接关系的说明图。此外，还示出在图56中省略了的侧壁结构。
写入晶体管Qw的源极52由接点63连接在读出晶体管的栅极61上。通过只用接点63进行连接，能以比通过金属布线层连接的面积小的面积构成存储单元。读出晶体管Qr的栅极绝缘膜62的厚度与写入晶体管Qw不同，为7nm左右的厚度，采用了与高耐压晶体管相同的厚度。如以上的实施方式1中所述，也可以使该膜厚较薄。
接下来，说明本实施方式8的写入晶体管Qw的制造方法。此处，除采用具有SOI结构的衬底以外，可以按照与上述实施方式1相同的工序进行到例如逻辑晶体管的栅极氧化之前。其后，对衬底57进行4nm左右的氧化，并将抗蚀剂作为掩模进行蚀刻，将写入晶体管Qw形成部分的栅极绝缘膜55除去，使衬底57的表面露出。此外，在具有SOI结构的衬底的情况下，不需要3重阱结构。
接着，淀积例如4nm左右的由非晶硅半导体膜构成的沟道54并进行退火。这时，以由单晶硅构成的衬底57为核进行结晶，模拟地取得与单晶体接近的结晶性。
图58是表示结晶温度与硅膜厚度的关系的说明图，示出对改变膜厚淀积的非晶膜进行了30分钟的退火时的结晶温度，这是本发明人独自进行的研究结果。如图58所示，对于膜厚10nm左右的非晶硅，结晶所需的温度上升，特别是在5nm以下时急剧升高。可以认为这是晶核的生成不那么快的缘故。因此，在这种膜的结晶中，与膜厚约10nm以上的非晶型膜的结晶不同，结晶很难从内部进行，从与单晶体接近的部分进行的结晶是主要的结晶过程。结果，可以模拟地取得与单晶体接近的结晶性。
因此，对于膜厚较厚的非晶硅，也同样以单晶硅为核进行结晶，但同时还以在膜内部生成的核为中心进行结晶，结果成为多晶体。因此，在本实施方式8中，使作为沟道54的半导体膜的膜厚较薄(4nm左右)。
对该结晶后的薄膜表面进行2nm左右的氧化(形成4nm左右的氧化硅膜)。由于对这种结晶性好的膜进行氧化，氧化的控制性好，此外，与用CVD法形成的氧化硅膜相比，具有半导体膜和绝缘膜之间的界面的阱少的特征。
接着，淀积例如10nm左右的作为栅极绝缘膜55的氧化硅膜。然后，将抗蚀剂作为掩模除去写入晶体管以外的部分的氧化硅膜。之后，当进行弱氧化时，留下由氧化硅膜覆盖着的写入晶体管Qw部分，对极薄的硅薄膜进行氧化。这时，在写入晶体管Qw部分以外的活性区域形成了7nm左右的氧化硅膜，将其作为高耐压晶体管的栅极绝缘膜。
接着，通过将逻辑晶体管部分开口了的抗蚀剂图案作为掩模进行氢氟酸处理，将开口部的栅极绝缘膜除去。此外，存储单元部分使用没有开口的抗蚀剂图案。
接着，将抗蚀剂除去后，进行厚2nm左右的栅极氧化。然后，淀积厚150nm左右的栅极用的非掺杂多晶硅膜。其后可以与通常的晶体管形成工艺相同。此外，与上述实施方式1的不同之处在于：写入晶体管Qw的栅极51也用与逻辑晶体管的栅极相同的多晶硅形成。
图59是示意地表示实施方式8的变形例的写入晶体管Qw的剖视图。与图56的结构的不同点仅在于，使具有SOI结构的衬底的埋入绝缘膜58薄到15nm左右，并在源极52所在的n型阱59下面的绝缘膜58的下边形成有高浓度的n型半导体层64。
在本结构中由于n型阱59下面的静电电容，电荷蓄积节点的电容增大，写入晶体管Qw的栅极51和源极52的寄生电容Cp(参照图70)的影响减小，因而具有可以改进读出特性的优点。
另外，通过对n型半导体层64施加正电位可以提高电荷蓄积节点的电位，由此能抵消因写入晶体管Qw的栅极电位的降低而下降的效应。该动作只要能起到可以对电荷蓄积节点施加电压的电极的作用即可，所以与杂质的极性无关。此外，当写入晶体管Qw、读出晶体管Qr都是n沟道的时，如上所述对n型半导体层64施加正电压是有效的，但当写入晶体管Qw、读出晶体管Qr都是p沟道的时，在包含作为写入晶体管Qw的源极52的p型区域的p型阱下边设置电极(例如高浓度p型区域)、并施加负电压是有效的。
另外，当写入晶体管Qw为n沟道、读出晶体管Qr为p沟道时，与以上在课题中所述相反，将产生无论是0状态还是1状态都成为低电阻状态因而电阻率很小的课题。对此，在包含作为写入晶体管Qw的源极52的n型区域的n型阱59下边设置电极(在本实施方式8中为高浓度n型半导体层64)、并施加正电压是有效的。当写入晶体管Qw为p沟道、读出晶体管Qr为n沟道时，在包含作为写入晶体管Qw的源极52的p型区域的p型阱59下边设置电极(例如高浓度p型半导体层64)、并施加负电压是有效的。
图60是示意地表示实施方式8的变形例的写入晶体管Qw的剖视图。图60的结构，是通过进行除退火条件以外都与图56的结构相同的制造方法得到的结构，是在沟道54的源极52侧与漏极53侧的中央附近具有晶界65的结构。其原因基本上可以认为是，当从源极52侧和漏极53侧分别进行单晶化时，虽然从两侧进行的结晶以相同的单晶体为晶种进行结晶因而结晶方位应相同，但在从两侧进行的结晶方位上产生了微小的偏差。
该中央的晶界65，在各元件中产生，不会像例如多晶硅那样，随机地产生晶界而成为引起特性偏差的原因。而且，由于在沟道的中央存在着高的势垒，从而能够实现小的截止漏电流。
这样，在写入晶体管Qw的沟道54内，在源极52和漏极53之间具有1个结晶界面。
图61是示意地表示实施方式8的变形例的写入晶体管Qw的剖视图。图60的结构，是通过退火使沟道54的非晶硅结晶后用CVD法形成了栅极绝缘膜55的结构，图61的结构，是在沟道54的非晶硅结晶后进行氧化形成栅极绝缘膜55并在沟道的中央附近存在着绝缘膜壁垒66的结构。这样，在写入晶体管Qw的沟道54内，在源极52和漏极53之间具有作为间隙的绝缘膜壁垒66。
这是由于图60的晶界65部分的氧化进行得快的缘故。结果，漏电流比图60的结构更小，得到了半非易失性的存储特性。另一方面，没有晶界的图56的结构能确保较大的导通电流，因此具有存储器的写入为高速的特征。
(实施方式9)
以与上述实施方式1的不同点为中心，参照图62～图65说明本实施方式9的半导体器件。
图62是示意地表示本发明的实施方式9的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图63是图62的A-A线的剖视图。
在本实施方式9中，与上述实施方式1的不同点在于，在作为电荷蓄积节点的读出晶体管Qr的栅极上形成有与写入晶体管Qw的栅极1同层的多晶硅的电极67。将该电极67通过接点27、第1层布线68、通孔30与源极线31连接，由此能够增加电荷蓄积节点的电荷蓄积电容Cs(参照图70)。这样，通过增大电荷蓄积电容Cs，能够相对地抑制寄生电容Cp的影响、即随着写入晶体管Qw的栅极的电位的下降由寄生电容Cp的电容耦合使电荷蓄积节点的电位也显著下降的现象。通过形成这样的结构，本实施方式9中示出的存储器，能够进行寄生电容Cp的影响小的稳定的读出动作。另外，还具有能实现长的保持时间的优点。
这样，在本实施方式9中，进行蓄积电荷的存取的写入晶体管Qw的漏极3与写入位线28电连接，不与写入位线28电连接的源极2与读出晶体管Qr的栅极电连接，在读出晶体管Qr的栅极2G附近形成有电极67。另外，电极67与源极线31电连接。而且，电极67与栅极1同层形成。
另外，在本实施方式9中，单位存储单元，还具有选择晶体管Qs，选择晶体管Qs与读出晶体管Qr串联连接，选择晶体管Qs的栅极，与选择存储单元用的字线电连接。
图64是示意地表示实施方式9的变形例的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图65是图64的A-A线的剖视图。
如图64和图65所示，在作为电荷蓄积节点的读出晶体管Qr的栅极2G上形成的电极67与读出字线33连接。图64和图65的结构，除图62和图63所示的结构的优点以外，还具有以下优点，即、在读出时如提升读出字线33的电位则通过作为电荷蓄积节点的栅极2G与其上的电极67之间的电容耦合能够提升电荷蓄积节点的电位，在写入结束时能够补偿因写入字线32的电位的下降而引起的电荷蓄积节点的电位的降低。
本实施方式9的写入晶体管Qw，具有与上述实施方式5的写入晶体管Qw相同的结构，但无论是上述实施方式2的图25的结构、还是图71的结构都可以。另外，多晶硅的电极67可以与写入晶体管Qw的栅极1同时形成，制造工序与上述实施方式2、5或本发明人所研究的结构(参照图71)没有任何改变即可取得上述优点。
(实施方式10)
以与上述实施方式1的不同点为中心，参照图66～图67说明本实施方式10的半导体器件。
图66是示意地表示本发明的实施方式10的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图67是图66的A-A线的剖视图。此外，为便于说明，在图67中，示出了接点与电荷蓄积节点之间的电容71、和第1层布线层图案与电荷蓄积节点之间的电容72。
在本实施方式10中，读出晶体管Qr的由n+扩散层构成的源极12，沿写入晶体管Qw的源极2、读出晶体管Qr的栅极2G配置。另外，与上述第1实施方式的不同点在于，在没有写入位线28和读出位线29的区域，配置有接点69和第1层布线层图案70。
根据本实施方式10，附加了接点69与电荷蓄积节点(读出晶体管Qr的栅极2G)之间的电容71、和第1层布线层图案70与电荷蓄积节点(读出晶体管Qr的栅极2G)之间的电容72，因而能够增加电荷蓄积电容Cs。因此，能够相对地抑制寄生电容Cp(参照图70)的影响、即随着写入晶体管Qw的栅极1的电位的下降通过寄生电容Cp的电容耦合使电荷蓄积节点的电位也显著下降的现象。这样，本实施方式10中示出的存储器，能够进行寄生电容Cp的影响小的稳定的读出动作。另外，还具有可以实现长的保持时间的优点。
另外，本实施方式10，其设计要点在于接点69和第1层布线层图案70的配置，因而制造工序与上述的其它实施方式没有任何改变即可取得上述优点。而且，本实施方式10，没有用通孔直接连接第1层布线层图案70和源极线31，但这是主要着眼于说明上述蓄积电容的增加的缘故，由于用通孔连接可以减小读出晶体管Qr的源极12的电阻，因而是优选的。
此外，在本实施方式10中，写入晶体管Qw的结构与上述实施方式1相同，但无论是上述其它实施方式中示出的结构、还是本发明人所研究的图71的结构都可以。
(实施方式11)
以与上述实施方式1的不同点为中心，参照图68～图69说明本实施方式11的半导体器件。
图68是示意地表示本发明的实施方式11的存储单元的俯视图，示出了写入晶体管Qw、读出晶体管Qr和选择晶体管Qs。图69是图68的A-A线的剖视图。此外，在图68和图69中，为便于说明元件结构，省略了接点和布线等。而且，在图68中，为便于看图，省略图69中示出的栅极绝缘膜5和沟道4。
在本实施方式11中，与上述实施方式1的不同点在于，读出晶体管Qr的由n+扩散层构成的源极12，一直扩展到写入晶体管Qw的源极2的下方。
根据本实施方式11，附加写入晶体管Qw的源极2和读出晶体管Qr的由n+扩散层构成的源极12之间的电容，使电荷蓄积电容Cs增加，因此，能够相对地抑制寄生电容Cp(参照图70)的影响、即随着写入晶体管Qw的栅极1的电位的下降由寄生电容Cp的电容耦合使电荷蓄积节点的电位也显著下降的现象。通过形成这样的写入晶体管Qw的结构，本实施方式11中示出的存储器，能够进行寄生电容Cp的影响小的稳定的读出动作。另外，还具有能实现长的保持时间的优点。
另外，本实施方式11，其设计要点在于读出晶体管Qr的由n+扩散层构成的源极12的形状，因而制造工序与上述的其它实施方式没有任何改变即可取得上述优点。
此外，在本实施方式11中，写入晶体管Qw的结构与上述实施方式5相同，但无论是其它实施方式中示出的结构、还是本发明人所研究的图71的结构都可以。
以上，根据实施方式具体地说明了由本发明者做出的发明，但本发明并不限定于上述实施方式，显然，在不脱离其主旨的范围内可以进行各种变更。
例如，在上述实施方式中，对写入晶体管、读出晶体管和选择晶体管为n型的情况进行了说明，但也可以应用极性的组合、或都为p型的组合。
本发明，可以广泛地应用于制造半导体器件的制造业，特别是，可以用于实现具有与逻辑晶体管的工艺相容性好、且成本低的半导体存储器的半导体器件。

Claims (51)

1.一种半导体器件，具有场效应型晶体管，
该场效应型晶体管包括：
衬底，在主面上形成了绝缘层；
源极和漏极，形成在上述绝缘层上；
沟道，由半导体构成，形成在上述绝缘层上、并形成在上述源极和上述漏极之间；以及
栅极，形成在上述绝缘层的上部、并形成在上述源极和上述漏极之间，与上述沟道隔着栅极绝缘膜而电绝缘，并控制上述沟道的电位，
所述半导体器件的特征在于：
上述沟道，在上述源极和上述漏极的侧面将上述源极和上述漏极电连接。
2.根据权利要求1所述的半导体器件，其特征在于：
上述栅极的上表面，形成得比上述源极的上表面的高度低。
3.根据权利要求1所述的半导体器件，其特征在于：
具有在上述源极和上述漏极各自的侧面形成并使上述栅极与上述源极、上述漏极绝缘隔离的绝缘膜，
上述栅极与上述源极、上述漏极之间的上述绝缘膜的厚度，比上述栅极与上述沟道之间的上述栅极绝缘膜的厚度厚。
4.根据权利要求1所述的半导体器件，其特征在于：
上述栅极的上表面，形成得比上述源极的上表面的高度低，
具有在上述源极和上述漏极的侧面形成并使上述栅极与上述源极、上述漏极绝缘隔离的绝缘膜。
5.根据权利要求1所述的半导体器件，其特征在于：
上述沟道由硅构成，其厚度约为5nm或5nm以下。
6.根据权利要求1所述的半导体器件，其特征在于：
上述沟道，由多晶硅或非晶硅构成。
7.根据权利要求1所述的半导体器件，其特征在于：
上述栅极，由金属构成。
8.根据权利要求1所述的半导体器件，其特征在于：
上述源极或上述漏极的至少一者，由金属构成。
9.根据权利要求1所述的半导体器件，其特征在于：
上述沟道的电流路径宽度，比上述源极的电流路径宽度宽。
10.根据权利要求1所述的半导体器件，其特征在于：
在上述栅极的底部整个面上形成有上述沟道。
11.一种半导体器件，具有场效应型晶体管，
该场效应型晶体管包括：
衬底，在主面上形成了绝缘层；
源极和漏极，形成在上述绝缘层上；
沟道，由半导体构成，形成在上述源极和上述漏极上，将上述源极和上述漏极电连接；以及
栅极，形成在上述源极和上述漏极的上部，与上述沟道隔着栅极绝缘膜而电绝缘，并控制上述沟道的电位，
所述半导体器件的特征在于：
在上述栅极的底部整个面上形成有上述沟道。
12.根据权利要求11所述的半导体器件，其特征在于：
在与电流从上述源极通过上述沟道流向上述漏极的方向交叉的方向上，上述栅极底部的上述源极的尺寸与上述漏极的尺寸不同。
13.根据权利要求11所述的半导体器件，其特征在于：
在与电流从上述源极通过上述沟道流向上述漏极的方向交叉的方向上，上述栅极底部的上述漏极的尺寸，比上述栅极底部的上述源极的尺寸长。
14.根据权利要求11所述的半导体器件，其特征在于：
上述沟道的电流路径宽度，比上述源极的电流路径宽度宽。
15.根据权利要求11所述的半导体器件，其特征在于：
上述沟道由硅构成，其厚度约为5nm或5nm以下。
16.根据权利要求11所述的半导体器件，其特征在于：
上述沟道，由多晶硅或非晶硅构成。
17.根据权利要求11所述的半导体器件，其特征在于：
上述栅极，由金属构成。
18.根据权利要求11所述的半导体器件，其特征在于：
上述源极或上述漏极的至少一者，由金属构成。
19.根据权利要求11所述的半导体器件，其特征在于：
上述衬底，由具有第1导电性的半导体衬底构成，
上述源极或上述漏极，隔着上述绝缘层设置在具有第2导电性的半导体区域上。
20.根据权利要求11所述的半导体器件，其特征在于：
上述衬底，由单晶硅构成，
上述沟道，由单晶硅或与单晶硅的结晶性接近的硅构成。
21.根据权利要求20所述的半导体器件，其特征在于：
在上述沟道上，上述源极与上述漏极之间具有1个晶体界面或间隙。
22.根据权利要求20所述的半导体器件，其特征在于：
上述源极或上述漏极的至少一者，由单晶硅构成，
上述沟道，不通过金属布线地与上述源极或上述漏极直接连接。
23.根据权利要求20所述的半导体器件，其特征在于：
上述源极和上述漏极，分别在上述绝缘层上所形成的半导体层的表面上形成。
24.一种半导体器件，具有场效应型晶体管，
该场效应型晶体管包括：
衬底，在主面上形成了绝缘层；
源极和漏极，形成在上述绝缘层上；
沟道，由半导体构成，形成在上述绝缘层的上部，并将上述源极和上述漏极电连接；以及
栅极，形成在上述绝缘层的上部，与上述沟道隔着栅极绝缘膜而电绝缘，并控制上述沟道的电位，
所述半导体器件的特征在于：
在上述源极和上述漏极之间、在上述源极和上述漏极各自的侧面形成由绝缘体构成的侧壁，
上述沟道，从上述源极的上表面一直覆盖到上述源极的侧壁、上述绝缘层、上述漏极的侧壁、上述漏极的上表面而形成。
25.根据权利要求24所述的半导体器件，其特征在于：
上述沟道由硅构成，其厚度约为5nm或5nm以下。
26.根据权利要求24所述的半导体器件，其特征在于：
上述沟道，由多晶硅或非晶硅构成。
27.根据权利要求24所述的半导体器件，其特征在于：
上述栅极，由金属构成。
28.根据权利要求24所述的半导体器件，其特征在于：
上述源极或上述漏极的至少一者，由金属构成。
29.一种半导体器件，其特征在于：
具有场效应型晶体管，该场效应型晶体管包括：
衬底，在主面上形成了栅极绝缘膜；
源极和漏极，形成在上述栅极绝缘膜上；
栅极，形成在上述栅极绝缘膜下，并控制沟道的电位；以及
沟道，由半导体构成，形成在上述栅极的上部，将上述源极和上述漏极电连接，并与上述栅极隔着上述栅极绝缘膜而电绝缘。
30.根据权利要求29所述的半导体器件，其特征在于：
上述栅极，相对于上述源极和上述漏极，由通过自对准引入了杂质的半导体构成。
31.根据权利要求29所述的半导体器件，其特征在于：
上述衬底，具有SOI结构，
在上述SOI结构的绝缘层上形成有上述栅极。
32.根据权利要求29所述的半导体器件，其特征在于：
在上述沟道上，形成有保护上述沟道并由绝缘体构成的保护膜。
33.根据权利要求29所述的半导体器件，其特征在于：
上述沟道由硅构成，其厚度约为5nm或5nm以下。
34.根据权利要求29所述的半导体器件，其特征在于：
上述沟道，由多晶硅或非晶硅构成。
35.根据权利要求29所述的半导体器件，其特征在于：
上述源极或上述漏极的至少一者，由金属构成。
36.一种半导体器件，其特征在于：
具有场效应型晶体管，该场效应型晶体管包括：
衬底，在主面上形成了栅极绝缘膜；
源极和漏极，形成在上述栅极绝缘膜上；
第1栅极，形成在上述栅极绝缘膜下，并控制沟道的电位；
沟道，由半导体构成，形成在上述第1栅极的上部，将上述源极和上述漏极电连接，并与上述第1栅极隔着上述栅极绝缘膜而电绝缘；以及
第2栅极，与上述第1栅极夹着上述沟道地形成。
37.根据权利要求36所述的半导体器件，其特征在于：
上述第1栅极，相对于上述源极和上述漏极，由通过自对准引入了杂质的半导体构成，
通过控制上述第1栅极的杂质浓度设定阈值电压。
38.根据权利要求36所述的半导体器件，其特征在于：
具有以相同的电压驱动上述第1栅极和上述第2栅极的电路。
39.根据权利要求36所述的半导体器件，其特征在于：
具有以不同的电压和不同的时序驱动上述第1栅极和上述第2栅极的电路。
40.根据权利要求36所述的半导体器件，其特征在于：
上述第2栅极，由金属构成。
41.根据权利要求36所述的半导体器件，其特征在于：
上述沟道由硅构成，其厚度约为5nm或5nm以下。
42.根据权利要求36所述的半导体器件，其特征在于：
上述沟道，由多晶硅或非晶硅构成。
43.根据权利要求36所述的半导体器件，其特征在于：
上述源极或上述漏极的至少一者，由金属构成。
44.一种半导体器件，在相同的芯片内具有由多个单位存储单元的阵列构成的存储部，所述半导体器件的特征在于：
上述单位存储单元，具有写入晶体管和读出晶体管，
上述写入晶体管是场效应型晶体管，包括在主面上形成了绝缘层的衬底；在上述绝缘层上形成的源极和漏极；形成在上述绝缘层上、并形成在上述源极和上述漏极之间，由半导体构成的沟道；以及形成在上述绝缘层的上部、并形成在上述源极和上述漏极之间，与上述沟道隔着栅极绝缘膜电绝缘，并控制上述沟道的电位的栅极，
上述读出晶体管是场效应型晶体管，
进行蓄积电荷的存取的上述写入晶体管的上述源极或上述漏极，与位线电连接，不与上述位线电连接的上述漏极或上述源极，与上述读出晶体管的栅极电连接，
在上述读出晶体管的栅极附近形成有电极。
45.根据权利要求44所述的半导体器件，其特征在于：
上述电极，与上述读出晶体管的源极电连接。
46.根据权利要求44所述的半导体器件，其特征在于：
上述电极，与用于选择存储单元的字布线电连接。
47.根据权利要求44所述的半导体器件，其特征在于：
上述电极，在与上述写入晶体管的栅极相同的层上形成。
48.根据权利要求44所述的半导体器件，其特征在于：
上述电极，在与连接上述读出晶体管的源极和布线层的接点相同的层上形成。
49.根据权利要求44所述的半导体器件，其特征在于：
上述电极，在与上述读出晶体管的栅极相同的层上形成。
50.根据权利要求44所述的半导体器件，其特征在于：
上述单位存储单元，还具有选择晶体管，
上述选择晶体管，与上述读出晶体管串联连接，
上述选择晶体管的栅极，与用于选择存储单元的字线电连接。
51.根据权利要求50所述的半导体器件，其特征在于：
在上述读出晶体管中，上述读出晶体管的源极或漏极间的电导的变化取决于由上述写入晶体管所存取的蓄积电荷量的变化，
上述读出晶体管的沟道宽度大于上述选择晶体管的沟道宽度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755448A (zh) * 2019-03-29 2020-10-09 拉碧斯半导体株式会社 半导体装置以及半导体装置的制造方法
CN117496873A (zh) * 2023-02-03 2024-02-02 武汉华星光电技术有限公司 显示面板和电子终端

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5098682B2 (ja) * 2008-02-15 2012-12-12 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
KR101996773B1 (ko) * 2009-10-21 2019-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102321812B1 (ko) * 2009-10-29 2021-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101698537B1 (ko) 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5659523B2 (ja) * 2010-03-19 2015-01-28 富士通セミコンダクター株式会社 半導体装置
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102339828B (zh) * 2010-07-19 2013-04-24 中国科学院微电子研究所 低功耗半导体存储器及其驱动方法
US8634228B2 (en) * 2010-09-02 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US8735892B2 (en) 2010-12-28 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using oxide semiconductor
TWI602303B (zh) * 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101648594B1 (ko) * 2011-10-19 2016-09-02 매그나칩 반도체 유한회사 비휘발성 메모리 소자 및 그의 제조 방법
US9257422B2 (en) 2011-12-06 2016-02-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving signal processing circuit
KR101944535B1 (ko) 2012-03-28 2019-01-31 삼성전자주식회사 반도체 기억 소자
US9112460B2 (en) 2013-04-05 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
US9300292B2 (en) 2014-01-10 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Circuit including transistor
TWI767772B (zh) * 2014-04-10 2022-06-11 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US10283171B2 (en) * 2015-03-30 2019-05-07 Taiwan Semicondutor Manufacturing Company, Ltd. Stacked die semiconductor device with separate bit line and bit line bar interconnect structures
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
CN116234296B (zh) * 2022-01-18 2024-09-17 北京超弦存储器研究院 动态存储器以及soc芯片
CN116234298B (zh) * 2022-01-26 2024-02-23 北京超弦存储器研究院 动态存储器及soc芯片
CN116209244B (zh) * 2022-01-26 2024-02-23 北京超弦存储器研究院 动态存储器及存储装置
CN116234299B (zh) * 2022-01-27 2024-02-23 北京超弦存储器研究院 动态存储器及其制作方法、soc芯片
CN119136534B (zh) * 2023-06-06 2025-09-26 长鑫存储技术有限公司 一种半导体结构及其制作方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2527385B1 (fr) * 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
JPS6450536A (en) * 1987-08-21 1989-02-27 Mitsubishi Electric Corp Manufacture of semiconductor device
US5116771A (en) * 1989-03-20 1992-05-26 Massachusetts Institute Of Technology Thick contacts for ultra-thin silicon on insulator films
JPH03177073A (ja) * 1989-12-05 1991-08-01 Seiko Epson Corp 薄膜トランジスタ
JPH0621458A (ja) * 1992-07-02 1994-01-28 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP3484726B2 (ja) * 1992-07-16 2004-01-06 富士通株式会社 半導体装置およびその製造方法
JPH06334185A (ja) * 1993-05-18 1994-12-02 Sony Corp 薄膜半導体装置
JP3177073B2 (ja) 1993-09-01 2001-06-18 守 杉井 レーザー光線利用の寸取方法及びその寸取装置
JP3372110B2 (ja) * 1994-09-13 2003-01-27 株式会社東芝 半導体装置
US5557126A (en) * 1994-09-30 1996-09-17 Sgs-Thomson Microelectronics, Inc. Thin-film transistor and method for forming the same
KR0139573B1 (ko) * 1994-12-26 1998-06-15 김주용 이중 채널 박막트랜지스터 및 그 제조방법
US5567958A (en) * 1995-05-31 1996-10-22 Motorola, Inc. High-performance thin-film transistor and SRAM memory cell
KR100259078B1 (ko) * 1997-08-14 2000-06-15 김영환 박막트랜지스터 및 이의 제조방법
US6239472B1 (en) * 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
DE19950362C1 (de) * 1999-10-19 2001-06-07 Infineon Technologies Ag DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung
DE60045666D1 (de) * 2000-01-07 2011-04-07 Sharp Kk Halbleiteranordnung und informationsverarbeitungsanordnung
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
US6660600B2 (en) * 2001-01-26 2003-12-09 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors
US6524920B1 (en) * 2001-02-09 2003-02-25 Advanced Micro Devices, Inc. Low temperature process for a transistor with elevated source and drain
US6787424B1 (en) * 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6395589B1 (en) * 2001-02-12 2002-05-28 Advanced Micro Devices, Inc. Fabrication of fully depleted field effect transistor with high-K gate dielectric in SOI technology
US6551886B1 (en) * 2001-04-27 2003-04-22 Advanced Micro Devices, Inc. Ultra-thin body SOI MOSFET and gate-last fabrication method
US6580132B1 (en) * 2002-04-10 2003-06-17 International Business Machines Corporation Damascene double-gate FET
US6787835B2 (en) * 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2005056452A (ja) * 2003-08-04 2005-03-03 Hitachi Ltd メモリ及び半導体装置
US6864540B1 (en) * 2004-05-21 2005-03-08 International Business Machines Corp. High performance FET with elevated source/drain region
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7294890B2 (en) * 2005-03-03 2007-11-13 Agency For Science, Technology And Research Fully salicided (FUSA) MOSFET structure
JP5086625B2 (ja) * 2006-12-15 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100855967B1 (ko) * 2007-01-04 2008-09-02 삼성전자주식회사 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755448A (zh) * 2019-03-29 2020-10-09 拉碧斯半导体株式会社 半导体装置以及半导体装置的制造方法
CN117496873A (zh) * 2023-02-03 2024-02-02 武汉华星光电技术有限公司 显示面板和电子终端

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