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CN1925321B - 集成电子器件及其制造方法 - Google Patents

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CN1925321B
CN1925321B CN2006101288079A CN200610128807A CN1925321B CN 1925321 B CN1925321 B CN 1925321B CN 2006101288079 A CN2006101288079 A CN 2006101288079A CN 200610128807 A CN200610128807 A CN 200610128807A CN 1925321 B CN1925321 B CN 1925321B
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Abstract

本发明提供一种集成电子器件及其制造方法，该集成电子器件包括衬底、无源元件、用于外部连接的焊盘和三维布线。无源元件包括设置在衬底上的多级线圈电感器。多级线圈电感器具有设置在多层中的多个线圈。相邻的线圈线彼此隔开。三维布线包括在衬底上延伸的第一布线区、与衬底隔开但沿着衬底延伸的第二布线区以及与第一布线区和第二布线区连接的第三布线区。

Description

集成电子器件及其制造方法
技术领域
本发明涉及具有多个无源元件例如电感器的集成电子器件。本发明也涉及制造这种集成电子器件的方法。
背景技术
组合在例如移动终端中的RF(射频)系统或RF电路一般包括用作高频模块器件的IPD(集成无源器件)，以获得高性能、小尺寸、轻重量等。IPD包括无源元件，例如电感器、电容器、电阻器和滤波器。在这些元件中，电感器往往具有比例如电容器低的Q因子(质量因子)。当IPD包括电感器时，整个IPD也很可能具有低Q因子。因此，需要具有高Q因子的IPD。另外，由于RF系统利用较高的频带，因此IPD也需要适合那些较高的频带。在下面的专利文献1和2中以及非专利文献1和2中，公开了这些和其它关于IPD的技术方案。
专利文献1：JP-A-H04-61264。
专利文献2：U.S.P.No.5，370，766。
非专利文献1：阿尔伯特苏特奴(Albert Sutono)等，“IEEE先进封装学报”(IEEE TRANSACTION ON ADVANCED PACKAGING)，卷22，第3期，1999年8月，326-331页。
非专利文献2：郭立辉(Guo Lihui)等，“IEEE电子器件快报”(IEEEEELECTRON DEVICE LETTERS)，卷23，第8期，2002年8月，470-472页。
例如，非专利文献1提出了用LTCC(低温烧结陶瓷)技术制造IPD。这种用LTCC技术制造的IPD包括具有多个无源元件的多层陶瓷衬底。在一些情况下，在多层陶瓷衬底的多个层上堆叠多个线圈，以提高电感器的感应系数。因为电感器的感应系数越高，电感器往往具有更高的Q因子，因此这种结构适于增大整个IPD的Q因子。
然而，这种用LTCC技术制造的IPD面对下列问题。电感器的每个线圈被具有相对较大的介电常数的陶瓷包围。因此，电感器过度地受到寄生电容影响。影响电感器的大寄生电容阻碍电感器的Q因子增大。因此，用LTCC技术制造的IPD在许多情况下不能表现出足够大的Q因子。
另外，Q因子通常与频率有关。寄生电容越大，电感器的自振频率和电感器的Q因子的峰值频率向低频侧移动的就越多，从而使IPD的高频特性恶化。这样，由于Q因子不够大，所以有时阻碍用LTCC技术制造的IPD应用在目标高频带和获得良好的高频特性。
发明内容
本发明是在上述情况下提出的，因此本发明的目的是提供适于获得高Q因子和良好的高频特性的IPD，以及该IPD的制造方法。
本发明的第一方案提供集成电子器件。该集成电子器件包括：衬底、多个无源元件、多个用于外部连接的焊盘以及三维布线。所述无源元件包括设置在衬底上的多级线圈电感器。该多级线圈电感器具有设置在一级中的第一线圈和设置在另一级中的第二线圈，在该第一线圈和该第二线圈之间以间隙隔开。该三维布线包括在衬底上延伸的第一布线区、沿着衬底延伸并与衬底隔开的第二布线区以及连接第一和第二布线区的第三布线区。当有多个第一布线区和/或第二布线区时，一对第一和第二布线区之间的电性连接可以通过第三布线区，也可以不通过第三布线区，即可以不使用第三布线区而直接进行连接。
对于具有上述结构的集成电子器件，设置在衬底上的多级线圈电感器可以用如图1所示的等效集总常数电路来表示，并且Q因子可以用下面给出的公式(1)来表示。在图1和公式(1)中，L代表电感器的感应系数，Ri代表电感器的电阻，Rs代表衬底的电阻，C代表电感器的寄生电容，以及ω代表角频率且等于2πf(f代表频率)。公式(1)可表示为三个因子的乘积，这里第二因子被称为衬底损失因子，第三因子被称为自振因子。
Q = ωL R i · R s R s + [ ( ωL / R i + 1 ) ] R i · [ 1 - R i 2 C L - ω 2 LC ] - - - ( 1 )
由于施加交流电流时，螺旋线圈之间的相互电磁感应使螺旋线圈表现出互感，因此上述集成电子器件的多级线圈电感器作为整个电感器可产生较大的感应系数L。为此，根据本集成电子器件中的多级线圈电感器，获得特定感应系数L所需的导线总长度趋向于变短(即，通过特定长度的导线可获得的感应系数L趋向于变大)。另一方面，组成多级线圈电感器的导线总长度越短，每个多级线圈电感器中的电阻Ri往往越小。因此，根据本集成电子器件的多级线圈电感器适于在小电阻Ri下获得预定的感应系数L。如可从上述公式(1)，尤其是从公式中的第一因子获知的，在小电阻Ri下获得预定的感应系数L有助于提高Q因子。
另外，根据本集成电子器件的多级线圈电感器，施加的交流电流在相邻螺旋线圈中沿相同的方向流动，从而减小了线圈间产生的磁场强度，降低了线圈线中高频电流的表面效应。因此，能够降低线圈线的电阻Ri(高频电阻)。如可从公式(1)获知的，降低电阻Ri有助于提高Q因子。
另外，在根据本集成电子器件的多级线圈电感器中，线圈线没有被例如很厚的陶瓷(具有高介电常数)包围。特别地，在相邻的线圈绕组之间没有如陶瓷之类的材料。因此，该多级线圈电感器适于降低寄生电容C。如可从公式(1)获知的，降低寄生电容C有助于提高Q因子。
如上所述，根据本集成电子器件的多级线圈电感器适于获得高Q因子。因此，如上所述包括该多级线圈电感器的集成电子器件适于获得高Q因子。
此外，本集成电子器件也适于获得良好的高频特性。通常，电感器的寄生电容越小，电感器的自振频率和电感器的Q因子的峰值频率向高频侧移动的越多，从而更容易获得良好的高频特性。为此，适于降低寄生电容C的多级线圈电感器也适于获得良好的高频特性。因此，如上所述包含这种多级线圈电感器的本集成电子器件适于获得良好的高频特性。
另外，本集成电子器件适于降低用于在无源元件与焊盘之间建立电性连接的布线中的损失。本集成电子器件具有三维布线，包括在衬底上延伸并与之连接的第一布线区、与衬底隔开并沿着衬底延伸的第二布线区以及与第一和第二布线区连接的第三布线区。当这三种布线区适当地结合使用时，该三维布线在一个无源元件与另一个无源元件的连接中以及无源元件与焊盘的连接中提供高自由度。换句话说，根据本集成电子器件，在连接衬底上元件(无源元件和焊盘)的布线设计中具有高自由度。布线设计中的高自由度适于将元件之间的布线长度降至最短，并且也适于避免布线之间以及布线与线圈导体之间的交叉。将元件之间的布线长度降至最短有助于降低布线中的高频电阻。避免电线之间以及布线与线圈导体之间的交叉有助于降低由于交叉结构产生的相互电 磁感应而导致在布线和/或线圈导体中不希望地产生涡流。高频电阻的降低和涡流的降低适于降低连接元件的布线中的损失。另外，布线损失的降低适于在作为整体的集成电子器件X中获得高Q因子。
如上所述，根据本发明第一方案的集成电子器件适于获得高Q因子和良好的高频特性。
根据优选实施例，如权利要求1所述的集成电子器件，其中多个线圈是通过间隙彼此隔开的螺旋线圈。通过增加设置在多层中的线圈的数量以及通过增加用于螺旋线圈在同一平面内制造的绕组的数量，如上所述的这种多级线圈电感器能够增加作为整体的电感器中线圈绕组的数量。因此，能够有效地获得所需的感应系数L。增大感应系数L有助于提高Q因子。
根据另一优选实施例，如权利要求1所述的集成电子器件，其中多个线圈中的每一个是螺线管线圈或螺旋管线圈。这些类型的线圈可以用于本发明。
优选地，衬底选自半导体衬底、表面形成有绝缘膜的半导体衬底、石英衬底、玻璃衬底、压电衬底、陶瓷衬底、绝缘体上硅(SOI)衬底、石英上硅(SOQ)衬底和玻璃上硅(SOG)衬底。压电衬底由压电材料例如LiTaO3、LiNbO3、AlN、ZnO和压电陶瓷制成。
根据本集成电子器件的多个无源部件包括电容器和/或电阻器。除了多级线圈电感器之外，根据所需的功能，本集成电子器件可以设计为包括电容器和电阻器作为无源元件。
优选地，电容器具有彼此相对的第一电极和第二电极。第一电极设置在衬底上，而第二电极与衬底隔开并沿着衬底设置。
优选地，多级线圈电感器中所包含的最接近衬底的线圈与衬底隔开。这种结构适于减少向多级线圈电感器施加电流时在衬底中产生的感应电流。当用导电材料提供衬底时，感应电流的减少尤为显著。在这种情况下，多级线圈电感器中最接近衬底的线圈与衬底隔开，电感器的机械稳定性可通过设置在衬底上突起的支持物来支持电感器而得到增强。
优选地，多级线圈电感器中所包含的最接近衬底的线圈以图案的形式形成在衬底上。考虑到衬底上三维多级线圈电感器的机械稳定性，优选这种结构。
优选地，无源元件包括选自LCR滤波器、SAW滤波器、FBAR滤波器和机械振动滤波器构成的集合中的滤波器。机械振动滤波器的例子包括微机械圆 盘谐振器，微机械圆环谐振器和微机械梁谐振器。
优选地，集成电子器件还包括用于密封衬底上的无源元件和三维布线的树脂密封剂。在这种情况下，树脂密封剂的一部分可能进入到多级线圈电感器中相邻线圈线之间的空间，但是该部分树脂密封剂没有完全密封线圈线之间的空间。树脂密封剂适于在本集成电子器件中获得高度的可靠性。
优选地，多级线圈电感器和/或三维布线的一部分涂布有选自抗蚀膜和磁性膜组成的集合中的膜或者包括该膜的多层膜。用抗蚀膜涂布适于提高多级线圈电感器的线圈导线和三维布线的导电区的抗蚀性。抗蚀膜可由不同的材料形成。例子包括诸如Au、Rh和Ru的金属以及介电材料。介电材料的例子包括树脂材料例如苯并环丁烯(Benzocyclobutenes，BCB)、聚苯并噁唑(Polybenzoxazoles，PBO)和聚酰亚胺，以及非树脂材料例如氧化硅、氮化硅和氧化铝。另一方面，用磁性膜涂布尤其适于增强在线圈导线周围产生的磁场。增强在线圈导线周围产生的磁场适于提高多级线圈电感器的感应系数L。考虑到降低在磁性膜自身中产生的涡流，磁性膜优选由高阻抗材料形成。这种磁性膜材料的例子包括Fe-Al-O合金和CoFeB-SiO2高阻抗磁性材料。
优选地，多级线圈电感器的线圈线和/或三维布线的第一至第三导电区由Cu、Au、Ag或Al制成。多级线圈电感器的线圈线和/或三维布线的第一至第三导电区优选由这些低阻抗导电材料形成。
优选地，衬底具有凹陷区，并且在该凹陷区中设置多级线圈电感器。这种设置适于减小集成电子器件的尺寸。
本发明的第二方案提供一种制造集成电子器件的方法。该方法包括如下步骤：通过电镀形成下部导电区；
在该下部导电区上形成第一抗蚀图案，该第一抗蚀图案具有用于形成上部导电区的开口，该开口中使得部分该下部导电区暴露；在该第一抗蚀图案的表面上和在该开口中暴露的该下部导电区的表面上形成籽晶层；在该第一抗蚀图案上形成具有开口的第二抗蚀图案；通过电镀在该第二抗蚀图案的该开口中形成上部导电区；去除该第二抗蚀图案；去除该籽晶层；以及去除该第一抗蚀图案。如上所述的方法适于制造根据第一方案的集成电子器件。
附图说明
图1示出了根据本发明的多级线圈电感器的集总常数等效电路。
图2是根据本发明的集成电子器件的平面图。
图3是图2中沿着线III-III的横截面图。
图4是图2中沿着线IV-IV的横截面图。
图5是图2中沿着线V-V的横截面图。
图6是图2中的集成电子器件的电路图。
图7是一个两级线圈电感器的分解平面图。
图8是另一个多级线圈电感器的分解平面图。
图9是示出线圈线周围的磁通量分布的概念图。
图10(a)至图10(d)示出根据本发明的集成电子器件制造方法的几个步骤。
图11(a)至图11(d)示出图10(a)至图10(d)中的步骤之后的步骤。
图12(a)至图12(d)示出图11(a)至图11(d)中的步骤之后的步骤。
图13(a)至图13(d)示出图12(a)至图12(d)中的步骤之后的步骤。
图14(a)至图14(d)示出图13(a)至图13(d)中的步骤之后的步骤。
图15(a)至图15(c)示出图14(a)至图14(d)中的步骤之后的步骤。
图16是图2中的集成电子器件的第一改型的横截面图。该横截面图可与图2所示的集成电子器件的图3相比较。
图17是图2中的集成电子器件的第一改型的另一个横截面图。该横截面图可与图2所示的集成电子器件的图4相比较。
图18是图2中的集成电子器件的第二改型的横截面图。该横截面图与可图2所示的集成电子器件的图3相比较。
图19是图2中的集成电子器件的第二改型的另一个横截面图。该横截面图可与图2所示的集成电子器件的图4相比较。
图20(a)至20(e)示出第一改型的制造方法的几个步骤。
图21(a)21(d)示出图20(a)至20(e)中的步骤之后的步骤。
图22(a)至22(d)示出图21(a)至21(d)中的步骤之后的步骤。
图23(a)至23(d)示出图22(a)至22(d)中的步骤之后的步骤。
图24(a)至24(d)示出第一改型的另一种制造方法的几个步骤。
图25(a)至25(d)示出图24(a)至24(d)中的步骤之后的步骤。
图26(a)至26(d)示出图25(a)至25(d)中的步骤之后的步骤。
图27(a)至27(c)示出图26(a)至26(d)中的步骤之后的步骤。
图28(a)至28(d)示出第二改型的制造方法的几个步骤。
图29(a)至29(d)示出图28(a)至28(d)中的步骤之后的步骤。
图30(a)至30(d)示出图29(a)至29(d)中的步骤之后的步骤。
图31(a)至31(d)示出图30(a)至30(d)中的步骤之后的步骤。
图32(a)至32(d)示出图31(a)至31(d)中的步骤之后的步骤。
图33是图2中的集成电子器件的第三改型的横截面图。该横截面图可与图2所示的集成电子器件的图3相比较。
图34示出根据本发明的集成电子器件的另一个电路。
图35示出根据本发明的集成电子器件的又一个电路。
具体实施方式
图2至图5示出根据本发明的集成电子器件X。图2是集成电子器件X的平面图。图3至图5分别是图2中沿着线III-III、IV-IV和V-V的横截面图。
集成电子器件X包括衬底S、多级线圈电感器10A、10B、电容器20、三维布线30和焊盘40A、40B、40C、40D，组成图6所示的电路。
由半导体衬底、表面形成有绝缘膜的半导体衬底、石英衬底、玻璃衬底、压电衬底、陶瓷衬底、SOI(绝缘体上硅)衬底、SOQ(石英上硅)衬底和SOG(玻璃上硅)衬底提供衬底S。半导体衬底由硅材料例如单晶硅构成。压电衬底由压电材料例如LiTaO3、LiNbO3、AlN、ZnO和压电陶瓷构成。
每个多级线圈电感器10A、10B是一种无源元件，如图3和图4所示，包括例如两层螺旋线圈11、12和将这些线圈彼此串联连接的连接件13。在图2中，用粗体的螺旋简单地代表多级线圈电感器10A、10B。图7是多级线圈电感器10A的分解平面图，而图8是多级线圈电感器10B的分解平面图。在每个多级线圈电感器10A、10B中，螺旋线圈11、12缠绕成使通过这两个螺旋线圈的电流方向相同。在每个多级线圈电感器10A、10B中，相邻的绕组线通过间隙彼此隔开。优选地，螺旋线圈11、12的厚度不小于3μm。另外，在本实施例中，螺旋线圈11比螺旋线圈12更接近衬底S，并与衬底S隔开。螺旋线圈11与衬底S之间的距离为例如1-100μm。多级线圈电感器10A、10B由
在集成电子器件X中，在衬底S上设置的每个多级线圈电感器10A、10B被描述为图1所示的等效集总常数电路，并且Q因子用上述公式(1)表示。在图1和公式(1)中，如上所述，L代表电感器的感应系数，Ri代表电感器的电阻，Rs代表衬底的电阻，C代表电感器的寄生电容，以及ω代表角频率并且其等于2πf(f：频率)。
电容器20是另一种无源元件，并且具有图5所示的堆叠结构，包括第一电极21、第二电极22以及位于它们之间的介电层23。第一电极21设置在衬底S上。第二电极22与衬底S隔开并沿着衬底S设置。优选地，第二电极22的厚度不小于3μm。另外，第一电极21具有预定的多层结构，例如，其中每一层包含选自Cu、Au、Ag和Al的金属。第二电极22由例如Cu、Au、Ag或Al制成。介电层23由例如氧化硅、氮化硅、氧化铝、氧化钽或氧化钛制成。
三维布线30，作为在衬底上的元件(无源元件和焊盘)之间建立电性连接的布线，包括：第一布线区31，其具有在衬底S上延伸的部分；第二布线区32，其脱离衬底S并沿着衬底S延伸；以及第三布线区33，其与第一布线区31和第二布线区32连接。为了图示清楚，在图2中只将三维布线30的第一布线区31画上阴影线。三维布线30由例如Cu、Au、Ag或Al制成。第一布线区31和第二布线区32的厚度优选不小于3μm。
焊盘40A至40D是用于外部连接的电性焊盘。如可从图6获知的，焊盘40A、40B用作电信号的输入/输出端子，焊盘40C、40D接地。焊盘40A至40D由例如上表面涂布有Au膜的Ni块制成。
如图6所示，多级线圈电感器10A与焊盘40A、40C以及电容器20的第一电极21电性连接。具体地，如图3所示，在多级线圈电感器10A中，图中的下部螺旋线圈11的一端11a通过第一布线区31与焊盘40A和电容器20的第一电极21电性连接，而图中的上部螺旋线圈12的一端12a通过第二布线区32、第三布线区33和第一布线区31与焊盘40C电性连接。
如图6所示，多级线圈电感器10B与焊盘40B、40D和电容器20的第二电极22电性连接。具体地，如图4和图5所示，在多级线圈电感器10B中，图中的上部螺旋线圈12的一端12a通过第二布线区32、第三布线区33和第一布线区31与焊盘40B电性连接，另外，通过第二布线区32与电容器20的 第二电极22连接。另外，在多级线圈电感器10B中，图中的下部螺旋线圈11的一端11a通过第一布线区31与焊盘40D电性连接。
由于施加AC(交流)电流时，螺旋线圈11、12之间的相互电磁感应使螺旋线圈11、12表现出互感，因此上述集成电子器件X的多级线圈电感器10A、10B作为整个电感器产生较大的感应系数L。为此，根据多级线圈电感器10A、10B，组成提供预定感应系数L的电感器的导线总长度趋向于变短。另一方面，组成每个多级线圈电感器10A、10B的导线总长度越短，每个多级线圈电感器10A、10B中的电阻Ri往往越小。因此，多级线圈电感器10A、10B适于在小电阻Ri下获得预定的感应系数L。如可从上述公式(1)，尤其是从公式中的第一因子获知的，在小电阻Ri下获得预定的感应系数L有助于提高Q因子。
另外，在集成电子器件X的每个多级线圈电感器10A、10B中，如图9所示，施加的AC电流在螺旋线圈11、12中沿相同的方向流动，这能够降低在线圈之间产生的磁场强度(因为电流流过螺旋线圈11而在螺旋线圈11周围产生的磁场和电流流过螺旋线圈12而在螺旋线圈12周围产生的磁场在螺旋线圈11、12之间相互抵消)。这能够降低螺旋线圈11、12的线圈线中高频电流的表面效应，从而降低线圈线的电阻Ri(高频电阻)。如上述可从公式(1)获知的，降低电阻Ri有助于提高Q因子。
另外，集成电子器件X中的多级线圈电感器10A、10B都是没有被例如很厚的陶瓷(具有较大的介电常数)包围的线圈线。尤其是，在相邻的线圈绕组之间没有例如陶瓷之类的材料。因此，每个多级线圈电感器10A、10B均适于降低寄生电容C。如可从公式(1)获知的，降低寄生电容C有助于提高Q因子。
如上所述，集成电子器件X中的多级线圈电感器10A、10B适于获得高Q因子。因此，如上所述，包括多级线圈电感器10A、10B的集成电子器件X适于获得高Q因子。
另外，集成电子器件X也适于获得良好的高频特性。通常，电感器的寄生电容越小，电感器的自振频率和电感器的Q因子的峰值频率向高频侧移动的越多，因而易于获得良好的高频特性。出于这个原因，适于降低寄生电容C的多级线圈电感器10A、10B也适于获得良好的高频特性。因此，如上所述， 包括多级线圈电感器10A、10B的集成电子器件X适于获得良好的高频特性。
另外，集成电子器件X适于降低用于在元件(无源元件和焊盘)之间建立电性连接的布线中的损失。集成电子器件X具有三维布线30，该三维布线30包括：第一布线区31，其具有在衬底S上延伸并与该衬底S连接的部分；第二布线区32，其脱离衬底S并沿着衬底S延伸；以及第三布线区33，其与第一布线区31和第二布线区32连接。当适当地结合使用这三种布线区时，三维布线30在连接元件中提供高自由度。换句话说，根据集成电子器件X，在用于连接衬底S上的元件的布线设计中有高自由度。布线设计中的高自由度适于减小元件之间的布线长度，也适于避免电线之间以及布线与线圈导体之间的交叉。减小元件之间的布线长度有助于降低布线中的高频电阻。避免布线之间以及布线与线圈导体之间的交叉有助于降低由于交叉结构产生的相互电磁感应而导致在布线中和/或线圈导体中不希望地产生涡流。高频电阻的降低和涡流的降低适于降低为连接元件所必须制作的布线中的损失。另外，布线损失的降低适于在作为整体的集成电子器件X中获得高Q因子。
如至此所述，集成电子器件X适于获得高Q因子和良好的高频特性。
另外，在根据本实施例的多级线圈电感器10A、10B中，通过增加或减少分层螺旋线圈11、12的数量以及通过改变用于螺旋线圈11、12在同一平面中制造的绕组的数量，可改变作为整体的电感器中线圈绕组的总数。因此，能够有效地获得所需的感应系数L。
另外，根据本实施例，每个多级线圈电感器10A、10B中的螺旋线圈11，即最接近衬底的线圈，与衬底S隔开。这种结构适于降低当向多级线圈电感器10A、10B施加电流时在衬底S中产生的感应电流。
图10(a)至图15(c)示出制造集成电子器件X的方法。这是一种使用体型(bulk)微加工技术制造集成电子器件X的方法。图10(a)至图15(c)均给出横截面图，以示出图15(c)所示的元件，即多级线圈电感器10、电容器20、两个焊盘40和三维布线30的形成过程以及它们是如何连接的。横截面包括在单块材料衬底中所包含的多个区域，由该材料衬底形成单一集成电子器件。这一系列的横截面图是说明性的顺序描述。多级线圈电感器10代表多级线圈电感器10A、10B，焊盘40代表焊盘40A至40D。
在集成电子器件X的制造过程中，如图10(a)所示，首先在衬底S上形 成电容器20的第一电极21。例如，首先通过溅射在衬底S上形成预定的金属膜，然后通过湿刻蚀或干刻蚀图案化该金属膜，而形成第一电极21。
下一步，如图10(b)所示，在第一电极21上形成电容器20的介电层23。例如，首先通过溅射至少在第一电极21上形成预定的介电材料膜，然后使用预定的湿刻蚀或干刻蚀图案化该介电膜，而形成介电层23。
下一步，如图10(c)所示，在衬底S上形成用于电镀的籽晶层101(用粗实线表示)，其覆盖第一电极21和介电层23。籽晶层101具有通过组合例如Ti膜和其上形成的Au膜、Cr膜和其上形成的Au膜、Ti膜和其上形成的Cu膜、或Cr膜和其上形成的Cu膜所提供的层叠结构。籽晶层101可通过例如气相沉积或溅射形成。后面将要描述的其它籽晶层与籽晶层101具有相同的结构，并且可以使用相同的方法形成。
下一步，如图10(d)所示，形成用于形成第一层厚导体的抗蚀图案102。在本方法中，第一层厚导体提供电容器20的第二电极22和三维布线30的第一布线区31。抗蚀图案102具有与第二电极22和第一布线区31的图案相对应的开口102a。当形成抗蚀图案102时，首先，通过在第一电极21和介电层23上进行旋涂，在衬底S上形成液态光致抗蚀剂膜。下一步，通过曝光处理和其后的显影处理图案化该光致抗蚀剂膜。光致抗蚀剂的例子包括AZP4210(由AZ电子材料制造)和AZ1500(由AZ电子材料制造)。后面将要描述的其它抗蚀图案也可以通过如同所述的光致抗蚀剂膜形成过程的步骤，即曝光处理和显影处理形成。
下一步，如图11(a)所示，通过电镀方法在抗蚀图案102的开口102a中形成第一层厚导体(第二电极22和第一布线区31)。在电镀过程中，向籽晶层101通电。
下一步，如图11(b)所示，用例如去除剂(remover)去除抗蚀图案102。去除剂可以是AZ去除剂700(由AZ电子材料制造)。注意，后面将要描述的抗蚀图案也可以使用与抗蚀图案102相同的方法去除。
下一步，如图11(c)所示，形成用于形成焊盘的抗蚀图案103。抗蚀图案103具有开口103a，每一个开口103a对应于一个焊盘40的图案。
下一步，如图11(d)所示，通过电镀方法在抗蚀图案103的开口103a中形成焊盘40。在电镀过程中，向籽晶层101通电。每个焊盘40优选由上表 面涂布有Au膜的Ni块提供。
下一步，如图12(a)所示，去除抗蚀图案103，并且在去除之后，去除籽晶层101的暴露部分。(注意，在图12(a)或其后的图中没有示出籽晶层101的未暴露部分)。通过例如离子研磨方法可实现籽晶层101的去除。注意，后面将要描述的籽晶层也可以用离子研磨方法去除。
下一步，如图12(b)所示，形成抗蚀图案104。抗蚀图案104用作在第一层厚导体上形成第二层厚导体的牺牲层，并具有与第一层厚导体的图案相对应的开口104a。在本方法中，第二层厚导体提供多级线圈电感器10的螺旋线圈11以及三维布线30的第二布线区32和第三布线区33。抗蚀图案104形成为在开口104a中暴露部分第一层厚导体(第二电极22和第一布线区31)。此处应注意，在本实施例中由抗蚀图案提供的、根据本发明的牺牲层不一定由抗蚀材料形成，而可以由能够被图案化和去除的可选材料形成，(并且这也适用于后面将要描述的其它牺牲层)。
下一步，如图12(c)所示，形成籽晶层105(用粗实线表示)以覆盖抗蚀图案104的表面、在开口104a中暴露的第一层厚导体的表面和焊盘40的表面。
下一步，如图12(d)所示，形成用于形成第二层厚导体的抗蚀图案106。抗蚀图案106具有对应于多级线圈电感器10的螺旋线圈11和部分连接件13，以及对应于三维布线30的第二布线区32和部分第三布线区33的开口106a。
下一步，如图13(a)所示，用电镀方法在抗蚀图案106的开口106a中形成第二层厚导体(螺旋线圈11、部分连接件13、第二布线区32和部分第三布线区33)。在电镀过程中，向籽晶层105通电。
下一步，如图13(b)所示，在抗蚀图案106上形成用于形成第三层厚导体的抗蚀图案107。在本方法中，第三层厚导体提供多级线圈电感器10中的部分连接件13和三维布线30的部分第三布线区33。抗蚀图案107具有对应于部分连接件13和部分第三布线区33的开口107a。
下一步，如图13(c)所示，用电镀方法在抗蚀图案107的开口107a中形成第三层厚导体(部分连接件13和部分第三布线区33)。在电镀过程中，向籽晶层105通电。
下一步，如图13(d)所示，去除抗蚀图案106、107，并且在去除抗蚀 图案106、107之后，去除籽晶层105的暴露部分(注意，在图13(d)或其后的图中没有示出籽晶层105的未暴露部分)。在这个步骤之后，如图14(a)所示去除抗蚀图案104。
下一步，如图14(b)所示，形成抗蚀图案108。抗蚀图案108用作在第三层厚导体上形成第四层厚导体的牺牲层，并具有对应于第三层厚导体的图案的开口108a。在本方法中，第四层厚导体提供多级线圈电感器10中的螺旋线圈12和部分连接件13，以及提供三维布线30的第二布线区32。另外，抗蚀图案108形成为在开口108a中暴露部分第三层厚导体。
下一步，如图14(c)所示，形成籽晶层109(用粗实线表示)，以覆盖抗蚀图案108的表面和在开口108a中暴露的第三层厚导体的表面。
下一步，如图14(d)所示，形成用于形成第四层厚导体的抗蚀图案110。抗蚀图案110具有对应于多级线圈电感器10中螺旋线圈12和部分连接件13图案，以及对应于三维布线30的第二布线区32图案的开口110a。
下一步，如图15(a)所示，用电镀法在抗蚀图案110的开口110a中形成第四层厚导体(螺旋线圈12、部分连接件13和第二布线区32)。在电镀过程中，向籽晶层109通电。
下一步，如图15(b)所示，去除抗蚀图案110，并且在去除抗蚀图案110之后去除籽晶层109的暴露部分(注意，在图15(b)或其后的图中未示出籽晶层109的未暴露部分)。之后，如图15(c)所示，去除抗蚀图案108。
在去除抗蚀图案108之后，优选地，用选自抗蚀膜和磁性膜的膜涂布多级线圈电感器10的暴露部分和/或三维布线30的暴露部分，或者用包括所选膜的多层膜来进行涂布。用抗蚀膜涂布适于提高多级线圈电感器的线圈导线和三维布线的导电部分的抗蚀性。抗蚀膜可以由不同的材料形成。抗蚀膜的例子包括金属例如Au、Rh和Ru，以及介电材料。介电材料的例子包括树脂材料例如苯并环丁烯(Benzocyclobutenes，BCB)、聚苯并噁唑(Polybenzoxazoles，PBO)和聚酰亚胺，以及非树脂材料例如氧化硅、氮化硅和氧化铝。另一方面，用磁性材料涂布尤其适于增强线圈导线周围产生的磁场。增强线圈导线周围产生的磁场适于提高多级线圈电感器的感应系数L。考虑到降低在磁性膜自身中产生的涡流，优选地，由高阻抗材料形成磁性膜。用于这种磁性膜的材料的例子包括Fe-Al-O合金和CoFeB-SiO2高阻抗磁性材料。
至此，通过如上所述的步骤，能够在衬底S上形成多级线圈电感器10、电容器20、三维布线30和焊盘40，从而制造集成电子器件X。
如图16和图17所示，集成电子器件X中的多级线圈电感器10A、10B可以与衬底S接触(第一改型)。在这种情况下，三维布线30可以与上述实施例中使用的三维布线具有不同的尺寸和形状，以与每个多级线圈电感器10A、10B中螺旋线圈11、12的高度匹配。
另外，集成电子器件X可以如图18和图19所示：具体地，多级线圈电感器10A、10B可以与衬底S接触，然后被密封剂50部分密封(第二改型)。密封剂50可以由树脂材料如BCB、PBO和聚酰亚胺提供。在形成较高层中的导电区(例如螺旋线圈12和第二布线区32)之后，有时难以用上述抗蚀膜来涂布较低层中的导电区(例如，螺旋线圈11和第一布线区31)。根据本改型，用密封剂50覆盖较低层中的导电区，并使其表现出抗蚀性，所以在形成较高层中的导电区之后不必用抗蚀膜来涂布较低层中的导电区。
图20(a)至图23(d)示出制造上述第一改型的第一方法。这是一种通过使用体型微加工技术来制造第一改型的方法。图20(a)至图23(d)均给出横截面图，以示出图23(d)所示的元件，即多级线圈电感器10、电容器20、两个焊盘40和三维布线30的形成过程，以及它们是如何连接的。横截面包括在单块材料衬底中所包含的多个区域，由该材料衬底形成单一集成电子器件。这一系列的横截面图是说明性的顺序描述。多级线圈电感器10代表多级线圈电感器10A、10B，焊盘40代表焊盘40A至40D。
在本方法中，首先，如图20(a)所示，在衬底S上形成电容器20的第一电极21。下一步，如图20(b)所示，在第一电极21上形成电容器20的介电层23。下一步，如图20(c)所示，在衬底S上形成用于电镀的籽晶层101，其覆盖第一电极21和介电层23。这些过程与上面参照图10(a)至图10(c)所述的过程相同。
下一步，如图20(d)所示，形成用于形成第一层厚导体的抗蚀图案201。在本方法中，该第一层厚导体提供多级线圈电感器10的螺旋线圈11和部分连接件13、电容器20的第二电极22以及三维布线30的第一布线区31。抗蚀图案201具有对应于螺旋线圈11、部分连接件13、第二电极22和第一布线区31的图案的开口201a。
下一步，如图20(e)所示，通过电镀方法形成第一层厚导体(螺旋线圈11、部分连接件13、第二电极22和第一布线区31)。在电镀过程中，向籽晶层101通电。
下一步，如图21(a)所示，在抗蚀图案201上形成用于形成第二层厚导体的抗蚀图案202。在本方法中，该第二层厚导体提供多级线圈电感器10的部分连接件13和三维布线30的第三布线区33。抗蚀图案202具有对应于部分连接件13和第三布线区33的图案的开口202a。
下一步，如图21(b)所示，通过电镀方法在抗蚀图案202的开口202a中形成第二层厚导体(部分连接件13和第三布线区33)。在电镀过程中，向籽晶层101通电。之后，如图21(c)所示，去除抗蚀图案201和抗蚀图案202。
下一步，如图21(d)所示，形成用于焊盘的抗蚀图案203。抗蚀图案203具有开口203a，每个开口203a对应于一个焊盘40的图案。
下一步，如图22(a)所示，通过电镀方法在抗蚀图案203的开口203a中形成焊盘40。在电镀过程中，向籽晶层101通电。每个焊盘40优选由上表面涂布有Au膜的Ni块提供。之后，如图22(b)所示，去除抗蚀图案203，并且在去除抗蚀图案203之后，去除籽晶层101的暴露部分(注意，在图22(b)或其后的图中没有示出籽晶层101的未暴露部分)。
下一步，如图22(c)所示，形成抗蚀图案204。抗蚀图案204用作在第二层厚导体上形成第三层厚导体的牺牲层，并具有对应于该第二层厚导体的图案的开口204a。在本方法中，该第三层厚导体提供多级线圈电感器10的螺旋线圈12和部分连接件13以及三维布线30的第二布线区32。抗蚀图案204形成为在开口204a中暴露部分第二层厚导体。
下一步，如图22(d)所示，形成籽晶层205(用粗实线表示)以覆盖抗蚀图案204的表面和在开口204a中暴露的第二层厚导体的表面。
下一步，如图23(a)所示，形成用于形成第三层厚导体的抗蚀图案206。抗蚀图案206具有对应于多级线圈电感器10的螺旋线圈12和部分连接件13以及三维布线30的第二布线区32的开口206a。
下一步，如图23(b)所示，通过电镀方法在抗蚀图案206的开口206a中形成第三层厚导体(螺旋线圈12、部分连接件13和第二布线区32)。在电镀过程中，向籽晶层205通电。
下一步，如图23(c)所示，去除抗蚀图案206，并且在去除抗蚀图案206之后去除籽晶层205的暴露部分(注意，在图23(c)或其后的图中没有示出籽晶层205的未暴露部分)。
下一步，如图23(d)所示，去除抗蚀图案204。在去除抗蚀图案204之后，优选地，用选自抗蚀膜和磁性膜的膜涂布多级线圈电感器10的暴露部分和/或三维布线30的暴露部分，或者用包括所选膜的多层膜进行涂布。至此，通过如上所述的步骤，能够在衬底S上形成多级线圈电感器10、电容器20、三维布线30和焊盘40，从而制造上述第一改型。
图24(a)至图27(c)示出制造上述第一改型的第二种方法。这是一种使用体型微加工技术制造该第一改型的方法。图24(a)至图27(c)均给出横截面图，以示出图27(c)所示的元件，即多级线圈电感器10、电容器20、两个焊盘40和三维布线30的形成过程，以及它们是如何连接的。横截面包括在单块材料衬底中所包含的多个区域，由该材料衬底形成单一集成电子器件。这一系列的横截面图是说明性的顺序描述。多级线圈电感器10代表多级线圈电感器10A、10B，焊盘40代表焊盘40A至40D。
在本方法中，首先，如图24(a)所示，在衬底S上形成电容器20的第一电极21。下一步，如图24(b)所示，在第一电极21上形成电容器20的介电层23。下一步，如图24(c)所示，在衬底S上形成用于电镀的籽晶层101，其覆盖第一电极21和介电层23。这些过程与上面参照图10(a)至图10(c)所述的过程相同。
下一步，如图24(d)所示，形成用于形成第一层厚导体的抗蚀图案301。在本方法中，第一层厚导体提供多级线圈电感器10的螺旋线圈11和部分连接件13、电容器20的第二电极22和三维布线30的第一布线区31。抗蚀图案301具有与螺旋线圈11、部分连接件13、第二电极22和第一布线区31的图案相对应的开口301a。
下一步，如图25(a)所示，通过电镀方法在抗蚀图案301的开口301a中形成第一层厚导体(螺旋线圈11、部分连接件13、第二电极和第一布线区31)。在电镀过程中，向籽晶层102通电。之后，如图25(b)所示，用例如去除剂去除抗蚀图案301。
下一步，如图25(c)所示，形成用于形成焊盘的抗蚀图案302。抗蚀图 案302具有开口302a，每个开口302a对应于一个焊盘40的图案。
下一步，如图25(d)所示，通过电镀方法在抗蚀图案302的开口302a中形成焊盘40。在电镀过程中，向籽晶层101通电。每个焊盘40优选由上表面涂布有Au膜的Ni块提供。之后，如图26(a)所示，去除抗蚀图案302，并且在去除抗蚀图案302之后，去除籽晶层101的暴露部分(注意，在图26(a)中或其后的图中没有示出籽晶层101的未暴露部分)。
下一步，如图26(b)所示，形成用于形成第二层厚导体的抗蚀图案303。在本方法中，该第二层厚导体提供多级线圈电感器10的部分连接件13和三维布线30的第三布线区33。抗蚀图案33具有对应于部分连接件13和第三布线30的开口303a，并且形成为在开口303a中暴露部分第一层厚导体。抗蚀图案303用作在第二层厚导体上形成第三层厚导体的牺牲层。在本方法中，第三层厚导体提供多级线圈电感器10的螺旋线圈12和部分连接件13以及三维布线30的第二布线区32。
下一步，如图26(c)所示，形成籽晶层304(用粗实线表示)以覆盖抗蚀图案303的表面和在开口303a中暴露的第一层厚导体的表面。
下一步，如图26(d)所示，形成用于形成第三层厚导体的抗蚀图案305。抗蚀图案305具有对应于多级线圈电感器10的螺旋线圈12和部分连接件13以及三维布线30的第二布线32的开口305a。
下一步，如图27(a)所示，通过电镀方法在抗蚀图案303的开口303a中形成第二层厚导体(部分连接件13和第三布线区33)，而在抗蚀图案305的开口305a中形成第三层厚导体(螺旋线圈12、部分连接件13和第二布线区32)。在电镀过程中，向籽晶层304通电。
下一步，如图27(b)所示，去除抗蚀图案305，并且在去除抗蚀图案305之后，去除籽晶层304的暴露部分(注意，在图27(b)或其后的图中没有示出籽晶层304的未暴露部分)。
下一步，如图27(c)所示，去除抗蚀图案303。在去除抗蚀图案303之后，优选地，用选自抗蚀膜和磁性膜的膜涂布多级线圈电感器10的暴露部分和/或三维布线30的暴露部分，或者用包括所选膜的多层膜进行涂布。至此，通过如上所述的步骤，能够在衬底S上形成多级线圈电感器10、电容器20、三维布线30和焊盘40，从而制造上述第一改型。
图28(a)至图32(d)示出制造上述第二改型的方法。这是一种使用体型微加工技术制造第二改型的方法。图28(a)至图32(d)均给出横截面图，以示出图32(d)所示的元件，即多级线圈电感器10、电容器20、两个焊盘40和三维布线30的形成过程，以及它们是如何连接的。横截面包括在单块材料衬底中所包含的多个区域，由该材料衬底形成单一集成电子器件。这一系列的横截面图是说明性的顺序描述。多级线圈电感器10代表多级线圈电感器10A、10B，焊盘40代表焊盘40A至40D。
在本方法中，首先，如图28(a)所示，在衬底S上形成电容器20的第一电极21。下一步，如图28(b)所示，在第一电极21上形成电容器20的介电层23。下一步，如图28(c)所示，在衬底S上形成用于电镀的籽晶层101，其覆盖第一电极21和介电层23。这些过程与上面参照图10(a)至图10(c)所述的过程相同。
下一步，如图28(d)所示，形成用于形成第一层厚导体的抗蚀图案401。在本方法中，第一层厚导体提供多级线圈电感器10的螺旋线圈11和部分连接件13、电容器20的第二电极22和三维布线30的第一布线区31。抗蚀图案401具有与螺旋线圈、部分连接件13、第二电极和第一布线区31的图案相对应的开口401a。
下一步，如图29(a)所示，通过电镀方法形成第一层厚导体(螺旋线圈11、部分连接件13、第二电极22和第一布线区31)。在电镀过程中，向籽晶层101通电。之后，如图29(b)所示，去除抗蚀图案401，然后去除籽晶层101的暴露部分(注意，在图29(b)或其后的图中没有示出籽晶层101的未暴露部分)。
下一步，如图29(c)所示，形成介电膜402。介电膜402具有预定的开口402a。首先通过旋涂方法或喷涂方法制造预定的介电材料膜，然后图案化该膜，而形成介电膜402。
下一步，如图29(d)所示，形成籽晶层403(用粗实线所示)，以覆盖介电膜402的表面和在开口402a中暴露的第一层厚导体的表面。
下一步，如图30(a)所示，形成用于形成第二层厚导体的抗蚀图案404。在本方法中，第二层厚导体提供多级线圈电感器10的部分连接件13和三维布线30的第三布线区33。抗蚀图案404具有与部分连接件13和三维布线30的 第三布线区33的图案相对应的开口404a。
下一步，如图30(b)所示，通过电镀方法在抗蚀图案404的开口404a中形成第二层厚导体(部分连接件13和第三布线区33)。在电镀过程中，向籽晶层403通电。之后，如图30(c)所示，去除抗蚀图案404。
下一步，如图30(d)所示，形成用于形成焊盘的抗蚀图案405。抗蚀图案405具有开口405a，每个开口405a对应于一个焊盘40的图案。
下一步，如图31(a)所示，通过电镀方法在抗蚀图案405的开口405a中形成焊盘40。在电镀过程中，向籽晶层403通电。每个焊盘40优选由上表面涂布有Au膜的Ni块提供。之后，如图31(b)所示，去除抗蚀图案405，并且在去除抗蚀图案405之后，去除籽晶层403的暴露部分(注意，在图31(b)或其后的图中没有示出籽晶层403的未暴露部分)。
下一步，如图31(c)所示，形成抗蚀图案406。抗蚀图案406用作在第二层厚导体上形成第三层厚导体的牺牲层，并具有与第二层厚导体的图案相对应的开口406a。在本方法中，第三层厚导体提供多级线圈电感器10的螺旋线圈12和部分连接件13以及三维布线30的第二布线区32。抗蚀图案406形成为在开口406a中暴露部分第二层厚导体。
下一步，如图31(d)所示，形成籽晶层407(用粗实线表示)以覆盖抗蚀图案406的表面和在开口406a中暴露的第二层厚导体的表面。
下一步，如图32(a)所示，形成用于形成第三层厚导体的抗蚀图案408。抗蚀图案408具有对应于多级线圈电感器10的螺旋线圈12和部分连接件13以及三维布线30的第二布线区32的开口408a。
下一步，如图32(b)所示，通过电镀方法在抗蚀图案408的开口408a中形成第三层厚导体(螺旋线圈12、部分连接件13和第二布线区32)。在电镀过程中，向籽晶层407通电。
下一步，如图32(c)所示，去除抗蚀图案408，并且在去除抗蚀图案408之后，去除籽晶层407的暴露部分(注意，在图32(c)或其后的图中没有示出籽晶层407的未暴露部分)。
下一步，如图32(d)所示，去除抗蚀图案406。在去除抗蚀图案406之后，用选自抗蚀膜和磁性膜的膜涂布多级线圈电感器10的暴露部分和/或三维布线30的暴露部分，或者用包括所选膜的多层膜进行涂布。至此，通过按照 如上所述的步骤，能够在衬底S上形成多级线圈电感器10、电容器20、三维布线30和焊盘40，从而制造上述第二改型。
在集成电子器件x中，如图33所示，衬底S可以具有凹陷区Sa，并且在该凹陷区中可形成多级线圈电感器10(第三改型)。这种设置适于减小集成电子器件X的尺寸。
取代多级线圈电感器10和/或电容器20，或者除了多级线圈电感器10和/或电容器20之外，根据本发明的集成电子器件可以包括预定的电阻器和/或滤波器。滤波器的例子包括LCR滤波器、SAW滤波器、FBAR滤波器和机械振动滤波器。机械振动滤波器的例子包括微机械圆盘(disc)谐振器，微机械圆环(ring)谐振器和微机械梁(beam)谐振器。
在根据本发明的集成电子器件中，可以适当地改变多级线圈电感器10、电容器20和焊盘40的数量、以及它们在衬底S上的布局和三维布线30的形式，从而可将图6中的电路结构变为图34和图35中的电路结构。另外，在根据本发明的集成电子器件中，通过适当地结合图6、图34和图35所示的电路可以建立更复杂的电路。
在根据本发明的集成电子器件中，多级线圈电感器10可以用其它类型的多级线圈电感器，例如由螺线管线圈和螺旋管线圈所提供的多级线圈电感器来取代。另外，根据本发明的集成电子器件可能包括覆盖衬底上全部结构的树脂密封剂。在这种情况下，树脂密封剂可能进入到多级线圈电感器的相邻线圈线之间的空间。树脂密封剂适于获得集成电子器件的高度可靠性。

Claims (15)

1.一种集成电子器件，包括：
衬底；
多个无源元件；
多个焊盘，用于外部连接；以及
三维布线；
其中，所述多个无源元件包括设置在该衬底上的多级线圈电感器，该多级线圈电感器包括设置在一级中的第一线圈和设置在另一级中的第二线圈，在该第一线圈和该第二线圈之间以间隙隔开；
其中，该三维布线包括在该衬底上延伸的第一布线区、与衬底隔开并沿着衬底延伸的第二布线区以及连接该第一布线区和该第二布线区的第三布线区。
2.如权利要求1所述的集成电子器件，其中，该第一线圈和该第二线圈的每个线圈都是螺旋线圈。
3.如权利要求1所述的集成电子器件，其中，该第一线圈和该第二线圈的每个线圈都是螺线管线圈或螺旋管线圈。
4.如权利要求1所述的集成电子器件，其中，该衬底是半导体衬底、表面形成有绝缘膜的半导体衬底、石英衬底、玻璃衬底、压电衬底、陶瓷衬底、绝缘体上硅衬底、石英上硅衬底和玻璃上硅衬底其中之一。
5.如权利要求1所述的集成电子器件，其中，所述多个无源元件包括电容器和/或电阻器。
6.如权利要求5所述的集成电子器件，其中，该电容器包括彼此相对的第一电极和第二电极，该第一电极设置在该衬底上，该第二电极与该衬底隔开并沿着衬底设置。
7.如权利要求1所述的集成电子器件，其中，该多级线圈电感器包括最接近该衬底的线圈，所述最接近该衬底的线圈与该衬底隔开。
8.如权利要求1所述的集成电子器件，其中，该多级线圈电感器包括最接近该衬底的线圈，所述最接近该衬底的线圈以图案的形式形成在该衬底上。
9.如权利要求1所述的集成电子器件，其中，所述多个无源元件包括LCR滤波器、SAW滤波器、FBAR滤波器和机械振动滤波器其中之一。
10.如权利要求1所述的集成电子器件，还包括树脂密封剂，用于密封该衬底上的无源元件和三维布线。
11.如权利要求10所述的集成电子器件，其中，该树脂密封剂的一部分进入到该多级线圈电感器的线圈之间。
12.如权利要求1所述的集成电子器件，其中，该多级线圈电感器和/或该三维布线的一部分用抗蚀膜、磁性膜和包括该抗蚀膜或该磁性膜的多层膜其中之一涂布。
13.如权利要求1所述的集成电子器件，其中，该衬底具有凹陷区，在该凹陷区中设置该多级线圈电感器。
14.如权利要求1所述的集成电子器件，其中，该第一线圈和该第二线圈分层排列。
15.如权利要求14所述的集成电子器件，其中，该第一线圈和该第二线圈电性串接，并且其中流经该第一线圈的电流方向与流经该第二线圈的电流方向相同。
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