JP2012034212A - 位相ロックループ回路 - Google Patents

Abstract

【課題】簡素な回路構成で、電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止できる位相ロックループ回路を提供する。
【解決手段】リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路１と、検出された位相差に応じた電流を容量に出力するチャージポンプ回路２と、容量に蓄積されている電荷に基づく制御電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振回路４とを有する位相ロックループ回路にて、制御電圧がロック状態時の電圧であった場合に電圧制御発振回路４の入力部に流れるリーク電流に等しい電流を生成し、生成された電流に応じた補正電流をカレントミラー回路を介して容量に出力するようにして、リーク電流による制御電圧の変動を抑制する。
【選択図】図１

Description

本発明は、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路に関する。

ＰＬＬ回路は、クロック周波数の逓倍やＬＳＩ（Large-scale Integrated Circuit）内部のクロック信号のスキュー（Skew）調整等を行う機能を有しており、近年のＬＳＩの高速化及び大規模化を実現させるために必須の回路（マクロ）として提供されている。

そのような市場動向に伴い、ＰＬＬ回路が半導体チップに搭載されるのが当然となってきた。半導体チップの低電圧化、微細化に伴い、ＰＬＬ回路を構成するトランジスタも低電圧化、微細化が進められていることは認知されてきた。しかし、近年、微細化により、アナログ回路のアナログ的動作として無視できていたトランジスタのリークによる特性劣化量が無視できないほど大きくなり、定常位相誤差を悪化させる大きな要因の１つとなってきた。

図７は、ＰＬＬ回路の構成例を示す図であり、図８及び図９は、図７のＰＬＬ回路の動作例を示すタイミングチャートである。ＰＬＬ回路は、位相比較回路（ＰＦＤ）２０１、チャージポンプ回路（ＣＰ）２０２、ローパスフィルタ（ＬＰＦ）２０３、電圧制御発振回路（ＶＣＯ）２０４、及び分周器（ＤＩＶ）２０５を有する。電圧制御発振回路２０４は、発振器（ＯＳＣ）２０６及び入力トランジスタ２０７を有する。

位相比較回路２０１は、リファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢＣＬＫの立ち上がり（又は立ち下がり）の位相を比較する。位相比較回路２０１は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路２０２へ出力する。フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して遅れているときには制御信号ＵＰＢ及びＤＮがローレベルになる。また、フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して進んでいるときには制御信号ＵＰＢ及びＤＮがハイレベルになる。

チャージポンプ回路２０２は、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ２０３内の容量に対して注入又は抜くことで、制御電圧ＶＣＮＴを制御する。制御信号ＵＰＢ及びＤＮがローレベルになると、ローパスフィルタ２０３内の容量は電源電圧に接続され、制御電圧ＶＣＮＴが上昇する。また、制御信号ＵＰＢ及びＤＮがハイレベルになると、ローパスフィルタ２０３内の容量は基準電位に接続され、制御電圧ＶＣＮＴが低下する。電圧制御発振回路２０４は、制御電圧ＶＣＮＴに応じた発振周波数の出力クロック信号ＣＫＯを出力する。制御電圧ＶＣＮＴが上昇すると出力クロック信号ＣＫＯの周波数は高くなり、制御電圧ＶＣＮＴが低下すると出力クロック信号ＣＫＯの周波数は低くなる。分周器２０５は、出力クロック信号ＣＫＯをＮ分周し、フィードバッククロック信号ＦＢＣＬＫを出力する。出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫに対してＮ倍高い周波数として出力される。

さらに詳しく動作を説明すると、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が進んでいる場合には、出力クロック信号ＣＫＯの周波数が高すぎると認識させて、出力クロック信号ＣＫＯの周波数を下げる動作を行う。そのため、位相比較回路２０１は制御信号ＵＰＢ及びＤＮをハイレベルにし、チャージポンプ回路２０２はローパスフィルタ２０３内の容量に蓄積されている電荷を抜くことで、制御電圧ＶＣＮＴを下げる。また、反対に、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が遅れている場合には、出力クロック信号ＣＫＯの周波数が低すぎると認識させて、出力クロック信号ＣＫＯの周波数を上げる動作を行う。そのため、位相比較回路２０１は制御信号ＵＰＢ及びＤＮをローレベルにし、チャージポンプ回路２０２はローパスフィルタ２０３内の容量に電荷を注入することで、制御電圧ＶＣＮＴを上げる。このようにＰＬＬ回路は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相を合わせるように制御電圧ＶＣＮＴを変化させることによって、出力クロック信号ＣＫＯの周波数を調整しターゲット周波数でロックする。

なお、図７のＰＬＬ回路において、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間は、チャージポンプ回路２０２からローパスフィルタ２０３内の容量への電荷の授受は行われない。すなわち、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間、チャージポンプ回路２０２の出力及び電圧制御発振回路２０４の入力はともにハイインピーダンスとなり、ローパスフィルタ２０３内の容量に蓄積されている電荷は保持される。その結果、図８に示すように制御電圧ＶＣＮＴは一定値を保ち、出力クロック信号ＣＫＯの周波数も一定値を保つ。

しかし、近年のトランジスタの微細化の影響により、電圧制御発振回路２０４の入力部でハイインピーダンスをとらなくなってきており、いわゆるゲートリーク電流が発生する。そのため、ローパスフィルタ２０３内の容量に蓄積されている電荷が電圧制御発振回路２０４の入力部から抜けてしまう（又は電圧制御発振回路２０４の入力部から電荷が注入されてしまう）。その結果、図９に示すように、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの期間において、制御電圧ＶＣＮＴを一定値に保てなくなり、制御電圧ＶＣＮＴが低下してしまい、出力クロック信号ＣＫＯの周波数も低下してしまう。

前述のように制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間、制御電圧ＶＣＮＴを一定値に維持できないため、位相が合うように制御電圧ＶＣＮＴを調整しても、次に位相比較するときに制御電圧ＶＣＮＴが調整した値からずれてしまう。そのため、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫにおいて、定常的な位相差（定常位相誤差）φが発生する。さらに、この位相差（定常位相誤差）φをなくすように位相比較回路２０１がクロック信号の立ち上がり毎に制御電圧ＶＣＮＴを制御するため、クロック信号の立ち上がり毎に出力クロック信号ＣＫＯにスプリアス（周波数ずれ）が発生する。

下記特許文献１には、このような電圧制御発振回路２０４の入力部で発生するリークによる定常位相誤差を抑制する技術が提案されている。特許文献１に記載のＰＬＬ回路は、電圧制御発振回路が接続されている第１のチャージポンプ回路及び第１のローパスフィルタと、電圧制御発振回路が接続されていない第２のチャージポンプ回路及び第２のローパスフィルタを含むダミー回路を設けている。そして、電圧制御発振回路の入力ノードでの制御電圧と対応するダミー回路のノードでの制御電圧を比較し、比較結果に応じて電圧制御発振回路の入力ノードに対する電荷の注入又は引き抜きを行う。これにより、電圧制御発振回路の入力部でのリークによる制御電圧の変動を抑制し、定常位相誤差の抑制を図っている。

下記特許文献２には、ローパスフィルタにリーク電流のあるゲート酸化膜の薄いＭＯＳトランジスタを容量として用いるために、ローパスフィルタにおけるリーク電流を補償するリーク電流補償回路を備えたＰＬＬ回路が提案されている。リーク電流補償回路は、チャージポンプ回路のアクティブ時にローパスフィルタの電圧をサンプリングして保持し、非アクティブ時には保持した電圧とローパスフィルタの電圧を比較して同じ電圧になるようにローパスフィルタに電流を供給することが記載されている。特許文献２に記載のＰＬＬ回路と同様にローパスフィルタにおけるリーク電流を補償するＰＬＬ回路が下記特許文献３に記載されている。また、下記特許文献４には、発振周波数が分周器の動作可能周波数を超えないように、電圧制御発振回路に入力される入力電圧が所定範囲内の電圧であるか検知して、所定範囲外の場合にはローパスフィルタに電荷を充放電するＰＬＬ回路が提案されている。

特開２００９−７７３０８号公報 特開２００７−１８４７７８号公報 特開２００８−１４７８６８号公報 特開２００７−１０４５８５号公報

前記特許文献１に記載のＰＬＬ回路は、電圧制御発振回路が接続されていない第２のチャージポンプ回路及び第２のローパスフィルタを含むダミー回路を設けることで、電圧制御発振回路の入力部で発生するリークによる定常位相誤差の抑制を実現している。ここで、ローパスフィルタが有する容量は、他の回路素子と比べて回路面積が比較的大きいため、ローパスフィルタの回路面積も大きい。また、ＰＬＬ回路における回路面積では、ローパスフィルタの占める割合が大きい。したがって、特許文献１に記載のＰＬＬ回路のように、チャージポンプ回路とローパスフィルタの組を２組設けると、回路面積が非常に大きくなってしまう。

本発明の目的は、簡素な回路構成で、電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止することができる位相ロックループ回路を提供することにある。

位相ロックループ回路の一態様は、リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路と、第１の電圧を保持する容量と、検出された位相差に応じた電流を容量に出力するチャージポンプ回路と、容量の第１の電圧に応じた発振周波数の出力クロック信号を生成し、出力クロック信号又はそれに応じた信号をフィードバッククロック信号として位相比較回路に出力する電圧制御発振回路とを有する。さらに、第１の電圧がロック状態時の電圧であった場合に電圧制御発振回路の入力部に流れるリーク電流に等しい電流を生成する電流生成回路と、生成された電流に応じた補正電流を容量に出力するカレントミラー回路とを有する。

本発明によれば、位相ロックループ回路が有する電圧制御発振回路の入力部に流れるリーク電流に等しい電流を電流生成回路で生成し、それに応じた補正電流をカレントミラー回路を介して容量に出力する。これにより、電圧制御発振回路の入力部でのリーク電流により第１の電圧が変動することを簡素な回路構成で抑制することができ、定常位相誤差を防止することができる。

本発明の第１の実施形態によるＰＬＬ回路の構成例を示す図である。 図１に示すＰＬＬ回路の動作例を示すタイミングチャートである。 本発明の第２の実施形態によるＰＬＬ回路の構成例を示す図である。 本発明の第３の実施形態によるＰＬＬ回路の構成例を示す図である。 本発明の第４の実施形態によるＰＬＬ回路の構成例を示す図である。 本発明の実施形態におけるＰＬＬ回路の構成例を示す図である。 ＰＬＬ回路の構成例を示す図である。 図７に示すＰＬＬ回路の動作例を示すタイミングチャートである。 図７に示すＰＬＬ回路の動作例を示すタイミングチャートである。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す図であり、図２は図１のＰＬＬ回路の動作例を示すタイミングチャートである。

図１に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、アンプ２１、抵抗２２、２３、ゲート容量２４、及びｐチャネルＭＯＳ電界効果トランジスタ２５、２６を有する。チャージポンプ回路２は、スイッチ１１、１４及び定電流源１２、１３を有する。ローパスフィルタ３は、抵抗１５及び容量１６、１７を有する。電圧制御発振回路４は、発振器（ＯＳＣ）１８及び入力トランジスタ１９を有する。

スイッチ１１及び定電流源１２の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続される。定電流源１３及びスイッチ１４の直列接続回路は、制御電圧ＶＣＮＴＡのノード及び基準電位（例えばグランド電位）間に接続される。抵抗１５及び容量１６の直列接続回路は、制御電圧ＶＣＮＴＡのノード及び基準電位間に接続される。容量１７は、制御電圧ＶＣＮＴＡのノード及び基準電位間に接続される。入力トランジスタ１９は、ｎチャネルＭＯＳ電界効果トランジスタであり、ゲートが制御電圧ＶＣＮＴＡのノードに接続され、ソースが基準電位に接続され、ドレインが発振器１８に接続される。

位相比較回路１は、リファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢＣＬＫの立ち上がり（又は立ち下がり）の位相を比較する。位相比較回路１は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路２へ出力する。フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して遅れているときには、制御信号ＵＰＢ及びＤＮがローレベルになる。また、フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して進んでいるときには、制御信号ＵＰＢ及びＤＮがハイレベルになる。ここで、制御信号ＵＰＢはネゲートされているときにハイレベルの信号であり、制御信号ＤＮはネゲートされているときにローレベルの信号である。制御信号ＵＰＢ及びＤＮのパルス幅（アサートされる期間の長さ）は、フィードバッククロック信号ＦＢＣＬＫ及びリファレンスクロック信号ＲＥＦＣＬＫの位相差が大きいほど広くなる。

チャージポンプ回路２は、制御信号ＵＰＢ及びＤＮに応じた電流をローパスフィルタ３に対して出力し、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ３内の容量１６及び１７に対して注入又は抜くことで制御電圧ＶＣＮＴＡを制御する。スイッチ１１は、制御信号ＵＰＢがローレベルになるとオンし（導通状態）、制御信号ＵＰＢがハイレベルとなるとオフする（非導通状態）。スイッチ１４は、制御信号ＤＮがハイレベルになるとオンし（導通状態）、制御信号ＤＮがローレベルとなるとオフする（非導通状態）。制御信号ＵＰＢ及びＤＮがローレベルになると、ローパスフィルタ３内の容量１６及び１７は正の電源電圧に接続されて電荷が注入され、制御電圧ＶＣＮＴＡが上昇する。また、制御信号ＵＰＢ及びＤＮがハイレベルになると、ローパスフィルタ３内の容量１６及び１７は基準電位に接続されて電荷が引き抜かれ、制御電圧ＶＣＮＴＡが低下する。なお、フィードバッククロック信号ＦＢＣＬＫ及びリファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）位相が同じときには、狭パルス幅で制御信号ＵＰＢがローレベル、制御信号ＤＮがハイレベルになり、制御電圧ＶＣＮＴＡは変化しない。

電圧制御発振回路４は、制御電圧ＶＣＮＴＡに応じた発振周波数の出力クロック信号ＣＫＯを出力する。制御電圧ＶＣＮＴＡが上昇すると出力クロック信号ＣＫＯの周波数は高くなり、制御電圧ＶＣＮＴＡが低下すると出力クロック信号ＣＫＯの周波数は低くなる。分周器５は、出力クロック信号ＣＫＯをＮ分周し、フィードバッククロック信号ＦＢＣＬＫを出力する。出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫに対してＮ倍高い周波数として出力される。

第１の実施形態によるＰＬＬ回路の基本動作について説明する。
リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が進んでいる場合には、制御信号ＵＰＢ及びＤＮがハイレベルになり、チャージポンプ回路２内のスイッチ１１がオフし、スイッチ１４がオンする。これにより、ローパスフィルタ３内の容量１６及び１７が基準電位に接続されて、容量１６及び１７に蓄積されている電荷が引き抜かれ、制御電圧ＶＣＮＴＡは低下する。電圧制御発振回路４は、制御電圧ＶＣＮＴＡが低下すると出力クロック信号ＣＫＯの発振周波数を下げる。その結果、リファレンスクロック信号ＲＥＦＣＬＫに対してフィードバッククロック信号ＦＢＣＬＫは位相の進み量が小さくなり、やがて両者の位相差が０になる。

逆に、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が遅れている場合には、制御信号ＵＰＢ及びＤＮがローレベルになり、チャージポンプ回路２内のスイッチ１１がオンし、スイッチ１４がオフする。これにより、ローパスフィルタ３内の容量１６及び１７が電源電圧に接続されて、容量１６及び１７に電荷が注入され、制御電圧ＶＣＮＴＡは上昇する。電圧制御発振回路４は、制御電圧ＶＣＮＴＡが上昇すると出力クロック信号ＣＫＯの発振周波数を上げる。その結果、リファレンスクロック信号ＲＥＦＣＬＫに対してフィードバッククロック信号ＦＢＣＬＫは位相の遅れ量が小さくなり、やがて両者の位相差が０になる。

ここで、制御電圧ＶＣＮＴＡのノードは、電圧制御発振回路４の入力端子（入力トランジスタ１９のゲート）に接続されている。前述したように、近年のトランジスタの微細化の影響により、電圧制御発振回路４の入力部は完全なハイインピーダンスにはならず、入力トランジスタ１９のゲートリーク電流ＩＡが発生する。そのため、チャージポンプ回路２内のスイッチ１１、１４がともにオフであっても、ローパスフィルタ３内の容量１６及び１７に蓄積されている電荷が電圧制御発振回路４の入力部を介して抜けてしまう。その結果、何ら改善策を施さなければ、電圧制御発振回路４へ入力される制御電圧は、図２において破線で示した制御電圧ＶＣＮＴＡ’のように一定値にならず、低下してしまう。

本実施形態では、アンプ２１、抵抗２２、２３、ゲート容量２４、及びｐチャネルトランジスタ２５、２６からなる回路を用いて、電圧制御発振回路４の入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４へ入力される制御電圧を一定値に保つ。

抵抗２２は、正の電源電圧及び電圧ＶＴＡＲＧのノード間に接続され、抵抗２３は、電圧ＶＴＡＲＧのノード及び基準電位間に接続される。電圧ＶＴＡＲＧは、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相があったとき、すなわちロック状態時に、電圧制御発振回路４に供給されるべき制御電圧ＶＣＮＴＡに等しい。電圧ＶＴＡＲＧは、予め設計時にシミュレーション等に基づいて決定される。また、この決定された電圧を正の電源電圧と基準電位間の抵抗分圧により得られるよう抵抗２２及び２３の抵抗値はそれぞれ設定されている。アンプ２１は、一方の入力端が電圧ＶＴＡＲＧのノードに接続され、他方の入力端が制御電圧ＶＣＮＴＢのノードに接続される。また、アンプ２１は、出力端が制御電圧ＶＣＮＴＢのノードに接続される。

ゲート容量２４は、電圧制御発振回路４内の入力トランジスタ１９のゲートサイズと同じサイズのゲート容量であり、入力トランジスタ１９と同じサイズのｎチャネルトランジスタを用いて構成される。ゲート容量２４は、ゲートが制御電圧ＶＣＮＴＢのノードに接続され、ソース及びドレインが基準電位に接続される。ｐチャネルトランジスタ２５は、ソースが正の電源電圧に接続され、ゲート及びドレインが制御電圧ＶＣＮＴＢのノードに接続される。ｐチャネルトランジスタ２６は、ｐチャネルトランジスタ２５と同じサイズのトランジスタであり、ソースが正の電源電圧に接続され、ドレインが制御電圧ＶＣＮＴＡのノードに接続される。また、ｐチャネルトランジスタ２６は、ゲートがノードＶＣＮＴＦＢを介してｐチャネルトランジスタ２５のゲートに接続される。すなわち、ｐチャネルトランジスタ２５及び２６は、ｐチャネルトランジスタ２５を入力側トランジスタとしｐチャネルトランジスタ２６を出力側トランジスタとするカレントミラー回路を構成している。

前述したように、ゲート容量２４は入力トランジスタ１９と同じサイズのゲート容量であり、かつ電圧ＶＴＡＲＧはロック状態時の制御電圧ＶＣＮＴＡと等しい。アンプ２１が、電圧ＶＴＡＲＧと制御電圧ＶＣＮＴＢを比較して、制御電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように制御をかけることで、ゲート容量２４におけるゲートリーク電流ＩＢが、入力トランジスタ１９におけるゲートリーク電流ＩＡと等しくなる。また、ｐチャネルトランジスタ２５及び２６はカレントミラー回路を構成しているので、入力側のｐチャネルトランジスタ２５における入力電流と、出力側のｐチャネルトランジスタ２６における出力電流ＩＣは等しい。すなわち、ゲートリーク電流ＩＢと出力電流ＩＣは等しい。したがって、制御電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように制御することで、制御電圧ＶＣＮＴＡのノードにおいて流れ出すゲートリーク電流ＩＡと流れ込む電流（補正電流）ＩＣは等しくなり、ゲートリーク電流ＩＡにより抜けた量の電荷が電流ＩＣにより供給される。その結果、制御電圧ＶＣＮＴＡは、図２に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときには、一定値を保つことができる。

以上のように、本実施形態によれば、電圧制御発振回路４内の入力トランジスタ１９におけるゲートリーク電流に等しい電流を、ゲート容量２４を用いて生成し、カレントミラー回路を介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ１９におけるゲートリーク電流により抜けた量と同じ量の電荷を供給することができ、電圧制御発振回路４の入力部における電荷漏れによる制御電圧ＶＣＮＴＡの低下を防止することができる。したがって、簡素な回路構成で回路面積の増大の抑制を図り、電圧制御発振回路４の入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４の出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態によるＰＬＬ回路の構成例を示す図である。図３において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

図３に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、アンプ３１、抵抗３２、３３、ゲート容量３４、及びｎチャネルＭＯＳ電界効果トランジスタ３５、３６を有する。抵抗１５及び容量１６の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続され、容量１７は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続される。電圧制御発振回路４の入力トランジスタ３０は、ｐチャネルＭＯＳ電界効果トランジスタであり、ゲートが制御電圧ＶＣＮＴＡのノードに接続され、ソースが正の電源電圧に接続され、ドレインが発振器１８に接続される。なお、第２の実施形態によるＰＬＬ回路の基本動作は、第１の実施形態によるＰＬＬ回路の基本動作と同様である。

第２の実施形態では、アンプ３１、抵抗３２、３３、ゲート容量３４、及びｎチャネルトランジスタ３５、３６からなる回路を用いて、電圧制御発振回路４の入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４へ入力される制御電圧を一定値に保つ。

抵抗３２は、正の電源電圧及び電圧ＶＴＡＲＧのノード間に接続され、抵抗３３は、電圧ＶＴＡＲＧのノード及び基準電位間に接続される。電圧ＶＴＡＲＧは、ロック状態時に電圧制御発振回路４に供給されるべき制御電圧ＶＣＮＴＡに等しく、予め設計時にシミュレーション等に基づいて決定される。この決定された電圧を正の電源電圧と基準電位間の抵抗分圧により得られるよう抵抗３２及び３３の抵抗値はそれぞれ設定されている。アンプ３１は、一方の入力端が電圧ＶＴＡＲＧのノードに接続され、他方の入力端が制御電圧ＶＣＮＴＢのノードに接続され、出力端が制御電圧ＶＣＮＴＢのノードに接続される。

ゲート容量３４は、電圧制御発振回路４内の入力トランジスタ３０のゲートサイズと同じサイズのゲート容量であり、入力トランジスタ３０と同じサイズのｐチャネルトランジスタを用いて構成される。ゲート容量３４は、ゲートが制御電圧ＶＣＮＴＢのノードに接続され、ソース及びドレインが正の電源電圧に接続される。ｎチャネルトランジスタ３５は、ソースが基準電位に接続され、ゲート及びドレインが制御電圧ＶＣＮＴＢのノードに接続される。ｎチャネルトランジスタ３６は、ｎチャネルトランジスタ３５と同じサイズのトランジスタであり、ソースが基準電位に接続され、ドレインが制御電圧ＶＣＮＴＡのノードに接続され、ゲートがｎチャネルトランジスタ３５のゲートに接続される。すなわち、ｎチャネルトランジスタ３５及び３６は、ｎチャネルトランジスタ３５を入力側トランジスタとしｎチャネルトランジスタ３６を出力側トランジスタとするカレントミラー回路を構成している。

アンプ３１が、電圧ＶＴＡＲＧと制御電圧ＶＣＮＴＢを比較して、制御電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように制御をかけることで、ゲート容量３４におけるゲートリーク電流ＩＢが、入力トランジスタ３０におけるゲートリーク電流ＩＡと等しくなる。また、ゲートリーク電流ＩＢと出力電流ＩＣは等しいので、制御電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように制御することで、制御電圧ＶＣＮＴＡのノードにおいて流れ込むゲートリーク電流ＩＡと流れ出す電流（補正電流）ＩＣは等しくなる。したがって、ゲートリーク電流ＩＡにより制御電圧ＶＣＮＴＡのノードに注入された電荷量が、電流ＩＣによって制御電圧ＶＣＮＴＡのノードから引き抜かれる。その結果、制御電圧ＶＣＮＴＡは、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときには、一定値を保つことができる。

以上のように、本実施形態によれば、電圧制御発振回路４内の入力トランジスタ３０におけるゲートリーク電流に等しい電流を、ゲート容量３４を用いて生成し、カレントミラー回路を介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ３０におけるゲートリーク電流により注入された量と同じ量の電荷を引く抜くことができ、電圧制御発振回路４の入力部からの電荷注入による制御電圧ＶＣＮＴＡの上昇を防止することができる。したがって、簡素な回路構成で回路面積の増大の抑制を図り、電圧制御発振回路４の入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４の出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図４は、第３の実施形態によるＰＬＬ回路の構成例を示す図である。図４において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第３の実施形態（図４）は、第１の実施形態（図１）に対して、定電流源１２及び１３を削除し、抵抗４１を追加したものである。以下では、第３の実施形態が、第１の実施形態と異なる点を説明する。抵抗４１は、スイッチ１１及び１４の相互接続点と制御電圧ＶＣＮＴＡのノードとの間に接続される。スイッチ１１は正の電源電圧及び抵抗４１間に接続され、スイッチ１４は抵抗４１及び基準電位間に接続される。

以上のように、本実施形態は、図１のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗４１を直列に接続した回路構成でも、第１の実施形態と同様の効果を実現できる。また、同様に、図３のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗４１を直列に接続した回路構成でも、第２の実施形態と同様の効果を実現できる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
図５は、第４の実施形態によるＰＬＬ回路の構成例を示す図である。図５において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第４の実施形態（図５）は、第１の実施形態（図１）に対して、ローパスフィルタ３を１つの半導体チップとして構成されたＰＬＬ回路用ＩＣ（集積回路）５０の外部に設けた点が異なる。その他の点については、第４の実施形態は、第１の実施形態と同様である。ローパスフィルタ３をＰＬＬ回路用ＩＣ５０の外部に設けて、ローパスフィルタ３をＰＬＬ回路用ＩＣ５０内の制御電圧ＶＣＮＴＡのノードに接続した場合でも、第１の実施形態と同様の効果を実現できる。また、同様に、図３のローパスフィルタ３をＰＬＬ回路用ＩＣ５０の外部に設けて、ローパスフィルタ３をＰＬＬ回路用ＩＣ５０内の制御電圧ＶＣＮＴＡのノードに接続した場合でも、第２の実施形態と同様の効果を実現できる。また、さらに、第３の実施形態と同様に、チャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗４１を直列に接続するようにしても良い。

なお、前述した各実施形態において、ローパスフィルタ３内の抵抗１５及び容量１６は削除しても良い。また、分周器５を削除し、電圧制御発振回路４の出力クロック信号ＣＫＯをフィードバッククロック信号ＦＢＣＬＫとして位相比較回路１に直接入力しても良い。その場合、出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫと同じ周波数として出力される。

また、各実施形態では、電圧制御発振回路４内の入力トランジスタ１９（又は３０）と同じサイズのゲート容量を用いて、電圧制御発振回路４の入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制するようにしているが、これに限定されるものではない。電圧制御発振回路の入力部でのリークが原因で発生する入力ノードの電位変化を抑制できれば良く、例えば図６に示すように電圧制御発振回路を２つ設け、出力クロック信号を出力する電圧制御発振回路における入力ノードの電位変化を抑制するようにしても良い。

図６は、本発明の実施形態によるＰＬＬ回路の他の構成例を示す図である。ＰＬＬ回路は、位相比較回路１０１、チャージポンプ回路１０２、ローパスフィルタ１０３、第１の電圧制御発振回路１０４、分周器１０５、第２の電圧制御発振回路１０６、及びカレントミラー回路（ＣＭ）１０７を有する。位相比較回路１０１、チャージポンプ回路１０２、ローパスフィルタ１０３、第１の電圧制御発振回路１０４、及び分周器１０５は、前述した実施形態における位相比較回路１、チャージポンプ回路２、ローパスフィルタ３、電圧制御発振回路４、及び分周器５にそれぞれ相当する。

第２の電圧制御発振回路１０６は、その入力部が第１の電圧制御発振回路１０４の入力部と同様に構成されている。第２の電圧制御発振回路１０６は、例えば内部構成が第１の電圧制御発振回路１０４と同様に構成された第１の電圧制御発振回路１０４の複製回路である。第２の電圧制御発振回路１０６は、制御電圧として、ロック状態時に第１の電圧制御発振回路１０４に供給されるべき制御電圧ＶＣＮＴに等しい電圧が供給されている。したがって、第１の電圧制御発振回路１０４の入力部でロック状態時に発生するリーク電流に等しいリーク電流を第２の電圧制御発振回路１０６の入力部で発生することができる。第２の電圧制御発振回路１０６の入力部で発生したリーク電流は、カレントミラー回路１０７で複製され補正電流ＩＣＭとして制御電圧ＶＣＮＴのノードに出力される。これにより、第１の電圧制御発振回路１０４の入力部でロック状態時に発生するリーク電流に等しい補正電流を供給することができ、第１の電圧制御発振回路１０４の入力部でのリークによる制御電圧ＶＣＮＴの変動を抑制し、定常位相誤差を防止することができる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）
リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
第１の電圧を保持する容量と、
前記位相比較回路により検出された位相差に応じた電流を前記容量に出力するチャージポンプ回路と、
前記容量の前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記第１の電圧がロック状態時の電圧であった場合に前記電圧制御発振回路の入力部に流れるリーク電流に等しい電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。
（付記２）
前記電流生成回路は、前記電圧制御発振回路の入力トランジスタと同じサイズであって、ゲートに前記ロック状態時の電圧が入力されるゲート容量を有することを特徴とする付記１記載の位相ロックループ回路。
（付記３）
前記電流生成回路は、一方の入力端に前記ロック状態時の電圧が入力され、他方の入力端が出力端に接続され、前記出力端が前記ゲート容量のゲートに接続されたアンプを有することを特徴とする付記２記載の位相ロックループ回路。
（付記４）
前記電流生成回路は、前記ロック状態時の電圧が入力電圧として入力される、前記電圧制御発振回路の複製回路であることを特徴とする付記１記載の位相ロックループ回路。
（付記５）
前記チャージポンプ回路は、電源電圧及び前記容量間に接続される第１のスイッチ及び第１の電流源と、前記容量及び基準電位間に接続される第２のスイッチ及び第２の電流源とを有することを特徴とする付記１〜４の何れか１項に記載の位相ロックループ回路。
（付記６）
前記チャージポンプ回路及び前記容量間に接続される抵抗を有し、
前記チャージポンプ回路は、電源電圧及び前記抵抗間に接続される第１のスイッチと、前記抵抗及び基準電位間に接続される第２のスイッチとを有することを特徴とする付記１〜４の何れか１項に記載の位相ロックループ回路。
（付記７）
前記位相比較回路、前記チャージポンプ回路、前記電圧制御発振回路、前記電流生成回路、及び前記カレントミラー回路は、同一の半導体チップ内に設けられ、
前記容量は、前記半導体チップの外部に設けられることを特徴とする付記１〜６の何れか１項に記載の位相ロックループ回路。

１ 位相比較回路
２ チャージポンプ回路
３ ローパスフィルタ
４ 電圧制御発振回路
５ 分周器
２１、３１ アンプ
２２、２３、３２、３３、４１ 抵抗
２４、３４ ゲート容量
２５、２６ ｐチャネルＭＯＳ電界効果トランジスタ
３５、３６ ｎチャネルＭＯＳ電界効果トランジスタ

Claims (5)

1. リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
   第１の電圧を保持する容量と、
   前記位相比較回路により検出された位相差に応じた電流を前記容量に出力するチャージポンプ回路と、
   前記容量の前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
   前記第１の電圧がロック状態時の電圧であった場合に前記電圧制御発振回路の入力部に流れるリーク電流に等しい電流を生成する電流生成回路と、
   前記電流生成回路により生成された電流に応じた補正電流を前記容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。
2. 前記電流生成回路は、前記電圧制御発振回路の入力トランジスタと同じサイズであって、ゲートに前記ロック状態時の電圧が入力されるゲート容量を有することを特徴とする請求項１記載の位相ロックループ回路。
3. 前記電流生成回路は、前記ロック状態時の電圧が入力電圧として入力される、前記電圧制御発振回路の複製回路であることを特徴とする請求項１記載の位相ロックループ回路。
4. 前記チャージポンプ回路は、電源電圧及び前記容量間に接続される第１のスイッチ及び第１の電流源と、前記容量及び基準電位間に接続される第２のスイッチ及び第２の電流源とを有することを特徴とする請求項１〜３の何れか１項に記載の位相ロックループ回路。
5. 前記チャージポンプ回路及び前記容量間に接続される抵抗を有し、
   前記チャージポンプ回路は、電源電圧及び前記抵抗間に接続される第１のスイッチと、前記抵抗及び基準電位間に接続される第２のスイッチとを有することを特徴とする請求項１〜３の何れか１項に記載の位相ロックループ回路。

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