CN1963715A

CN1963715A - 基准电压发生器

Info

Publication number: CN1963715A
Application number: CNA2006101445101A
Authority: CN
Inventors: 桑野刚
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-11-09
Filing date: 2006-11-08
Publication date: 2007-05-16
Also published as: TW200719112A; US7573324B2; US20070103226A1; JP2007133533A

Abstract

根据本发明实施例的一种基准电压发生器，包括：电压设定电路，生成与输出电压具有预定电压差的第一电压；电压缓冲器，接收所述第一电压，输出与所述第一电压实质上相等的第一电源；电压箝位电路，基于第二电源和第三电源进行操作；和带隙电路，生成所述输出电压，所述带隙电路基于所述第二电源和从所述电压箝位电路输出的所述第一电源进行操作。

Description

基准电压发生器

技术领域

本发明涉及一种基准电压发生器，尤其涉及一种将由电压箝位(clamp)电路生成的箝位电压作为电源生成基准电压的基准电压发生器。

背景技术

近年来，随着半导体集成电路的低电源电压或低耗电化的发展，电源电压变化或温度变化给半导体集成电路的电路操作带来更多的影响。因此，电路对这些变化要求较高的稳定性。一个半导体集成电路中有基准电压发生器。基准电压发生器是生成用于其他电路操作的基准电压的电路，与其他电路相比要求高电平的稳定性。

日本待审专利公开63-266509号(现有技术1)中公开了该基准电压发生器的一例。现有技术1中公开的基准电压发生器100如图6所示。现有技术1的基准电压发生器100，基于基准电压确定用晶体管Q103和Q104以及电阻器R1、R2，在基准电压确定用晶体管Q103、Q104的基极处生成由表达式1式求出的基准电压VBG。在表达式1中，将各晶体管的基极-发射极间电压设为Vbe(晶体管编号)。

VBG＝R1×2((Vbe[Q103]-Vbe[Q104])/R2)

+Vbe[Q103] …(1)

利用输出缓冲晶体管Q105，作为电流功率提高的结果，该基准电压成为输出电压Vo。该输出缓冲晶体管Q105连接为二极管形式，其基极与基准电压确定用晶体管Q103和Q104的基极相连。另外，配置现有技术1的基准电压发生器100，以便基准电压确定用晶体管Q103的集电极电压通过电平移位用晶体管Q107和Q108等于输出电压Vo。在此，假设由Vbe(晶体管编号)表示各晶体管的基极-发射极间电压，由表达式2表示基准电压确定用晶体管Q103的集电极电压Vc(Q103)。此外，电平移位用晶体管Q107和Q108的基极-发射极间电压实质上是相等的电平。

Vc[Q103]＝Vo-Vbe[Q107]+Vbe[Q108]Vo …(2)

根据上述的操作，现有技术1的基准电压发生器100使基准电压确定用晶体管Q103的集电极电压与输出缓冲晶体管Q105的集电极电压实质上相等。因此，无论是何种输出电压Vo，均抑制了这些晶体管的厄利效应(Early Effect)的影响，并抑制输出电压Vo的偏差。

但是，基于电源电压VCC和晶体管Q102的基极-发射极电压Vbe(Q102)，从表达式3来推导现有技术1的基准电压确定用晶体管Q104的集电极电压Vc(Q104)。

Vc[Q104]＝VCC-Vbe[Q102] …(3)

通过表达式2和3可以看出，在电源电压VCC变化时，Vc(Q104)的变化速率不同于Vc(Q103)的变化速率。

另外，晶体管的基极-发射极电压Vbe一般由表达式4来表示。

Vbe＝(kT/q)ln(1+Vce/Va)Ic/Is …(4)

其中，k为玻耳兹曼常数，T为绝对温度，q为电荷量，Vce为晶体管的集电极-发射极间电压，Va为晶体管的厄利电压，Ic为晶体管的集电极电流，Is为晶体管的反向饱和电流。

根据上述说明可以看出，在现有技术1的基准电压发生器100中，如果电源电压VCC变化，则Vc[Q103]和Vc[Q104]以不同的速率变化，因此在基准电压确定用晶体管Q103和Q104之间，由表达式4导出的Vce不同。在基准电压确定用晶体管Q103和Q104之间Vbe的变化速率不同，因此改变了由表达式1导出的VBG。

为了解决上述问题，在日本待审专利公开2003-7837(现有技术2)中公开了一种使基准电压发生器的电源电压稳定化的技术。图7示出了现有技术2的基准电压发生器200。如图7所示，现有技术2的基准电压发生器200，根据大幅变化的电源电压VCC1，产生变化较小的电压VCC2。将该电压VCC2作为电源，带隙(band gap)电路201生成基准电压Vref。

即，现有技术2的基准电压发生器200，生成变化较小的电压VCC2，然后将电压VCC2用作电源来生成基准电压Vref，从而抑制基准电压Vref相对于电源电压的变化。

现有技术1的基准电压发生器存在相对于电源电压变化的输出电压的变化增大的问题。在现有技术2中，通过设置稳压器202，抑制带隙电路201的电源电压变化，并且稳压器202包括运算放大器。因此，现有技术2存在实现低电压操作或低耗电方面性能不充分的问题。例如，由带隙电路201输出所希望的基准电压Vref所需的电源电压VCC2大约是Vref+1.5V左右，生成电源电压VCC2所需的稳压器202的电源电压VCC1大约是VCC2+1.5V左右。因此，现有技术2的基准电压发生器200为了得到基准电压Vref，应当设定Vref+3.0V左右的电源电压，因此低电压操作困难。

发明内容

根据本发明一个方面的一种基准电压发生器包括：电压设定电路，生成与输出电压具有预定电压差的电压差的第一电压；电压缓冲器，接收所述第一电压，输出实质上与所述第一电压相等的第一电源；电压箝位电路，基于第二电源和第三电源进行操作；以及带隙电路，生成所述输出电压，所述带隙电路，基于所述第二电源和从所述电压箝位电路输出的所述第一电源进行操作。

根据本发明的基准电压发生器，即使第三电源(例如，电源电压)变化时，电压箝位电路基于变化比电源电压较小的输出电压生成第一电源(例如，节点B的电压)，利用该节点B的电压使带隙电路操作。即，通过基于电源电压变化不直接有关的节点B的电压驱动带隙电路。即，根据不直接受到电源电压的变化影响的节点B的电压来驱动带隙电路，从而带隙电路能够于电源电压的变化无关地生成输出电压。从而，根据本发明的基准电压发生器，能生成较少受到电源电压变化影响的输出电压。

附图说明

结合附图，根据以下描述，本发明的上述和其它目的、优点以及特征将会更加显而易见，图中：

图1是本发明第一实施方式的基准电压发生器的电路图；

图2示出了第一实施方式的基准电压发生器的PSRR特性；

图3是本发明第二实施方式的基准电压发生器的电路图；

图4示出了第二实施方式的基准电压发生器的特定电路示例；

图5示出了第二实施方式的基准电压发生器的另一个特定电路示例；

图6是现有技术1的基准电压发生器的电路图；以及

图7是现有技术2的基准电压发生器的电路图。

具体实施方式

下面将参考所演示的实施方式来描述本发明。本领域的普通技术人员能够认识到，可用利用本发明的教益来实现许多可选实施方式，并且本发明并不局限于处于示例目的演示的实施方式。

第一实施方式

下面，参照附图对本发明的实施方式进行说明。图1是根据本发明第一实施方式的基准电压发生器1的电路图。基准电压发生器1包括电压箝位电路10和带隙电路13。基准电压发生器1将电源箝位电路10基于由带隙电路13所生成的输出电压用作电源，来驱动带隙电路13。此外，在以下描述中，将晶体管的控制端子、第一端子和第二端子分别称作基极、发射极和集电极。

电压箝位电路10包括：电压设定电路11、电压缓冲器12、电流设定元件(例如电阻器R1)和电阻器R2。电压箝位电路10基于第二电源(例如接地电压GND)和第三电源(例如电源电压VCC)进行操作。另外，电压箝位电路10生成与带隙电路13的输出电压具有预定电压差的、第一电源(例如节点B)的电压。

电源设定电路11包括第一晶体管(例如PNP晶体管Q1)。PNP晶体管Q1具有被施加了输出电压Vo的基极以及被设置在接地电压的集电极。另外，对发射极输出与输出电压Vo成为规定的电压差的第一电压。第一电压例如是PNP晶体管的阈值电压(例如，基极-发射极间电压Vbe)。

电压缓冲器12包括第二晶体管(例如NPN晶体管Q2)和第三晶体管(例如NPN晶体管Q2′)。电压缓冲器12被施加了从输入电压设定电路11输出的第一电压，以便输出与该第一电压实质上相等的电压。NPN晶体管Q2连接为二极管形式，以便将基极和集电极相连，发射极与PNP晶体管Q1的发射极相连，从而接收第一电压。另外，PNP晶体管Q2的集电极与电流设定元件(例如，电阻器R1)的一个端子相连。电阻器R1的另一个端子与电源电压VCC相连。

另外，连接在电阻器R1和NPN晶体管Q2的集电极之间的布线与NPN晶体管Q2′的基极相连。在NPN晶体管Q2′的集电极和电源电压VCC之间连接有电阻器R2。NPN晶体管Q2′的发射极是电压箝位电路10的输出端子，将该电压作为电源电压提供给带隙电路13。

此外，在本实施方式中，将NPN晶体管Q2连接为二极管形式，但是代替它可以使用二极管元件。如上所述，电压箝位电路10对带隙电路13的输出电压进行箝位，以便将已箝位电压作为电源电压提供给带隙电路13。

带隙电路13包括NPN晶体管Q3、Q7、Q8、PNP晶体管Q4、Q5、Q6以及电阻器R3、R4、R5、R6。带隙电路13基于第一电源(例如，节点B)和第二电源(例如，接地电压GND)进行操作。另外，带隙电路13包括第四和第五晶体管(例如，NPN晶体管Q7和Q8)，NPN晶体管Q7、Q8的基极彼此相连，在该基极端子生成输出电压。另外，NPN晶体管Q7、Q8的各个集电极电压由与第一电源(例如，节点B)相连的第一和第二电压设定元件(例如，PNP晶体管Q6、Q4)来设定。由PNP晶体管Q6和Q4所设定的NPN晶体管Q7、Q8的集电极电压被确定为处于实质上相等的电平，例如确定与节点B的电压差对应于PNP晶体管的阈值电压(例如，基极-发射极间电压Vbe)。

接下来对带隙电路13的连接进行详细的说明。PNP晶体管Q5和Q6构成了基极端子相连的电流镜电路。PNP晶体管Q5和Q6的发射极与节点B相连。另外，PNP晶体管Q6的基极与集电极相连。

NPN晶体管Q7、Q8的基极子彼相连。NPN晶体管Q7的集电极与PNP晶体管Q6的集电极相连，其之间的节点是第一节点(节点A)。NPN晶体管Q8的集电极与PNP晶体管Q5的集电极相连，其之间的节点是第二节点(节点C)。在NPN晶体管Q7的发射极和接地电压之间串联有电阻器R5和R6。NPN晶体管Q8的发射极与电阻器R5和电阻器R6之间的节点相连。在该示例中，NPN晶体管Q7的发射极面积是NPN晶体管Q8的发射极面积的N倍。

另外，PNP晶体管Q4的发射极与节点B相连，其基极与节点C相连。在PNP晶体管Q4的集电极和接地电压GND之间连接有电阻器R4。NPN晶体管Q3的发射极与接地电压相连，其基极连接在PNP晶体管的集电极和电阻器R4之间。在NPN晶体管Q3的集电极和节点B之间连接有电阻器R3。NPN晶体管Q3的集电极和电阻器R3之间的节点是输出端子Vo，输出端子Vo与NPN晶体管Q7、Q8、PNP晶体管Q1的基极相连。

在此，尽管在图1中未图示，但是优选在NPN晶体管Q7、Q8的基极和电源电压VCC之间连接起动电路。

接下来对第一实施方式的基准电压发生器1的操作进行说明。在此，从表达式5中推导基准电压发生器1使用的晶体管的基极-发射极间电压Vbe。

Vbe＝(kT/q)ln(1+Vce/Va)N·Ic/Is …(5)

在表达式5式中，k为玻耳兹曼常数，T为绝对温度，q为电荷量，Vce为晶体管的集电极-发射极间电压，Va为晶体管的厄利电压，Ic为晶体管的集电极电流，Is为晶体管的反向饱和电流，N为晶体管的发射极面积比。在本实施方式中，将NPN晶体管Q7的发射极面积设定为其他晶体管的发射极面积的N倍，因此除NPN晶体管Q7以外的其它晶体管的N值是1。

在基准电压发生器1中，利用带隙电路13生成带隙电压VBG，并且从输出端子Vo输出该电压。接下来对该带隙电压VBG进行说明。带隙电压VBG由NPN晶体管Q7、Q8以及电阻器R5、R6确定。通过由电阻器R5划分NPN晶体管Q7的基极-发射极间电压Vbe(Q7)和NPN晶体管的基极-发射极间电压Vbe(Q8)之间的差，从而确定电流I5。另外，PNP晶体管Q6、Q5构成电流镜，因此与电流I5实质上相等的电流I4也流过PNP晶体管Q5。该电流I4被提供到NPN晶体管Q8。即，实质上相等的电流I4、I5分别被提供到NPN晶体管Q8、Q7。从而，从表达式6推导出带隙电压VBG。

VBG＝2*R6((Vbe[Q8]-Vbe[Q7])/R5)+Vbe[Q8]

…(6)

在由PNP晶体管Q4、NPN晶体管Q3、电阻器R3、R4提高电流功率之后，从输出端子Vo输出所生成的带隙电压VBG。

另外，在基准电压发生器1中，电压箝位电路10生成节点B的电压VB，该电压比输出电压VBG仅高预定电压，以便将电压VB作为电源提供到带隙电路13。本实施方式中，PNP晶体管Q1和Q6之间的特性被设定为实质上具有相同特性，将NPN晶体管Q2和NPN晶体管Q2′的特性设定为实质上具有相同特性。由此，如果由Vbe[Q2]来表示晶体管Q2的基极-发射极间电压，则能够由表达式7推导节点B的电压VB。

VB＝VBG+Vbe[Q1]+Vbe[Q2]-Vbe[Q2′]

＝VBG+Vbe[Q1] …(7)

在该示例中，电阻器R1用于设定由电压箝位电路10消耗的电流I1，并且作为电流设定元件进行操作。电阻器R2用于设定由带隙电路13消耗的电流I2。

第一实施方式的基准电压发生器1基于带隙电路13生成的输出电压Vo，将电压箝位电路10生成的电压VB作为电源来驱动带隙电路13。因此，即使当电源电压VCC变化时，通过表达式7，作为带隙电路13的电源的电压VB也不会受电源电压VCC变化的影响。

当电流I1变化时，假定电源电压VCC变化，则PNP晶体管Q1的基极-发射极间电压Vbe[Q1]及晶体管Q2的基极-发射极间电压Vbe[Q2]会变化。但是，通过表达式5，晶体管的集电极电流Ic以对数比例相对于电压Vbe进行变化，因此即使晶体管的集电极电流Ic变化，给电压Vbe带来的影响极少。因此可知，相对于由于电源电压VCC的变化导致的电流I1变化，电压箝位电路10生成的电压VB是稳定的。

由此生成的电压VB作为电源使用，并且由表达式8和表达式9来表示带隙电路13的NPN晶体管Q7的集电极侧的节点A的电压VA和NPN晶体管Q8的集电极侧的电压VC的电压：

VA＝VBG+Vbe[Q1]-Vbe[Q6] …(8)

VC＝VBG+Vbe[Q1]-Vbe[Q4] …(9)

在此，在本实施方式中，例如PNP晶体管Q4和PNP晶体管Q1具有实质上相同的形状，并且设置由电阻器R4划分NPN晶体管Q3的基极-发射极间电压Vbe(Q3)而计算的PNP晶体管的集电极电流I6，以使I6＝15，从而Vbe(Q6)＝Vbe(Q4)。由此，可以假定电压VA和电压VC实质上相等。

如上所述，根据第一实施方式的带隙电路13，PNP晶体管Q1、Q6、Q4具有实质上相等的特性，从而能够设置NPN晶体管Q7、Q8的集电极侧节点的电压，以使VA＝VC，而与VCC的变化无关。结果，两个晶体管的每个基极-集电极间电压实质上恒定，因此两个晶体管的集电极-发射极间的电压实质上恒定，因此抑制对两个晶体管的厄利效应的影响。由此NPN晶体管Q7、Q8的各端子的电压关系稳定，因此进一步可以生成更加稳定的带隙电压VBG。

由于带隙电路13的输出电压VBG稳定，因此流过带隙电路的电阻器R3的电流I3稳定。结果流过电压箝位电路10的NPN晶体管Q2′的电流I2稳定。这抑制了NPN晶体管Q2′的集电极电流的变化，使NPN晶体管Q2′的基极-发射极间电压Vbe[Q2′]稳定，能够进一步使电压VB稳定。

此外，在本第一实施方式中，NPN晶体管Q2′的基极-发射极间电压Vbe[Q2′]和晶体管Q2的基极-发射极间电压Vbe[Q2]被设定为具有实质上相等的特性。例如，若Vbe[Q2]和Vbe[Q2′]相对于温度变化以相等速率改变，则可以使电压VB被设为VB＝Vo+Vbe[Q1]，而与周围温度无关。

如上所述，根据第一实施方式的基准电压发生器1，生成相对于电源电压VCC的变化稳定的电压VB，并基于电压VB生成带隙电压VBG，从而实现了很少受到电源电压VCC的变化影响的输出电压Vo(VBG)。基准电压发生器1的操作所需的最低电源电压是VCC＝VBG+Vbe[Q1]+Vbe[Q2′]。例如，利用电压VCC＝VBG+1.2V就可以操作发生器，并且可以利用比现有技术2更低的电压操作发生器。另外，该基准电压发生器1的电压箝位电路10可以由上述由5个元件构成。在现有技术2中，成运算放大器需要50个元件左右。相反，能够以非常小的电路使带隙电路13的电源稳定。

另外，通过使PNP晶体管Q1、Q4、Q6具有实质上相等的特性，相对于制造偏差和温度变化，各元件的电压变化变为相等。进一步，NPN晶体管Q2和NPN晶体管Q2′具有实质上相等的特性，因此相对于制造偏差和温度变化，各元件的电压变化变为相等。即，调整这些元件的特性，能够抵消元件的变化量，以便进一步稳定电路操作。

图2示出了输出电压相对于本实施方式的基准电压电路1的相对电源电压VCC如何变化的示例。在图2中，纵轴表示PSRR(Power Supply RippleRejection)，指示输出电压变化相对电源电压VCC变化的比率，横轴表示波纹(ripple)频率。通常，所需的PSRR在低频率侧低于-100dB。从图2可以看出，本实施方式的基准电压发生器1在10kHz以下的波纹频率区具有-100dB获更低的性能，而波纹噪声电平特性高于通常的基准波纹噪声电平。

第二实施方式

图3示出了根据本发明第二实施方式的基准电压发生器2。第二实施方式的基准电压发生器2包括电压箝位电路20，其中设置了电流源11，来代替设置第一实施方式的基准电压发生器1的电压箝位电路10的操作电流I1的电阻器R1。

电流源I1输出电阻非常高，因此即使电源电压VCC变化，输出的电流值的变化也非常小。由此，在第一实施方式的基准电压发生器1中，由于随着电源电压VCC的变化导致电流I1变化。与此相反，在第二实施方式的基准电压发生器2中，即使电源电压VCC变化，电流I1的值变化很小。

即，第二实施方式的电压箝位电路10中生成的电压VB比第一实施方式的电压箝位电路10中生成的电压VB更加稳定。通过使用如此稳定的电压VB，第二实施方式的基准电压发生器2实现了比第一实施方式的基准电压发生器1更好的PSRR特性。

图4和图5是图3的电流源I1的具体示例的电路图。在图4的电压箝位电路20中，电阻器R1a和R1b串联连接在电源电压VCC和NPN晶体管Q2′的基极之间。另外，电压箝位电路20包括PNP晶体管Q9，PNP晶体管Q9的发射极与电阻器R1a和R1b之间的节点相连，其基极与NPN晶体管Q2′的基极相连。另外，PNP晶体管Q9的集电极与接地电压GND相连。因此，设置电流I1，以使I1＝Vbe[Q9]/R1b。

在图5的电压箝位电路20中，例如，将带隙电流源用作电流源I1，利用由PNP晶体管Q10、Q11构成的电流镜，将电流I1反相为电流I1′。该电流源I1′用作电压箝位电路20的电流源。

图4和5的电压箝位电路20的元件树木多于第一实施方式的电压箝位电路10德元件数目。但是通过使用这些电路，可以生成比第一实施方式的电压箝位电路10的电压更稳定的电压VB。

附带地，作为另一个实施方式，可以在构成电流镜的晶体管的发射极插入电阻器，以抑制相对于电流镜电路的厄利效应。另外，带隙电路并不局限于上述实施方式的电路，可以适当地进行修改，例如使用PNP晶体管修改为带隙电路。

显然，本发明并不局限于上述实施方式，在不脱离本发明的范围和精神的情况下，可以进行修改和改变。

Claims

1、一种基准电压发生器，包括：

电压箝位电路，基于第二电源和第三电源进行操作；和

带隙电路，响应第一电源和所述第二电源来生成输出电压，

其中所述电压箝位电路包括：

电压设定电路，生成与输出电压具有预定电压差的第一电压，以及

电压缓冲器，接收所述第一电压，并输出与所述第一电压实质上相等的第一电源。

2、根据权利要求1所述的基准电压发生器，其特征在于，

所述电压箝位电路包括电流设定元件，其连接于所述电压缓冲器和所述第三电源之间，并设定要提供到所述电压设定电路和所述电压缓冲器的电流的量。

3、根据权利要求1所述的基准电压发生器，其特征在于，

所述电压设定电路包括第一晶体管，其具有被施加了所述输出电压的控制端子，并且具有在此处生成所述第一电压的第一端子。

4、根据权利要求1所述的基准电压发生器，其特征在于，

所述电压缓冲器包括：第二晶体管，所述第二晶体管具有被施加了所述第一电压的第一端子，并且具有相连的控制端子和第二端子；第三晶体管，所述第三晶体管具有与所述第二晶体管的第二端子相连的控制端子，并且具有从其输出所述第一电源的第一端子。

5、根据权利要求4所述的基准电压发生器，其特征在于，

所述第二晶体管的控制端子和第一端子之间的电压差、和所述第三晶体管的控制端子和第一端子之间的电压差，相对于温度变化以实质上相等的速率进行变化，并且实质上彼此相等。

6、根据权利要求1所述的基准电压发生器，其特征在于，

所述带隙电路包括：

第四和第五晶体管，具有彼此相连的控制端子，在所述控制端子处生成输出电压；

第一电压设定元件，连接于所述第四晶体管的第二端子和所述第一电源之间，并且设定所述第一电源和所述第四晶体管的第二端子之间的第一电压差；和

第二电压设定元件，连接于所述第五晶体管的第二端子和所述第一电源之间，将所述第一电源和所述第五晶体管的第二端子之间的第二电压差设定为实质上与所述第一电压差相等；以及

第四和第五晶体管；以及

第一和第二电压设定电路。

7、根据权利要求1所述的基准电压发生器，其特征在于，

所述第一电压和所述输出电压之间的电压差与所述第一、第二电压差实质上相等。

8、根据权利要求6所述的基准电压发生器，其特征在于，

9、一种基准电压发生器，由每一个均包括控制端子、第一端子和第二端子的晶体管构成，

所述基准电压发生器包括：

电压箝位电路，基于第二电源和第三电源进行操作；和带隙电路，响应第一电源和第二电源，以生成输出电压；

其中所述电压箝位电路包括：

第一晶体管，具有被施加了输出电压的控制端子；

第二晶体管，具有与所述第一晶体管的第一端子相连的第一端子，并且具有相连的第二端子和控制端子；

第三晶体管，具有与所述第二晶体管的第二端子相连的控制端子，并且具有在该处生成第一电源的第一端子。

10、根据权利要求9所述的基准电压发生器，其特征在于，

所述电压箝位电路包括电流设定元件，其连接于所述第二晶体管的第二端子和所述第三电源之间，并设定要提供到所述第一晶体管和所述第二晶体管的电流的量。

11、根据权利要求9所述的基准电压发生器，其特征在于，

12、根据权利要求9所述的基准电压发生器，其特征在于，

所述带隙电路包括：

第一电压设定元件，连接于所述第四晶体管的第二端子和所述第一电源之间，设定所述第一电源和所述第四晶体管的第二端子之间的第一电压差；和

第四和第五晶体管；以及

第一和第二电压设定电路。

13、根据权利要求9所述的基准电压发生器，其特征在于，

所述第一晶体管的控制端子和第一端子之间的电压差与所述第一、第二电压差实质上相等。

14、根据权利要求12所述的基准电压发生器，其特征在于，