CN1871664A - 齐纳击穿式存储器 - Google Patents

Abstract

本发明涉及一种集成电路，其用于通过驱动一电流通过一NPN晶体管来将信息永久性地电编程到所述集成电路中。所述集成电路包括一第一电流馈电电路，所述第一电流馈电电路具有一经由一电阻器连接至所述NPN晶体管的输出端、一可连接至一馈电电压的馈电点及一用于控制对所述NPN晶体管进行所述编程的控制输入端。所述集成电路还包括至少一第二电流馈电电路，所述第二电流馈电电路具有一连接至所述第一电流馈电电路的所述馈电点的输出端、一可连接至一馈电电压的馈电点及一用于控制对所述NPN晶体管进行所述编程的控制输入端。最后，所述集成电路包括一第一电压电平控制器，所述第一电压电平控制器设置成在所述第一及至少第二电流馈电电路上分离对所述NPN晶体管进行编程所需的电压。

Description

齐纳击穿式存储器

技术领域

本发明涉及一种集成电路，其用于将信息永久地电编程到所述集成电路中。更具体而言，本发明涉及一种集成双极电路，其用于在所述集成电路包括不能承受对所述信息进行电编程所需的电压的组件时将信息永久性地编程到所述集成电路中。

背景技术

一种对双极集成电路进行永久性电编程的方法是使用对NPN晶体管的所谓齐纳(Zener Zapping)击穿。可通过强迫这种强电流通过晶体管以使互连图案中的铝迁移至硅中并在基极与发射极之间形成短路来对NPN晶体管进行编程。

根据所连接的逻辑电路而定，NPN晶体管可在其击穿时用作一逻辑1或一逻辑0。因此，可使用一最初未击穿的NPN晶体管序列来代表一代表一数字的二进制数序列。然后可通过击穿所述序列中所选定的二进制数来改变此序列，以改变所述NPN晶体管序列所代表的数字。

作为一实例，最初可在一集成电路中将一功率晶体管的工作点设定成一预定值。在测试及调谐后，可能应对工作点稍加改变以获得更好的性能。如果使用NPN晶体管在集成电路中设定工作点的预定值，则可在此后(在调谐后)通过击穿所精心选定的NPN晶体管来改变此值。

可按两种不同的方式来连接NPN晶体管以形成一齐纳二极管，即将集电极连接至基极或连接至发射极。集电极-基极连接所需的齐纳二极管击穿电压更小但所消耗的电流却显著增大。而如果用作一存储功能，则集电极-发射极更为可取，因为所消耗电流减小。如果要对更大的存储器进行编程，则电流需求原本可能会过大。然而，此替代方案具有所需电压更大的缺点。

对于包含许多组件的电路而言，需要小的尺寸。这些具有小尺寸的组件更不能忍受高电压。换句话说，其不可能承受高电压而不受损坏。较佳在包含许多且因而较小的不能承受高电压的组件的电路中也能够同时对许多NPN晶体管进行编程。

发明内容

本发明的一主要目的是提供此种至少缓解上述问题的装置及方法。

在此方面中，本发明的一特定目的是提供一种能够在包含电压容忍度较低的组件的电路中对NPN晶体管进行编程而不会以过量电流消耗为代价的结构。

根据本发明的一第一方面，通过一集成电路来实现尤其是这些目的，所述集成电路用于通过驱动一电流通过一齐纳二极管来将信息永久性地电编程到所述集成电路中。所述集成电路包括一第一电流馈电电路，所述第一电流馈电电路具有一输出端、一可连接至一电源电压的馈电点及一用于控制对所述齐纳二极管进行所述编程的控制输入端。

所述集成电路还包括至少一第二电流馈电电路，所述第二电流馈电电路具有一经由一电阻器连接至所述齐纳二极管的输出端、一连接至所述第一电流馈电电路的所述输出的馈电点及一用于控制对所述齐纳二极管进行所述编程的控制输入端。

最后，所述集成电路包括一第一电压电平控制器，所述电压电平控制器设置成在所述第一与至少一第二电流馈电电路上分离对所述齐纳二极管进行编程所需的电压。

通过此结构，当电路包含不能承受对齐纳接法的NPN晶体管进行击穿所需的电压电平的组件时，一种用于制造集成电路的方法也可用于制作能够借助所述击穿来对信息进行永久电编程的电路。因此，可在所述电路中使用较小的组件，此又意味着可在一个集成电路中装设多得多的组件，从而能够制成更加复杂的电路，其包括借助对齐纳接法的NPN晶体管进行齐纳击穿来对信息进行编程。

根据一较佳实施例，所述第一电压电平控制器连接于所述至少第二电流馈电电路的所述输出端与所述第一电流馈电电路的所述控制输入端之间。

根据另一较佳实施例，提供一第二电压电平控制器来控制所述电阻器上的所述电压，从而设定流过所述电阻器及所述齐纳二极管的电流。

根据另一较佳实施例，所述第二电压电平控制器连接于所述齐纳二极管与所述第二电流馈电电路的所述控制输入端之间。

根据另一较佳实施例，所述第一电压电平控制器设置成防止所述第一及至少第二电流馈电电路每一者上的所述电压电平达到不能承受的电平。

根据另一较佳实施例，所述第一电压电平控制器为一第二齐纳二极管。

根据另一较佳实施例，每一所述电流馈电电路均包括：将集电极连接至所述馈电点的一第一及第二晶体管，所述第一晶体管的基极连接至所述控制输入端并经由一第一电阻器连接至所述第一晶体管的所述发射极，所述第二晶体管的所述基极连接至所述第一晶体管的所述发射极并经由一第二电阻器连接至所述第二晶体管的所述发射极，且所述第二晶体管的所述发射极连接至所述电流馈电电路的所述输出端。

根据另一较佳实施例，所述齐纳二极管为一将集电极连接至发射极的NPN晶体管。

或者，所述NPN晶体管可使所述集电极不连接。在此种情况下，与其将所述NPN晶体管称作晶体管不如将其称作二极管更为恰当。

根据另一较佳实施例，所述集成电路包括不能承受为击穿所述齐纳二极管所需的电压电平的组件。

通过下文对本发明实施例的详细说明，本发明的其他特征及其优点将一目了然。

附图说明

通过下文对本发明实施例的详细说明及附图1至3，将可更全面地了解本发明，该详细说明及各附图仅以例示方式给出，而非是对本发明的限制。

图1为一根据本发明的较佳实施例的示意性电路图。

图2为一用于确定齐纳二极管是否被击穿的结构的示意性电路图。

图3为一用于向图1所示电路提供控制电流的结构的示意性电路图。

具体实施方式

在下文说明中，出于解释而非限定目的，阐述了具体细节，例如特定技术及应用，以便透彻地了解本发明。然而，所属领域的技术人员易知，本发明亦可按不同于这些具体细节的其他实施例形式来实施。在其他情况下，不对众所熟知的方法及装置加以赘述，以免以不必要的细节而淡化对

本发明的说明。

图1为一根据本发明的较佳实施例的示意性电路图。一第一电流发生器101包括一控制输入端102、一馈电输入端103及一输出端104。第一电流发生器101的输出端104连接至一第二电流发生器106的一馈电输入端105，第二电流发生器106还包括一控制输入端107及一输出端108。第一与第二电流发生器在结构上类似，均包括两个晶体管及两个电阻器。

第一电流发生器包括一第一晶体管T1，第一晶体管T1具有一连接至所述馈电输入端103的集电极及一连接至所述控制输入端102的基极。所述第一晶体管T1的发射极连接至一第二晶体管T2的基极，且所述第一晶体管T1的基极经由一第一电阻器R1连接至所述第一晶体管T1的发射极。同样，所述第二晶体管T2的基极经由一第二电阻器R2连接至所述第二晶体管T2的发射极，所述第二晶体管T2的集电极连接至所述馈电输入端103且所述第二晶体管的发射极连接至所述输出端104。

如前面所述，第二电流发生器106类似于第一电流发生器101且因此包括一第三晶体管T3及一第四晶体管T4，所述第三晶体管T3及第四晶体管T4分别具有连接至所述第二电流发生器106的馈电输入端105(其也是所述第一电流发生器101的输出端)的集电极。所述第三晶体管T3及第四晶体管T4中每一者各自的基极分别经由第三电阻器R3及第四电阻器R4连接至各自的发射极。最后，第三晶体管T3的发射极连接至第四晶体管T4的基极，且所述第四晶体管的发射极构成所述第二电流发生器的输出108。晶体管T3的基极连接至控制输入端107。

第二电流发生器连接至一第五电阻器R5，第五电阻器R5又连接至一正构建为要击穿的齐纳二极管的NPN晶体管器Tz。在NPN晶体管Tz与第二电流发生器的控制输入端107之间连接有三个二极管，分别为D1、D2及D3。此外，在第二电流发生器106的输出端108与第一电流发生器101的控制输入端102之间连接有一第二齐纳二极管Z1。

所述电路的运行如下：

将一第一电流I1馈送至第一电流发生器101的控制输入端102并将一第二电流I2馈送至第二电流发生器106的控制输入端107。如果第一及第二电流二者均断开，则晶体管T1至T4不导通且所述电路因此关断。而如果电流I1及I2接通且如果馈电电压足够高，则晶体管T1至T4导通，且电路开始运行。当NPN晶体管Tz(其连接成一齐纳二极管)上的电压达到齐纳击穿电平(6-7伏左右)时，电流开始流过所述电路。

第五电阻器R5与三个二极管D1至D3限制流过所述电路的电流。这三个二极管D1至D3设置成使晶体管T3的基极高于电阻器R5下侧三个二极管压降，而电阻器R5的上侧低于晶体管T3的基极两个二极管压降，即晶体管T3及T4的基极-发射极上的压降。因此，在电阻器R5上仍存在一个二极管压降，且此电压及电阻器R5的电阻决定电流。电流被适当选择成高到足以击穿晶体管Tz。

因此，流过NPN晶体管Tz的电流过大而不能得到齐纳电压。在电路上的电压下降的同时，NPN晶体管Tz上的电压迅速上升。此时，在NPN晶体管Tz中发生穿通。NPN晶体管因此而短路，前面NPN晶体管Tz上的电压接近零伏且所有电压都置于所述电路上。晶体管R5将电流保持为相同值，以使即使许多晶体管被同时击穿，总消耗电流也不会过大。

齐纳二极管Z1设置成使第二电流发生器105-即分别为晶体管T3及T4-上的电压不会过高。二极管Z1连接于晶体管T4的发射极与T1的基极之间。T4的集电极低于T1的基极两个基极-发射极压降。因此，T4上的最高电压将等于二极管Z1上的电压减去两个二极管压降(即T1及T2的压降)。T3上的最高电压将等于二极管Z1上的电压减去三个二极管压降(即T1、T2及T4的压降)。通过适当选择二极管Z1-即Z1上的压降，可在第二电流发生器106-即T3及T4-上保证获得一最大可承受电压电平。当达到此电压电平时，由于电流I1将部分地将流过Z1，因此第一电流发生器101-即T1及T2-上的电压反而将继续升高。

图2为一用于感测NPN晶体管是否已被击穿的结构的示意性电路图。一第一晶体管T1及一第二晶体管T2将各自的集电极接地。T1的基极连接至T1的集电极，T1的集电极又连接至一电阻器R1。T2的基极连接至T2的集电极且T2的发射极连接至一第二电阻器R2。第一电阻器R1的电阻约为第二电阻R2的电阻的两倍。一第三晶体管T3将集电极连接至NPN晶体管(未显示)。T3的基极连接至T3的发射极并进一步连接至T2的发射极。

第一电阻器R1进一步连接至一第四晶体管T4，而第二电阻器R2则连接至一第五晶体管T5。晶体管T4及T5的基极连接至一控制输入端201，而集电集则连接至一电流镜T6，所述电流镜T6包含两个用于汲取电流的晶体管T6′及T6″。T4的集电极进一步连接至一输出端202。

为使电路运行，将控制输入端201升高至约2伏。如果齐纳接法的NPN晶体管(未显示)已被击穿，则输出将为高，而如果晶体管未被击穿，则输出将为低。

图3为一用于在图1所示电路中提供控制电流的结构的示意性电路图。图3中右侧的电路为结合图1所述的电路且在此不再进一步赘述。

晶体管T8及T9提供一电流镜，晶体管T11及T12也提供一电流镜，以用于提供控制电流I1及I2。晶体管T10、T13及T14提供高压电平保护。一低馈电输入端301为所述电路提供驱动电压。与馈电输入端103相比较，其中所述馈电输入端103为一约30至40伏的高电平电压输入端，输入端301为一约为8伏的低电压输入端。一输入端302在NPN晶体管击穿期间提供一电流。两个逻辑输入端303及304提供对电路的控制。如果输入端303相对高于输入端304，则来自输入端302的电流将经过一晶体管T15流至低电压输入端301。而如果正好相反，即如果输入端304比输入端303高，则电流经过一晶体管T16流至分别由T8、T9与T11、T12所构成的两个电流镜，从而实施对NPN晶体管的击穿。

显然，本发明可按复数种方式变化。这些变化不应视为背离本发明范围。所属领域的技术人员易于得出的所有此类修改均意欲包括在随附权利要求书范围内。

Claims (9)

1.一种集成电路，其用于通过驱动一电流通过一齐纳二极管来将信息永久性地电编程到所述集成电路中，

其特征在于，

-一第一电流馈电电路，其包括

·一输出端，

·一可连接至一馈电电压的馈电点，及

·一用于控制对所述齐纳二极管进行所述编程的控制输入端，

-至少一第二电流馈电电路，其包括

·一经由一电阻器连接至所述齐纳二极管的输出端，

·一连接至所述第一电流馈电电路的所述输出端的馈电点，及

·一用于对所述齐纳二极管进行所述编程的控制输入端，及

-一第一电压电平控制器，其设置成在所述第一及至少第二电流馈电电路上分离对所述齐纳二极管进行编程所需的电压。

2.如权利要求1所述的集成电路，其中

-所述第一电压电平控制器连接于所述至少第二电流馈电电路的所述输出端与所述第一电流馈电电路的所述控制输入端之间。

3.如权利要求1所述的集成电路，其中

-提供一第二电压电平控制器来控制所述电阻器上的电压，从而设定流过所述电阻器及所述齐纳二极管的电流。

4.如权利要求3所述的集成电路，其中

-所述第二电压电平控制器连接于所述齐纳二极管与所述第二电流馈电电路的所述控制输入端之间。

5.如权利要求2所述的集成电路，其中

-所述第一电压电平控制器设置成防止所述第一及至少第二电流馈电电路中每一者上的所述电压电平达到不能承受的电平。

6.如权利要求1所述的集成电路，其中

-所述第一电压电平控制器为一第二齐纳二极管。

7.如权利要求1所述的集成电路，其中所述电流馈电电路中的每一者均包括：

-将集电极连接至所述馈电点的一第一及一第二晶体管，

-所述第一晶体管的基极连接至所述控制输入端并经由一第一电阻器连接至所述第一晶体管的发射极，

-所述第二晶体管的基极连接至所述第一晶体管的发射极并经由一第二电阻器连接至所述第二晶体管的发射极，及

-所述第二晶体管的所述发射极连接至所述电流馈电电路的所述输出端。

8.如权利要求1所述的集成电路，其中

-所述齐纳二极管为一将集电极连接至发射极的NPN晶体管。

9.如权利要求1所述的集成电路，其中

-所述集成电路包含不能承受为击穿所述齐纳二极管所需的电压电平的组件。

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