[go: up one dir, main page]

CN1773704A - 静电放电防护用半导体结构 - Google Patents

静电放电防护用半导体结构 Download PDF

Info

Publication number
CN1773704A
CN1773704A CN200510088736.XA CN200510088736A CN1773704A CN 1773704 A CN1773704 A CN 1773704A CN 200510088736 A CN200510088736 A CN 200510088736A CN 1773704 A CN1773704 A CN 1773704A
Authority
CN
China
Prior art keywords
layer
drain
openings
source
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510088736.XA
Other languages
English (en)
Other versions
CN100424873C (zh
Inventor
游国丰
李建兴
施教仁
杨富智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1773704A publication Critical patent/CN1773704A/zh
Application granted granted Critical
Publication of CN100424873C publication Critical patent/CN100424873C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H10W20/089—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/813—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path
    • H10D89/814—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the FET, e.g. gate coupled transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明是有关于一静电放电防护用半导体结构，包括一接地栅NMOS，该接地栅NMOS具有一基板、一栅极、一源极以及一漏极。多个接点插头形成于该源极与漏极侧上。多个第一层通孔电性耦接至该GGNMOS并于该源极区和漏极区内具有一大体上互不对称的布局。一个或一组第二层通孔将该ESD电流导引至所需的第一层通孔。该GGNMOS内电流的流动均等性因而获得改善。

Description

静电放电防护用半导体结构
技术领域
本发明是有关于静电放电装置，特别是有关于获得一接地栅NMOS(grounded gate NMOS；GGNMOS)内电流流动的均等性。
背景技术
静电放电(ESD)是一种位于非导电表面上的静电电荷通过导电材料而迁移的现象。由于静电电压通常相当高，ESD可以轻易地损毁一集成电路的基板与其它元件。举例来说，在相对湿度较高时，数百至数千伏特的静电电压可于一行走于地毯的人体上产生，然而相对湿度较低时却可产生高达一万伏特以上的静电电压。同样地，数百至数千伏特的静电电压可于一封装用机器或集成电路的测试电路内产生。因此，当一带静电人体或机器碰触一晶片时，一大的瞬时ESD电流产生，结果伤害或损毁位于该晶片上的集成电路。
为了保护集成电路免于遭受ESD的损害，具有传导一ESD电流至地面功能的ESD装置被合并进入集成电路内。接地栅NMOS(GGNMOS)装置是广泛运用于防护用电路。
一典型利用GGNMO S达成的ESD防护电路是显示于图1。该ESD防护电路包含一GGNMOS 8以对电路6加以保护。GGNMOS 8的栅极14与源极12是耦合至电源线Vss 4，其中Vss典型上连接至地位准。在正常的运作下，GGNMOS 8是处于关闭的状态以避免影响电路6。当一ESD瞬时电流于电路6出现时，GGNMOS 8导通，用以使该ESD电流可被传导至Vss 4。为了能够传导一大ESD电流，GGNMOS 8典型上是一具有庞大尺寸的装置，比方在一典型0.35μmCMOS制程内W/L是500/0.5。由于具有如此大的装置尺寸，GGNMOS 8典型上拥有一多指状(multiple-finger)的多晶硅栅极(poly gate)。人们已发现一拥有大布局面积的大装置尺寸GGNMOS可能仅能承受一小ESD电流，原因在于当ESD施压期间，GGNMOS无法所有部分皆均匀导通。在一庞大尺寸GGNMOS中只有一部分能导通以提供分路给ESD电流使用，然而其余大半部分在ESD压迫期间却保持关闭。
图2是显示一现有GGNMOS的俯视图。图中仅显示其中一个指状物(finger)，该指状物包括一栅极18，一漏极区14以及一源极区16。接点插头(contact plugs)261至267与该漏极区14连接。一金属线28将该等位于漏极侧的接点插头261至267连接至欲受保护的电路。接点221至227与该源极区16连接。一金属线24将接点插头221至227连接至位于栅极18两端的P阱拾取区(p-well pick-up regions)20与21。P阱拾取区20与21典型上是接地。
该等接点插头将源极区14与漏极区16划分成数个次区域。为简明起见，每一个次源极区与次漏极区是利用与其邻近的接点插头号码作为其参照号码。该GGNMOS可被视为彼此连接的次NMOS晶体管321至327。每一个次NMOS晶体管分别由漏极261至267当中之一、栅极18，以及源极221至227当中之一构成。当一ESD电流发生时，该ESD电流首先会自金属线28流至接点插头261至267，再流至处于导通状态的次晶体管321至327。该ESD电流继而流至接点插头221至227，再至金属线24，最后到达P阱拾取区20与21。必须注意到除了存在着由每一晶体管的漏极流向源极的电流，亦存在着一基板电流由晶体管324往325与326往327的方向流动，以及存在着一基板电流由晶体管324往323与322往321的方向流动。
图3是显示图2所示的GGNMOS的传输线模型。图2中的每一个次晶体管321至327均利用一等效电路401至407以模型化。电路401至407于平行方向彼此耦合。该GGNMOS的等效电路具有一n-p-n结构，该n-p-n结构是由漏极(n)-基板(p)与源极(n)构成。电阻G1至G7是垂直路径的基板电阻(由上方漏极14与源极16间之间的沟道(channel)朝向深部的基板，亦即栅极往基板的方向或穿透纸面的方向)。电阻Rsub1至Rsub7是横向的基板电阻，其方向是自基板深部朝向P阱拾取区。当一ESD电流IESD产生时，该电流IESD会分散为Isub1至Isub7而分布于电路401至407中，之后沉入节点4的接地点。如图2的讨论，该ESD电流IESD亦会透过所有的基板电阻Rsub4，Rsub2，...Rsub7再到达地面。可以领会的是，次晶体管324的基板电阻最高，因为其与该ESD电流沉入点4的距离最远。基板电阻会导致基板上的电压落差。因此，次晶体管324的导通可能会早于任何其余晶体管。类似分析显示位于中间的晶体管可能相较位于两端的晶体管更早导通。
晶体管于不同时刻导通会导致电流聚集(current crowding)现象。当一较小ESD电流产生时，只有位于中间的晶体管，比方是晶体管324、323与325能够导通。当电流增加时，由中间到两端，越来越多的次晶体管开始导通，到达某一时刻，所有的次晶体管皆导通。注意到，即使所有的次晶体管皆已导通，位于中间的次晶体管仍较位于两端的次晶体管传导较大的电流，因而位于中间的晶体管更易于损坏。
为了改善如此大尺寸的GGNMOS能承受的ESD程度，该庞大尺寸GGNMOS内的多个指状物必须均匀地加以触发以分享ESD电流。如果一大尺寸GGNMOS内所有的指状物与次晶体管可于ESD加压时均匀地导通，则该GGNMOS可承受的ESD程度能大幅提高。因此，在大尺寸GGNMOS内多个次晶体管之间达成均等性是有必要的。
发明内容
本发明的较佳实施例是呈现一种静电放电防护用的半导体结构。
依据本发明所述静电放电防护用半导体结构是包括一接地栅NMOS(GGNMOS)，该接地栅NMOS具有一基板、一栅极、一源极区以及一漏极区。多个接点插头形成于该源极和漏极侧。多个第一层通孔(vias)电性耦合至该GGNMOS，并且该第一层通孔于该源极区和漏极区内具有一大体上非对称的布局。一/多个第二层通孔将该ESD电流重新导引至该所需的第一层通孔。
本发明是这样实现的：
本发明提供一种静电放电防护用半导体结构，所述静电放电防护用半导体结构包括：一基板；一栅极于该基板上；一源极与一漏极于该栅极两侧的该基板内；多个第一层开口，电性耦接至该源极与漏极；其中该多个第一层开口于该源极侧与漏极侧具有一大体上非对称的布局；以及其中该多个第一层开口以导电物质充填。
本发明所述的静电放电防护用半导体结构，该多个第一层开口在漏极侧的数目大于在源极侧的数目。
本发明所述的静电放电防护用半导体结构，该多个第一层开口于该漏极侧的数目至少为三。
本发明所述的静电放电防护用半导体结构，该多个第一层开口于该源极侧的数目至少为二。
本发明所述的静电放电防护用半导体结构，更包括一个拾取区耦合于该栅极其中一端与一地位准间。
本发明所述的静电放电防护用半导体结构，更包括二个拾取区，分别耦合于该栅极两端之一与一地位准间。
本发明所述的静电放电防护用半导体结构，更包括多个第二层开口电性耦接至该源极侧与漏极侧的该多个第一层开口，其中该多个第一层开口与该多个第二层开口于漏极侧具有一大体上非对称的布局，以及其中该第二层开口以导电材料充填。
本发明所述的静电放电防护用半导体结构，在漏极侧该多个第一层开口的数目大于该多个第二层开口的数目。
本发明所述的静电放电防护用半导体结构，该第二层开口于该漏极侧的数目至少为三。
本发明所述的静电放电防护用半导体结构，该第二层开口于该源极侧的数目至少为二。
本发明所述的静电放电防护用半导体结构，该源极和漏极是一位于该基板内的主动区的范围内。
本发明所述的静电放电防护用半导体结构，该第一层开口于漏极侧是耦合至该漏极的两区域，该两区域是分别接近该两个拾取区之一，以及该第一层开口于源极侧是耦合至该源极大体上的中心。
本发明所述的静电放电防护用半导体结构，更包括多个第二层开口电性耦接至该源极侧与漏极侧的该多个第一层开口，其中该第二层开口以导电材料充填，该第一层开口于漏极侧是耦合至该漏极的两区域，该两区域是分别接近该两个拾取区之一，该第一层开口于源极侧是耦合至该源极大体上的中心，并且该第二层开口于漏极侧是耦合于漏极侧的该第一层开口，并位于该漏极大体上的中心。
本发明所述的静电放电防护用半导体结构，该第一层开口于漏极侧是位于接近该拾取区的区域，以及该第一层开口于源极侧是位于远离该拾取区的区域。
本发明提供一能改善GGNMOS均等性的结构与方法。通过使次晶体管更加均匀地导通，ESD防护电路能够更有效率地运作。这转而使击穿电流与电压增加，并且GGNMOS可以更小的尺寸制作，结果在不牺牲保护力下即能节省布局面积。
附图说明
图1显示一典型利用一接地栅NMOS(GGNMOS)的静电放电防护电路；
图2显示一现有GGNMOS内一指状物的俯视图；
图3显示一现有GGNMOS的传输线模型；
图4显示本发明一较佳实施例的俯视图；
图5显示本发明该较佳实施例沿图4内直线A至A′的剖面图；
图6显示本发明该较佳实施例沿图4内直线B至B′的剖面图；
图7显示具有通孔组的该较佳实施例变化型式；
图8a显示显示一具有单一P阱拾取区的现有GGNMOS；
图8b显示一具有单一P阱拾取区的本发明的较佳实施例；
图9显示一GGNMOS内的电流为外加电压的函数。
具体实施方式
本发明较佳实施例的制造与利用方式将于以下详加讨论。然而，需要理解的是，本发明所提供的许多可供应用的观念能利用种种不同的特定文字表示以使其具体化。在此讨论的特定实施例仅用以说明本发明特定的制造或使用方式，并不用以限制本发明的范畴。
在图4至图9的较佳实施例内，诸如参考号码的数字是用以命名本发明内不同图示与不同说明用途的实施例内的元件。图4、图5以及图6是将该较佳实施例以不同观看角度呈现。图4是呈现一俯视图。一栅极介电质于一基板上形成。一栅极18于该栅极介电质之上形成，并且其长度较佳上为约0.06μm至约0.4μm而其宽度较佳上为约1μm至约90μm。更佳的情况是，该栅极长度介于约0.1μm至约0.3μm，并且该栅极宽度介于约10μm至约60μm。栅极18较佳上是耦合至位于栅极18两端的拾取区20与21当中之一。更佳的情况是，栅极耦合至拾取区20与21两者以使接地更为完善。拾取区20与21较佳上为掺杂良好的拾取区。较佳的情况是，拾取区20与21接地并且每一拾取区包括至少3个连接点(比方是接地用的通孔)。在图4中，每一拾取区20与21上皆有6个接地用的连接点。在该实施例内，拾取区20与21是由P阱构成的拾取区，因而它们被称作P阱拾取区20与21。在另外的实施例内，它们是N阱拾取区。栅极18、漏极14、源极16，以及掺杂拾取区20与21的形成方法是此领域的熟知技术，因此不在此重复。
本发明是与一GGNMOS内漏极侧与源极侧上开口的非对称布局相关，并用以改善ESD性能。该具非对称布局的开口可以是接点插头、通孔开口，或是沟道(trench)开口，并且在这每一种开口情况中，皆用导电材料将开口加以填充。一较佳实施例是于图4、图5与图6显示。如图4所示，接点插头261至267与漏极区14相耦合。第一层通孔521与522通过一第一层金属56(图内未显示)而耦合至位于漏极侧的接点插头261至267。一第二层通孔50将欲受保护的装置通过一第二层金属58(图中未显示)耦合至上述两第一层通孔521与522。而源极侧的接点插头221至227耦合至一邻近源极区16大体上中心的通孔54。通孔54是耦合至P阱拾取区20与21该等通孔的尺寸典型上是与制程相关。举例来说，在0.13μm制程中，一第一层或第二层通孔较佳上具有0.05μm至0.5μm的长度与宽度。在此较佳实施例内，通孔50、521、522与54是利用一为人熟知的铜镶嵌制程(Damascene process)加以制造。在其它实施例内，通孔可利用一插入制程(plug process)以制造得到。
为了详细解释此较佳实施例的结构，图5与图6呈现出图4的剖面图。图5是显示图4内漏极14侧内沿直线A至A′的剖面图。为了简明起见，接点插头261至267，以及通孔521、522与50显示为位于同一平面上。然而本领域技术人员能了解，它们可如图4所显示般位于不同平面上。位于漏极14侧的接点插头261至267将该GGNMOS的位于基板51上的漏极14耦合至一第一层金属56。该第一层金属56的宽度较佳上是0.4μm到3μm之间。典型上该等接点插头261至267是均匀地分布。位于漏极区14两端的第一层通孔521与522将该第一层金属56连接至一第二层金属58。该第二层金属58继而连接至一与受防护电路相耦合的第二层通孔50。由于该GGNMOS可能需要吸收一庞大电流，因此要求通孔50、521与522当中的每一通孔皆包括一组通孔。并且第一层通孔52最好包括至少两个通孔于漏极14侧。较佳上第一层通孔52的数目高于第二层通孔50的数目。在本实施例内，如图5的显示，第一层通孔包括两个通孔于漏极14侧的两端上，而第二层通孔包括一个通孔于漏极14侧的大体上中心上。更佳上，在考量ESD的性能下，该第一层与第二层通孔可分别包括至少三个通孔于漏极14侧上。图4所显示的实施例包括两个第一层通孔以及一个第二层通孔，但若再增加通孔数可以更改善ESD的性能，举例来说，将三个以上的第一层与第二层通孔设置于漏极14侧上。
图6是显示图4中沿源极侧上直线B至B′的剖面图。多个漏极接点插头221至227将该GGNMOS的源极16耦合至一金属线66。金属线66较佳上是一第一层金属，然而亦可与漏极侧的其余层同时形成，比方是上述的第一层金属56。此外，第一层通孔54耦合至该金属线66，第二层金属(图中未显示)耦合至该第一层通孔54，以及第二层通孔(图中未显示)耦合至第二层金属。为了简明起见，接点插头221至227，以及通孔54显示为位于同一平面上。然而本领域技术人员能了解，它们可如图4所显示般位于不同平面上。由该图所示，源极16是利用浅沟绝缘层(shallowtrench isolation；STI)64与拾取区20和21间加以隔离，而金属线66是耦合至P阱拾取区20与21上端的通孔62。较佳上该第一层通孔包括至少一个通孔于源极侧。在一实施例内，第一层通孔包括一通孔于源极侧的大体上中心。为了增进ESD性能，更佳的情况是第一层通孔是包括至少两个通孔于源极侧。在本发明的一较佳实施例内，为了增进ESD性能，第一层通孔所包括的通孔数目于漏极侧与源极侧不互相对称。这种源极侧与漏极侧非内对称的布局较佳上亦可应用至该第二层通孔。并且，同一层上位于漏极侧的通孔较佳上多于位于源极侧的通孔。
与图2所示的现有技术相比，ESD电流因被导引向漏极两端的两通孔521与522而重新安排。第一层金属56内的ESD电流是由通孔521与522流至次晶体管321至327。由于一金属线的电阻与该金属线的长度成正比，对晶体管321与327而言，因其最接近通孔521与522，因此感受到的第一层金属56的电阻是当中最小。然而对晶体管321至324而言，由于距通孔521越来越远，因此感受到的第一层金属56的电阻越来越增加。同样地，对晶体管327至324而言，感受到第一层金属56的电阻亦增加。由于电流较易流通于具有低电组的路径，因此次晶体管321与327较易先导通。这能抵消现有技术中位于大体上中心的晶体管先导通的效应。因而，本发明的此较佳实施例具有较为平均分布的导通电压。
除此之外，有另一效应对导通电压产生贡献，但此效应相较上段讨论的效应具有较弱的影响。在图4中，次晶体管321由于其漏极261接近通孔521，因此具有一相对上较低的漏极基板电阻。然而却由于其接点插头221与通孔54相距较远而具有一相对上较高的源极基板电阻。相反地，晶体管324因为漏极264相距通孔521较远而具有一相对上较高的漏极基板电阻，然而却因为接点插头224接近通孔54而具有一相对上较低的源极基板电阻。晶体管322与323具有中等的漏极基板电阻与源极基板电阻。对晶体管321、322、323，以及324而言，由于漏极基板电阻与源极基板电阻的融合值相近，因而导致的电压落差也彼此接近。同样地，可对晶体管325、326与327下达类似的结论。因此，对进入GGNMOS的漏极的放电电流的重新安排降低了基板电阻所致使的不均等性。
图7显示该较佳实施例的一变化型式。如果ESD电流可能很高，亦即一个指状物上必须具有大数目的通孔，则通孔50、521、522，以及54可为具有多个通孔的通孔组。通孔数目是根据每一通孔可安全承载电流的大小而决定。
图8a是显示另一现有技术。如果仅有一个P阱拾取区21经由一金属线57与源极侧的接点插头221至227相耦合，则次晶体管321由于距离接地点4最远而具有最高的基板电阻，因此它会最先导通。ESD电流的聚集效应导致晶体管321更易受损。为了抵消这种影响，如图8b所示，一漏极侧通孔52设置于最接近接点插头267之处，并且经由一金属56连接至接点插头261至267。一源极侧通孔54设置于最接近通孔插头221之处。源极侧接点插头221至227经由一金属而耦合至通孔54，然后再耦合至P阱拾取区21。次晶体管327具有最小的金属56电阻，因此最先导通。这会抵消基板电阻的效应，因此次晶体管321至327能够更均匀地导通。
运用本发明而实施之一GGNMOS的典型布局中，GGNMOS具有多个指状物。对一采用0.13μm制程技术的布局而言，为了在人体模式(human body mode)能吸收大约一至二安培的电流，一GGNMOS较佳上具有约720μm的总长度以及约大于30μm的宽度。每一栅极所属的源极区与漏极区位于基板内主动区(activeregion)的范围内。该主动区的长度较佳上为约1μm至10μm，并且更佳上为约1μm至3μm。而该主动区的宽度较佳上为约10μm至100μm，并且更佳上为约10μm至30μm。
由于ESD电流是分配给多个指状物(fingers)，若GGNMOS具有越多指状物，则每一指状物所需担负的ESD电流就越少，从而需要较少的第一层通孔52。举例来说，如果一GGNMOS具有15个指状物，则对每一指状物而言，两个第一层通孔52典型上是已足够。同样地，由于ESD电流分配给通孔，若GGNMOS具有越多的通孔，则每一通孔需要负担的ESD电流就越少。典型上，对一0.13μm制程技术而言，32个通孔设置于每一源极侧与漏极侧已足够应付ESD的放电电流。
本发明的该较佳实施例的改善结果显示于图9。图9显示出一GGNMOS的电流是为外加电压的函数。直线61是一现有GGNMOS的测试结果，而直线为本发明的该较佳实施例的测试结果。两种测试皆于一利用0.13μm制程制作的GGNMOS上实施。现有GGNMOS于点64，也就是2.65A处具有一击穿电压(breakdown Voltage)，然而本发明的较佳实施例的击穿电压位于点66，亦即2.90A之处。测试结果是整理于表1中。
                     表1
  IT2   +HBM   +MM
  现有技术   2.65A   2.5kV   100V
  本发明   2.9A   4.0kV   225V
注意到除了IT2击穿电压有所改善以外，最高耐受电压亦大幅改善。在人体模型(HBM)内，本发明的最高电压由现有技术的2.5kV增加至4.0kV。而在机器模型(machine；MM)内，本发明的最高电压由现有技术的100V增加至225kV。
本发明提供一能改善GGNMOS均等性的结构与方法。通过使次晶体管更加均匀地导通，ESD防护电路能够更有效率地运作。这转而使击穿电流与电压增加，并且GGNMOS可以更小的尺寸制作，结果在不牺牲保护力下即能节省布局面积。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
2：电源线
4：电源线Vss
6：受保护的电路
8：接地栅NMOS
10：漏极
12：源极
14：栅极
4：接地点
14：漏极
16：源极
18：栅极
20、21：P阱拾取区
221-227：接点插头
24：金属线
261：267：接点插头
28：金属线
321-327：次晶体管
401-407：次晶体管321-327的等效电路
50：第二层通孔
51：基板
52、521、522：第一层通孔
54：通孔
56：第一层金属
58：第二层金属
62：通孔
64：浅沟绝缘层
66：金属线
G1-G7：纵向基板电阻
IESD：静电放电电流
Isub1-Isub7：IESD于次晶体管401-407的分支电流
Rsub1-Rsub7：横向基板电阻
61：现有GGNMOS测试结果的数据线
62：本发明较佳实施例的GGNMOS测试结果的数据线
64：现有GGNMOS击穿电压发生点
66：本发明较佳实施例的GGNMOS击穿电压发生点

Claims (14)

1、一种静电放电防护用半导体结构，所述静电放电防护用半导体结构包括：
一基板；
一栅极于该基板上；
一源极与一漏极于该栅极两侧的该基板内；
多个第一层开口，电性耦接至该源极与漏极；
其中该多个第一层开口于该源极侧与漏极侧具有一非对称的布局；以及
其中该多个第一层开口以导电物质充填。
2、根据权利要求1所述的静电放电防护用半导体结构，其特征在于：该多个第一层开口在漏极侧的数目大于在源极侧的数目。
3、根据权利要求1所述的静电放电防护用半导体结构，其特征在于：该多个第一层开口于该漏极侧的数目至少为三。
4、根据权利要求1所述的静电放电防护用半导体结构，其特征在于：该多个第一层开口于该源极侧的数目至少为二。
5、根据权利要求1所述的静电放电防护用半导体结构，其特征在于：更包括一个拾取区耦合于该栅极其中一端与一地位准间。
6、根据权利要求1所述的静电放电防护用半导体结构，其特征在于：更包括二个拾取区，分别耦合于该栅极两端之一与一地位准间。
7、根据权利要求1所述的静电放电防护用半导体结构，其特征在于：更包括多个第二层开口电性耦接至该源极侧与漏极侧的该多个第一层开口，其中该多个第一层开口与该多个第二层开口于漏极侧具有一非对称的布局，以及其中该第二层开口以导电材料充填。
8、根据权利要求7所述的静电放电防护用半导体结构，其特征在于：在漏极侧该多个第一层开口的数目大于该多个第二层开口的数目。
9、根据权利要求7所述的静电放电防护用半导体结构，其特征在于：该第二层开口于该漏极侧的数目至少为三。
10、根据权利要求7所述的静电放电防护用半导体结构，其特征在于：该第二层开口于该源极侧的数目至少为二。
11、根据权利要求1所述的静电放电防护用半导体结构，其特征在于：该源极和漏极是一位于该基板内的主动区的范围内。
12、根据权利要求6所述的静电放电防护用半导体结构，其特征在于：该第一层开口于漏极侧是耦合至该漏极的两区域，该两区域是分别接近该两个拾取区之一，以及该第一层开口于源极侧是耦合至该源极的中心。
13、根据权利要求7所述的静电放电防护用半导体结构，其特征在于：更包括多个第二层开口电性耦接至该源极侧与漏极侧的该多个第一层开口，其中该第二层开口以导电材料充填，该第一层开口于漏极侧是耦合至该漏极的两区域，该两区域是分别接近该两个拾取区之一，该第一层开口于源极侧是耦合至该源极的中心，并且该第二层开口于漏极侧是耦合于漏极侧的该第一层开口，并位于该漏极的中心。
14、根据权利要求5所述的静电放电防护用半导体结构，其特征在于：该第一层开口于漏极侧是位于接近该拾取区的区域，以及该第一层开口于源极侧是位于远离该拾取区的区域。
CNB200510088736XA 2004-11-10 2005-07-29 静电放电防护用半导体结构 Expired - Lifetime CN100424873C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/985,532 2004-11-10
US10/985,532 US7518192B2 (en) 2004-11-10 2004-11-10 Asymmetrical layout structure for ESD protection

Publications (2)

Publication Number Publication Date
CN1773704A true CN1773704A (zh) 2006-05-17
CN100424873C CN100424873C (zh) 2008-10-08

Family

ID=36315462

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510088736XA Expired - Lifetime CN100424873C (zh) 2004-11-10 2005-07-29 静电放电防护用半导体结构

Country Status (4)

Country Link
US (1) US7518192B2 (zh)
CN (1) CN100424873C (zh)
SG (2) SG157381A1 (zh)
TW (1) TW200616025A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101834184A (zh) * 2010-03-23 2010-09-15 浙江大学 一种衬底触发的栅极接地nmos管
CN102790050A (zh) * 2011-12-12 2012-11-21 钜泉光电科技(上海)股份有限公司 具备静电防护功能的芯片
CN102034821B (zh) * 2009-09-28 2013-03-13 登丰微电子股份有限公司 金氧半场效晶体管布局结构及方法
CN102983130A (zh) * 2011-09-05 2013-03-20 中芯国际集成电路制造(上海)有限公司 集成电路静电释放保护电路及其制造方法
CN103839925A (zh) * 2012-11-22 2014-06-04 精工电子有限公司 半导体装置
CN108879634A (zh) * 2018-06-30 2018-11-23 唯捷创芯(天津)电子技术股份有限公司 一种浪涌保护器件及其组成的芯片、通信终端
CN110931480A (zh) * 2018-09-19 2020-03-27 长鑫存储技术有限公司 用于静电保护的晶体管元件及其制备方法和静电保护器件

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173945A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection scheme for semiconductor devices having dummy pads
US8866229B1 (en) 2011-09-26 2014-10-21 Xilinx, Inc. Semiconductor structure for an electrostatic discharge protection circuit
US8817434B2 (en) * 2011-10-11 2014-08-26 United Microelectronics Corporation Electrostatic discharge (ESD) protection device
US9449960B2 (en) 2013-07-08 2016-09-20 United Microelectronics Corp. Electrostatic discharge protection structure
KR102159924B1 (ko) 2014-10-14 2020-09-25 삼성전자 주식회사 Esd 보호 회로를 포함하는 반도체 장치
US9640527B2 (en) 2015-06-02 2017-05-02 United Microelectronics Corp. Electrostatic discharge protection device with parasitic bipolar junction transistors
US9734271B2 (en) * 2015-12-10 2017-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Method of determining galvanic corrosion and interconnect structure in a semiconductor device for prevention of galvanic corrosion
CN109087906B (zh) 2017-06-13 2021-01-15 联华电子股份有限公司 电连接装置
DE102019121271A1 (de) 2018-08-30 2020-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. ESD-Schutzschaltung, Halbleitersystem, das diese aufweist, und Verfahren zum Betreiben derselben
US11043487B2 (en) 2018-08-30 2021-06-22 Taiwan Semiconductor Manufacturing Company Ltd. ESD protection circuit, semiconductor system including same, and method for operating same
CN112002691B (zh) * 2020-08-06 2022-10-25 杰华特微电子股份有限公司 半导体器件
US12446323B2 (en) * 2023-01-09 2025-10-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor electrostatic discharge protection device

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3199808B2 (ja) * 1991-05-14 2001-08-20 セイコーインスツルメンツ株式会社 半導体集積回路装置
US5665991A (en) * 1992-03-13 1997-09-09 Texas Instruments Incorporated Device having current ballasting and busing over active area using a multi-level conductor process
JP3184298B2 (ja) * 1992-05-28 2001-07-09 沖電気工業株式会社 Ｃｍｏｓ出力回路
JP3013624B2 (ja) * 1992-09-01 2000-02-28 日本電気株式会社 半導体集積回路装置
US5451799A (en) * 1992-12-28 1995-09-19 Matsushita Electric Industrial Co., Ltd. MOS transistor for protection against electrostatic discharge
US5404041A (en) * 1993-03-31 1995-04-04 Texas Instruments Incorporated Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit
JPH0738068A (ja) * 1993-06-28 1995-02-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5623159A (en) 1994-10-03 1997-04-22 Motorola, Inc. Integrated circuit isolation structure for suppressing high-frequency cross-talk
US5728594A (en) * 1994-11-02 1998-03-17 Texas Instruments Incorporated Method of making a multiple transistor integrated circuit with thick copper interconnect
US5721445A (en) * 1995-03-02 1998-02-24 Lucent Technologies Inc. Semiconductor device with increased parasitic emitter resistance and improved latch-up immunity
JP3287181B2 (ja) * 1995-08-15 2002-05-27 ソニー株式会社 多層配線の接続構造
KR100203900B1 (ko) * 1996-06-24 1999-06-15 김영환 정전기 보호회로를 구비한 반도체장치
US5789791A (en) * 1996-08-27 1998-08-04 National Semiconductor Corporation Multi-finger MOS transistor with reduced gate resistance
TW320773B (en) * 1996-11-25 1997-11-21 Winbond Electronics Corp Multi-finger MOS component
JP2953416B2 (ja) * 1996-12-27 1999-09-27 日本電気株式会社 半導体装置
US5793093A (en) 1997-03-11 1998-08-11 Lucent Technologies Inc. Substrate isolation for analog/digital IC chips
US6501136B1 (en) * 1997-09-16 2002-12-31 Winbond Electronics Corporation High-speed MOSFET structure for ESD protection
US5955781A (en) * 1998-01-13 1999-09-21 International Business Machines Corporation Embedded thermal conductors for semiconductor chips
US5959488A (en) * 1998-01-24 1999-09-28 Winbond Electronics Corp. Dual-node capacitor coupled MOSFET for improving ESD performance
US6034552A (en) * 1998-04-30 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Output ESD protection using dynamic-floating-gate arrangement
TW410459B (en) 1999-01-04 2000-11-01 Taiwan Semiconductor Mfg Gate-coupled electrostatic discharge protection circuit without transient leakage
US6455898B1 (en) * 1999-03-15 2002-09-24 Macronix International Co., Ltd. Electrostatic discharge input protection for reducing input resistance
US6236073B1 (en) * 1999-04-20 2001-05-22 United Microelectronics Corp. Electrostatic discharge device
US5990504A (en) * 1999-05-18 1999-11-23 Kabushiki Kaisha Toshiba Finger structured MOSFET
US6660618B1 (en) * 1999-08-18 2003-12-09 Advanced Micro Devices, Inc. Reverse mask and oxide layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems
TW434821B (en) * 2000-02-03 2001-05-16 United Microelectronics Corp Allocation structure of via plug to connect different metal layers
WO2001067476A1 (en) * 2000-03-09 2001-09-13 Northeastern University Electrostatic discharge protection for electrostatically actuated microrelays
US6400015B1 (en) * 2000-03-31 2002-06-04 Intel Corporation Method of creating shielded structures to protect semiconductor devices
US6747307B1 (en) * 2000-04-04 2004-06-08 Koninklijke Philips Electronics N.V. Combined transistor-capacitor structure in deep sub-micron CMOS for power amplifiers
JP2001339047A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2002016065A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 半導体装置
JP2002100761A (ja) * 2000-09-21 2002-04-05 Mitsubishi Electric Corp シリコンｍｏｓｆｅｔ高周波半導体デバイスおよびその製造方法
US7102195B2 (en) * 2000-12-20 2006-09-05 Winbond Electronics Corporation Transistor structure for electrostatic discharge protection circuit
US6545339B2 (en) * 2001-01-12 2003-04-08 International Business Machines Corporation Semiconductor device incorporating elements formed of refractory metal-silicon-nitrogen and method for fabrication
KR100393220B1 (ko) * 2001-03-23 2003-07-31 삼성전자주식회사 Ｅｓｄ 보호용 반도체 장치
JP2003007844A (ja) * 2001-04-09 2003-01-10 Seiko Instruments Inc 半導体装置
KR100431066B1 (ko) * 2001-09-27 2004-05-12 삼성전자주식회사 정전 방전 보호 기능을 가진 반도체 장치
JP4290468B2 (ja) * 2002-05-24 2009-07-08 Ｎｅｃエレクトロニクス株式会社 静電気放電保護素子
JP3607262B2 (ja) * 2002-05-28 2005-01-05 沖電気工業株式会社 半導体装置の静電破壊防止保護回路
US6919639B2 (en) * 2002-10-15 2005-07-19 The Board Of Regents, The University Of Texas System Multiple copper vias for integrated circuit metallization and methods of fabricating same
US6724677B1 (en) 2002-11-15 2004-04-20 Macronix International Co., Ltd. ESD device used with high-voltage input pad
US6744107B1 (en) 2002-12-23 2004-06-01 Silicon Integrated Systems Corp. ESD protection circuit with self-triggered technique
JP3848263B2 (ja) * 2003-01-15 2006-11-22 沖電気工業株式会社 半導体装置
US6798022B1 (en) * 2003-03-11 2004-09-28 Oki Electric Industry Co., Ltd. Semiconductor device with improved protection from electrostatic discharge
US6873017B2 (en) * 2003-05-14 2005-03-29 Fairchild Semiconductor Corporation ESD protection for semiconductor products
JP3825777B2 (ja) * 2003-11-07 2006-09-27 株式会社東芝 半導体装置
JP4913329B2 (ja) * 2004-02-09 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US7209333B2 (en) * 2004-02-27 2007-04-24 Broadcom Corporation Apparatus and method for over-voltage, under-voltage and over-current stress protection for transceiver input and output circuitry
US7112855B2 (en) * 2004-05-07 2006-09-26 Broadcom Corporation Low ohmic layout technique for MOS transistors

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034821B (zh) * 2009-09-28 2013-03-13 登丰微电子股份有限公司 金氧半场效晶体管布局结构及方法
CN101834184A (zh) * 2010-03-23 2010-09-15 浙江大学 一种衬底触发的栅极接地nmos管
CN102983130A (zh) * 2011-09-05 2013-03-20 中芯国际集成电路制造(上海)有限公司 集成电路静电释放保护电路及其制造方法
CN102790050A (zh) * 2011-12-12 2012-11-21 钜泉光电科技(上海)股份有限公司 具备静电防护功能的芯片
CN103839925A (zh) * 2012-11-22 2014-06-04 精工电子有限公司 半导体装置
CN103839925B (zh) * 2012-11-22 2018-01-02 精工半导体有限公司 半导体装置
CN108879634A (zh) * 2018-06-30 2018-11-23 唯捷创芯(天津)电子技术股份有限公司 一种浪涌保护器件及其组成的芯片、通信终端
CN108879634B (zh) * 2018-06-30 2022-03-04 唯捷创芯(天津)电子技术股份有限公司 一种浪涌保护器件及其组成的芯片、通信终端
CN110931480A (zh) * 2018-09-19 2020-03-27 长鑫存储技术有限公司 用于静电保护的晶体管元件及其制备方法和静电保护器件
CN110931480B (zh) * 2018-09-19 2024-06-07 长鑫存储技术有限公司 用于静电保护的晶体管元件及其制备方法和静电保护器件

Also Published As

Publication number Publication date
US7518192B2 (en) 2009-04-14
US20060097330A1 (en) 2006-05-11
CN100424873C (zh) 2008-10-08
TW200616025A (en) 2006-05-16
SG157381A1 (en) 2009-12-29
SG122857A1 (en) 2006-06-29

Similar Documents

Publication Publication Date Title
CN1773704A (zh) 静电放电防护用半导体结构
CN1360347A (zh) 静电放电保护电路
US7355252B2 (en) Electrostatic discharge protection device and method of fabricating the same
CN1630078A (zh) 半导体器件
CN1607664A (zh) 具有静电释放保护单元的集成电路装置
CN1913174A (zh) 半导体装置及高压p型金属氧化物半导体装置
US9640527B2 (en) Electrostatic discharge protection device with parasitic bipolar junction transistors
CN1577836A (zh) 多指型静电放电保护元件
CN1667826A (zh) 具有稳健的静电放电保护的输入/输出晶胞
CN1761057A (zh) 静电放电防护电路
CN1901192A (zh) 高电压静电放电防护装置及其制作方法
CN1147152A (zh) 用于改善静电击穿电压的半导体器件的输入保护电路
US20110169093A1 (en) Electrostatic discharge protection device for high voltage operation
CN103794599B (zh) 半导体装置
CN1473362A (zh) 具有改进的静电放电耐压的半导体装置
US8324688B2 (en) Electrostatic discharge protection device for high voltage operation
US8723258B2 (en) Electrostatic discharge (ESD) tolerance for a lateral double diffusion metal oxide semiconductor (LDMOS) transistor
CN100442512C (zh) 静电放电装置
CN114551434A (zh) 具有提供阱电势的阱接触扩散区的半导体装置
CN1645615A (zh) 半导体装置
US20120049259A1 (en) Electrostatic discharge protection device
US20050082619A1 (en) Electrostatic discharge protection structure for deep sub-micron gate oxide
TWI531042B (zh) 半導體元件及其製造方法與操作方法
CN1599065A (zh) 静电放电保护装置
CN1286172C (zh) 静电放电保护电路的结构与制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20081008