CN1767211A - 具有resurf层的功率用半导体器件 - Google Patents

Abstract

一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。

Description

具有RESURF层的功率用半导体器件

本申请是株式会社东芝于2002年6月11日提交的申请号为02148229.2、发明名称为“具有RESURF层的功率用半导体器件”的发明专利申请的分案申请。

技术领域

本发明涉及具有RESURF层的半导体器件，尤其涉及适用于大功率用半导体器件的技术。

背景技术

原来纵型的功率MOS晶体管是众所周知的。纵型功率MOS晶体管的导通电阻强烈依赖于传导层(漂移层)部分的电阻。该漂移层的电阻由漂移层内的杂质浓度决定。同时，漂移层内的杂质浓度是决定基极层和漂移层的结合形成的pn结的耐压的要素。即，元件耐压和导通电阻处于折衷(trade-off)关系。因此，为兼有元件耐压提高和导通电阻降低，必须改善该折衷关系。

作为改善上述折衷关系的技术，已知有在漂移层内埋置RESURF层(Reduced Surface Field)的结构，在例如特开平2000-183348号公报中公开。使用图1说明具有该结构的已有功率MOS晶体管。图1是纵型功率MOS晶体管的截面图。

如图所示，在n⁺型漏极层100上设置n^-型漂移层110。漂移层110的表面内在与深度方向正交的方向上周期设置多个p型基极层120。基极层120表面内选择地设置n⁺型源极层130，相邻的源极层130之间的基极层120和漂移层110上插入栅极绝缘膜140来设置栅极150。漏极层100的背面和源极层130上分别设置漏极160和源极170。而且，漂移层110内周期设置柱状的p型RESURF层180。

上述的结构中，将RESURF层180设置为深至漂移层110，因此漂移层110容易被整个耗尽。漂移层110耗尽时，漂移层110内的载流子与元件耐压无关。因此，可增大漂移层110内的杂质浓度，降低导通电阻。如果将漂移层110的宽度，即RESURF层180的设置周期宽度变窄，则漂移层110快速整个耗尽。并且若加大RESURF层180的深度，则可提高元件耐压。尤其，RESURF层180和漂移层110的杂质浓度相同在得到上述效果方面很重要。

但是，上述功率MOS晶体管有时用于构成开关电源和反相器等。此时，替代并联连接MOS晶体管的电流路径和高速二极管，使用漂移层110和基极层120形成的内置二极管动作。因此MOS晶体管中，不仅导通特性和开关特性，而且内置二极管的恢复特性(recoverycharacteristic)也是非常重要的特性之一。其中，内置二极管从导通状态启动到断开状态时的反向恢复特性很重要。不具有RESURF层180的MOS晶体管中，内置二极管的反向恢复特性在常规的高速二极管和例如反向恢复电流和反向恢复时间上不同。但是基本上，反向恢复时电流波形平滑，得到软的恢复(recovery)波形。与此相反，具有RESURF层180的MOS晶体管中，反向恢复时流向内置二极管的电流急剧变化。因此，只得到硬的恢复波形。这是噪声产生的原因。

二者之间恢复特性不同的原因是漂移层110的耗尽状态不同。常规的MOS晶体管的漂移层110随着施加电压增大渐渐耗尽。但是，具有RESURF层180的情况下，漂移层110施加小的电压就可完全耗尽。即，漂移层110内的载流子快速失去。因此，内置二极管的反向恢复时的电流波形为电流急剧变为零的硬恢复波形。

上述结构的功率MOS晶体管的主要制造方法中例如如下所示。

(1)漂移层110内形成沟槽，通过结晶生长用RESURF层180埋置沟槽内的方法。

(2)反复漂移层110的结晶生长和在漂移层110内形成RESURF层180的离子注入的方法。

上述(1)的方法中，形成RESURF层180时，沟槽底部的角部上从底部和侧面两个方向进行结晶生长。因此，沟槽底部的角部的RESURF层180的结晶性恶化，有时成为耐压降低的原因。沟槽上部和下部结晶生长速度不同，有时沟槽内产生空腔。这样，有空腔的部分和没有的部分中RESURF层180的膜厚不同，有时元件耐压降低。

上述(2)的方法中，RESURF层180通过每次结晶生长中注入的p型杂质扩散到漂移层110内并且彼此连接来形成。因此，漂移层110和RESURF层180内存在多个结晶生长界面。这样，结晶性混乱和未预料的杂质的进入使得有时引起耐压降低和电特性恶化等。而且，增大每次结晶生长的生长膜厚时，随之而来的是需要广泛扩散p型杂质。当然，由于杂质向横向扩散，半导体元件的单位单元宽度增大。即，将RESURF层180形成为细且深的形状，减小单元宽度时，需要反复更多次数的结晶生长工序和离子注入工序。从而，工序非常复杂，生长界面数增多。

而且上述(1)、(2)之一的方法中，整个RESURF层180的深度相同是很困难的。如上所述，RESURF层180的深度成为元件耐压增大的原因之一。因此，RESURF层180的深度不恒定时，成为耐压产生偏差的原因。

发明内容

本发明考虑上述情况作出，其目的是提供包含反向恢复时电流软化的内置二极管的半导体器件。还有提供兼有耐压提高和导通电阻降低的同时可消除耐压偏差的半导体器件及其制造方法。

为实现该目的，根据本发明一方面的半导体器件包括：第一导电类型的漏极层；

形成在上述漏极层上的第一导电类型的第一漂移层；

形成在上述第一漂移层上，在与深度方向正交的方向上周期配置第一导电类型的第二漂移层和第二导电类型的RESURF层，该RESURF层通过包含上述第二漂移层和RESURF层的pn结在上述第二漂移层内形成耗尽层，该第一漂移层的杂质浓度与上述第二漂移层的杂质浓度不同；

电连接上述漏极层的漏极；

选择地形成在上述第二漂移层和RESURF层的表面内的第二导电类型的基极层；

选择地形成在上述基极层的表面内的第一导电类型的源极层；

形成来连接上述基极层和源极层的表面的源极；和

经栅极绝缘膜形成在位于上述源极层和第二漂移层之间的上述基极层上的栅极。

具有上述结构的半导体器件，设置具有和形成超级结结构的第二漂移层不同的杂质浓度的第一漂移层。因此，用超级结部和第一漂移层分担半导体器件的耐压。尤其，使第一漂移层的杂质浓度比第二漂移层低，可软化内置二极管的反向恢复特性。

为实现该目的，根据本发明另一方面的半导体器件包括：第一导电类型的漏极层；

形成在上述漏极层上且杂质浓度低于上述漏极层的第一导电类型的漂移层；

设置成从上述漂移层表面到达上述漂移层内的第二导电类型的RESURF层，该RESURF层与上述漂移层一起形成超级结构造，在上述漂移层内形成耗尽层。

具有上述结构的半导体器件，形成超级结结构的RESURF层形成到到达漏极层的深度。因此，半导体器件内存在多个RESURF层的情况下，其深度在所有RESURF层中相同。结果抑制了原来那种RESURF层深度偏差引起的耐压降低，可提高耐压并降低导通电阻。

为实现该目的，根据本发明一方面的半导体器件的制造方法包括：在第一导电类型的漏极层上形成第一导电类型的第一漂移层；

在上述第一漂移层的表面内形成沟槽；

通过在上述沟槽的内壁侧面导入杂质形成第二导电类型的第一RESURF层；

在上述沟槽内形成第一导电类型的第二漂移层；

在上述第一和第二漂移层和第一RESURF层的表面内选择地形成第二导电类型的基极层；

在上述基极层的表面内选择地形成第一导电类型的源极层；

至少在位于上述第一漂移层和源极层之间以及上述第二漂移层和源极层之间的上述基极层上形成栅极绝缘膜；

在上述栅极绝缘膜上形成栅极。

上述半导体器件的制造方法，在第一漂移层内形成沟槽，在该沟槽侧壁上形成RESURF层，而且在沟槽内部形成第二漂移层。因此，沟槽宽度加宽，沟槽内的埋置容易。并且，RESURF层和漂移层的反复周期为原来的大致1/2。故可实现细小的超级结结构。

为实现该目的，根据本发明一方面的半导体器件的制造方法包括：在第一导电类型的漏极层上形成第一导电类型的第一漂移层；

在上述第一漂移层的表面内形成沟槽；

通过在上述沟槽的内壁侧面导入杂质形成第二导电类型的RESURF层；

通过向在上述沟槽内露出的上述RESURF层的表面上导入杂质形成第一导电类型的第二漂移层；

通过在含有氢的气氛中加热处理，使构成上述第二漂移层的原子移动，埋置上述沟槽内的剩余部分；

在上述第一和第二漂移层和RESURF层的表面内选择地形成第二导电类型的基极层；

在上述基极层的表面内选择地形成第一导电类型的源极层；

至少在位于上述第一漂移层和源极层之间以及上述第二漂移层和源极层之间的上述基极层上形成栅极绝缘膜；

在上述栅极绝缘膜上形成栅极。

为实现该目的，根据本发明一方面的半导体器件的制造方法包括：在第一导电类型的漏极层上形成比上述漏极层杂质浓度低的第一导电类型的漂移层；

从上述漂移层的表面到达上述漏极层内来形成沟槽；

在上述沟槽内形成第二导电类型的RESURF层；

在上述漂移层和RESURF层的表面内选择地形成第二导电类型的基极层；

在上述基极层的表面内选择地形成第一导电类型的源极层；

至少在位于上述漂移层和源极层之间的上述基极层上形成栅极绝缘膜；

在上述栅极绝缘膜上形成栅极。

上述半导体器件的制造方法，将沟槽形成到达漏极层的深度，在该沟槽内形成RESURF层。因此，沟槽深度的偏差引起的耐压偏差的产生受到限制。RESURF层底部不用作超级结结构。从而即使RESURF层底部的结晶性恶化了，也可抑制由此引起的耐压恶化。

附图说明

图1是原来的纵型功率MOS晶体管的截面图；

图2是根据本发明的第一实施例的纵型功率MOS晶体管的截面图；

图3A是表示第一漂移层相对全部漂移层的膜厚比与导通电阻的关系曲线；

图3B是表示第一漂移层相对全部漂移层的膜厚比变化与内置二极管的反向恢复特性的曲线；

图3C是表示第一漂移层相对全部漂移层的膜厚比变化与反向恢复电流的变化斜率的关系曲线；

图3D是表示漏极电压和漏极电流的关系曲线；

图4A是根据本发明的第二实施例的纵型功率MOS晶体管的截面图；

图4B、4C是表示图4A所示的纵型功率MOS晶体管的漂移层的杂质浓度轮廓的曲线；

图4D是表示图4A所示的纵型功率MOS晶体管的漂移层的电场分布的曲线；

图5A到5E用于说明本发明的第三实施例，是顺序表示图2所示的纵型功率MOS晶体管的制造工序的截面图；

图5F是表示沿着RESURF层的深度方向的杂质浓度轮廓的曲线；

图6是根据本发明的第四实施例的纵型功率MOS晶体管的截面图；

图7A到7E是顺序表示图6所示的纵型功率MOS晶体管的制造工序的截面图；

图7F是表示沿着RESURF层的横向杂质浓度轮廓的曲线；

图8是根据本发明的第四实施例的变形例的纵型功率MOS晶体管的截面图；

图9A是根据本发明的第五实施例的纵型功率MOS晶体管的截面图；

图9B、9C是表示图9A所示的纵型功率MOS晶体管的漂移层的杂质浓度轮廓的曲线；

图10A是根据本发明的第六实施例的纵型功率MOS晶体管的截面图；

图10B、10C是表示图10A所示的纵型功率MOS晶体管的漂移层的杂质浓度轮廓的曲线；

图11是表示RESURF层的杂质浓度对第二漂移层的杂质浓度的偏离量和耐压的关系曲线；

图12是表示RESURF层的深度对第二漂移层的深度的偏离量和耐压的关系曲线；

图13A是表示RESURF层对第二漂移层的深度和杂质浓度的偏离量和导通电阻的关系曲线；

图13B是表示RESURF层对第二漂移层的深度和杂质浓度的偏离量和耐压的关系曲线；

图14是根据本发明的第十实施例的纵型功率MOS晶体管的截面图；

图15A到15D是顺序表示根据本发明的第十实施例的纵型功率MOS晶体管的制造工序的截面图；

图16是根据本发明的第十一实施例的纵型功率MOS晶体管的截面图；

图17是根据本发明的第十二实施例的纵型功率MOS晶体管的截面图；

图18是根据本发明的第十三实施例的纵型功率MOS晶体管的截面图；

图19A是根据本发明的第十四实施例的纵型功率MOS晶体管的截面图；

图19B和图19C是沿着图19A的19B-19B线的平面图；

图20A到20E是顺序表示图19A所示的纵型功率MOS晶体管的制造工序的截面图；

图20F和图20G是超级结构造的截面图；

图21是根据本发明的第十五实施例的纵型功率MOS晶体管的截面图；

图22A到22C是顺序表示图21所示的纵型功率MOS晶体管的制造工序的截面图；

图23A和23B是顺序表示根据本发明的第十六实施例的纵型功率MOS晶体管的制造工序的截面图；

图24A到24F是顺序表示根据本发明的第十七实施例的纵型功率MOS晶体管的制造工序的截面图；

图25A到25D是顺序表示根据本发明的第十八实施例的纵型功率MOS晶体管的制造工序的截面图；

图26是根据本发明的第十九实施例的纵型功率MOS晶体管的截面图；

图27A是根据本发明的第二十实施例的纵型功率MOS晶体管的截面图；

图27B是沿着图27A的27B-27B线的截面图；

图28A是根据本发明的第二十一实施例的纵型功率MOS晶体管的截面图；

图28B是沿着图28A的28B-28B线的截面图；

图29是根据本发明的第二十二实施例的纵型功率MOS晶体管的截面图；

图30是根据本发明的第二十三实施例的纵型功率MOS晶体管的截面图；

图31是根据本发明的第二十四实施例的纵型功率MOS晶体管的截面图；

图32是根据本发明的第二十五实施例的纵型功率MOS晶体管的截面图；

图33A到图33D是顺序表示图32所示的纵型功率MOS晶体管的制造工序的截面图；

图34是根据本发明的第二十六实施例的纵型功率MOS晶体管的截面图；

图35是根据本发明的第二十七实施例的纵型功率MOS晶体管的截面图；

图36A到图36E是顺序表示图35所示的纵型功率MOS晶体管的制造工序的截面图；

图37A和图37B是顺序表示根据本发明的第二十七实施例的第一变形例的纵型功率MOS晶体管的制造工序的截面图；

图38A到图38C是顺序表示根据本发明的第二十七实施例的第二变形例的纵型功率MOS晶体管的制造工序的截面图；

图39是根据本发明的第二十八实施例的纵型功率MOS晶体管的截面图；

图40A是根据本发明的第二十九实施例的纵型功率MOS晶体管的截面图；

图40B到图40D是根据本发明的第二十九实施例的第一到第三变形例的纵型功率MOS晶体管的截面图；

图41A是根据本发明的第三十实施例的纵型功率MOS晶体管的截面图；

图41B是沿着图41A的41B-41B线的截面图；

图42A是根据本发明的第三十一实施例的纵型功率MOS晶体管的截面图；

图42B是沿着图42A的42B-42B线的截面图；

图43A是根据本发明的第三十二实施例的纵型功率MOS晶体管的截面图；

图43B是沿着图43A的43B-43B线的截面图；

图44是根据本发明的第三十三实施例的纵型功率MOS晶体管的截面图；

图45是根据本发明的第三十四实施例的纵型功率MOS晶体管的截面图；

图46A是根据本发明的第三十五实施例的纵型功率MOS晶体管的截面图；

图46B是根据本发明的第三十五实施例的纵型功率MOS晶体管的平面图；

图46C是沿着图46B的46C-46C线的截面图；

图47是根据本发明的第三十六实施例的纵型功率MOS晶体管的截面图；

图48是根据本发明的第三十七实施例的纵型功率MOS晶体管的截面图；

图49A和图49B是根据本发明的第三十八实施例的纵型功率MOS晶体管的截面图；

图50A和图50B是顺序表示图49A和图49B所示的纵型功率MOS晶体管的制造工序的截面图；

图51是根据本发明的第三十九实施例的纵型功率MOS晶体管的截面图；

图52是根据本发明的第四十实施例的纵型功率MOS晶体管的截面图；

图53是根据本发明的第四十一实施例的纵型功率MOS晶体管的截面图；

图54是根据本发明的第四十二实施例的纵型功率MOS晶体管的截面图；

图55是根据本发明的第四十三实施例的纵型功率MOS晶体管的截面图；和

图56是根据本发明的第四十四实施例的纵型功率MOS晶体管的截面图。

具体实施方式

下面参考附图说明本发明的实施例。下面的实施例中，第一导电类型为n型、第二导电类型为p型。

<第一实施例>

使用图2说明根据本发明的第一实施例的半导体器件。图2是纵型功率MOS晶体管的截面图。

如图所示，n⁺型漏极层10上设置n^-型第一漂移层11，第一漂移层11上设置n型第二漂移层19。第二漂移层的表面内选择地设置p型基极层12，基极层12的表面内选择地设置n⁺型源极层13。相邻的源极层13之间的第二漂移层19和基极层12上插入栅极绝缘膜14来设置栅极15。栅极15设置为具有沿着相对图2的纸面垂直的方向的条状的平面图形。源极层13和基极层12上设置源极17，漏极层10背面上设置漏极16。而且，基极层12正下方的第二漂移层19内把基极层12和第一漂移层11相连，设置p型RESURF层18。p型RESURF层18与第二漂移层19一起形成超级结(superjunction)结构。并且，第二漂移层19和RESURF层18在与深度方向(纵向)正交的方向(横向)上交互反复设置，周期设置超级结结构。

超级结结构如图2所示，是在漂移层19内包括纵型RESURF层18的结构。并且，超级结结构是载流子的传导层的至少一部分，是在MOS晶体管动作时快速耗尽的区域。

如上那样，图2所示的功率MOS晶体管的载流子的传导层(漂移层)包括超级结结构(或叫做纵型RESURF结构)和第一漂移层的2个区域。第二漂移层19和RESURF层18具有沿着和栅极15相同方向的条状平面图形。形成为第一漂移层11的膜厚相对第一、第二漂移层11、19的膜厚的和的比率是0.21～0.8。

上述漏极层10的杂质浓度例如是6×10¹⁸cm^-3，膜厚约为200微米。第一漂移层11的杂质浓度例如为5×10¹⁴cm^-3，膜厚约为26微米。基极层12的杂质浓度例如为3×10¹⁷cm^-3，从第一漂移层11的表面开始形成大约2微米的深度。源极层13的杂质浓度例如为1×10²⁰cm^-3，从基极层12的的表面开始形成大约0.2微米的深度。RESURF层18和第二漂移层19的杂质浓度都是如2×10¹⁵cm^-3，膜厚约为20微米，宽约8微米。相邻的RESURF层17之间的距离大约为8微米。栅极绝缘膜14例如是氧化硅膜(SiO₂)，约为0.1微米的膜厚。通过如上设计，可实现额定电压600V的MOS晶体管。

上述构成的MOS晶体管中，栅极和源极漏极层之间施加正向电压时，基极层12上形成沟道。载流子经该沟道从源极层13通过第一、第二漂移层11、19到达漏极层10。向栅极施加反向电压时，除基极层12和第二漂移层19的pn结外，还通过RESURF层18和第二漂移层19的pn结形成耗尽层。尤其，通过与RESURF层18的pn结，第二漂移层19快速全面耗尽。之后，第一漂移层11内耗尽层扩大。上述设计例子中，通过超级结部和第一漂移层11，各分担300V的电压。若增大第一漂移层11的膜厚，则第一漂移层11要分担的耐压增大或者导通电阻增加。相反，减小第一漂移层11的膜厚，则导通电阻降低。

图3A是表示图2的第一漂移层的膜厚Ln^-相对载流子的传导层整体的膜厚(第一、第二漂移层的总膜厚)(Lsj+Ln^-)的比率Ln^-/(Lsi+Ln^-)和导通电阻Ron的关系曲线。其中，第一漂移层的膜厚为Ln^-、第二漂移层的膜厚为Lsj。若膜厚比Ln^-/(Lsj+Ln^-)为0，传导层全部为超级结结构，若膜厚比Ln^-/(Lsj+Ln^-)为1，则是没有超级结结构的常规MOS晶体管。

如图所示，膜厚比Ln^-/(Lsi+Ln^-)越小，导通电阻Ron越低。即，从低导通电阻的观点看，希望第一漂移层11占整个传导层的比例减小。即，仅由超级结结构形成传导层较好。

图3B是表示图2所示的MOS晶体管中包含的内置二极管的反向恢复特性随着膜厚比Ln^-/(Lsj+Ln^-)的变化。横轴表示经过时间，纵轴表示电流。

如图所示，具有超级结结构的MOS晶体管的反向恢复特性为电流急剧变为0的硬恢复波形。与此相反，若是不具有超级结结构的常规MOS晶体管，得到电流缓慢减少的软恢复波形。因此，仅着眼于反向恢复特性的话，希望第一漂移层11占整个传导层的比例增大。即，最好不设置超级结结构。

如上所述，导通电阻的降低和反向恢复时的电流特性的提高存在折衷关系。

图3C是表示膜厚比Ln^-/(Lsj+Ln^-)与内置二极管的反向恢复时的电流变化量的关系。横轴表示膜厚比Ln^-/(Lsj+Ln^-)，纵轴表示电流的时间微分，即电流变化的斜率。

如图所示，电流变化的斜率在膜厚比开始超出0.21时，比整个传导层由超级结结构构成的MOS晶体管的情况下小。并且膜厚比在0.8左右时，其斜率与常规MOS晶体管的情况下相同。

图2所示的根据本发明的MOS晶体管具有第一漂移层11，其具有相对第一和第二漂移层11、19的膜厚和比率为0.21～0.8的膜厚。因此，得到降低导通电阻、内置二极管的软恢复波形。其结果是可抑制噪声产生。

即，根据本实施例的构成，在具有原来的超级结结构的MOS晶体管上设置第一漂移层11。因此得到传导层仅用超级结结构构成的MOS晶体管和传导层中不具有超级结结构的MOS晶体管之间的特性。并且，该特性通过改变传导层的膜厚，即第一漂移层相对第一和第二漂移层的膜厚和的比率来控制。另外，设上述比率为0.21～0.8，则使内置二极管的反向恢复特性比仅用超级结结构形成传导层的MOS晶体管提高，并且导通电阻也比不具有超级结结构的MOS晶体管提高。

根据本实施例的MOS晶体管，通过具有第一漂移层11，施加正向电压时可充分确保安全动作区域。关于这一点，使用图3D来说明。图3D表示漏极电流Id对漏极电压Vds的变化和膜厚比Ln^-/(Lsj+Ln^-)的变化。尤其，表示出栅极电压Vg为(Vth+3V)以上的情况。其中，Vth是MOS晶体管的阈值电压。

如图所示，在传导层仅由超级结结构构成的情况下，在漏极电压Vds为600V时，漏极电流Id急剧增加。与此相反，在不具有超级结结构的常规情况下，漏极电压Vds为700V时，漏极电流Id急剧增加。即，常规结构可施加更高的漏极电压。换句话说，常规结构中可安全动作的电压范围宽。其原因是施加高电压时漏极附近的电场按超级结结构比按常规结构高。但是，根据本实施例的结构，由于插入第一漂移层11，施加高电压时的漏极附近的电场会减少。其结果，可扩大MOS晶体管的安全动作区域。第一漂移层11占整个传导层的比例增大时，接近常规结构时，安全动作区域加宽。

而且，根据本实施例的MOS晶体管，可简化制造工序。如图2所示结构，耐压由超级结部和第一漂移层11分担。因此，与载流子的整个传导层都是超级结结构的已有结构相同，可减小超级结部的厚度。由于可减小具有复杂结构的超级结部的厚度，制造工序简化。即便超级结结构的厚度相同，第一漂移层的厚度不同，则耐压改变。因此，准备超级结结构的厚度相同而第一漂移层11的膜厚不同的晶片，使得通过相同的制造工序可制造出不同耐压的MOS晶体管。

如上所述，根据本实施例的MOS晶体管，在超级结结构和漏极层10之间具有杂质浓度比构成超级结结构的一部分的第二漂移层19低的第一漂移层11。因此漏极16和源极17之间施加高电压时，第二漂移层19和RESURF层18完全耗尽后，耗尽层也渐渐伸入第一漂移层11内。因此，内置二极管的反向恢复特性可接近具有常规二极管的软特性。

<第二实施例>

接着使用图4A到图4D说明根据本发明的第二实施例的半导体器件。图4A是根据本实施例的功率MOS晶体管的截面图，图4B和图4C表示图4A所示的MOS晶体管的漏极层的深度方向的杂质浓度轮廓，图4D表示漂移层内的深度方向的电场分布。

根据本实施例的MOS晶体管如图4A所示，具有和根据上述第一实施例的MOS晶体管相同的结构。即，载流子的传导层具有超级结部和第一漂移层11的2个区域。并且，如图4B所示，杂质浓度是超级结部比第一漂移层11高。

如图4D所示，在超级结部和第一漂移层11中其电场分布强度不同。向源极漏极之间施加电压时，即使是低电压，也可使超级结完全耗尽。因此，超级结部可等效看作低杂质浓度层，电场分布平坦(恒定)。与此相反，第一漂移层11内，从超级结部侧渐渐推进。因此，如图所示，电场强度倾斜。此时，若降低第一漂移层11的杂质浓度，可加速第一漂移层11的耗尽，从而第一漂移层11的电场强度分布与超级结结构部同样接近平坦。与此相反，若提高第一漂移层11的杂质浓度，由于不会加速第一漂移层11的耗尽，第一漂移层11的电场强度分布倾斜。

为软化内置二极管的反向恢复特性，与常规MOS晶体管一样，需要设计第一漂移层11的浓度，使得第一漂移层11的耗尽渐渐进行。第一漂移层11的浓度过低时，耗尽层很快到达漏极层10。此时，没有插入第一漂移层11的效果，第一漂移层11的电阻增大，导通电阻Ron增大。与此相反，第一漂移层11的杂质浓度增大时，耗尽层难以延伸。从而，减小插入第一漂移层11的效果，但导通电阻Ron降低。

举出额定电压为600V左右的MOS晶体管的设计例子，超级结部的厚度为10微米，第一漂移层11的厚度为39微米，第一漂移层11的杂质浓度为3.3×10¹⁴cm^-3时，导通电阻Ron为72mΩcm²。即，导通电阻比常规MOS晶体管低，可使内置二极管的特性与常规MOS晶体管的特性大致相同。

超级结部的厚度为30微米，第一漂移层11的厚度为13微米，第一漂移层11的杂质浓度为1×10¹⁵cm^-3时，导通电阻Ron为35mΩcm²。即，保持与超级结MOS晶体管大致相同的导通电阻Ron，并且软化内置二极管的恢复特性。

保持低的导通电阻Ron并且实现软恢复波形中，向源极漏极之间施加额定电压时，如图4D所示，为使漂移层完全耗尽，希望设定第一漂移层11的杂质浓度。并且按元件耐压由超级结结构和第一漂移层11分担的状态来设计。

第一漂移层11的部分电阻与耐压的关系与通常的MOS晶体管的导通电阻和耐压的关系一样，为折衷关系。因此第一漂移层11的最佳杂质浓度是在施加额定电压时，使第一漂移层11完全耗尽的程度的值。并且，若为这种浓度，到额定电压之前渐渐进行耗尽，从而内置二极管的恢复波形也被软化。

本来，在这种半导体元件的可靠性观点上看，希望即便是施加额定电压时，第一漂移层11也不完全耗尽。但是，半导体元件的电源电压通常是额定电压的一半左右的值。因此，在施加额定电压的一半左右的值的电压时，第一漂移层11未被完全耗尽，则可充分确保MOS晶体管的可靠性。

漏极层10有时通过从第一漂移层11的背面扩散杂质来形成。超级结结构有时通过从第一漂移层11的表面扩散杂质来形成。这些情况下，第一漂移层11的杂质浓度的分布并非图4B所示的矩形分布，而为图4C所示的平缓分布。但是，杂质浓度大小关系为漏极层10>超级结部的第二漂移层19>第一漂移层11时，得到上面本实施例所述的效果。此时，第一漂移层11的厚度在从与RESURF层18的结部到在与漏极层的结部中与第二漂移层19相同的杂质浓度的位置之间。并且，该厚度部分的平均杂质浓度设置为第一漂移层11的杂质浓度时，得到与第一漂移层11的杂质浓度的分布为矩形时大致相同的效果。

<第三实施例>

接着使用图5A到图5E说明根据本发明的第三实施例的半导体器件。本实施例说明根据上述第一和第二实施例的MOS晶体管的制造方法，图5A到图5E顺序表示图2所示的MOS晶体管的制造工序的截面图。

首先如图5A所示，在n⁺型半导体衬底10上形成n^-型第一漂移层11。而且，在第一漂移层11上形成n型半导体层19a。

接着如图5B所示，在半导体层19a上形成掩模材料20。并且，通过光刻技术和蚀刻去除应形成RESURF层的区域上的掩模材料20。接着，通过离子注入法在半导体层19a中导入例如B等的p型杂质。

随后，去除掩模材料20后，在半导体层19a上形成半导体层19b。半导体层19a、19b为图2的第二漂移层19。形成半导体层19b的过程中，图5B工序中注入的B扩散，在第二漂移层19内形成p型扩散层18a。

接着如图5D所示，在半导体层19b上形成掩模材料21。并且，通过光刻技术和蚀刻去除应形成RESURF层的区域上的掩模材料21。接着，通过离子注入法在半导体层19b中导入例如B等的p型杂质。

接着，通过实施退火，使前面的离子注入形成的p型扩散层18a和后面的离子注入形成的18b扩散，连接二者。其结果，如图5E所示，形成包含p型扩散层18a、18b的RESURF层18。

之后，经过公知的MOS工序，完成图2所示的MOS晶体管。如上所述，通过反复多次n型半导体层和p型扩散层的形成工序形成超级结结构时，超级结结构内的深度方向的杂质浓度恒定地变为零。图5F是表示RESURF层内的深度方向的杂质浓度轮廓的一例。如图所示，改变杂质浓度，以使得离子注入的区域中具有浓度峰值。

通过再反复n型半导体层和p型扩散层的形成工序可增大超级结结构的厚度。而且，通过在第一漂移层11中导入n型、p型杂质，可形成p型RESURF层18和第二漂移层19。

不用说，在第二漂移层19内形成沟槽，通过用p型半导体层埋置该沟槽内，可形成RESURF层18。

<第四实施例>

接着使用图6说明根据本发明的第四实施例的半导体器件。图6是根据本实施例的功率MOS晶体管的截面图。

如图所示，根据本实施例的功率MOS晶体管在图2所示结构中具有成为超级结结构的基本单位的RESURF层18和第二漂移层19之间设置绝缘物22的结构。并且，绝缘物22按到达第一漂移层11的深度形成。漂移层由超级结结构和第一漂移层11的2个区域形成等的基本结构与图2的结构相同。

使用图7A到图7E说明根据上述实施例的功率MOS晶体管的制造方法。图7A到图7E顺序表示图6所示的功率MOS晶体管的制造工序的截面图。

首先如图7A所示，在n⁺型半导体衬底10上形成n^-型第一漂移层11。而且，在第一漂移层11上形成n型第二漂移层19。

接着如图7B所示，在第二漂移层19上形成掩模材料23。并且，通过光刻技术和蚀刻去除应形成绝缘物22的区域上的掩模材料23。之后，使用掩模材料23通过RIE等各向异性的蚀刻在第二漂移层19内形成沟槽24。

接着如图7C所示，通过离子注入法在沟槽24的侧壁内导入例如B等的p型杂质。此时，离子注入从相对垂直半导体衬底面的方向倾斜的方向上进行。杂质可在沟槽24的一个侧面内注入，不需要在两个侧面注入。

接着通过退火把注入的杂质活化，如图7D所示，完成p型RESURF层18。

随后，如图7E所示，去除掩模材料23后，由绝缘物22埋置沟槽24内。

之后，经过公知的MOS工序，完成图6所示的MOS晶体管。

通过上述工序形成超级结结构时，绝缘物11在横向上周期形成，因此杂质浓度在横向上不恒定地分布。图7F表示RESURF层的横向杂质浓度轮廓。如图所示，RESURF层18内的杂质浓度分布为在和绝缘物22的结部具有最大值的轮廓。

作为埋置沟槽24的材料，使用低浓度半导体或绝缘物和半导体的组合在电气上都没有问题。用作埋置材料的半导体可以是单晶半导体，也可以是多晶半导体。而且沟槽24按到达第一漂移层11的程度形成，但可按到达漏极层10的深度形成。不用说，在第二漂移层19和RESURF层18可通过离子注入法形成在第一漂移层11内。

<第四实施例>

图8是根据本发明的第四实施例的变形例的MOS晶体管的截面图。

如图所示，根据本实施例的功率MOS晶体管在第一实施例说明的图2所示的结构中，具有在RESURF层18内部形成绝缘物22的结构。绝缘物22形成为从基极层12表面到达第一漂移层11。

根据本变形例的结构，与具有根据上述第四实施例的图6的结构的MOS晶体管相比，可把超级结结构的单元宽度减半。其结果可使超级结部的导通电阻为图6的结构的情况下下的一半。

图8的结构的制造方法除在图7C说明的工序中进行离子注入而使得杂质注入沟槽两侧壁上之外，与上述第四实施例相同。因此，可在沟槽两侧面上形成RESURF层18。

<第五实施例>

使用图9A到图9C说明根据本发明的第五实施例的半导体器件。图9A是根据本实施例的功率MOS晶体管的截面图，图9B和图9C表示图9A所示的MOS晶体管的漂移层内的深度方向的杂质浓度轮廓。

如图所示，根据本实施例的功率MOS晶体管在上述第二实施例的结构中，具有使第一漂移层11为2层结构的结构。即，第一漂移层11包括n型半导体层11a和杂质浓度比n型半导体层11a低的n^-型半导体层11b。即，第一漂移层11的杂质浓度分段变化。

此时，n^-型半导体层11b的杂质浓度比第二漂移层19低，n型半导体层11a的杂质浓度位于n^-型半导体层11b和漏极层10的杂质浓度之间，是第二漂移层19的杂质浓度的3倍左右。

根据本实施例的功率MOS晶体管，第一漂移层11包括n型半导体层11a和n^-型半导体层11b。并且，n型半导体层11a杂质浓度比漏极层10低。从而，容易控制耗尽层的扩散区域。其结果容易软化内置二极管的恢复特性。

上述例中，超级结结构的下层的第一漂移层11的浓度按2级变化，但可按更高的级改变。为了杂质浓度渐渐变化，可具有浓度梯度。

<第六实施例>

接着使用图10A到图10C说明根据本发明的第六实施例的半导体器件。图10A是根据本实施例的功率MOS晶体管的截面图，图10B和图10C表示图10A所示的MOS晶体管的漂移层内的深度方向的杂质浓度轮廓。

如图所示，根据本实施例的功率MOS晶体管在上述第二实施例的结构中，具有使第一漂移层11为2层结构的结构。即，第一漂移层11包括n^-型半导体层11c和杂质浓度比n^-型半导体层11c高的n型半导体层11d。即，第一漂移层11的杂质浓度分段变化。其中其变化方式与上述第五实施例相反。

此时，n^-型半导体层11c的杂质浓度比第二漂移层19低，n型半导体层11d的杂质浓度位于n^-型半导体层11c和漏极层10的杂质浓度之间，是第二漂移层19的杂质浓度的3倍左右。

上述结构中，耗尽层难以扩展到n型半导体层11d。并且，可缓慢耗尽n^-型半导体层11c。因此有利于软化内置二极管的恢复特性。

上述例中，第一漂移层11的浓度按2级变化，但可按更高的级改变。为了杂质浓度渐渐变化，可具有浓度梯度。

<第七实施例>

接着说明根据本发明的第七实施例的半导体器件。

根据本实施例的半导体器件具有上述第一实施例说明的图2所示的结构。并且RESURF层18具有第二漂移层19的0.87～1.5倍的杂质浓度。

根据本实施例的功率MOS晶体管，最佳化RESURF层18的杂质浓度，提高耐压。关于这一点，使用图11详细说明。图11是表示耐压相对第二漂移层19和RESURF层18之间的杂质浓度偏差量的变化曲线。

具有图11所示的特性的MOS晶体管的各层的设计值如下。基极层12的杂质浓度为1×10¹⁷cm^-3，形成2.0微米的深度。源极层13的杂质浓度为1×10²⁰cm^-3，形成0.2微米的深度。漏极层10的杂质浓度为6×10¹⁸cm^-3，形成200微米的厚度。第一漂移层11的杂质浓度为5×10¹⁴cm^-3，形成25微米的厚度。第二漂移层19和RESURF层18的杂质浓度都为1.5×10¹⁵cm^-3，形成25微米的厚度、8微米的宽度。

按上述值设计各层，使得形成额定电压为600V的功率MOS晶体管。并且，由超级结部和第一漂移层11分别分担300V的耐压。不用说，各值不过是一个例子，并不限于这些值。

如上所述，形成超级结结构的p型RESURF层18和第二漂移层19通常按相同的杂质浓度形成。并且，二者之间产生杂质量的偏差时，随之而来的是耐压产生变化。如图11所示，RESURF层18的杂质浓度比第二漂移层19的杂质浓度高10％时，即RESURF层18具有第二漂移层的杂质浓度的1.1倍的杂质浓度时，耐压为最大值。以该点为峰值，杂质浓度偏离时，耐压也降低。并且，RESURF层18的杂质浓度减少13％以上时及增加50％以上时，耐压为650V以下。即，为使MOS晶体管的耐压到达650V以上，需要使RESURF层18的杂质浓度为第二漂移层19的杂质浓度的0.87～1.5倍的范围内。在该范围内设计RESURF层18的杂质浓度可得到650V的耐压，使额定电压600V的MOS晶体管保持充分的耐压裕量。

本实施例中，与上述第一实施例同样，载流子的传导层包括第一漂移层11和超级结部。不用说，没有第一漂移层11的结构中，可进一步降低导通电阻。但是，此时，为保持耐压，需要加深形成超级结结构。因此难以形成。如背景技术说明的那样，内置二极管的恢复特性变硬。而且，仅用超级结结构保持耐压时，由于充电平衡的改变，耐压显著降低。但是，根据本实施例的结构，用超级结部和第一漂移层11分担耐压。因此，在超级结部丧失充电平衡的情况下的耐压小也可以。例如，在超级结部保持整个耐压的一半的情况下的耐压降低可抑制到用超级结部保持整个耐压的情况下的0.6倍左右。即便充电平衡丧失了，如上所述，使RESURF层18的杂质浓度为第二漂移层19的0.87～1.5倍的值，使得可充分保持耐压。即，通过新设计第一漂移层11，可降低在超级结部产生耐压降低的原因的情况下的不良影响。并且，若着眼于超级结部的杂质浓度，通过设计第一漂移层11，许可RESURF层的杂质浓度在第二漂移层19的0.87～1.5倍之间偏离。

如上所述，若增大第一漂移层11的膜厚，增大第一漂移层11的耐压分担，增加导通电阻。代替其，可减小超级结结构的充电平衡产生的耐压降低的影响。相反，若减小第一漂移层11的膜厚，则可减少导通电阻。因此，本实施例中，如上述第一实施例说明的那样，为降低导通电阻，并且提高内置二极管的恢复特性，希望第一漂移层11对载流子的传导层的膜厚(第一、第二漂移层的膜厚和)的比率在0.21～0.8的范围内。

根据本实施例的MOS晶体管的制造方法通过图5A到图5E、图7A到图7E等所示方法形成。

<第八实施例>

接着说明根据本发明的第八实施例的半导体器件。

根据本实施例的功率MOS晶体管在上述第七实施例说明的结构中，将RESURF层18的深度设置在第二漂移层的深度的±5％的范围内。

根据上述构成的功率MOS晶体管，兼有耐压提高和导通电阻降低。关于这一点，使用图12详细说明。图12表示第二漂移层19的深度相对RESURF层18的深度的偏差量与耐压的关系。

如上所述，RESURF层18通过反复离子注入或向沟槽侧壁离子注入以及向沟槽内埋置p型半导体层等形成。该RESURF层18的形成工序中，有时产生深度偏差。

如图12所示，RESURF层18的深度增大时，由于超级结结构加深，耐压增加。但是，由于第一漂移层11中电子经过的部分减少，导通电阻也增加。相反，RESURF层18的深度减小时，耐压降低，但导通电阻也降低。因此，通过将RESURF层18的深度收敛在第二漂移层19的深度的±5％的范围内，实现耐压在650V以上，并且导通电阻为60mΩcm²以下的功率MOS晶体管。即，如上所述，通过新设计第一漂移层，降低超级结部中产生耐压降低的原因时的不良影响。并且若着眼于RESURF层的深度，通过设计第一漂移层，许可RESURF层的深度相对第二漂移层的深度的±5％的范围内。

<第九实施例>

接着说明根据本发明的第九实施例的半导体器件。

根据本实施例的功率MOS晶体管在上述第七实施例说明的结构中将RESURF层18的杂质浓度设置为第二漂移层19的1～1.3倍、将深度设为0.95～1.05倍。

根据上述结构的功率MOS晶体管，兼有耐压提高和导通电阻降低。关于这一点，使用图13A和图13B详细说明。图13A表示RESURF层18对第二漂移层19的深度和杂质浓度的偏差量与导通电阻的关系。图13B表示RESURF层18对第二漂移层19的深度和杂质浓度的偏差量与耐压的关系。

如上所述，RESURF层18的深度和杂质浓度对耐压和杂质浓度产生影响。如图所示，尤其明显依赖于RESURF层18的深度。因此，通过RESURF层18的杂质浓度设置为第二漂移层的1～1.3倍、深度设为0.95～1.05倍，可实现耐压在650V以上，并且导通电阻为60mΩcm²以下的功率MOS晶体管。上述范围是在图13A和图13B中用斜线表示的区域。换言之，通过设置第一漂移层11，实现耐压在650V以上，并且导通电阻为60mΩcm²以下的功率MOS晶体管的设计裕量可扩展到图13A和图13B所示的范围。

上述第七到第九实施例的RESURF层18和第二漂移层19的关系不限于在600V的MOS晶体管中成立。额定电压改变的情况下，上述关系成立。不仅适用于第一实施例说明的结构，还可适用于第二到第六实施例说明的功率MOS晶体管。

<第十实施例>

接着使用图14说明根据本发明的第十实施例的半导体器件。图14是根据本实施例的功率MOS晶体管的截面图。

如图所示，根据本实施例的功率MOS晶体管具有在图2所示第一实施例的结构中，在第一漂移层11中备有n⁺型半导体层25的结构。n⁺型半导体层25在横向上间隔地设置在漏极层10上。并且，具有比第一漂移层11高的杂质浓度，用作漏极层的一部分。

这样，通过设置n⁺型半导体层25，第一漂移层11和漏极层10、25的界面为凹凸形状。并且，提供内置二极管的恢复电流的空穴载流子多存储在凹部中。这样，反向恢复后，载流子缓缓流过耗尽层，从而可软化恢复特性。第一漂移层11的厚度相同的情况下，占据其深度方向上的n⁺型半导体层25的比例增大，即n⁺型半导体层25的膜厚增大可降低导通电阻。至于原因，是因为n⁺型半导体层25的膜厚增大反过来可看作是第一漂移层11的膜厚减小。

图15A到图15D是顺序表示图14所示的功率MOS晶体管的制造工序的截面图。

首先如图15A所示，在n⁺型半导体衬底(漏极层)10上形成成为第一漂移层的一部分n^-型半导体层11e。

接着如图15B所示，在n^-型半导体层11e上形成掩模材料26。并且通过光刻技术和蚀刻去除形成漏极层25的预定区域上的掩模材料26。随后，向漂移层11e内离子注入P等p型杂质。

接着如图15C所示，在n^-型半导体层11e上形成成为第一漂移层的一部分的n^-型半导体层11f。此时，在图15B说明的工序中导入的杂质扩散，形成作为漏极层的一部分的n⁺型半导体层25。

之后，进行图5A到图5E所示的工序，得到图15D所示结构。不用说，可使用图7A到图7E所示的工序。

横向交互配置形成第一漂移层11和漏极层25的工序不限于上述实施例，可以是在n⁺型半导体衬底10上选择地形成沟槽，在该沟槽内埋置n⁺型半导体层25。

横向配置漏极层25的周期可与超级结结构的周期相同，漏极层25的横向的宽度也可与超级结结构的间距无关。

<第十一实施例>

接着使用图16说明根据本发明的第十一实施例的半导体器件。图16是根据本实施例的功率MOS晶体管的截面图。

如图所示，根据本实施例的功率MOS晶体管不仅在元件区域，而且在元件终端部上也有上述第一实施例说明的超级结结构。并且，在元件终端部的超级结结构上，插入绝缘膜27来设置场板28。场板28由例如金属、半导体等的导电性膜形成。而且，元件终端部的最外周上设置停止耗尽层的扩大的n型沟道停止层29。

根据本实施例的结构，施加高电压时，通过场板28的作用，元件终端部的超级结结构部快速耗尽，等效成为低杂质浓度层。因此，元件终端部的电场集中被抑制，保持耐压。元件终端部表面上形成RESURF层，与设置场板28时同样，超级结结构快速耗尽，得到与上述相同的效果。而且，本实施例中，举出了第一实施例说明的图2所示的超级结结构进行了说明，但不用说，本实施例也适用于第二到第十实施例说明的结构的情况。

<第十二实施例>

接着使用图17说明根据本发明的第十二实施例的半导体器件。图17是根据本实施例的功率MOS晶体管的截面图。

如图所示，根据本实施例的功率MOS晶体管在元件区域形成第一实施例说明的超级结结构，元件终端部的第一漂移层11上形成n^-型半导体层30。n^-型半导体层30的表面内设置多个保护环31。

根据上述结构，通过将n^-型半导体层30的杂质浓度设定地充分低，横向电场缓和，抑制元件终端部的耐压降低。尤其，为了半导体层30迅速耗尽，希望其杂质浓度比第一漂移层11的杂质浓度低。不用说，元件部的超级结结构不仅是根据第一实施例的结构，还可以是第二到第十实施例说明的结构。

<第十三实施例>

接着使用图18说明根据本发明的第十三实施例的半导体器件。图18是根据本实施例的功率MOS晶体管的截面图。本实施例是将根据上述第一实施例的超级结结构适用于横型的功率MOS晶体管。

如图所示，在n⁺型漏极层10a上设置低杂质浓度的半导体层32。该半导体层32上选择地设置p型RESURF层18和n^-型第一漂移层11。RESURF层18和第一漂移层11在横向周期配置。RESURF层18上设置n型第二漂移层19。通过RESURF层18和第二漂移层19形成超级结结构。超级结结构的表面内设置p型基极层12。基极层12的表面内设置n⁺型源极层13。第二漂移层11的表面内与超级结结构隔开地设置n⁺型漏极层10b。

而且，至少在源极层13和第二漂移层19之间的基极层上插入栅极绝缘膜14来设置栅极15。漏极层10b上设置漏极16，源极层13和基极层12连接，设置源极17。

横型功率MOS晶体管中在漂移层上使用超级结结构时，产生与纵型功率MOS晶体管相同的问题。即内置二极管的恢复特性硬化。

但是，根据本实施例的结构，在漏极层10b和超级结结构此间存在第一漂移层11，使得得到上述第一到第十一实施例说明的效果。即，可保持低导通电阻并且得到软的恢复特性。

图18中，按1级形成超级结结构的p/n单元，但可按2级以上形成并实施。图18中，层叠来形成超级结结构的p/n单元，但可按平面方向形成并实施p/n单元。

图18中，在晶片下部形成n⁺型漏极层10a，但没有漏极层10a也可实施。可将晶片用作SOI(绝缘体基硅)晶片，此时，不需要低杂质浓度层32。

通过将MOS栅极结构作为沟槽栅极、多次层叠超级结结构增大层面积，可降低导通电阻。

<第十四实施例>

接着使用图19A说明根据本发明的第十四实施例的半导体器件。图19A是根据本实施例的功率MOS晶体管的截面图。

如图所示，n⁺型漏极层10上设置n^-型第一漂移层11，在第一漂移层11的表面内设置多个p型RESURF层18。RESURF层18彼此隔开地周期设置。RESURF层18夹住的区域内设置n^-型第二漂移层33，第一、第二漂移层11、33和RESURF层18的表面内选择地设置p型基极层12。基极层12的表面内选择地设置n⁺型源极层13。相邻的源极层13之间的第二漂移层33和基极层12上插入栅极绝缘膜14来设置栅极15。源极层13和基极层12上设置源极17，在漏极层10背面上设置漏极16。

上述结构的功率MOS晶体管的漏极层10的杂质浓度例如为6×10¹⁸cm^-3、膜厚约为200微米。第一漂移层区域11的杂质浓度例如为2×10¹⁵cm^-3、膜厚约为50微米。基极层12的杂质浓度例如为3×10¹⁷cm^-3、从漂移层11的表面开始形成到约2微米的深度。源极层13的杂质浓度例如为1×10²⁰cm^-3、从基极层12的表面开始形成到约0.2微米的深度。RESURF层18和第二漂移层33的杂质浓度例如都为2×10¹⁵cm^-3、宽度约为4微米，栅极绝缘膜14例如是氧化硅膜(SiO₂)，约为0.1微米的膜厚。

图19B是沿着图19A的19B-19B线的平面图，表示第一、第二漂移层11、33和RESURF层18的配置关系。

如图所示，RESURF层18的平面形状为大致环状，埋置在相对漂移层11的面垂直的方向上。并且大致环状的RESURF层18包围的内部区域中设置第二漂移层33。因此RESURF层18在其内周上连接第二漂移层33，在外周上连接第一漂移层11。并且通过RESURF层18和第一、第二漂移层11、33形成超级结结构。

不用说RESURF层18的平面形状不限于图19B所示的形状。例如RESURF层18的平面形状可以具有椭圆、扁平圆、多角形或不定形等的外周形状。

图19C表示RESURF层18的其他的平面形状，相当于沿着图19A的19B-19B线的方向的平面图。如图所示，RESURF层18形成为夹住第二漂移层33的平行平板状。这样，RESURF层18不必完全包围第二漂移层33的周围。此时，RESURF层18的形状不限于平板状，可以是扁平圆形等。

接着，使用图20A到图20E说明上述结构的纵型功率MOS晶体管的制造方法。图20A到图20E是顺序表示上述MOS晶体管的制造工序的截面图。

首先如图20A所示，n^-型第一漂移层11的表面内通过RIE(反应离子刻蚀)等的各向异性蚀刻形成沟槽TG。

接着如图20B所示，沟槽TG内壁上导入p型杂质。作为其导入方法，例如可举出从斜向离子注入硼等的方法。其中，根据本实施例的制造方法，不限于离子注入，例如可使用气相扩散法和固相扩散法等。这样通过导入杂质，可形成要成为p型RESURF层18的部分的原型。

因此，沟槽TG的开口形状根据RESURF层18的形状适当决定。例如，制造图19B所示的结构的情况下，可形成具有以大致环状的RESURF层18的内周形状(即第二漂移层33的外周形状)为基准的圆形的开口形状的沟槽TG。或制作如图19C所示的结构时，可形成具有以各对RESURF层的间隔部分(即第二漂移层33的外周形状)为基准的四角形的开口形状的沟槽TG。

杂质的注入方法可根据RESURF层18的形状适当决定。例如，制造图19B所示的结构时，需要在圆形的沟槽TG内部侧壁上没有遗漏地导入杂质。因此，使用斜向的离子注入时，需要旋转晶片等并且在沟槽TG的全部内壁上照射离子。使用气相扩散法和固相扩散法时，可原样扩散。

另一方面，制作图19C所示的结构时，需要仅在四角形的沟槽TG的一对侧壁上导入离子。因此，使用斜向的离子注入时，不需要旋转晶片，可分别在沟槽内的相对侧壁上从斜向照射离子。使用气相扩散法和固相扩散法时，可掩蔽或蚀刻去除未导入杂质的沟槽TG内部侧壁和底部。

图19C中表示出按格状配置p型RESURF层18和n^-型第二漂移层33的组合的例子，但p型RESURF层18和n^-型第二漂移层33可在整个元件部上配置为条状来实施。

如上所述，导入杂质后，如图20C所示，实施活化退火。进行退火的结果是导入的p型杂质被活化，p型RESURF层18如图所示形成。

接着如图20D所示，埋置沟槽TG来进行结晶生长。例如通过使用硅烷(SiH₄)气体的化学气相生长法，在沟槽内形成n^-型第二漂移层33。

接着如图20E所示，平坦化晶片表面。例如通过CMP(化学机械抛光)对RESURF层18和第二漂移层33进行研磨平坦化，直到露出第一漂移层11，得到图示的结构。

接着，通过公知的方法，在晶片表面上形成MOS结构。具体说，首先热氧化第一、第二漂移层11、33和RESURF18的表面，形成栅极绝缘膜14。接着，在栅极绝缘膜14的表面上层叠多晶硅，通过光刻技术和蚀刻对多晶硅构图，形成栅极15。接着。进行B等的p型杂质的离子注入，形成基极层12。此时，为了栅极15起到掩模作用，选择形成基极层12。接着选择去除绝缘膜9，进行As等的n型杂质的离子注入，在基极层12的表面形成n⁺型源极层13。而且，源极层13和基极层12上层叠Al，通过构图形成源极17。

通过上述工序，完成图19A所示的纵型功率MOS晶体管。

根据上述制造方法，形成与相邻的RESURF层18的间隔相当宽度的沟槽TG，在其内壁上形成RESURF层18后进行埋置生长。因此，在RESURF层18的形成工序中，反复数次结晶生长和离子注入的繁杂工作消除了。同时，第一、第二漂移层11、33和RESURF层18不由生长界面分割，不用担心产生耐压和电特性恶化等。

这里假设形成与各个RESURF层18对应的细且深的沟槽，则容易埋置生长。与此相反，根据本实施例，由于形成与相邻的RESURF层18的间隔相当的宽度大的沟槽TG，确实容易进行埋置生长。相反，在限制埋置生长中，可使沟槽TG的宽度变窄，从而与形成和各个RESURF层18对应的沟槽时相比，可使RESURF层18的排列间距变窄地来形成。

即，形成沟槽后，比较埋置p型半导体的结晶生长方法，本实施例中，可将n型层和p型层的反复周期减半。其结果是可将第一、第二漂移层11、33的杂质浓度提高到原来的2倍。使功率MOS晶体管的导通电阻减半。关于这一点，使用图20F和图20G说明。图20F和图20G表示超级结结构的截面图，图20F表示在沟槽内埋置RESURF层的情况，图20G如本实施例说明的那样表示在沟槽内埋置漂移层的情况。图中粗线表示的线表示与沟槽的边界。图20F、图20G表示用同一间距形成沟槽的情况。

如图20F所示，沟槽内埋置RESURF层18时，相邻的沟槽间区域中仅存在漂移层11。因此，在2个沟槽中埋置的RESURF层18、18之间形成2个半导体元件。

但是，根据本实施例的制造方法，如图20G所示，沟槽内埋置第二漂移层33。并且在沟槽侧壁上通过例如离子注入法等形成RESURF层18。因此，在相邻的沟槽间的区域中存在2个RESURF层18、18和第一漂移层11。因此，埋置在2个沟槽之间的第二漂移层33、33之间形成4个半导体元件。即，与图20F所示的情况相比，将每个半导体元件的宽度减半。换言之，按相同间距形成沟槽时，得到图20F所示的结构的2倍的集成度。

另外，根据本实施例，包围RESURF层18的漂移层中可分别设定第一漂移层11和第二漂移层33的杂质浓度等。即，有设计自由度增加的优点。例如，通过使第一漂移层11的杂质浓度比第二漂移层33的杂质浓度低，得到与第一实施例说明的半导体元件同样的效果。

根据以上说明的本实施例的制造方法，不限于功率MOS晶体管，适用于半导体中需要埋置导电类型不同的区域的全部半导体元件中都可得到相同的作用效果。上述实施例中，省略漏极层10，但根据需要可适当形成。例如，将n⁺型半导体衬底用作漏极层，在漏极层的表面内注入杂质来形成第一漂移层。漏极层10上可层叠形成第一漂移层。而且将n^-型半导体衬底用作第一漂移层11，可在第一漂移层11的背面上形成漏极层10。

<第十五实施例>

接着使用图21说明根据本发明的第十五实施例的半导体器件。图21是模式表示根据本实施例的功率MOS晶体管的结构的截面图。

如图所示，根据本实施例的MOS晶体管在根据上述第十四实施例的结构中在漂移层33中央还具有绝缘膜34。

使用图22A到图22C来说明图21所示的MOS晶体管的制造方法。图22A到图22C是顺序表示图21所示的MOS晶体管的制造工序的截面图。

首先，通过上述第十四实施例说明的工序得到图20所示的结构。接着如图22A所示，在RESURF层18上结晶生长第二漂移层33。此时，第二漂移层33未完全埋置沟槽TG内。

接着如图22B所示，进行热氧化并氧化第二漂移层33的表面。其结果是沟槽的剩余部分由通过氧化形成的绝缘膜(SiO₂)34埋置。不用说，绝缘膜34不仅通过热氧化法还可通过例如CVD法层叠形成。

接着，研磨并平坦化绝缘膜34、第二漂移层33和RESURF层18而得到图22C所示结构。之后经过公知的MOS工序，完成图21所示的纵型功率MOS晶体管。

上述制造方法中，通过设置绝缘膜34使第二漂移层的生长界面终端(terminate)于稳定状态，可防止泄漏电流产生以及耐压恶化等。下面说明这一点。

第二漂移层33的结晶生长工序中，结晶从沟槽TG的两侧内壁面开始生长，最后在第二漂移层33的中央部汇合。即，由于在第二漂移层33中央部形成生长界面，存在很多结晶缺陷，是泄漏电流产生和耐压恶化等的原因。

本实施例中，为减少缺陷，第二漂移层完全埋置沟槽之前，停止结晶生长。并且进行热氧化，用氧化膜34完全埋置沟槽内的剩余部分。其结果通过绝缘膜34结束第二漂移层33的界面，形成稳定界面，抑制泄漏电流。绝缘膜34不仅是SiO₂膜，还可以使用氮化膜或其他化合物来得到相同的效果。

<第十六实施例>

接着使用图23A和图23B说明根据本发明的第十六实施例的半导体器件的制造方法。图23A和图23B是模式表示根据本实施例的功率MOS晶体管的制造工序的截面图。

首先，通过上述第十五实施例说明的工序得到图22所示的结构。即用第二漂移层33完全埋置沟槽TG内之前，停止第二漂移层33的结晶生长。

接着，在氢气氛中进行高温热处理。其结果是第二漂移层33的表面附近的硅原子扩散，埋置并平坦化沟槽TG的剩余部分。并且，第二漂移层33的界面的结晶缺陷减少。这里，使用在氢气氛下的高温处理埋置沟槽TG部分时，如图23A所示，形成空腔35。但是，空腔35的内壁表面的硅原子以氢原子结束，因此可减少悬空键等的缺陷。

该工序后，如图23B所示，研磨并平坦化第二漂移层33和RESURF层18。之后，通过公知的MOS工序完成图19A所示的结构。

形成沟槽TG后，通过使p型半导体结晶生长并埋置沟槽TG形成RESURF层18的情况下，也可在完全埋置沟槽之前停止结晶生长，通过氢气氛中的高温处理进行沟槽的平坦化。并且该情况下可减少界面缺陷。

<第十七实施例>

接着使用图24A到图24F说明根据本发明的第十七实施例的半导体器件的制造方法。图24A到图24F是顺序表示根据本实施例的功率MOS晶体管的制造工序的截面图。本实施例中将RESURF层形成为套管(ヘれ子)状。

首先，通过上述第十四实施例说明的工序得到图20C所示的结构。之后，如图24A所示，在RESURF层18和沟槽底面的第一漂移层11上形成第二漂移层33。此时，如图所示，第二漂移层33未完全埋置沟槽TG。第二漂移层33的膜厚应根据最终应形成的RESURF层18的间距适当决定。

接着，如图24B所示，再次将B等p型杂质从斜向离子注入第二漂移层33。并且，通过实施退火处理，活化p型杂质，如图24C所示，形成第二RESURF层36。

接着如图24D所示，在第二RESURF层36上形成n^-型半导体层37，埋置沟槽TG。n^-型半导体层37用作漂移层(第三漂移层)。

研磨并平坦化第二、第三漂移层33、37和RESURF层18、36，得到图24E所示的结构。

之后，经过公知的MOS工序，完成图24F所示的纵型功率MOS晶体管。

根据上述制造工序，在一对RESURF层18、18之间将一对第二RESURF层36、36形成为套管状。并且使用本实施例的方法，通过结晶生长的厚度可控制RESURF层的单元宽度。

<第十八实施例>

接着使用图25A到图25D说明根据本发明的第十八实施例的半导体器件的制造方法。图25A到图25D是顺序表示根据本实施例的功率MOS晶体管的制造工序的截面图。

首先，通过上述第十四实施例说明的工序，得到图20C所示的结构。并且RESURF层18的侧壁上注入P和As等n型杂质。杂质注入使用对沟槽侧壁倾斜方向的离子注入和气相扩散或固相扩散等方法。

接着如图25B所示，通过活化热处理活化n型杂质，形成第二漂移层33。

而且，在氢气氛中进行高温热处理时，在沟槽TG内壁产生原子移动，构成RESURF层18和第二漂移层33的原子埋置沟槽TG，表面平坦化。其结果是形成图25C所示的纵型RESURF结构。此时，有时在第二漂移层33内部形成空腔38。但是，如第十六实施例说明的那样，空腔38的内部面的原子由氢终端，从而防止电特性恶化。

如以上说明那样，根据本实施例，沟槽TG中不需要进行结晶生长。

<第十九实施例>

接着使用图26说明根据本发明的第十九实施例的半导体器件。图26是顺序表示根据本实施例的纵型功率MOS晶体管的截面图，具有上述第十四实施例说明的超级结结构。本实施例把第一、第二漂移层11、33的杂质浓度和宽度最佳化。

图26所示的功率MOS晶体管在耐压满足下式的情况下最大，即：

NA·WA＝ND1·WD1+ND2·WD2

其中，NA、ND1、ND2分别是RESURF层18、第一、第二漂移层11、33的杂质浓度，WA、WD1、WD2分别是RESURF层18、第一、第二漂移层11、33的宽度。

即，第一、第二漂移层11、33的杂质浓度未必相同。例如，RESURF层18的杂质浓度为2×10¹⁵cm^-3、宽度为4微米，第一漂移层11的杂质浓度为5×10¹⁴cm^-3、宽度为2微米时，第二漂移层33的杂质浓度为3.5×10¹⁵cm^-3、宽度为2微米。

另一方面，第一、第二漂移层11、33的宽度未必相同。例如，RESURF层18的杂质浓度为1×10¹⁵cm^-3、宽度为4微米，第一漂移层11的杂质浓度为5×10¹⁴cm^-3、宽度为1微米时，第二漂移层33的杂质浓度为5×10¹⁴cm^-3、宽度为7微米。

本说明书中，RESURF层和漂移层的宽度指的是例如图26所示的横向的宽度。即，如图26所示的例子，RESURF层18的宽度是图26的RESURF层18的左右方向上看到的宽度。通过缩小这些宽度，可提高漂移层和RESURF层的杂质浓度，可降低导通电阻。

<第二十实施例>

接着使用图27A和图27B说明根据本发明的第二十实施例的半导体器件。图27A是表示根据本实施例的纵型功率MOS晶体管的平面图，图27B是沿着图27A的27B-27B线的截面图。本实施例与纵型功率MOS晶体管的元件终端部的结构有关。

如图所示，元件区域中形成上述第十四到第十九实施例说明的超级结结构。元件终端部中包围元件区域形成与元件部的超级结结构相同的结构。

即，元件终端部的第一漂移层11中设置2对p型保护环层39。并且，各对保护环层39、39之间设置n^-型半导体层40。而且，保护环层39和n^-型半导体层40的表面上连接各对的保护环层39、39，设置p型保护环层41。

即，与元件区域的RESURF层18相同的结构可设计为元件终端部的保护环39。并且，元件区域的第二漂移层埋置在元件终端部的相邻的保护环39之间。这样的保护环39和n^-型半导体层40包围元件区域的周围。图27B中，省略要在保护环39、41等上设置的要素。

上述结构的元件终端部可通过与元件区域相同的工序形成。即，保护环39、n^-型半导体层40和保护环层41分别通过和RESURF层18、第二漂移层33以及基极层12同时由相同的工序形成。

根据本实施例的结构，连接保护环39、41可加深保护环的有效深度。连接多个保护环层39可实现宽的保护环。其结果实现保持高耐压的终端结构。

第一漂移层11的杂质浓度比n型半导体层40的杂质浓度低时，施加高电压时，施加在保护环层39、41上的电场减小，实现保持更高耐压的结构。

<第二十一实施例>

接着使用图28A和图28B说明根据本发明的第二十一实施例的半导体器件。图28A是表示根据本实施例的纵型功率MOS晶体管的平面图，图28B是沿着图28A的28B-28B线的截面图。本实施例与纵型功率MOS晶体管的元件终端部的结构有关。

如图所示，元件区域中形成上述第十四到第十九实施例说明的超级结结构。元件终端部中包围元件区域形成与元件部的超级结结构相同的结构。

即，元件终端部的第一漂移层11中设置2对p型保护环层42。并且，各对保护环层42、42之间设置n^-型半导体层43。各对保护环42、42在底部连接。而且，保护环层42和n^-型半导体层43的表面上连接各对的保护环层42、42，设置p型保护环层44。保护环44通过设置在第一漂移层11表面内的p型半导体层45和基极层12电连接。

即，在元件终端部中，n^-型半导体层43通过保护环42包围侧部和底部，由保护环44包围上部。这种结构包围元件区域的周围来形成。图28B中省略要在保护环39、41等上设置的要素。

本实施例中保护环层42在形成RESURF层18时通过同样工序同时形成。n^-型半导体层43也在形成第二漂移层33是通过同样工序形成。而且保护环44也通过与基极层12相同的工序同时形成。

本实施例中，如上述第二十实施例说明的那样，通过增大保护环的有效深度可提高耐压。

而且在底部连接各对保护环42、42成为大致U字状的截面结构，从而可提供宽的保护环。其结果实现保持较高耐压的终端结构。

本实施例中，保护环42具有在底部连接的U字状的结构。该结构通过改变离子注入的入射角度形成。例如，在图28A所示的平面图形中，元件区域中，将RESURF层18形成为多个岛状，在元件终端部按条状形成上述p型埋置保护环层42。

与此对应，在元件区域形成岛状沟槽，在终端部形成条状沟槽，使离子注入角度一定，旋转晶片。这样，元件终端部中沟槽底部也离子注入形成p层，但元件部在沟槽底部不注入离子，因此不形成p层。其结果形成图28B所示结构。

<第二十二实施例>

接着使用图29说明根据本发明的第二十二实施例的半导体器件。图29是根据本实施例的纵型功率MOS晶体管的截面图。本实施例与纵型功率MOS晶体管的元件终端部的结构相关。

如图所示，根据本实施例的结构是在上述第二十一实施例说明的图28B所示结构中，保护环层44公共连接各对保护环42形成。

这样，通过公共连接多个保护环42可提供更宽的保护环，可提供更高耐压的终端结构。

根据本实施例的结构的平面图形与图27A和图28A相同。

<第二十三实施例>

接着使用图30说明根据本发明的第二十三实施例的半导体器件。图30是根据本实施例的纵型功率MOS晶体管的截面图。本实施例与纵型功率MOS晶体管的元件终端部的结构相关。

如图所示，根据本实施例的结构是在上述第二十实施例说明的图27B所示结构中，舍弃保护环层41。并且，第一漂移层33、保护环39和n^-型半导体层40的表面上设置p型RESURF层46。RESURF层46公共连接各对保护环39并且连接于基极层12。

根据上述结构，实现RESURF层46的宽度为100微米、杂质浓度为8×10¹¹cm^-2、耐压600V的MOS晶体管。根据本实施例的结构的平面图形与图27A和图28A相同。

<第二十四实施例>

接着使用图31说明根据本发明的第二十四实施例的半导体器件。图31是根据本实施例的纵型功率MOS晶体管的截面图。本实施例与纵型功率MOS晶体管的元件终端部的结构相关。根据本实施例的结构的平面图形与图27A和图28A相同。

如图所示，根据本实施例的结构是在上述第二十三实施例说明的图30所示结构中，舍弃RESURF层46。并且，元件终端部的第一漂移层11、保护环39和n^-型半导体层40上设置绝缘膜47，而且在绝缘膜47上设置金属层48。金属层48起到场板的作用，其结果提高耐压。

图31所示结构中，绝缘膜47的膜厚按2级变化，但厚度可以按1级或3级以上实施。金属膜48可由导电性膜实施，也可以是掺杂杂质的多晶硅。金属膜48可以是单一的环状膜，或使用设置为同心圆状的2个以上的金属膜来实施。并且，金属膜48的下面的RESURF层39的数目可以是任何值。

上述第十四到第二十四实施例中，构成超级结结构的RESURF层18配置为条状、网状或多岛状。第二十到第二十四的实施例中，元件终端部的保护环层39、42可形成为条状、网状或多岛状，其数目不限于2，可具有1对或以上的数目。

上述第十四到第二十四实施例中，基极层12和源极层13不是条状，按点状等的图形形成。

上述第十四到第十八实施例中，举例表示出包含进行平坦化的工序的制造方法，但通过离子注入工序和在衬底上面形成结晶生长的掩模，即便没有平坦化，也可实施。

关于上述第一到第二十四实施例中，举例表示出平面型的功率MOS晶体管，但本发明的实施例也可同样适用于沟槽结构的功率MOS晶体管。

<第二十五实施例>

接着使用图32说明根据本发明的第二十五实施例的半导体器件。图32是根据本实施例的纵型功率MOS晶体管的截面图。

如图所示，在漏极层(n⁺型半导体衬底)10上设置漂移层(n^-型半导体区域)11，基极层(p型半导体区域)12选择地设置在漂移层11的表面内。基极层12表面内选择地设置源极层(n⁺型半导体区域)13，相邻的源极层13之间的漂移层11和基极层12上插入栅极绝缘膜14来设置成栅极15具有(在图32的纸面的垂直方向上)条状的平面图形。从基极层12表面贯通基极层12和漂移层11到达漏极层10，绝缘膜50和栅极15同样设置为条状。而且，绝缘膜50和漏极层10以及漂移层11之间设置RESURF层(p型半导体区域)18。并且在漏极层10的背面和源极层13上分别设置漏极18和源极19，形成MOS晶体管。如上所述，包含RESURF层18和漂移层11的超级结结构在横向上周期形成。

上述漏极层10的杂质浓度例如为6×10¹⁸cm^-3、膜厚约为200微米。漂移区域11的杂质浓度例如为2×10¹⁵cm^-3、膜厚约为50微米。基极层12的杂质浓度例如为3×10¹⁷cm^-3、从漂移层11的表面开始形成到约2微米的深度。源极层13的杂质浓度例如为1×10²⁰cm^-3、从基极层12的表面开始形成到约0.2微米的深度。RESURF层18的杂质浓度例如为2×10¹⁵cm^-3、膜厚约为4微米，相邻的RESURF层18的间距约为8微米。栅极绝缘膜14例如是氧化硅膜(SiO2)，约为0.1微米的膜厚。

上述结构的MOS晶体管中，向栅极和源极漏极层之间施加正向电压时，在基极层12上形成沟道，载流子经该沟道从源极层13通过漂移层10到达漏极层10。向栅极上施加反向电压时，除基极层12和漂移层11的pn结外，由RESURF层18和漂移层11的pn结形成耗尽层。尤其，通过和RESURF层18的pn结，漂移层11快速全面耗尽。因此，MOS晶体管的耐压由漂移层11和RESURF层18的结深度和相邻的RESURF层18的间隔决定，不依赖于漂移层11的杂质浓度。因此，可使漂移层11的杂质浓度为高浓度，通过超级结结构提高元件耐压，同时可降低导通电阻。

接着，使用图33A到图33D说明具有上述结构的MOS晶体管的制造方法。图33A到图33D是顺序表示图32所示的纵型功率MOS晶体管的制造工序的截面图。

首先如图33A所示，在漏极区域(例如硅衬底)10上通过例如CVD法或杂质扩散法等形成漂移层11。该工序可通过在漂移层11背面形成漏极区域10进行。

接着如图33B所示，通过光刻技术和RIE等干蚀刻(在垂直纸面的方向上)将从漂移层11表面到达漏极层10的沟槽51形成为条状。

接着如图33C所示，漏极层10和漂移层11上通过使用例如SiH4气体等的CVD法形成RESURF层18。RESURF层18完全埋置沟槽51。接着在RESURF层18上形成绝缘膜50，通过绝缘膜50完全埋置沟槽51内。

并且，通过CMP(化学机械抛光)进行平坦化，露出漂移层11表面，得到图33D所示结构。之后通过公知工序形成MOS结构。即，热氧化漂移层11和RESURF层18的表面来形成栅极绝缘膜14。接着在栅极绝缘膜14上形成多晶硅膜，使用光刻技术和蚀刻对该多晶硅膜构图形成栅极15。而且，漂移层11和RESURF层18内通过离子注入B等的p型杂质形成基极层12。此时，栅极15起到掩模作用，因此选择地形成基极层12。接着基极层12内离子注入As等的n型杂质，选择地形成源极层13。之后，在源极层13上和漏极层10背面分别形成铝膜并构图，形成源极19和漏极18，完成图32所示结构。

根据上述第一实施例的半导体器件及其制造方法有如下效果。

(1)可防止每个元件的耐压偏差。如背景技术说明的那样，超级结结构的RESURF层18的深度是决定元件耐压的一大要素。因此RESURF层18的深度偏差与元件耐压偏差直接相关。但是，图32所示结构中，RESURF层18具有到达漏极层10的深度。其制造方法是将沟槽51预先形成到达漏极层10的深度，用RESURF层18埋置该沟槽51内来形成。即，RESURF层18的深度仅由漂移层11的膜厚决定，不依赖于沟槽51的深度。因此，可防止形成沟槽51的工序的处理偏差对耐压产生影响。其结果是可防止每个元件的耐压偏差，容易得到按照设计的耐压。

(2)可防止RESURF层18内的结晶性引起的元件耐压的降低。在沟槽51内形成RESURF层18时，沟槽51底部的角部上从底部和侧面两个方向进行结晶生长。其结果是沟槽51底部的RESURF层18的结晶性不会恶化，进而成为元件耐压的降低原因。但是，如图32所示结构，RESURF层18底部具有埋置在漏极层10内的结构。即，RESURF层18底部不施加电场。因此，RESURF层18底部的结晶性恶化了，该部分实质上不用作RESURF层，因此不对元件耐压产生影响。其结果是防止元件耐压的降低。形成RESURF层18后，通过热氧化RESURF层18表面形成热氧化膜，可防止结晶性恶化引起的耐压降低。

(3)可防止沟槽内部产生的空腔引起的元件耐压的降低。如上所述，沟槽内部进行单晶生长时，沟槽上部和下部生长速度不同，沟槽内有时形成空腔。该空腔也是降低元件耐压的原因。但是，图32所示结构中，用绝缘膜50埋置沟槽51内。即，未用RESURF层18完全埋置沟槽51内，形成某程度的膜厚后，停止结晶生长。之后，改变沟槽51而用绝缘膜50埋置。这样，在产生空腔之前停止RESURF层18的结晶生长，可将深度方向的RESURF层18的膜厚不同抑制到很小，结果防止元件耐压降低。并非用单晶而用绝缘膜埋置沟槽51内，使得可提高沟槽51内的埋置性。

如上述(1)到(3)说明的那样，根据本实施例的半导体器件及其制造方法，可提供兼有耐压提高和低导通电阻，并且消除了耐压的偏差的半导体器件及其制造方法。图33B所示的沟槽51形成工序以使用RIE法为例进行说明，但例如可将衬底面方向设为(110)、使用KOH、TMAH(四甲基氢氧化铵)等的碱溶液的湿蚀刻法来进行。图33C所示的RESURF层18形成时，在向沟槽51的侧壁和底面以外的部分附加氧化膜等的状态下进行结晶。可仅在沟槽51内部形成RESURF层18。而且，完全埋置沟槽51内的绝缘膜50可使用氧化半导体层的热氧化膜、用CVD法层叠的氧化膜、氮化膜等。并且，通过热处理使用CVD法形成的绝缘膜来回流可完全埋置沟槽51内。沟槽51内的绝缘膜50不用作超级结结构的一部分，因此即便绝缘膜50内产生空腔，该空腔不会降低耐压。位于沟槽51底部的RESURF层18的上面存在于比漏极层10的上面深的位置上。至于原因，是因为沿着沟槽51底部存在的RESURF层18存在于漂移层内时，该部分也作为超级结结构，由于超级结结构上部和底部RESURF层的膜厚不同，有时耐压设计困难。

<第二十六实施例>

接着使用图34说明根据本发明的第二十六实施例的半导体器件。图34是根据本发明的第二十六实施例的纵型功率MOS晶体管的截面图。

如图所示，在漏极层(n⁺型半导体衬底)10上设置RESURF层18(p型半导体区域)，基极层(p型半导体区域)12选择地设置在RESURF层18的表面内。基极层12表面内选择地设置源极层(n⁺型半导体区域)13，相邻的基极层12的源极层13之间插入栅极绝缘膜14来将栅极15(在图6的纸面的垂直方向上)设置成条状。从栅极正下方的RESURF层18表面贯通该RESURF层18到达漏极层10，绝缘膜50设置为和栅极15相同的条状，在绝缘膜50和漏极层10以及RESURF层18之间设置漂移层11(n^-型半导体区域)。并且在漏极层10的背面和源极层13上分别设置漏极18和源极19，形成MOS晶体管。如上所述，包含RESURF层18和漂移层11的超级结结构在横向上周期形成。RESURF层18的杂质浓度例如为2×10¹⁵cm^-3、膜厚约为4微米，相邻的RESURF层18之间的距离约为8微米。漂移层11的杂质浓度例如为2×10¹⁵cm^-3。

上述结构的MOS晶体管的耐压由漂移层11和RESURF层18的结深度和相邻的RESURF层18的间隔决定，不依赖于漂移层11的杂质浓度。因此，可使漂移层11的杂质浓度为高浓度，通过超级结结构提高元件耐压，同时可降低导通电阻。

具有上述结构的MOS晶体管的制造方法在上述第一实施例说明的图33A到图33D中除将n^-型漂移层11替换为p型RESURF层18、将p型RESURF层18替换为n^-型漂移层11外，其他完全相同。

根据上述第二十六实施例的半导体器件及其制造方法，可得到与上述第二十五实施例相同的效果。

<第二十七实施例>

接着使用图35说明根据本发明的第二十七实施例的半导体器件。图35是根据本实施例的纵型功率MOS晶体管的截面图。

如图所示，在漏极层(n⁺型半导体衬底)10上设置漂移层(n^-型半导体区域)11，基极层(p型半导体区域)12选择地设置在漂移层11的表面内。基极层12表面内选择地设置源极层(n⁺型半导体区域)13，相邻的源极层13之间的漂移层11和基极层12上插入栅极绝缘膜14来设置成栅极15具有(在图32的纸面的垂直方向上)条状的平面图形。从基极层12表面贯通漂移层11到达漏极层10，绝缘膜50和栅极15同样设置为条状，绝缘膜50和漏极层10以及漂移层11之间设置低浓度的半导体层52。并且在半导体层52和漂移层11之间设置RESURF层18(p型半导体区域)。并且漏极层10的背面和源极层13上分别设置漏极18和源极19，形成MOS晶体管。半导体层52的杂质浓度比漂移层11和RESURF层18低，可以是未掺杂。

上述结构的MOS晶体管的耐压与第二十五和第二十六实施例一样，由漂移层11和RESURF层18的结深度和相邻的RESURF层18的间隔决定，不依赖于漂移层11的杂质浓度。因此，可使漂移层11的杂质浓度为高浓度，通过超级结结构提高元件耐压，同时可降低导通电阻。

接着，使用图36A到图36E说明具有上述结构的MOS晶体管的制造方法。图36A到图36E是顺序表示图35所示的纵型功率MOS晶体管的制造工序的截面图。

首先如图36A所示，在漏极区域(例如硅衬底)10上形成漂移层11，接着如图36B所示，使用掩模材料53(在垂直纸面的方向上)将从漂移层11表面到达漏极层10的沟槽51形成为条状。

接着如图36C所示，原样剩余掩模材料53，从斜向向漂移层11内离子注入B等的p型杂质，使得在漂移层11的侧壁上形成RESURF层18。

接着如图36D所示，在沟槽51内部和漂移层11上通过例如CVD法形成杂质浓度比漂移层11和RESURF层18低的或未掺杂的半导体层52。半导体层52不完全埋置沟槽51。接着在整个面上形成绝缘膜50，由绝缘膜50完全埋置沟槽51内。

并且，通过CMP进行平坦化，露出漂移层11表面，得到图36E所示结构。之后通过公知工序形成MOS结构，得到图35所示结构。

根据上述构成和制造方法，得到与第二十五实施例说明的(1)到(3)的效果的同时，还得到下面的(4)和(5)的效果。

(4)容易设计元件耐压。根据本实施例的制造方法，如图36C所示，通过从斜向离子注入形成RESURF层18，并且埋置沟槽51内的半导体层52是低杂质浓度的半导体层(n^-型、p^-型半导体层)或未掺杂的本征半导体层。因此半导体层52在比较低电压下快速全面耗尽，实际上不用作RESURF层。而且，半导体层52的深度方向的杂质浓度分布因其浓度非常低而不影响元件耐压。即，元件耐压的设计仅考虑RESURF层18形成时从斜向的离子注入时的杂质剂量和漂移层11的杂质浓度。这样，通过离子注入形成RESURF层18的结果是容易设计耐压。

(5)容易埋置沟槽51内。沟槽的埋置在该沟槽宽度非常窄和过宽时都是困难的。根据本实施例的结构和制造方法，首先用半导体层52一定程度埋置沟槽51内后由绝缘膜50完全埋置沟槽51。即，沟槽51的宽度过大时，通过形成半导体层52可将绝缘膜50形成时的沟槽51的宽度设置到最佳值。其结果是提高沟槽51内的埋置性。

使用RESURF层18和漂移层11的离子注入的其他制造方法作为本实施例的变形例说明。首先，使用图37A和图37B说明本实施例的第一变形例的半导体层器件的制造方法。图37A和图37B是顺序表示根据本实施例的纵型MOS晶体管的制造工序的截面图。

首先如图37所示，在漏极层(n⁺型半导体衬底)10上形成RESURF层18(p型半导体区域)，使用掩模材料53形成沟槽51。不用说，沟槽51形成为从RESURF层18的表面到达漏极层10。

如图37B所示，从斜向向RESURF层18内离子注入P或As等的n型杂质。此时，通过调整加速电压使n型杂质深入RESURF层18的内部，可在RESURF层18内部形成漂移层11。

图38A和图38B是顺序表示本实施例的第二实施例的纵型功率MOS晶体管的制造方法的截面图。

首先如图38A所示，漏极层10上形成半导体层54。该半导体层54是杂质浓度比漏极层11和RESURF层18低的半导体层或未掺杂的本征半导体。接着使用掩模材料53可将沟槽51形成为从半导体层23表面到达漏极层10。

接着如图38B所示，从斜向向半导体层54内离子注入P或As等的n型杂质。此时，通过调整加速电压使n型杂质深入半导体层54整个面上，半导体层54是n^-型导电类型的漂移层11。

接着如图38C所示，通过从斜向向漂移层11离子注入B等p型杂质，在漂移层11的侧壁上形成RESURF层18。

根据上述制造方法，形成图35的结构，得到相同的效果。

<第二十八实施例>

接着使用图39说明根据本发明的第二十八实施例的半导体器件。图39是根据本实施例的纵型功率MOS晶体管的截面图。

如图所示，在漏极层(n⁺型半导体衬底)10上设置RESURF层18(p型半导体区域)，基极层(p型半导体区域)12选择地设置在RESURF层18的表面内。基极层12表面内选择地设置源极层(n⁺型半导体区域)13，相邻的基极层内的源极层13之间插入栅极绝缘膜14来将栅极15(在图39的纸面的垂直方向上)设置成具有条状的平面形状。从栅极15正下方的RESURF层18表面贯通该RESURF层18到达漏极层10，绝缘膜50设置为和具有栅极15相同的条状的平面形状。而且在绝缘膜50和漏极层10以及RESURF层18之间设置低浓度的半导体层52。半导体层52和RESURF层18之间设置漂移层11(n^-型半导体区域)。并且在漏极层10的背面和源极层13上分别设置漏极18和源极19，形成MOS晶体管。半导体层52的杂质浓度比漂移层11和RESURF层18低，可以是未掺杂的。

具有上述结构的MOS晶体管的制造方法在上述第二十七实施例说明的图35A到图35E中除将n^-型漂移层11替换为p型RESURF层18、将p型RESURF层18替换为n^-型漂移层11外，其他完全相同。根据本实施例的半导体器件及其制造方法，可得到与上述第二十七实施例相同的效果。

上述第二十七、第二十八的实施例中，除上述(1)到(5)的效果外，还得到下面的效果。

(6)可得到更低的导通电阻。本实施例和第二十七实施例中，半导体层52的杂质浓度和RESURF层18相同，则可将半导体层52用作RESURF结构的一部分。这样，得到与有效把纵型RESURF宽度减窄的情况下相同的效果，因此可维持元件耐压并且提高漂移层11的杂质浓度，可实现更低的导通电阻。

<第二十九实施例>

接着使用图40A说明根据本发明的第五实施例的半导体层器件。本实施例说明超级结结构的平面图形。图40A是根据本实施例的纵型功率MOS晶体管的平面图，尤其是超级结结构的平面图。元件区域的超级结结构是例如上述第二十五实施例说明的结构。

如图所示，沟槽51的图形组合与栅极15平行(Y方向)的条状图形和平行于与其垂直的方向(X方向)的条状图形。与栅极15平行的条状图形是形成MOS晶体管的区域(元件区域)，与其垂直方向的条状图形是MOS晶体管的横向的终端部(元件终端部)的区域。另外，在沟槽51内埋置RESURF层18和绝缘膜15。

按上述的图形形成RESURF结构，则得到下面的效果。

(7)施加高电压时可快速延展耗尽层，因此元件耐压提高。关于该效果下面详细说明。首先，考虑元件终端部中没有图40A所示的X方向上延伸的超级结结构的情况。

通过基极层12和漂移层11以及RESURF层18和漂移层11的pn结产生的耗尽层在图40A中当然在X方向和Y方向上延伸。相对Y方向扩展的耗尽层可沿着相邻的RESURF层18之间的漂移层11不造成破坏地扩展。但是，着眼于X方向，由于用绝缘膜50埋置沟槽51内，因此每个沟槽中电隔离各MOS晶体管，仅电连接超级结结构的最外周。这样，向MOS晶体管施加高电压时，通过超级结结构部耗尽来维持耐压，由于沟槽内部用绝缘膜50埋置，因此用绝缘膜50妨碍X方向的耗尽层的延伸。即，由于相邻的超级结结构耗尽，需要有从RESURF层17通过空穴的路径，但由于用绝缘膜50遮挡，在X方向上没有该路径。不用说，对于X方向，在超级结结构结构的最外周上电连接，元件区域内部的空穴暂时向最外周移动，流向相邻的元件区域内部，但通常并非这种电场分布。结果耗尽层不沿着X方向延伸，但单位面积的电场强度增大，绝缘被破坏。

但是，根据本实施例的半导体器件中，如图40A所示，在元件终端部上设置沿着X方向延伸的超级结结构。如上所述，条状图形的超级结结构延伸的方向上，耗尽层无障碍地快速延伸。即，如图40A所示，通过元件终端部上设置沿着X方向的条状图形的RESURF结构，不仅在Y方向而且X方向上也可快速延伸耗尽层。其结果抑制电场集中，实现元件耐压提高。元件终端部的超级结结构的条状图形不必和Y方向正交，可相对X方向具有规定角度来设计。要求是不妨碍耗尽层的延伸或者有助于其延伸的图形即可。

上述元件终端部的超级结结构可与元件区域的超级结结构同时形成。即，在根据第二十五、第二十七实施例的制造方法中说明的沟槽51的形成工序中，可同时形成在元件区域内的Y方向上延伸的沟槽和在元件终端部在X方向上延伸的沟槽，可不导致制造工序复杂地来实施。不用说，通过结晶生长形成RESURF层18的情况下、通过离子注入形成的情况下或通过离子注入漂移层11形成的情况下等的制造方法中，只要是超级结结构和绝缘膜50相邻的情况，都可以是该结构。

作为本实施例的变形例说明几个得到与上述同样效果的超级结结构的其他平面图形。图40B是根据本实施例的第一变形例的纵型功率MOS晶体管的平面图形。

如图所示，本变形例的平面图形是将元件终端部的超级结结构和元件区域内的端部的超级结结构一体化。即，沿着元件区域内的端部的Y方向延伸的沟槽51的外侧上设置沿着X方向延伸的沟槽51来形成楔形。并且，用RESURF层18和绝缘膜50埋置沟槽51内。根据本结构，元件终端部的超级结结构的沟槽51不存在用于和在X方向上在元件区域侧沿着Y方向延伸的沟槽51结合的沟槽底部的角部，是角部仅存在于元件终端部的最外部的结构。如上所述，沟槽底部的角部是结晶性恶化的部分，可以没有，因此可提高以元件耐压为基本的元件的可靠性。

图40C是根据本实施例的第二变形例的纵型功率MOS晶体管的平面图形。如图所示，本变形例在Y方向上分割图40A所示的元件区域的超级结结构，并配置为格状。根据这种结构，相邻的元件用Y方向上相邻的超级结结构之间的半导体层电连接，因此可在X方向上延伸耗尽层。不需要改变向元件终端部来设置超级结结构。

图40D是根据本实施例的第三变形例的纵型功率MOS晶体管的平面图形。如图所示，本变形例是将图40A所示的元件终端部的超级结结构作为在Y方向上延伸的图形并且在X方向上并排多个的结构。根据这种结构，得到与第一变形例相同的效果。

上述第二十九实施例和其第一到第三变形例说明的平面图形的沟槽方向和长度不必相同，也可不同。可组合各变形例。而且元件区域内的沟槽如图所示不需要有多个，至少2个即可。但是，从沟槽内的埋置观点看，希望沟槽宽度和深度均匀。而且，本实施例举出上述第二十五实施例说明的截面结构的MOS晶体管来说明，但不用说，也可适用于第二十六到第二十八实施例说明的截面结构的MOS晶体管。上述说明的图形适用于根据第二十五到第二十八的实施例的MOS晶体管，使得有上述的(1)到(6)的效果外还兼有(7)的效果。

<第三十实施例>

使用图41A和图41B说明根据本发明的第三十实施例的半导体层器件。图41A是根据本实施例的纵型功率MOS晶体管的平面图，图24B是沿着图24A的24B-24B线的截面图。本实施例在上述第二十五的实施例说明的纵型MOS晶体管的元件终端部上应用上述第二十九的实施例说明的图40A所示的平面结构，并且采用场板结构。

如图所示，在元件区域内设置沿着栅极15的条状图形的绝缘膜50，包围绝缘膜50设置RESURF层18。元件终端部中设置具有沿着和栅极15正交的方向的条状图形的绝缘膜50，包围该绝缘膜50设置RESURF层18。而且，元件区域内的RESURF层18和元件终端部的RESURF层18之间设置为保护环层(p型半导体区域)55包围元件区域的中央部，在元件终端部的最外周上设置为沟道阻挡件(n型半导体区域)56包围元件区域。元件终端部的表面上设置绝缘膜57，在该绝缘膜57上设置成金属等的导电性膜的场板58连接于保护环层55和源极17。

上述结构的半导体器件，通过设置场板58可有效延伸元件终端部的耗尽层，可提高元件耐压。

图41A和图41B中，表示出作为元件区域和元件终端部的边界的保护环层55设置来连接元件终端部的RESURF层18的例子，但可以是元件终端部的RESURF层18进入元件区域内的结构。即，不必是与保护环层55相邻的元件区域侧的RESURF结构，可直接结合保护环层55和MOS晶体管的基极层12。场板58可不连接源极17而连接栅极15。而且如上所述，超级结结构的平面图形不仅是图40A所示的图形，可使用图40B到图40D所示的图形，截面结构不仅是图32所示结构，可使用图34、图35和图39所示的结构。

<第三十一实施例>

使用图42A和图42B说明根据本发明的第三十一实施例的半导体层器件。图42A是根据本实施例的纵型功率MOS晶体管的平面图，图42B是沿着图42A的42B-42B线的截面图。本实施例在上述第二十五的实施例说明的纵型MOS晶体管的元件终端部上应用上述第二十九的实施例说明的图40A所示的平面图形，并且设置多个保护环层。

如图所示，在元件区域内设置沿着栅极15的条状图形的绝缘膜50，包围绝缘膜50设置RESURF层18。元件终端部中设置具有沿着和栅极15正交的方向的条状图形的绝缘膜50，包围该绝缘膜50设置RESURF层18。而且，元件区域内的RESURF层18和元件终端部的RESURF层18之间设置为保护环层(p型半导体区域)55包围元件区域的中央部，在元件终端部的最外周上设置为沟道阻挡件(n型半导体区域)56包围元件区域。元件终端部的保护环层55和沟道阻挡件56之间的区域中包围元件区域的中央部来设置多个保护环层59。

上述结构的半导体器件，通过设置保护环层59可有效延伸元件终端部的耗尽层，可提高元件耐压。本实施例中，如上述第三十实施例所述，作为超级结结构的平面图形使用图40B到图40D所示图形，截面结构使用图34、图35和图39所示结构。本实施例中，可设计上述第三十实施例说明的场板。

<第三十二实施例>

使用图43A和图43B说明根据本发明的第三十二实施例的半导体层器件。图43A是根据本实施例的纵型功率MOS晶体管的平面图，图43B是沿着图43A的43B-43B线的截面图。本实施例在上述第二十五的实施例说明的纵型MOS晶体管的元件终端部上应用上述第二十九的实施例说明的图40A所示的平面图形，并且还设置包围元件区域的中央部的RESURF层。

如图所示，在元件区域内设置沿着栅极15的条状图形的绝缘膜50，包围绝缘膜50设置RESURF层18。元件终端部中设置具有沿着和栅极15正交的方向的条状图形的绝缘膜50，包围该绝缘膜50设置RESURF层18。而且，元件区域内的RESURF层18和元件终端部的RESURF层18之间设置为保护环层(p型半导体区域)55包围元件区域的中央部，在元件终端部的最外周上设置为沟道阻挡件(n型半导体区域)56包围元件区域。元件终端部的保护环层55和沟道阻挡件56之间的区域中包围元件区域的中央部来设置RESURF层(p型半导体区域)60。

上述结构的半导体器件，通过设置RESURF层60可有效延伸元件终端部的耗尽层，可提高元件耐压。本实施例中，如上述第三十实施例所示，作为超级结结构的平面图形使用图40B到图40D所示图形，截面结构使用图34、图35和图39所示结构。本实施例中，可设计上述第三十实施例说明的场板。

RESURF层60的杂质浓度和膜厚的最佳值与RESURF层18相同。因此，如图43B所示，可用p型杂质扩散层形成RESURF层60。例如，沟槽内埋置RESURF层18时，在元件终端部中剩余也形成在漂移层11上的RESURF层18，将其用作RESURF层60。

<第三十三实施例>

使用图44说明根据本发明的第三十三实施例的半导体层器件。图44是根据本实施例的纵型功率MOS晶体管的截面图。本实施例与上述第二十五的实施例说明的纵型MOS晶体管的特别是元件终端部结构有关。并且说明元件终端部的超级结结构上不使用上述第二十九实施例说明的平面图形的情况。

如图所示，在元件区域内设置沿着栅极15的条状图形的沟槽51，RESURF层18和绝缘膜50埋置该沟槽51内。元件终端部和元件区域中按相同的条状图形设置沟槽51，沟槽51内设置RESURF层18和绝缘膜50。即元件区域和元件终端部中设置同样的条状的超级结结构。如上所述，用该结构绝缘膜50成为障碍，耗尽层不在横向上扩展。因此，根据本实施例的结构，元件终端部上设置半导体层61，电连接元件终端部的多个RESURF层18和保护环层55。并且，覆盖该半导体层61在元件终端部上设置绝缘膜62，在绝缘膜62上设置场板63。

上述结构的半导体器件，除上述(1)到(6)的效果外，可得到下面的效果。

(8)施加反向电压时可快速延伸耗尽层，因此可提高元件耐压。至于原因，是因为耗尽RESURF层18时半导体层61成为空穴的通道。因此相邻的超级结结构中容易扩展耗尽层。其结果是可在横向上快速扩展耗尽层，提高元件耐压。

半导体层61可使用单晶硅、多晶硅或半绝缘性多晶硅膜。并且，该杂质浓度在施加高电压时为完全耗尽的程度。本实施例中，设置场板，但可设置第三十一实施例说明的保护环层59，设置第三十二实施例说明的RESURF层60。元件区域的截面结构不仅是第二十五实施例说明的结构，可以采用第二十六到第二十八实施例说明的结构。

<第三十四实施例>

使用图45说明根据本发明的第三十四实施例的半导体层器件。图45是根据本实施例的纵型功率MOS晶体管的截面图。本实施例与上述第二十五的实施例说明的纵型MOS晶体管的特别是元件终端部结构有关。并且说明元件终端部的超级结结构上不使用上述第二十九实施例说明的平面图形的情况。

如图所示，根据本实施例的结构与第三十三实施例说明的图44的结构不同的是替代半导体层61使用绝缘膜50上设置的RESURF层18作为设置绝缘膜50的部分的空穴通道。即，RESURF层18不仅设置在沟槽51的侧面和底面，而且设置在绝缘膜50上。其结果是绝缘膜50由RESURF层18完全保持其周围。这样结构，耗尽RESURF层18时，空穴通过绝缘膜50上的RESURF层18移动到相邻的超级结结构。因此，可横向快速扩展耗尽层。即，与上述第三十三实施例一样，除(1)到(6)的效果外，得到上述(8)的效果。

图45所示结构通过在第二十五实施例说明的制造方法的图33D所示结构中从表面使绝缘膜50凹入，再次结晶生长RESURF层18实现。可在凹入绝缘膜50后，在氢气氛中通过高温热处理来形成。此时，通过热处理回流RESURF层18，在去除绝缘膜50的区域中使RESURF层18流动，使得在绝缘膜50上部结合RESURF层18。本实施例中举出第二十五实施例说明的截面结构来说明，但不用说可使用第二十六到第二十八实施例中说明的图34、图35和图39所示结构。本实施例中，可设计场板，但也可设计第三十一实施例说明的保护环层59、第三十二实施例说明的RESURF层60。

<第三十五实施例>

使用图46A说明根据本发明的第三十五实施例的半导体层器件。图46A是根据本实施例的纵型功率MOS晶体管的截面图。

如图所示，根据本实施例的MOS晶体管是在第二十五实施例说明的图32所示结构中，在RESURF层18和漂移层11以及漏极层10之间设置n型半导体层64。并且，将漂移层11的杂质浓度设定为比原来同样得低。n型半导体层64具有比漂移层11高且和RESURF层18相同的杂质浓度。

上述结构的半导体器件，在第二十五实施例的制造方法中说明的图33C中，在沟槽51内形成半导体层64后形成RESURF层18，之后形成绝缘膜50来制造。

具有上述结构的半导体器件，除上述(1)到(6)的效果外，得到下面的效果。

(9)提高耐压保持的可靠性。图46所示结构中，基极层12和漏极层10之间的载流子的通路成为n型半导体层64而不是漂移层11。因此，不需要提高漂移层11的杂质浓度。漂移层11为低杂质浓度时，超级结结构实际由RESURF层18和n型半导体层64构成，漂移层11不构成超级结结构。并且，RESURF层18和n型半导体层64通过都向沟槽51内埋置结晶生长来形成。因此，RESURF层18和n型半导体层64中在沟槽内的深度方向上产生杂质浓度分布，在该分布上二者程度相同。并且，二者的杂质浓度相同。因此，超级结结构用同一杂质浓度的pn结构成，因此可提高其耐压保持的可靠性。

(10)可简化元件设计。如上所述，漂移层11的杂质浓度降低的结果是在漂移层11内可快速延伸耗尽层。因此不需要对第二十九、第三十三、第三十四的实施例说明的元件终端部特别下功夫。即，由于导通电阻降低，可提高n型半导体层31而非漂移层11的杂质浓度，漂移层11的杂质浓度可设定到与原来程度相同，或在其以下的值。因此，元件终端部上可应用与原来相同的结构。关于该(10)的效果，下面使用图46B和图46C来详细说明。

图46B是根据本实施例的纵型功率MOS晶体管的平面图，图46C是沿着图46B的46C-46C线的截面图。

如图所示，元件终端部的漂移层11是低杂质浓度，因此耗尽层可迅速延伸。因此，元件终端部上不必要有超级结结构，仅用场板63维持耐压。不用说，与常规的MOS晶体管一样，可设计图43B所示的RESURF层60和图42B所示的保护环层59。

如图46B所示，场板63设置为不存在于元件区域内的沟槽51的纵向的端部上。因此，沟槽端部上施加的电压被抑制。这样，埋置沟槽端部的半导体层的结晶性恶化的情况中，可维持元件耐压。而且，元件区域的最外周上设置的保护环层55可沿着沟槽51图形设置。这样，可将超级结结构作成元件区域中央部和元件区域端部之间为相同结构的对称结构，可提高元件耐压维持的可靠性。而且，通过在沟槽51形成后的斜向进行离子注入来形成n型半导体层64，即便是n型半导体层64仅在漂移层11的侧壁上的结构，也得到同样效果。

<第三十六实施例>

使用图47说明根据本发明的第三十六实施例的半导体层器件。图47是根据本实施例的纵型功率MOS晶体管的截面图。本实施例组合上述第二十八实施例说明的结构(参考图35)和上述第三十五实施例说明的结构。即，通过斜向离子注入形成，将n型半导体层64和RESURF层18形成为仅存在于漂移层11的侧壁上。并且，用低杂质浓度或未掺杂的半导体层52和绝缘膜50来埋置沟槽51内。

根据本结构可得到与上述第三十五实施例相同的效果。

<第三十七实施例>

使用图48说明根据本发明的第三十七实施例的半导体层器件。图48是根据本实施例的纵型功率MOS晶体管的截面图。

本实施例的MOS晶体管是在第二十五实施例说明的图32的结构中将绝缘膜50置换为低杂质浓度的半导体层65。根据本实施例，除上述效果外，还得到下面的(11)和(12)的效果。

(11)元件耐压不受沟槽内的空腔影响。如已有技术说明的那样，半导体层埋置沟槽内时，沟槽内的上部、下部的结晶生长速度不同，产生空腔66。这样，沟槽上部和下部由于RESURF层膜厚不同，耐压恶化。但是，本实施例结构中，在沟槽51内按不产生空腔的程度的膜厚形成RESURF层18，不用RESURF层18完全埋置沟槽51内。之后，用低杂质浓度的半导体层65埋置沟槽51内。这样，半导体层65产生空腔66，沟槽51内的上部和下部膜厚不同。半导体层66是低杂质浓度，实际上不利于超级结结构，不降低耐压。这样，用半导体层进行沟槽51内的埋置，则仅替代掺杂的杂质浓度就可连续进行结晶生长，因此简化制造工序。

(12)简化元件终端部的结构。上述第二十五到第三十五实施例中，用绝缘物埋置沟槽51内，因此耗尽层不延伸到相邻的超级结结构。因此，需要在上述第二十九实施例中说明的工夫。但是，本实施例中用半导体层32埋置沟槽51内，因此各超级结结构电连接，确保耗尽时的空穴通道。因此，如第二十九实施例那样，不需要在超级结结构的平面图形上下功夫，仅用以前的方法(场板和保护环层等)可维持耐压，制造工序简化。不用说本实施例的结构可适用于图34、图35、图39、图46A和图47的结构中。

上述第二十五到第三十七实施例中，为完全埋置沟槽51内使用绝缘层50，但用单晶半导体层埋置的情况下，当然不需要绝缘膜50。

<第三十八实施例>

使用图49A、图49B说明根据本发明的第三十八实施例的半导体层器件。图49A、图49B是根据本实施例的纵型功率MOS晶体管的截面图。本实施例组合上述第一、第二十五实施例。

如图所示，根据本实施例的结构是在图2所示结构中，在RESURF层18内部设置绝缘膜50。图49A所示的结构中，RESURF层18和绝缘膜50设置在基极层12的下部。不用说，如图49B所示，贯通基极层12来设置绝缘膜50。

使用图50A和图50B说明上述构成的纵型功率MOS晶体管的制造方法。图50A和图50B是顺序表示图49A和图49B所示的纵型功率MOS晶体管的制造工序的截面图。

首先，根据上述第三实施例说明的工序，得到图7B所示的结构。接着去除掩模材料23后，沟槽内部和第二漂移层19上形成RESURF层18。接着，RESURF层18上形成绝缘膜50。此时，RESURF层18不完全埋置沟槽内。另一方面，绝缘膜50埋置沟槽内。其结果是得到图50A所示的结构。

接着如图50B所示，通过研磨平坦化第二漂移层上的绝缘膜50和RESURF层18，仅在沟槽内剩余绝缘膜50和RESURF层18。

之后通过公知的MOS工序，完成图49A和图49B所示的纵型功率MOS晶体管。

根据本实施例的结构，沟槽内部的埋置工序容易，除第一实施例说明的效果外，兼有第二十五实施例说明的效果。

<第三十九实施例>

使用图51根据本发明的第三十九实施例的半导体层器件。图51是根据本实施例的纵型功率MOS晶体管的截面图。本实施例组合上述第一、第二十六实施例。

如图所示，根据本实施例的结构是在图49A所示结构中，更换RESURF层18和第二漂移层19的位置。

根据本实施例得到上述第一、第二十五实施例说明的效果。根据本实施例的结构的制造方法，在图50A所示工序中，第一漂移层11上形成RESURF层18来替代第一漂移层19。并且在RESURF层18上形成沟槽后，可通过沟槽内埋置第二漂移层19和绝缘膜50来形成。

<第四十实施例>

使用图52根据本发明的第四十实施例的半导体层器件。图52是根据本实施例的纵型功率MOS晶体管的截面图。本实施例组合上述第一、第二十七实施例。

如图所示，在上述第一实施例说明的图2所示结构中，在RESURF层18中设置绝缘膜50，而且RESURF层18和绝缘膜50之间设置低浓度半导体层52。

根据上述结构，兼有第一、第二十七实施例说明的效果。

<第四十一实施例>

使用图53根据本发明的第四十一实施例的半导体层器件。图53是根据本实施例的纵型功率MOS晶体管的截面图。本实施例组合上述第一、第二十八实施例。

如图所示，根据本实施例的结构是在图52所示结构中更换RESURF层18和第二漂移层19的位置。

根据上述结构，兼有第一、第二十七实施例说明的效果。

<第四十二实施例>

使用图54根据本发明的第四十二实施例的半导体层器件。图54是根据本实施例的纵型功率MOS晶体管的截面图。本实施例组合上述第一、第三十五实施例。

如图所示，在上述第一实施例说明的图2所示结构中，在RESURF层18中设置绝缘膜50，而且RESURF层18和第二漂移层19之间设置具有和RESURF层18相同程度杂质浓度的n型半导体层64。

根据上述结构，兼有第一、第三十五实施例说明的效果。

<第四十三实施例>

使用图55根据本发明的第四十三实施例的半导体层器件。图55是根据本实施例的纵型功率MOS晶体管的截面图。本实施例组合上述第一、第三十六实施例。

如图所示，在上述第一实施例说明的图2所示结构中，在RESURF层18中设置绝缘膜50，而且RESURF层18和绝缘膜50之间设置低杂质浓度的半导体层52。而且RESURF层18和第二漂移层19之间设置具有和RESURF层18相同程度的杂质浓度的n型半导体层64。

根据上述结构，兼有第一、第三十六实施例说明的效果。

<第四十四实施例>

使用图56根据本发明的第四十四实施例的半导体层器件。图56是根据本实施例的纵型功率MOS晶体管的截面图。本实施例组合上述第一、第三十七实施例。

如图所示，在上述第一实施例说明的图2所示结构中，在RESURF层18中设置低杂质浓度的半导体层65。

根据上述结构，兼有第一、第三十七实施例说明的效果。

如上所述，根据本发明的第一到第四十四实施例，提供兼有耐压提高和低导通电阻，并且可消除耐压的偏差的半导体器件及其制造方法。不用说上述实施例可有各种变形，各实施例的半导体层的导电类型可以是反导电类型。构成超级结结构的RESURF层18的平面图形不限于条状图形，例如可以是格状、多岛状或点状。

而且，根据上述第一到第四十四实施例中举例说明平面型的MOS晶体管，但不用说，可适用于沟槽栅型MOS晶体管。第三十到第三十五实施例中，沟道阻挡件56构成为电连接超级结结构的结构。而且，举例说明将硅用作半导体的MOS晶体管，但在使用碳化硅、氮化镓等化物半导体时也可采用本发明。而且，不仅是MOS晶体管，JFET(结型场效应晶体管)、SBD(肖特基势垒二极管)、SIT(静电感应晶体管)和IGBT(绝缘栅双极晶体管)等的具有超级结结构的半导体器件也采用本发明。

对于熟悉本领域的技术人员而言，容易发现附加优点和变形。因此，本发明在其广义方面不限于这里所述的和示出的特定细节和代表性实施例。因此，在不背离后面的权利要求及其等效物所限定的一般性发明概念的精神和范围的情况下可进行各种变形。

Claims (27)

1.一种半导体器件，包括：

第一导电类型的漏极层(10)；

设置在上述漏极层(10)上、且杂质浓度低于上述漏极层(10)的第一导电类型的漂移层(11)；

设置成从上述漂移层(11)表面到达上述漂移层(11)内的第二导电类型的RESURF层(18)，该RESURF层(18)与上述漂移层(11)一起形成超级结构造，在上述漂移层(11)内形成耗尽层。

2.根据权利要求1的半导体器件，还包括：

设置成从上述RESURF层(18)表面到达上述漏极层(10)的第一绝缘膜和第一半导体层之一(50)，该第一半导体层(50)杂质浓度比上述漂移层(11)和RESURF层(18)低，

其中，该RESURF层(18)放置成介于上述第一绝缘膜和第一半导体层之一(50)和上述漂移层(11)之间。

3.根据权利要求2的半导体器件，其中，该RESURF层(18)放置成介于上述第一绝缘膜和第一半导体层之一(50)和上述漏极层(10)之间，并且介于上述第一绝缘膜和第一半导体层之一(50)和上述漂移层(11)之间。

4.根据权利要求2的半导体器件，还包括：

设置在上述漂移层(11)和RESURF层(18)的表面内的第二导电类型的基极层(12)；

设置在上述基极层(12)的表面内的第一导电类型的源极层(13)；和

在上述漂移层(11)和源极层(13)之间的上述基极层(11)上插入栅极绝缘膜(14)而设置的栅极(15)。

5.根据权利要求4的半导体器件，还包括：

介于上述漏极层(10)及上述漂移层(11)和上述RESURF层(18)之间且杂质浓度比上述漂移层(11)高的第一导电类型的第二半导体层(64)。

6.根据权利要求4的半导体器件，其中，该RESURF层(18)的内壁底面位于比上述漂移层(11)的底面深的位置上。

7.根据权利要求4的半导体器件，其中，该RESURF层(18)在存在半导体元件的元件区域中具有沿着上述栅极(15)的第一方向的条状的平面图形；

多个上述RESURF层(18)设置在与第一方向正交的第二方向的元件终端部上；及

电连接上述元件终端部的多个上述RESURF层(18)。

8.根据权利要求7的半导体器件，还包括：

连接上述元件终端部的多个上述RESURF层(18)，设置在上述RESURF层(18)和漂移层(11)上的导电性膜和第三半导体层之一(61)。

9.根据权利要求8的半导体器件，其中，该元件终端部的上述第一绝缘膜和第一半导体层之一(50)的上部凹入，上述RESURF层(18)进一步埋置在该凹入的区域内。

10.根据权利要求4的半导体器件，其中，该RESURF层(18)在存在半导体元件的元件区域中具有沿着上述栅极(15)的第一方向的条状的平面图形；

多个上述RESURF层(18)设置在与上述第一方向正交的第二方向的元件终端部上；及

上述元件终端部的上述RESURF层(18)具有沿着上述第二方向的条状的平面图形。

11.根据权利要求4的半导体器件，其中，该RESURF层(18)配置为矩阵状。

12.根据权利要求4的半导体器件，还包括设置在上述RESURF层(18)和上述第一绝缘膜及第一半导体层之一(50)之间的第四半导体层(52)，

其中，该基极层(12)设置在上述漂移层(11)和RESURF层(18)以及第四半导体层(52)的表面内。

13.根据权利要求12的半导体器件，还包括设置在上述RESURF层(18)和漂移层(11)之间杂质浓度比上述漂移层(11)高的第一导电类型的第五半导体层(64)。

14.根据权利要求12的半导体器件，其中，该第四半导体层(52)具有比上述漂移层(11)和RESURF层(18)低的杂质浓度.

15.根据权利要求12的半导体器件，其中，该第四半导体层(52)具有与上述漂移层(11)和RESURF层(18)之一相同的杂质浓度和与上述漂移层(11)相同的导电类型。

16.根据权利要求1的半导体器件，还包括：

设置成从上述漂移层(11)表面到达上述漏极层(10)的第一绝缘膜和第一半导体层之一(50)，该第一半导体层(50)比上述漂移层(11)和RESURF层(18)杂质浓度低，

其中，该漂移层(11)放置成介于上述第一绝缘膜及第一半导体层之一(50)和上述RESURF层(18)之间。

17.根据权利要求16的半导体器件，其中，该漂移层(11)放置成介于上述第一绝缘膜及第一半导体层之一(50)和上述漏极层(10)及RESURF层(18)之间。

18.根据权利要求16的半导体器件，还包括：

设置在上述漂移层(11)和RESURF层(18)的表面内的第二导电类型的基极层(12)；

设置在上述基极层(12)的表面内的第一导电类型的源极层(13)；和

在上述漂移层(11)和源极层(13)之间的上述基极层(12)上插入栅极绝缘膜(14)而设置的栅极(15)。

19.根据权利要求18的半导体器件，其中，该漂移层(11)在存在半导体元件的元件区域中具有沿着上述栅极(15)的第一方向的条状的平面图形；

在元件终端部，上述RESURF层(18)设置在上述漏极层(10)上，多个上述漂移层(11)设置在与第一方向正交的第二方向的上述元件终端部的上述RESURF层(18)内；和

电连接上述元件终端部的多个上述RESURF层(18)。

20.根据权利要求19的半导体器件，其中，连接上述元件终端部的多个上述RESURF层(18)，设置在上述RESURF层(18)和漂移层(11)上的导电性膜和第二半导体层之一(61)。

21.根据权利要求20的半导体器件，其中，该元件终端部的上述第一绝缘膜和第一半导体层之一(50)的上部凹入，上述漂移层(11)埋置在该凹入的区域内。

22.根据权利要求18的半导体器件，其中，在该元件终端部中，上述RESURF层(18)设置在上述漏极层(10)上，

上述漂移层(11)在存在半导体元件的元件区域中具有沿着上述栅极(15)的第一方向的条状的平面图形；

多个上述漂移层(11)设置在与上述第一方向正交的第二方向的元件终端部上；及

上述元件终端部的上述漂移层(11)具有沿着上述第二方向的条状的平面图形。

23.根据权利要求18的半导体器件，其中，该漂移层(11)配置为矩阵状。

24.根据权利要求18的半导体器件，还包括设置在上述漂移层(11)和上述第一绝缘膜及第一半导体层之一(50)之间的第三半导体层(52)，

其中，该基极层(12)设置在上述漂移层(11)和RESURF层(18)以及第三半导体层(52)的表面内。

25.根据权利要求24的半导体器件，其中，该第三半导体层(52)具有比上述漂移层(11)和RESURF层(18)低的杂质浓度。

26.根据权利要求24的半导体器件，其中，该第三半导体层(52)具有与上述漂移层(11)和RESURF层(18)之一相同的杂质浓度和与上述漂移层(11)相同的导电类型。

27.根据权利要求18的半导体器件，其中，该漂移层(11)的内壁底面位于比上述RESURF层(18)的底面深的位置上。

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