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CN1755934A - 一种半导体器件 - Google Patents

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CN1755934A
CN1755934A CNA2005100828003A CN200510082800A CN1755934A CN 1755934 A CN1755934 A CN 1755934A CN A2005100828003 A CNA2005100828003 A CN A2005100828003A CN 200510082800 A CN200510082800 A CN 200510082800A CN 1755934 A CN1755934 A CN 1755934A
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nonvolatile memory
gate
semiconductor device
nonvolatile
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坂井健志
石井泰之
金丸恭弘
桥本孝司
水野真
奥山幸祐
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Abstract

提高了具有非易失性存储单元的半导体器件的集成度和重写次数。第一MONOS型非易失性存储元件和第二MONOS型非易失性存储元件一起安装在同一衬底上，其中第二MONOS型非易失性存储元件具有比第一MONOS型非易失性存储元件更大的栅极宽度，并且第一MONOS型非易失性存储元件用于存储几乎不重写的程序数据，以及第二MONOS型非易失性存储元件用于存储频繁重写的处理数据。

Description

一种半导体器件
相关申请的交叉引用
本申请要求于2004年9月29日提交的日本专利申请No.2004-284123的优先权，据此将其内容通过参考引入本申请。
技术领域
本发明涉及一种半导体器件，并且特别地涉及一种可有效应用于具有非易失性存储元件的半导体器件的技术。
背景技术
对于半导体器件，例如已知一种被称为闪存的非易失性半导体存储器件。在闪存的存储单元中，已知单晶体管系统包括一个非易失性元件，或者双晶体管系统包括串联连接的一个非易失性存储元件和一个选择MISFET(金属绝缘体半导体场效应晶体管)。在非易失性存储元件中，已知，浮动栅型非易失性存储元件，其中将数据存储在半导体衬底和控制栅电极之间的浮动栅电极中；MNOS(金属氮氧化物半导体)型非易失性存储元件，其中将ON(氧化物/氮化物)膜用作半导体衬底和栅电极之间的栅绝缘膜(数据存储绝缘膜)，并且将数据存储在该栅绝缘膜中；和MONOS(金属氧化物氮化物氧化物半导体)型非易失性存储元件，其中将ONO(氧化物/氮化物/氧化物)膜用作半导体衬底和栅电极之间的栅绝缘膜(数据存储绝缘膜)，并且将数据存储在该栅绝缘膜中。
JP-A-2002-164449公开了一种具有多存储配置的非易失性存储元件，其中，经由数据存储绝缘膜将存储栅电极布置在半导体衬底的主表面上，并且将开关栅电极布置在存储栅电极的两侧上。
发明内容
例如在MONOS型非易失性存储元件中，由于通过从半导体衬底侧将热空穴注入到电荷存储绝缘膜的氮化硅膜中，执行数据擦除，所以电荷存储绝缘膜根据重写次数而恶化。从而，在MONOS型非易失性存储元件中，由于电荷存储绝缘膜在擦除中的恶化，重写次数受到了限制。
因此，为了提高重写次数，本发明人研究了电荷存储绝缘膜的恶化，结果本发明人发现，通过增加栅极宽度Wg(沟道宽度)来增加驱动电流(Ids)，能够抑制电荷存储绝缘膜的恶化。然而，当栅极宽度增加时，由于非易失性存储元件(单元尺寸)所占面积也增加，所以集成度降低。
MONOS型非易失性存储元件用来存储程序数据，该程序数据用于操作诸如CPU或DSP的逻辑运算电路。MONOS型非易失性存储元件还用来存储通过执行程序已处理的数据(处理数据)。根据本发明人在市场需求方面的调查，发现例如在同时安装有非易失性存储器和逻辑运算电路的微型计算机中，尽管需求具有容量为1M字节或更多的高速大容量非易失性存储器，但需要频繁重写的内存容量却很小，约为32K字节。因此，本发明人集中在MONOS型非易失性存储元件的应用方面，从而做出了本发明。
本发明旨在提供一种技术，通过这种技术能提高具有非易失性存储元件的半导体器件的集成度和重写次数。
根据对说明书和附图的描述，将阐明本发明的以上及其他目的和新颖特征。
以下将对本申请中公开的本发明中的代表性方面的概要进行简要描述。
通过将第一MONOS型非易失性存储元件和第二MONOS型非易失性存储元件一起安装在同一衬底上，与第一MONOS型非易失性存储元件相比，第二MONOS型非易失性存储元件具有更大的栅极宽度，由此实现了本发明的目的，其中第一MONOS型非易失性存储元件用于存储几乎不重写的程序数据，而第二MONOS型非易失性存储元件用于存储频繁重写的处理数据(通过执行程序处理的数据)。
以下将对通过本申请中公开的本发明中的代表性方面获得的优点进行简要描述。
根据本发明，能提高具有非易失性存储元件的半导体器件的高集成度和重写次数。
附图说明
图1是作为本发明的第一实施例的微型计算机的平面布局图；
图2是表示安装在图1的微型计算机中的程序非易失性存储模块的一部分的等效电路图；
图3是表示安装在图1的微型计算机中的程序非易失性存储模块的该部分的示意平面图；
图4是沿着图3的a-a’线的示意剖面图；
图5是沿着图3的b-b’线的示意剖面图；
图6是沿着图3的c-c’线的示意剖面图；
图7是表示安装在图1的微型计算机中的数据非易失性存储模块的一部分的示意平面图；
图8是表示安装在图1的微型计算机中的数据非易失性存储模块的该部分的示意平面图；
图9是沿着图8的d-d’线的示意剖面图；
图10是沿着图8的e-e’线的示意剖面图；
图11是沿着图8的f-f’线的示意剖面图；
图12是表示安装有图1的微型计算机的IC卡的示意剖面图；
图13是表示非易失性存储元件的重写次数和重写时间之间的关系的示图；
图14是表示由于非易失性存储元件的擦除而引起的电荷存储绝缘膜的恶化模型的视图；
图15是表示在非易失性存储元件中，当栅极宽度W(存储单元的宽度)变化时，擦除时间与重写次数之间的依赖关系的示图；
图16是表示在非易失性存储元件中，当栅极宽度W(存储单元的宽度)变化时，阈值电压(擦除时的Vth)与驱动电流(擦除时的Ids)之间的关系的示图；
图17是作为本发明的第二实施例的微型计算机的平面布局图；
图18是表示在图17中的非易失性存储模块的一部分的等效电路图；
图19是表示在图17中的非易失性存储模块的该部分的示意平面图；
图20是沿着图19的g-g’线的示意剖面图；
图21是沿着图19的h-h’线的示意剖面图；
图22是表示安装在作为本发明的第三实施例的微型计算机中的程序非易失性存储模块的一部分的示意平面图；
图23是沿着图22的i-i’线的示意剖面图；
图24是沿着图22的j-j’线的示意剖面图；
图25是沿着图22的k-k’线的示意剖面图；
图26是表示安装在作为本发明的第三实施例的微型计算机中的数据非易失性存储模块的一部分的示意平面图；
图27是沿着图26的l-l’线的示意剖面图；
图28是沿着图27的m-m’线的示意剖面图；
图29是沿着图26的n-n’线的示意剖面图；
图30是表示由于非易失性存储元件的擦除而引起的电荷存储绝缘膜的恶化模型的视图；
图31是表示第四实施例的非易失性存储模块的一部分的等效电路图；
图32是表示图31的非易失性存储模块的一部分的示意平面图；
图33是沿着图32的o-o’线的示意剖面图；
图34是沿着图32的p-p’线的示意剖面图；
图35是沿着图32的q-q’线的示意剖面图；
图36是表示次位线连接到图31的非易失性存储模块的示意平面图；以及
图37是表示图31的修改的示意平面图。
具体实施方式
此后，将参照附图对本发明的实施例进行详细描述。在所有用于描述本发明的实施例的附图中，具有相似功能的元件用同样的参考标记标出，并且省略对它们的重复描述。
(第一实施例)
在第一实施例中，描述了一个例子，在这个例子中，将本发明应用到具有非易失性存储元件的微型计算机，其中在该非易失性存储元件中，对于数据的擦除，是将注入到电荷存储绝缘膜的氮化硅膜的电子发射到栅电极。
图1至图12是根据本发明的第一实施例的微型计算机(半导体器件)的视图，其中，
图1是微型计算机的平面布局图；
图2是表示安装在图1的微型计算机中的程序非易失性存储模块的一部分的等效电路图；
图3是表示安装在图1的微型计算机中的程序非易失性存储模块的该部分的示意平面图；
图4是沿着图3的a-a’线的示意剖面图；
图5是沿着图3的b-b’线的示意剖面图；
图6是沿着图3的c-c’线的示意剖面图；
图7是表示安装在图1的微型计算机中的数据非易失性存储模块的一部分的示意平面图；
图8是表示安装在图1的微型计算机中的数据非易失性存储模块的该部分的示意平面图；
图9是沿着图8的d-d’线的示意剖面图；
图10是沿着图8的e-e’线的示意剖面图；
图11是沿着图8的f-f’线的示意剖面图；以及
图12是表示安装有图1的微型计算机的IC卡的示意剖面图。
如图1中所示，第一实施例的微型计算机20a主要包括p型半导体衬底1，该半导体衬底1包括例如单晶硅(此后，简称为硅衬底)。硅衬底1在垂直于厚度方向的平面中为方形，例如在第一实施例中为宽约5.14mm、长约5.24mm的长方形。
在硅衬底1的主表面上(用于形成电路的表面，或用于形成元件的表面)，安装程序非易失性存储模块(单元)21、数据非易失性存储模块22、外围电路模块23、RAM(随机存取存储器)模块24和逻辑运算电路模块25。每个模块通过互连沟道区域隔开。
在RAM模块24中，形成诸如DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)的存储器的电路。在逻辑运算电路模块25中，形成诸如CPU(中央处理器)或DSP(数字信号处理器)的逻辑运算电路。
在程序非易失性存储模块21中，如图2中所示，以矩阵图形(阵列图形)布置多个存储单元Mc1。一个存储单元Mc1包括一个如图4中所示的非易失性存储元件Qm1。在数据非易失性存储模块22中，如图7中所示，以矩阵图形(阵列图形)布置多个存储单元Mc2。一个存储单元Mc2包括一个如图9中所示的非易失性存储元件Qm2。
如图2和图3中所示，在程序非易失性存储模块21中，布置沿X方向延伸的多个栅极互连16、多个栅极互连17、多个源极互连18和多个位线选择线CL，此外，布置沿着Y方向延伸的多个次位线15和多个主位线19。每个次位线15电连接到对应于每个次位线15所设置的读出放大器SA。
如图7和图8中所示，在数据非易失性存储模块22中，如程序非易失性存储模块21那样，布置沿着X方向延伸的多个栅极互连16、多个栅极互连17、多个源极互连18和多个位线选择线CL，此外，布置沿着Y方向延伸的多个次位线15和多个主位线19。每个次位线15电连接到对应于每个次位线15所设置的读出放大器SA。虽然存储阵列的配置类似于程序非易失性存储模块，但与用于程序的阵列相比，设计用于数据的阵列，使得其存储单元在栅极宽度方向(沟道宽度方向)上的长度更大。明确地说，形成阵列使得在程序非易失性存储模块21的非易失性存储元件Qm1的栅极宽度(沟道宽度)Wp和数据非易失性存储模块22的非易失性存储元件Qm2的栅极宽度(沟道宽度)Wd之间，构成Wd＞Wp的关系。
如图3、图5和图6、图8、以及图10和图11中所示，在硅衬底1的主表面上，选择性地形成用于隔开工作区域的元件隔离区域2，其中工作区域用作形成晶体管元件的区域。元件隔离区域2是利用例如已知的STI(浅槽隔离)技术形成，但并不局限于这种技术。通过在硅衬底1的主表面上形成浅槽(例如，槽深约300nm)，然后使用CVD(化学气相淀积)法在硅衬底1的主表面上形成包括例如氧化硅膜的绝缘膜，之后使用CMP(化学机械抛光)法执行平坦化使得绝缘被选择性地保留在浅槽内，由此形成使用STI技术的元件隔离区域2。作为用于形成元件隔离区域2的另一种方法，可以采用使用热氧化法的LOCOS(硅的局部氧化)法。
在程序非易失性存储模块21中，如图4中所示，p型阱区域3形成在硅衬底1的主表面的工作区域中，并且形成存储单元Mc1的非易失性存储元件Qm1形成在p型阱区域3中。如图4至图6中所示，非易失性存储元件Qm1配置成具有沟道形成区域、作为电荷存储部分的电荷存储绝缘膜5、存储栅电极MG、栅绝缘膜8、控制栅电极CG和源极以及漏极区域，并且其具有这样的配置，即在等效电路中控制MISFET(旁路晶体管)和MONOS FET串联连接。
经由作为数据存储部分的栅绝缘膜5，将存储栅电极MG设置在硅衬底1的主表面的工作区域中。存储栅电极MG由例如掺杂有用于降低电阻值的杂质的多晶硅膜形成。在存储栅电极MG的上表面上，以其覆盖上表面的方式，设置包括例如氧化硅膜的绝缘膜(帽绝缘膜)6。
电荷存储绝缘膜5由ONO(氧化物/氮化物/氧化物)形成，并且在实施例中，膜5由例如从硅衬底1的主表面侧以氧化硅膜(SiO)5a/氮化硅膜(SiN)5b/氮氧化硅膜(SiON)5c这样的顺序布置的ONO膜形成。
在存储栅电极MG的栅极长度方向上，将与存储栅电极MG对准形成的侧壁间隔层7，分别设置在位于存储栅电极MG的相对侧的两个侧壁上。侧壁间隔层7由例如包括氧化硅膜的绝缘膜形成。
经由栅绝缘膜8，将控制栅电极CG设置在硅衬底1的主表面的工作区域中。邻近于存储栅电极MG设置控制栅电极CG，控制栅电极CG的栅极长度沿着存储栅电极MG的栅极长度方向。在实施例中，控制栅电极CG具有这样的配置，其中控制栅电极CG部分地放置在存储栅电极MG上，并且通过绝缘膜6和侧壁间隔层7之一与存储栅电极MG电隔离。存储栅电极CG由例如掺杂有用于降低电阻值的杂质的多晶硅膜形成，以及栅绝缘膜8由例如氧化硅膜形成。
在两个侧壁间隔层7中的另一个侧壁间隔层7的外侧(在与控制栅电极CG侧相对的侧)，设置与另一个侧壁间隔层7对准形成的侧壁间隔层10。此外，在控制栅电极CG的外侧，设置与控制栅电极CG对准形成的侧壁间隔层10。侧壁间隔层10由例如包括氧化硅膜的绝缘膜形成。
源极和漏极区域配置成具有一对n型半导体区域(扩展区域)9和一对n型半导体区域(接触区域)11a，11b。在这对n型半导体区域9中，n型半导体区域9之一与另一个侧壁间隔层7(在与控制栅电极CG侧相对的侧)对准地设置在硅衬底1的主表面上，而n型半导体区域9的另一个与设置在控制栅电极CG外侧的侧壁间隔层10对准地设置在硅衬底1的主表面上。在这对n型半导体区域11a、11b中，n型半导体区域之一11b与另一个侧壁间隔层10(在存储栅电极MG侧)对准地设置在硅衬底1的主表面上，而n型半导体区域的另一个11a与在控制栅电极CG侧的侧壁间隔层10对准地设置在硅衬底1的主表面上。
沟道形成区域设置在控制栅电极CG和存储栅电极MG紧下方，换句话说，设置在源极和漏极区域之间的硅衬底1的表面上。在沟道形成区域中，设置p型半导体区域4。p型半导体区域4设置成与存储栅电极MG相对，并与n型半导体区域9之一(在MG侧)形成pn结。
在Y方向上彼此相邻的非易失性存储元件Qm1中，漏极区域(n型半导体区域11a)和源极区域(n型半导体区域11b)结合。如图3中所示，n型半导体区域11b沿着X方向延伸，并用作图2中所示的源极互连18。也就是说，沿着X方向延伸的源极互连18由n型半导体区域11b形成。
如图3和图5中所示，在X方向上彼此相邻的非易失性存储元件Qm1中，相应的存储栅电极MG由沿着X方向延伸的栅极互连16的一部分形成，换句话说，与栅极互连16集成。此外，如图3和图6中所示，在X方向上彼此相邻的非易失性存储元件Qm1中，相应的控制栅电极CG由沿着X方向延伸的栅极互连的一部分形成，换句话说，与栅极互连17集成。栅极互连16和17由例如掺杂有用于降低电阻值的杂质的多晶硅膜形成。
如图4和图6中所示，布置在程序非易失性存储模块21中的非易失性存储元件Qm1覆盖有层间绝缘膜12，该层间绝缘膜12设置在硅衬底1的主表面上，并且在层间绝缘膜12上布置沿着Y方向延伸的多个次位线15。次位线15由诸如铝膜、铝合金膜、铜膜或铜合金膜的导电金属膜形成。层间绝缘膜12由例如氧化硅膜形成。
在Y方向上彼此相邻的非易失性存储元件Qm1的漏极区域(n型半导体区域11a)上，设置从层间绝缘膜12的表面延伸到n型半导体区域11a的连接孔13，并且将导电塞(conductive plug)14填充到连接孔13中。在Y方向上彼此相邻的非易失性存储元件Qm1的漏极区域(n型半导体区域11a)，经由导电塞14电连接到次位线15，该次位线15在层间绝缘膜12上方延伸。
数据非易失性存储模块22具有与程序非易失性存储模块21基本上相似的配置，如图7和图8中所示。此外，布置在数据非易失性存储模块22的非易失性存储元件Qm2具有与非易失性存储元件Qm1基本上相似的配置，如图9至图11中所示。然而，非易失性存储元件Qm2的栅极宽度(沟道宽度)Wd大于非易失性存储元件Qm1的栅极宽度(沟道宽度)Wp，这将在稍后详细描述。
如图2和图7中所示，非易失性存储元件Qm1和Qm2具有这样的配置，即在等效电路中MONOS FET和控制MISFET(旁路晶体管)串联连接，其中当热电子注入到存储栅电极MG下方的电荷存储绝缘膜5中的氮化硅膜5b中的陷阱中时，MONOS FET的阈值电压(在存储栅电极MG下方一点处的阈值电压Vth)变化，并且包括串联连接的控制MISFET和MONOS FET的整个系统的阈值电压(整个系统的阈值电压包括在控制栅电极CG的阈值电压和在存储栅电极MG的阈值电压)也变化。也就是说，非易失性存储元件Qm1和Qm2具有这样的配置，即电荷存储在电荷存储绝缘膜5中，由此控制在源极和漏极之间流动的漏电流的阈值电压，用于存储操作。
在电荷存储绝缘膜5中，热电子注入到其中的膜并非特别局限于氮化硅(SiN)膜，还可以由在膜中包含氮的、诸如氮氧化硅(SiON)膜的绝缘膜形成。当这种氮氧化硅膜用于形成绝缘膜时，与使用氮化硅膜的情形相比，能提高电荷存储绝缘膜5的耐电压。因此，能提高对载流子迁移率降低的抵抗性，这种载流子迁移率的降低根据稍后将描述的热电子或热空穴的注入次数、发生在存储栅电极MG下方的衬底表面处(衬底和电荷存储绝缘膜之间的界面的附近)。
通过施加例如1V的电压到漏极区域的n型半导体区域11a、6V的电压到源极区域的n型半导体区域11b、12V的电压到存储栅电极MG、1.5V的电压到控制栅电极CG以及0V的电压到p型阱区域3，并由此从存储栅电极MG下方的沟道形成区域侧(衬底1侧)将热电子注入到电荷存储绝缘膜5的氮化硅膜5b中，执行对非易失性存储元件Qm1和Qm2的写入操作。通过使电子穿过作为电荷存储绝缘膜5的底层的氧化硅膜5a，执行热电子的注入。
通过施加例如0V的电压到源极和漏极区域、14V的电压到存储栅电极MG以及0V的电压到控制栅电极CG和p型阱区域3，并由此使电子隧穿过作为电荷存储绝缘膜5的顶层的氮氧化硅膜5c，以及将电子从电荷存储绝缘膜5的氮化硅膜5b发射到存储栅电极MG，由此执行对非易失性存储元件Qm1和Qm2的擦除。
通过分别施加例如0V的电位到源极区域、1.5V的电位到漏极区域、1.5V的电位到存储栅电极MG和控制栅电极CG、以及0V的电位到p型阱区域3，执行从非易失性存储元件Qm1和Qm2的读出。
在存储栅电极MG下方的非易失性存储元件Qm2的栅极宽度Wgm2(见图10)大于在存储栅电极MG下方的非易失性存储元件Qm1的栅极宽度Wgm1(见图5)；并且在控制栅电极CG下方的非易失性存储元件Qm2的栅极宽度Wgc2(见图11)大于在控制栅电极CG下方的非易失性存储元件Qm1的栅极宽度Wgc1(见图6)。也就是说，非易失性存储元件Qm2的栅极宽度(沟道宽度)Wd大于非易失性存储元件Qm1的栅极宽度(沟道宽度)Wp。在第一实施例中，非易失性存储元件Qm2的栅极宽度例如约为非易失性存储元件Qm1的栅极宽度的三倍。
在程序非易失性存储模块21和数据非易失性存储模块22中，如在图5和图6、以及图10和图11中所示，栅极互连16和17在工作区域和元件隔离区域2上方延伸。因此，在非易失性存储元件Qm1和Qm2中，在存储栅电极MG下方的栅极宽度Wgm1、Wgm2和在控制栅电极CG下方的栅极宽度Wgc1、Wgc2由元件隔离区域2界定。在存储栅电极MG下方的栅极长度和在控制栅电极CG下方的栅极长度由源极和漏极区域之间的长度界定。在第一实施例中，非易失性存储元件Qm1和Qm2的栅极长度例如约为0.5μm，非易失性存储元件Qm1的栅极宽度例如约为0.32μm，以及非易失性存储元件Qm2的栅极宽度例如约为1.0μm。
布置在程序非易失性存储模块21中的非易失性存储元件Qm1用于存储程序数据，该程序数据用于操作布置在逻辑运算电路模块25中的诸如CPU或DSP的逻辑运算电路。布置在数据非易失性存储模块22中的非易失性存储元件Qm2用于存储处理数据，该处理数据通过执行程序已处理。也就是说，第一实施例的微型计算机20a具有一起安装在同一衬底上的MONOS型非易失性存储元件Qm1和MONOS型非易失性存储元件Qm2，与MONOS型非易失性存储元件Qm1相比，MONOS型非易失性存储元件Qm2具有更大的栅极宽度，其中MONOS型非易失性存储元件Qm1用于存储几乎不重写的程序数据，而MONOS型非易失性存储元件Qm2用于存储频繁重写的处理数据。
将以这种方式配置的微型计算机20a安装在如图12中所示的非接触IC卡30中。
这里，将描述MONOS型非易失性存储元件的重写次数。
图13是表示重写次数和重写时间之间的关系的视图，而图14是表示由于擦除引起的电荷存储绝缘膜的恶化模型的视图。
在第一实施例的非易失性存储元件Qm1中，通过将热电子从存储栅电极MG下方的沟道形成区域侧(衬底1侧)注入到电荷存储绝缘膜5的氮化硅膜5b中，执行数据写入，以及通过使电子隧穿过作为电荷存储绝缘膜5的顶层的氮氧化硅膜5c，并将电子从电荷存储绝缘膜5的氮化硅膜5b发射到存储栅电极MG，执行数据重写。在这样的非易失性存储元件Qm1中，如图13中所示，重写时间以约1000倍的数量级增加，因此对于产品的重写操作变得不可能。这被认为是由于擦除中电荷存储绝缘膜的恶化造成。因为通过对非易失性存储元件Qm1中的存储栅电极MG施加正向偏压、使用FN完整提取(FN entireextraction)执行数据擦除，所以认为恶化主要是氮氧化硅膜5c的恶化，如图14中所示。
图15是表示当非易失性存储元件的栅极宽度W(存储单元的宽度)变化时，重写次数与擦除时间之间的依赖关系的视图，而图16是表示当非易失性存储元件的栅极宽度W(存储单元的宽度)变化时，阈值电压(擦除时的Vth)和驱动电流(擦除时的Ids)之间的关系的视图。虽然栅极宽度W变化，但是将擦除状态定义为有固定电流流过的时刻(point)。在一个例子中，如图15所示，非易失性存储元件的栅极宽度W(存储单元的宽度)增加约三倍，由此能有效地确保重写次数以两个数量级或更多数量级增加。这是因为擦除状态定义为有固定电流流过的时刻。如图16中所示，根据在固定电压(擦除时的Vth)下是否有定义的驱动电流Ids(擦除时的Ids)流过，确定擦除状态。在非易失性存储元件的栅极宽度W(存储单元的宽度)较大的情况中，由于驱动功率大，能有效地降低Vth的变化，并因此能降低引起恶化的擦除应力。因此，由于能在抑制恶化的情况下提高抗重写性，从而能提高重写次数。
然而在例子中，因为非易失性存储元件(存储单元)在尺寸上增加了约三倍，所以降低了集成度。因此，如第一实施例那样，使用具有小栅极宽度W的非易失性存储元件Qm1来存储几乎不重写的程序数据，而使用具有大栅极宽度W的非易失性存储元件Qm2来存储频繁重写的处理数据，由此能抑制由非易失性存储元件的栅极宽度W增加引起的集成度的降低，或者与下列情形相比，能提高集成度，在该情形中，使用具有大栅极宽度W的非易失性存储元件Qm2来存储几乎不重写的程序数据并且来存储频繁重写的处理数据。
这样，根据第一实施例，能提高微型计算机20a的重写次数和集成度。
(第二实施例)
在第一实施例中描述了这样的例子，其中，用于存储程序数据的非易失性存储元件与用于存储处理数据的非易失性存储元件分开，以形成两个非易失性存储模块；而在第二实施例中，将描述这样的例子，其中，用于存储程序数据的非易失性存储元件和用于存储处理数据的非易失性存储元件安装在一起，以形成一个非易失性存储模块。
图17至图21是根据作为本发明的第二实施例的微型计算机的视图；其中，
图17是微型计算机的平面布局图；
图18是表示图17的非易失性存储模块的一部分的等效电路图；
图19是表示图17的非易失性存储模块的一部分的示意平面图；
图20是沿着图19的g-g’线的示意剖面图；和
图21是沿着图19的h-h’线的示意剖面图。
如图17中所示，在第二实施例的微型计算机20b中，在硅衬底1的主表面上安装非易失性存储模块26、外围电路模块23、RAM模块24和逻辑运算电路模块25。每个模块通过互连沟道区域隔开。
如图18和图19中所示，在非易失性存储模块26中，第一单元阵列和第二单元阵列沿着X方向交替地进行布置，其中第一单元阵列包括沿Y方向布置的多个存储单元Mc1(非易失性存储元件Qm1)，以及第二单元阵列包括沿X方向布置的多个存储单元Mc2(非易失性存储元件Qm2)。
在X方向上彼此相邻的非易失性存储元件Qm1和Qm2中，如图19和图20中所示，每个存储栅电极MG由沿X方向延伸的栅极互连16的一部分形成，换句话说，与栅极互连16集成。此外，在X方向上彼此相邻的非易失性存储元件Qm1和Qm2中，如图19和图21中所示，每个控制栅电极CG由沿X方向延伸的栅极互连17的一部分形成，换句话说，与栅极互连17集成。
非易失性存储元件Qm1用于存储程序数据，该程序数据用于操作布置在逻辑运算电路模块25中的诸如CPU或DSP的逻辑运算电路。非易失性存储元件Qm2用于存储处理数据，该处理数据通过执行程序已处理。也就是说，非易失性存储模块26具有这样的配置，其中，非易失性存储模块26具有用于存储程序数据的非易失性存储元件Qm1和用于存储处理数据的非易失性性存储元件Qm2，两个元件Qm1和Qm2一起安装在其中，该非易失性存储元件Qm2具有比非易失性存储元件Qm1的栅极宽度Wp更大的栅极宽度Wd。也就是说，形成模块，使得非易失性存储元件Qm1的栅极宽度(沟道宽度)Wp和非易失性存储元件Qm2的栅极宽度(沟道宽度)Wd之间构成Wd＞Wp的关系。
在这样配置的微型计算机20b中，如第一实施例那样，能提高重写次数和集成度。
此外，由于读出放大器SA配置成对于用来存储程序数据的非易失性存储元件Qm1和用来存储处理数据的非易失性存储元件Qm2公用，所以与第一实施例中的模块相比，能制作出更小的非易失性存储模块。
(第三实施例)
在第一和第二实施例中，描述了这样的例子，其中，将本发明应用到具有这样的非易失性存储元件的微型计算机中，在该非易失性存储元件中，把注入到电荷存储绝缘膜的氮化硅膜中的电子发射到栅电极，以用于数据擦除；而在第三实施例中，将描述这样的例子，其中，从存储栅电极下方的沟道形成区域侧(衬底1侧)，将热空穴注入到电荷存储绝缘膜的氮化硅膜中，以用于数据擦除。
图22至图29是根据作为本发明的第三实施例的微型计算机的视图；其中，
图22是表示安装在微型计算机中的程序非易失性存储模块的一部分的示意平面图；
图23是沿着图22的i-i’线的示意剖面图；
图24是沿着图22的j-j’线的示意剖面图；
图25是沿着图22的k-k’线的示意剖面图；
图26是表示安装在微型计算机中的数据非易失性存储模块的一部分的示意平面图；
图27是沿着图26的l-l’线的示意剖面图；
图28是沿着图26的m-m’线的示意剖面图；
图29是沿着图26的n-n’线的示意剖面图。
第三实施例的微型计算机具有与第一实施例的微型计算机基本上相似的配置，但存储单元Mc1和Mc2具有不同的元件结构。
在程序非易失性存储模块21中，图22中所示的多个存储单元Mc1以矩阵图形布置。一个存储单元Mc1包括一个图23中所示的非易失性存储元件Qm3。在数据非易失性存储模块22中，图26中所示的多个存储单元Mc2以矩阵图形布置。一个存储单元Mc2包括一个图27中所示的非易失性存储元件Qm4。
如图23中所示，非易失性存储元件Qm3配置成具有沟道形成区域、栅绝缘膜42、控制栅电极CG、作为电荷存储部分的电荷存储绝缘膜5、存储栅电极MG、以及源极和漏极区域，并具有这样的配置，即控制MISFET(旁路晶体管)和MONOS FET在等效电路中串联连接。
经由包括例如氧化硅膜的栅绝缘膜42，将控制栅电极CG设置在硅衬底1的主表面的工作区域中。在位于控制栅电极CG的沟道长度方向上彼此相对侧上的两个侧壁面之一的侧上，沿着这个侧壁面和硅衬底1的主表面，设置电荷存储绝缘膜5。邻近于控制栅电极CG设置存储栅电极MG，明确地说，经由电荷存储绝缘膜5，将存储栅电极MG设置在控制栅电极CG的侧壁面侧之一，该电荷存储绝缘膜5在电极MG和硅衬底1之间，以及在电极MG和控制栅电极CG之间。控制栅电极CG和存储栅电极MG分别沿着它们的栅极长度方向布置。
电荷存储绝缘膜5由ONO(氧化物/氮化物/氧化物)膜形成，以及在实施例中，由包括例如氧化硅(SiO)膜5a、氮化硅(SiN)膜5b和氧化硅(SiO)膜5a的ONO膜形成，并且该ONO膜从硅衬底1的主表面侧以这种顺序布置。
在控制栅电极CG的另一个侧壁面侧(与其上设置存储栅电极MG的侧壁面相对的侧壁面侧)，设置与控制栅电极CG对准形成的侧壁间隔层45，并且在控制栅电极MG的外侧，设置与存储栅电极MG对准形成的侧壁间隔层45。侧壁间隔层45由包括例如氧化硅膜的绝缘膜形成。
源极和漏极区域配置成具有一对n型半导体区域(扩展区域)44和一对n型半导体区域(接触区域)46a，46b。在这对n型半导体区域44中，n型半导体区域44之一与控制栅电极CG对准地设置在硅衬底1的主表面上，而n型半导体区域44的另一个与存储栅电极MG对准地设置在硅衬底1的主表面上。在这对n型半导体区域46a、46b中，一个n型半导体区域46a与在控制栅电极CG侧的侧壁间隔层45对准地设置在硅衬底1的主表面上，而另一个n型半导体区域46b与存储栅电极MG外侧的侧壁间隔层45对准地设置在硅衬底1的主表面上。
沟道形成区域设置在控制栅电极CG和存储栅电极MG紧下方，换句话说，设置在源极和漏极区域间的硅衬底1的表面上。在沟道形成区域中，设置p型半导体区域41和43。将p型半导体区域41设置成与控制栅电极CG相对，并与控制栅电极CG侧的n型半导体区域44形成pn结。将p型半导体区域43设置成与存储栅电极MG相对，并与p型半导体区域41接触，以及与存储栅电极MG侧的n型半导体区域41形成pn结。
在Y方向上彼此相邻的非易失性存储元件Qm3中，漏极区域(n型半导体区域46a)和源极区域(n型半导体区域46b)结合。如图22中所示，n型半导体区域46b沿着X方向延伸，并用作源极互连18。
在X方向上彼此相邻的非易失性存储元件Qm3中，相应的存储栅电极MG由沿着X方向延伸的栅极互连16的一部分形成，如图22和图24中所示，换句话说，与栅极互连16集成。此外，在X方向上彼此相邻的非易失性存储元件Qm3中，如图22和图25所示，相应的控制栅电极CG由沿着X方向延伸的栅极互连17的一部分形成，换句话说，与栅极互连17集成。
如图23至图25中所示，布置在程序非易失性存储模块21中的非易失性存储元件Qm3，覆盖有设置在硅衬底1的主表面上的层间绝缘膜12，并且在层间绝缘膜12上布置沿着Y方向延伸的多个次位线15。
在Y方向上彼此相邻的非易失性存储元件Qm3的漏极区域(n型半导体区域46a)上，设置从层间绝缘膜12的表面延伸到n型半导体区域46a的连接孔13，并且将导电塞14填充到连接孔13中。在Y方向上彼此相邻的非易失性存储元件Qm3的漏极区域(n型半导体区域46a)经由导电塞14电连接到在层间绝缘膜12上方延伸的次位线15。
数据非易失性存储模块22具有与程序非易失性存储模块21基本上相似的配置。此外，布置在数据非易失性存储模块22中的非易失性存储元件Qm4具有与非易失性存储元件Qm3基本上相似的配置，如图27至图29中所示。然而，非易失性存储元件Qm4的栅极宽度(沟道宽度)Wd大于非易失性存储元件Qm3的栅极宽度(沟道宽度)Wp，如第一实施例那样。
非易失性存储元件Qm3和Qm4具有这样的配置，即MONOS FET和控制MISFET(旁路晶体管)在等效电路中串联连接，其中当热电子注入到存储栅电极MG下方的电荷存储绝缘膜5中的氮化硅膜5b中的陷阱中时，MONOS FET的阈值电压(在存储栅电极MG下方一点处的阈值电压Vth)变化，并且包括串联连接的控制MISFET和MONOS FET的整个系统的阈值电压(整个系统的阈值电压包括在控制栅电极CG的阈值电压和在存储栅电极MG的阈值电压)也变化。也就是说，非易失性存储元件Qm3和Qm4具有这样的配置，即其中电荷存储在电荷存储绝缘膜5中，由此控制在源极和漏极之间流动的漏电流的阈值电压，以用于存储操作。
通过施加例如1V的电压到漏极区域的n型半导体区域46a、6V的电压到源极区域12的n型半导体区域46b、12V的电压到存储栅电极MG、1.5V的电压到控制栅电极CG、以及0V的电压到p型阱区域3，由此从存储栅电极MG下方的沟道形成区域侧(衬底1侧)，将热电子注入到电荷存储绝缘膜5的氮化硅膜5b中，执行对非易失性存储元件Qm3和Qm4的写入操作。通过使电子穿过作为电荷存储绝缘膜5的底层的氧化硅膜5a，执行热电子的注入。
通过分别施加例如0V的电压到漏极区域、7V的电压到源极区域、-6V的电压到存储栅电极MG、以及0V的电压到控制栅电极CG和p型阱区域3，由此使热空穴穿过作为电荷存储绝缘膜5的底层的氧化硅膜5a，并从存储栅电极MG下方的沟道形成区域侧(衬底1侧)，将热空穴注入到电荷存储绝缘膜5的氮化硅膜5b中，执行非易失性存储元件Qm3和Qm4的擦除。
通过分别施加例如0V的电位到源极区域、1.5V的电位到漏极区域、1.5V的电位到存储栅电极MG和控制栅电极CG、以及0V的电位到p型阱区域3，执行从非易失性存储元件Qm3和Qm4的读出。
在存储栅电极MG下方的非易失性存储元件Qm4的栅极宽度Wgm4(见图28)大于在存储栅电极MG下方的非易失性存储元件Qm3的栅极宽度Wgm3(见图24)；并且在控制栅电极CG下方的非易失性存储元件Qm4的栅极宽度Wgc4(见图29)大于在控制栅电极CG下方的非易失性存储元件Qm3的栅极宽度Wgc3(见图25)。也就是说，非易失性存储元件Qm4的栅极宽度(沟道宽度)Wd大于非易失性存储元件Qm3的栅极宽度(沟道宽度)Wp。在第三实施例中，非易失性存储元件Qm4的栅极宽度例如约为非易失性存储元件Qm3的栅极宽度的三倍。
在程序非易失性存储模块21和数据非易失性存储模块22中，如在图24和图25、以及图28和图29中所示，栅极互连16和17在工作区域和元件隔离区域2上方延伸。因此，在非易失性存储元件Qm3和Qm4中，在存储栅电极MG下方的栅极宽度Wgm3、Wgm4和在控制栅电极CG下方的栅极宽度Wgc3、Wgc4由元件隔离区域2界定。在存储栅电极MG下方的栅极长度和在控制栅电极CG下方的栅极长度由源极和漏极区域之间的长度界定。在第三实施例中，非易失性存储元件Qm3和Qm4的栅极长度例如约为0.25μm，非易失性存储元件Qm3的栅极宽度例如约为0.3μm，以及非易失性存储元件Qm4的栅极宽度例如约为1.0μm。
布置在程序非易失性存储模块21中的非易失性存储元件Qm3用于存储程序数据，该程序数据用于操作布置在逻辑运算电路模块25中的诸如CPU或DSP的逻辑运算电路。布置在数据非易失性存储模块22中的非易失性存储元件Qm4用于存储处理数据，该处理数据通过执行程序已处理。
这里，将描述MONOS型非易失性存储元件的重写次数。
在第三实施例的非易失性存储元件Qm3中，通过从存储栅电极MG下方的沟道形成区域侧(衬底1侧)，将热电子注入到电荷存储绝缘膜5的氮化硅膜5b中，执行数据写入，以及通过使热空穴穿过作为电荷存储绝缘膜5的底层的氧化硅膜5a，并从存储栅电极MG下方的沟道形成区域侧(衬底1侧)，将空穴注入到电荷存储绝缘膜5的氮化硅膜5b中，执行数据重写。在这样的非易失性存储元件Qm3中，重写时间以约1000倍的数量级增加，如非易失性存储元件Qm1那样，因此对于产品的重写操作变得不可能。这被认为是由在擦除中电荷存储绝缘膜的恶化造成。由于利用从非易失性存储元件Qm3中的源极区域边缘注入热空穴，执行数据擦除，所以认为恶化主要是氧化硅膜5a的恶化，如图30中所示。
类似地，在非易失性存储元件Qm3中，通过增加栅极宽度W(存储单元的宽度)约三倍，能确保重写次数以两个数量级或更多数量级有效地增加。
使用具有小栅极宽度W的非易失性存储元件Qm3来存储几乎不重写的程序数据，并使用具有大栅极宽度W的非易失性存储元件Qm4来存储频繁重写的处理数据，由此能抑制由非易失性存储元件的栅极宽度W增加引起的集成度的降低，或者与下列情形相比，能提高集成度，在这种情形下，具有大栅极宽度W的非易失性存储元件Qm4用来存储几乎不重写的程序数据，并用于存储频繁重写的处理数据。
这样，根据第三实施例，能同样地提高微型计算机的重写次数和集成度。
尽管在第三实施例中，说明了这样的例子，其中，非易失性存储模块以这种方式进行配置，即如第一实施例那样，分开地形成程序非易失性存储模块和数据非易失性存储模块；但可以通过如第二实施例那样，将两个存储模块安装在一起，来自然地配置成一个非易失性存储模块，并且能获得与第二实施例一样的优点。
(第四实施例)
在第三实施例中，说明了这样的例子，其中，具有小栅极宽度W的非易失性存储元件用于存储几乎不重写的程序数据，且具有大栅极宽度W的非易失性存储元件用于存储频繁重写的处理数据；而在第四实施例中，两个非易失性存储元件具有相同的栅极宽度W，并且由用于存储程序数据的非易失性存储单元中的一个非易失性存储元件形成一位，以及由用于数据的存储单元中的多个非易失性存储元件形成一位。
在第四实施例中，如第二实施例那样，根据下面的例子进行描述，在该例中，用于存储程序数据的非易失性存储元件和用于存储处理数据的非易失性存储元件安装在一起，以形成如图17中所示的一个非易失性存储模块。
图31至图36是根据作为本发明的第四实施例的微型计算机的视图；其中，
图31是表示非易失性存储模块的一部分的等效电路图；
图32是表示图31的非易失性存储模块的平面布局图；
图33是沿着图32的o-o’线的示意剖面图；
图34是沿着图32的p-p’线的示意剖面图；
图35是沿着图32的q-q’线的示意剖面图；和
图36是表示图31的非易失性存储模块到次位线的连接的示意剖面图。
如图31和图32中所示，在非易失性存储模块中，第一单元阵列和第二单元阵列沿着X方向交替地进行布置，其中第一单元阵列包括沿Y方向布置的多个存储单元Mc1(非易失性存储元件Qm5)，以及第二单元阵列包括沿Y方向布置的多个存储单元Mc2(两个非易失性存储元件Qm6，Qm7)。非易失性存储元件Qm5，Qm6和Qm7中的每一个都具有与第一实施例中描述的非易失性存储元件Qm1相同的结构，并以相同的工序形成。也就是说，它的各种尺寸，包括栅极宽度W，都与元件Qm1中的相同。
存储单元Mc1配置成包括非易失性存储元件Qm5，并且存储单元Mc1用于存储程序数据，如第一至第三实施例那样。
存储单元Mc2配置成包括多个非易失性存储元件Qm6和Qm7，并且存储单元Mc2用于存储处理数据，如第一至第三实施例那样。在非易失性存储元件Qm6和Qm7中，尽管与其控制栅电极CG集成的栅极互连16、与其存储栅电极MG集成的栅极互连17、和源极线18与非易失性存储元件Qm5公用，但是与非易失性存储元件Qm5的次位线分开地设置次位线15，并且将次位线15电连接到对应于相应次位线15所设置的读出放大器SA。
这里，如图31中所示，用于存储单元Mc2的次位线15对非易失性存储元件Qm6和Qm7公用。如图36中所示，连接方法的实现是通过例如经由导电塞14制作从金属互连(次位线)15到非易失性存储元件Qm6和Qm7的漏极区域的电连接，该金属互连(次位线)15在存储单元Mc2上方延伸。用于非易失性存储元件Qm6和Qm7的次位线形成为共有，由此在非易失性存储元件Qm6和Qm7之间，擦除和读出中的电压关系变得相同。因此，相对于存储单元Mc1，能把存储单元Mc2的有效沟道宽度制作的更大。
虽然说明了这样的例子，其中，金属互连(次位线)15以覆盖的方式形成在非易失性存储元件Qm6和Qm7之上，但如图37中所示，可以考虑这样的方法，其中，通过其他互连50使在相应的非易失性存储元件Qm6和Qm7之上延伸的金属互连(次位线)15部分地分路(shunt)。这样，互连布局并不局限于实施例中所述的内容，还能根据设计主旨作出各种修改。
这样，在第四实施例中，只通过改变互连布局而不需要改变每个存储单元Mc1和Mc2的非易失性存储元件Qm的结构，就能有效地确定存储单元Mc2的数据非易失性存储单元的栅极宽度(沟道宽度W)。从而，能把数据非易失性存储单元的栅极宽度W设定的更大，能容易地在程序非易失性存储单元和数据非易失性存储单元之间分配存储容量，因此在数据非易失性存储单元中能提高抗重写性。
另外，在第四实施例中说明了这样的例子，其中，用于两个非易失性存储元件Qm6和Qm7的次位线15形成为共有，显然次位线15能形成为三个或更多非易失性存储元件所共有。因此，能容易地设计出可以获得期望的重写次数的非易失性存储单元。
另一方面，与第一至第三实施例中所描述的情形相比，会担心在第四实施例中由于元件隔离区域在存储单元Mc2中是必需的，从而会降低数据非易失性存储器的集成度。因此，希望根据在集成度、可靠性和产品成本之间的权衡，依赖优选的用途，适当地使用本发明。
虽然在第二实施例的基础上，对第四实施例进行了描述，但并不特别局限于此，并且显然能在包括第一或第三实施例的其他实施例中使用，并能获得和第四实施例中相同的优点。
在上文中，虽然根据实施例明确地描述了由本发明人所作的发明，但本发明并不限于该实施例，且在不脱离本发明主旨的范围内，显然能进行各种修改。

Claims (20)

1.一种半导体器件，具有第一和第二非易失性存储元件，在该元件中经由在半导体衬底的主表面上的电荷存储绝缘膜设置栅电极，
其中，所述第一非易失性存储元件用来存储用于形成程序的数据，以及，
所述第二非易失性存储元件用来存储通过执行该程序处理的数据，并且具有比所述第一非易失性存储元件的栅极宽度更大的栅极宽度。
2.根据权利要求1的半导体器件，
其中，所述电荷存储绝缘膜是包括氮化硅膜的膜。
3.根据权利要求1的半导体器件，
其中，每个所述第一和第二非易失性存储元件的所述栅电极由栅极互连的一部分形成。
4.根据权利要求1的半导体器件，
其中，所述第一非易失性存储元件的所述栅电极由第一栅极互连的一部分形成，以及，
所述第二非易失性存储元件的所述栅电极由与所述第一栅极互连不同的第二栅极互连的一部分形成。
5.根据权利要求1的半导体器件，
其中，所述第一和第二非易失性存储元件的栅极宽度，由形成在所述半导体衬底的所述主表面上的单元隔离区域界定。
6.根据权利要求1的半导体器件，
其中，每个所述第一和第二非易失性存储元件的所述栅电极是存储栅电极，并且每个所述第一和第二非易失性存储元件都具有控制栅电极，该控制栅电极经由栅绝缘膜设置在所述半导体衬底的所述主表面上。
7.根据权利要求6的半导体器件，
其中，在所述存储栅电极下方的所述第二非易失性存储元件的栅极宽度，大于在所述存储栅电极下方的所述第一非易失性存储元件的栅极宽度。
8.根据权利要求6的半导体器件，
其中，在所述控制栅电极下方的所述第二非易失性存储元件的栅极宽度，大于在所述控制栅电极下方的所述第一非易失性存储元件的栅极宽度。
9.根据权利要求6的半导体器件，
其中，在所述存储栅电极下方的所述第二非易失性存储元件的栅极宽度，大于在所述存储栅电极下方的所述第一非易失性存储元件的栅极宽度，以及，
在所述控制栅电极下方的所述第二非易失性存储元件的栅极宽度，大于在所述控制栅电极下方的所述第一非易失性存储元件的栅极宽度。
10.根据权利要求6的半导体器件，
其中，在所述存储栅电极下方的所述第一和第二非易失性存储元件的每一个的所述栅极宽度，和在所述控制栅电极下方的所述第一和第二非易失性存储元件的每一个的所述栅极宽度，由形成在所述半导体衬底的所述主表面上的单元隔离区域界定。
11.根据权利要求6的半导体器件，
其中，所述第一和第二非易失性存储元件的每一个的所述存储栅电极由第一栅极互连的一部分形成，以及，
所述第一和第二非易失性存储元件的每一个的所述控制栅电极由第二栅极互连的一部分形成。
12.根据权利要求6的半导体器件，
其中，所述第一非易失性存储元件的所述存储栅电极由第一栅极互连的一部分形成，
所述第二非易失性存储元件的所述控制栅电极由第二栅极互连的一部分形成，
所述第二非易失性存储元件的所述存储栅电极由与所述第一栅极互连不同的第三栅极互连的一部分形成，以及，
所述第二非易失性存储元件的所述控制栅电极由与所述第二栅极互连不同的第四栅极互连的一部分形成。
13.根据权利要求1的半导体器件，
其中，所述电荷存储绝缘膜由包括氮化硅膜的膜形成，以及，
在所述第一和第二非易失性存储元件中，电子从所述电荷存储绝缘膜的所述氮化硅膜发射到所述栅电极，由此执行数据重写。
14.根据权利要求1的半导体器件，
其中，所述电荷存储绝缘膜由包括氮化硅膜的膜形成，以及，
在所述第一和第二非易失性存储元件中，热空穴从所述存储栅电极MG下方的沟道形成区域侧，注入到所述电荷存储绝缘膜的所述氮化硅膜中，由此执行数据重写。
15.根据权利要求1的半导体器件，
其中，所述第一和第二非易失性存储元件连接到公用的读出放大器。
16.一种半导体器件，具有多个非易失性存储元件，在该元件中经由电荷存储绝缘膜，将栅电极设置在半导体衬底的主表面上，以及，
包括所述非易失性存储元件的第一和第二非易失性存储单元，
其中，所述第一非易失性存储单元包括所述多个非易失性存储元件中的一个非易失性存储元件，以及，
所述第二非易失性存储单元至少包括所述多个非易失性存储元件中的两个非易失性存储元件。
17.根据权利要求16的半导体器件，
其中，所述第一非易失性存储单元用来存储用于形成程序的数据，以及，
所述第二非易失性存储单元用来存储通过执行该程序处理的数据。
18.根据权利要求16的半导体器件，
其中，形成所述第一和第二非易失性存储单元的所述非易失性存储元件，具有彼此相等的栅极宽度。
19.根据权利要求16的半导体器件，
其中，对于形成所述第二非易失性存储单元的至少两个非易失性存储元件，使用布置在所述第二非易失性存储单元之上的互连，电连接相应的位线。
20.根据权利要求16的半导体器件，
其中，所述电荷存储绝缘膜是包括氮化硅膜的膜。
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