CN1610059A

CN1610059A - 硬掩模的后等离子清洁处理

Info

Publication number: CN1610059A
Application number: CN200410083879.7A
Authority: CN
Inventors: 布赖恩·K·柯克帕特里克; 克林特·L·蒙哥马利; 布赖恩·M·特伦特曼; 兰德尔·W·柏
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2003-10-24
Filing date: 2004-10-21
Publication date: 2005-04-27
Anticipated expiration: 2024-10-21
Also published as: JP2005129946A; TWI282122B; US20050090115A1; TW200525631A; CN100530538C; US6921721B2

Abstract

本发明提供一种制造一半导体装置的方法，其包含：通过一位于一半导体基片225上方的图案化硬掩模层210进行等离子蚀刻250，其中该等离子蚀刻在该硬掩模层210上形成一修改层210a；并通过将该修改层210a曝露于一后等离子清洁处理来移除该修改层210a的至少一实质部分。

Description

硬掩模的后等离子清洁处理

技术领域

本发明大体上是针对一种用于半导体装置制造中的清洁处理，更明确地说，是针对一种移除在形成半导体装置结构中所使用的硬掩模的修改表面的至少一实质部分的后等离子清洁处理。

背景技术

在半导体装置的制造中，通常采用光阻掩模来保护在特定处理步骤(例如，蚀刻或植入)中将不被处理的区域。在完成处理步骤后，移除光阻，并执行制造处理中的下一个步骤。对于给定装置，可能必需应用并移除光阻多达50或更多的不同处理步骤，且应在每一步骤后完全移除所有光阻以避免污染和缺陷是重要的。

最初，以化学方法移除光阻，但是由于环境问题和相对的高成本，已不再广泛使用这个方法。现今，最普遍地在等离子反应器中剥离或脱落光阻，这些等离子反应器采用RF放电来产生氧基，该等氧基与光阻的烃相结合以产生呈气态形式且容易处置的水和二氧化碳。

因为装置技术已经缩小到了亚纳米设计，所以通过单独使用光阻已经变得日益难以达到所要的高分辨率。为了达到图案化亚纳米设计所需的较高分辨率，半导体制造者已转向了结合光阻或完全代替光阻而使用结合硬掩模材料(例如，硅、氮化硅或氧氮化物或其双层)的较薄光阻。通常，光阻用于最初地图案化硬掩模材料，并接着将其移除。与光阻层相对，接着通过硬掩模层进行蚀刻。这个处理考虑到使用较薄的光阻层，且在蚀刻处理期间，硬掩模提供了更多蚀刻控制，而无需进一步为存在光阻层而烦恼。

通常，在每一图案形成和随后的处理(例如离子植入和蚀刻处理)后执行后灰烬清洁，以移除在灰化掩模后所剩余的残留物。常规的后灰烬清洁已为人所熟知，且有用的组合物包含硫的/过氧化物(SPM)、氢氧化铵/过氧化物(APM)或盐酸/过氧化物(HPM)化学物。当使用硬掩模代替光阻或除光阻之外还使用硬掩模时，也经常将氢氟酸(HF)化学物添加到清洁序列。然而，不幸地，当硅蚀刻在这个硬掩模蚀刻之后时，上述常规的化学物会不足以移除与硬掩模相关联的所有后蚀刻残留物。

因此，在此项技术中所需要的是避免这些缺点的后清洁处理。

发明内容

为了解决现有技术的上述缺陷，本发明提供一种制造半导体装置的方法，其包括：通过位于半导体基片上方的图案化硬掩模层进行等离子蚀刻，其中该等离子蚀刻在硬掩模层上形成修改层；并通过将修改层曝露于后等离子清洁处理来移除修改层的至少一实质部分。

在另一实施例中，本发明提供一种制造集成电路的方法。在这个特定实施例中，该方法包括在半导体基片中形成隔离渠沟，其包含：通过位于半导体基片上方的图案化硬掩模层进行等离子蚀刻，其中该等离子蚀刻在硬掩模层上形成修改层；并通过将修改层曝露于后等离子清洁处理来移除修改层的至少一实质部分。该方法进一步包含：在基片上或内部且在隔离渠沟之间形成晶体管结构；并在位于晶体管结构上方的介电层内形成互连，以互连晶体管结构来形成一运转集成电路。

前文已概述了本发明的优选和替代特征，使得所属领域的技术人员可能更好地理解以下本发明的详细描述。将在下文中描述本发明的附加特征，其形成本发明的权利要求的主题。所属领域的技术人员应了解到，为实现本发明的相同目的，他们可以容易地使用所揭示的概念和特定实施例作为用于设计或修改其它结构的基础。所属领域的技术人员还应认识到，所述的等效构造不脱离本发明的范畴。

附图说明

图1A至图1C为在常规的后灰烬清洁处理和随后的高密度等离子氧化物沉积之后位于半导体基片上的硬掩模缺陷的照片；

图2A至2G说明在各种制造阶段的由本发明所提供的半导体结构的截面图；和

图3说明在硬掩模与衬垫氧化物的移除和隔离渠沟的完全形成之后图2G的装置的截面图；

图4为说明在STI填充后缺陷计数对所移除的修改硬掩模的量的曲线图；

图5A至5B为使用本发明制造的晶圆与未使用本发明制造的晶圆的缺陷比较图；和

图6说明根据本发明制造的集成电路装置的截面图。

具体实施方式

本发明认可与通过使用在通过图案化硬掩模所进行的等离子蚀刻处理之后的后等离子清洁处理来移除硬掩模的修改层的至少一实质部分相关联的优点。已经发现，在硬掩模层在形成半导体结构(例如，浅渠沟隔离(STI)结构)中的使用与在这些装置的制造中出现的缺陷之间存在紧密的相互关系。虽然本发明不受任何特定运转理论所限制，但是相信等离子蚀刻以化学方法修改曝露于等离子的硬掩模材料的部分，其通常为硬掩模的上部或外部部分。在这种情况下的修改指的是：在渠沟隔离结构的形成期间，用硅、氧或碳来离子轰击或注入硬掩模的外部或顶部层。此修改在硬掩模上形成了与下伏或上覆材料相比具有不同程度应力的膜。此应力差异使得修改的硬掩模膜易于剥落，尤其是当将其曝露于可能在高密度等离子处理期间出现的应力环境时。高密度等离子处理(例如，高密度等离子二氧化硅沉积处理)经常以与所出现的导致高能离子轰击的其它情形无关的附加偏压为特征。此离子轰击通常导致经常被称作溅镀蚀刻或蚀刻的情况。虽然已经且将贯穿文件的剩余部分提到高密度等离子处理，但是所属领域的技术人员会理解到，诸如中等密度等离子处理之其它等离子处理能引起类似效应。

还已经发现到，用于移除光阻残留物的常规后灰烬清洁化学物(例如上述的那些)不足以移除此修改层和相关联的残留物。如果未移除此修改层，那么在随后的隔离氧化物沉积期间，其可能剥落而在基片表面上形成缺陷，这可能严重地影响装置的适当运转。图1A、1B和1C中说明所述缺陷的实例，其展示了于STI结构120上方并在隔离氧化物沉积的第一少数片刻内所形成的缺陷110或剥落物，其随后接着阻止创造错过场隔离(missing fieldisolation)的更坏缺陷的剩余隔离氧化物沉积130。当然，这减少了装置产量，其又增加了生产成本。

现在转向图2A-2G，其说明在各种制造阶段的半导体装置200的截面图。如图所示，在图2A中，已按照惯例将常规的光阻层215和硬掩模层210沉积在一位于半导体基片225(例如硅基片)上的衬垫氧化物220上。硬掩模层210可为各种材料。例如，硬掩模层210可包括氮化硅或氧氮化硅。然而，在其它实施例中，硬掩模层210可为硅或碳化硅。然而，在许多应用中，硬掩模层210是氮化硅。在此沉积之后，光阻层215通过掩模230被曝露并使用常规的平版处理被图案化，以在光阻层215中形成开口235，如图2B所示，其曝露下伏硬掩模层210的一部分，如图所示。接着通过开口235进行(例如)一使用范围在从大约10mT到大约100mT的压力(其中示范性压力范围在从大约10mT到大约50mT)和范围在从大约200瓦特到大约500瓦特的偏压功率下的碳氟化合物气体(如，CF₄或CH₂F₂)的常规硬掩模蚀刻240，以移除硬掩模层210的曝露部分来在硬掩模层210中形成导向开口245。通常，此蚀刻将消耗光阻层215的一大部分，使得光阻层215变成更加薄的层215a，如图所示。可以在衬垫氧化物层220处停止硬掩模蚀刻240，或其可以继续到衬垫氧化物中一小段距离，如薄衬垫氧化物区域220a所示。

现在转向图2D，同时继续参看图2C，通过导向开口245进行类似于上面段落中所描述的等离子蚀刻但是使用HBr和其它气体的等离子蚀刻250，其在基片225中形成渠沟255。虽然渠沟255的大小可改变，但是在特别有利的实施例中，在等离子蚀刻后，渠沟255在其最宽位置处大约宽159nm，并具有范围在从大约25nm到大约40nm的深度，这在采用亚纳米大小的装置的技术中是特别有用的。

在等离子蚀刻250期间，相信在硬掩模层210中经由硅、氧或碳的离子轰击或注入而修改了硬掩模层210的外部或上部部分，以形成硬掩模层210的修改层210a。如上文所论述，进一步相信，归因于此修改，此修改层210a与硬掩模层210的下伏部分或任何随后沉积的层相比被加不同应力，这使得其在随后的处理期间易于剥落。

在完成等离子蚀刻250后，使用硫的/过氧化物(SPM)、氢氧化铵/过氧化物(APM)或盐酸/过氧化物(HPM)或其组合物的混合物将蚀刻基片225曝露于常规的后灰烬清洁处理，以移除任何剩余的光阻残留物或蚀刻聚合物。因为硬掩模层210用于为硅蚀刻进行掩盖，所以氢氟酸(HF)洗涤也可以包含在后灰烬清洁中。然而，修改层210a仍然剩余。因此，可使用附加的后等离子清洁处理来移除修改层210a的实质部分(如果不是全部)。实质部分是指足以显着地减少如下文所论述的真正缺陷的数目的部分。后等离子清洁处理依赖于用于硬掩模层210的材料类型。例如，如果硬掩模层210为氮化硅，那么使用磷酸是有利的。虽然磷酸的浓度可以改变，但是在一特定实例中，可将磷酸浓缩到大约92％的磷酸，剩余的百分比是水。在温度为大约160℃时使用热磷酸是有利的。优选地，清洁处理为湿式蚀刻处理，并在示范性实施例中，将其进行为各向同性蚀刻，其因各向同性蚀刻的底切作用而更迅速地移除修改层210a。然而，在另一实施例中，蚀刻可以是各向异性蚀刻。在另一实例中，如果硬掩模层210为硅，那么可以使用硝酸/氟化氢化学物，且当硬掩模层210为氧氮化物时，可以使用磷酸/氧化剂化学物。因此，在清洁处理中所涉及的化学物依赖于所使用的硬掩模材料的类型。所属领域的技术人员将理解哪种化学物适合于哪种硬掩模材料。

现在转向图2E，其展示在移除了修改层210a之后的本发明的另一实施例。应注意，在一有利的实例中，渠沟255包含位于渠沟255内的按照惯例形成的氧化物衬底(liner)260。在所述的实施例中，可以在氧化物衬底260形成之前或在其形成之后进行后等离子清洁。在图2E中，如在先前的图2D中所说明，其展示了在移除了修改层210a后形成了氧化物衬底260。

在形成了氧化物衬底260和移除了修改层210a之后，如图2F中所示，按照惯例用介电材料265(例如，氧化物)填充渠沟255。在一实施例中，使用常规的高密度等离子氧化物来填充渠沟255。接着使用常规的化学/机械研磨(CMP)处理从硬掩模层210的上表面移除介电材料265的实质部分，导致了图2G中所示的结构。在此之后是常规的硬掩模和衬垫氧化物剥离，导致了图3中所示的结构310，其在此特定实例中是用于晶体管的隔离渠沟。然而，应特定地理解，虽然上述图式已经说明了隔离结构的形成，但是本发明不限于此，且其可以在使用硬掩模层形成半导体特征的制造处理内以任何程度或步骤被使用。

因此，本发明认可通过使用后等离子清洁处理而移除了通过常规的后灰烬光阻清洁处理所不能移除的硬掩模层210的修改层210a的优点。先前曾经试图通过增加APM时间和温度、增加HF时间、附加的SPM和APM步骤以及若干其它清洁序列来解决这个相同问题，然而，无一成功。HF和APM序列都蚀刻氧化物和较小范围的硅。因为曝露了隔离氮化物衬垫氧化物的侧壁，所以认为不断增加此衬垫氧化物的移除是危险的。另外，对于蚀刻在渠沟蚀刻后所曝露的硅而言可以认为也存在同样的关心。

可以改变用于将等离子蚀刻的基片曝露于后等离子清洁处理的时间。例如，时间段可在从大约320秒到大约480秒的范围内，在此时间期间，可以移除硬掩模层210的厚度在从大约3nm到大约24nm范围内的修改层210a。虽然已经揭示了所移除的时间和量的特定范围，但是所属领域的技术人员应理解到，可以将此等范围调整成适应于任何特定使用。

简要地转向图4，其说明了展示缺陷减少与磷酸化学物之利用的相互关系的曲线图400。明确地说，图4比较了用于改变所移除的修改硬掩模的量的测量缺陷的数目。如从图4中的数据所看到，经受在此特定实例中包含磷酸的等离子清洁处理的样本展示了真正缺陷数目的显着减少。在本发明的一特定方面，通过移除硬掩模层210的大约5.4nm的上部部分而达到了改良结果，其有效地移除了修改层210a，使得剥落实质上被最小化，如所指示。

在图5A与图5B的比较中进一步说明了真正缺陷密度的此改良的减少，其中图5A为未经受后等离子清洁处理的晶圆的缺陷密度图，图5B为经受后等离子清洁处理的晶圆的缺陷密度图。在未经受后等离子清洁处理的晶圆上的真正缺陷被报告为大约154，而在经受后等离子清洁处理的晶圆上的真正缺陷被报告为大约12。因此，当装置经受后等离子清洁处理时，存在缺陷数目的实质减少，其又展示了在后等离子清洁处理期间移除了修改层210a的至少一实质部分。

如从上文所看到，上述处理可以用于制造缺陷远少于通过目前常规的后灰烬光阻清洁处理所提供的缺陷的集成电路。此外，本发明可用在其中需要使用除了光阻掩模之外或代替光阻掩模的硬掩模的任何制造阶段。图6表示一所述集成电路装置的实例。集成电路600包含晶体管605，这些晶体管605包含形成于井620中的门极610和源极/漏极615，其被掺杂以形成互补金属氧化物半导体设计布局。诸如STI的隔离结构625将晶体管605彼此分离并电隔离。上述的且本发明所涵盖的处理可以用于形成需要使用硬掩模材料的这些结构中的任何一个。例如，本发明可以用于形成隔离结构625或互连结构635。层间介电层630位于晶体管605上方，且互连635形成于其中以互连各种晶体管605来形成一运转集成电路。给出本申请案的教示，所属领域的技术人员将了解如何形成如图6中所示的运转集成电路。

尽管已经详细描述了本发明，但是所属领域的技术人员应理解到，其可以在不脱离本发明范畴的情况下在此做出各种变化、代替和变更。

Claims

1.一种制造一半导体装置的方法，其包括：

通过一位于一半导体基片上方的图案化硬掩模层进行等离子蚀刻，其中所述的等离子蚀刻在所述的硬掩模层上形成一修改层；和通过将所述的修改层曝露于一后等离子清洁处理来移除所述的修改层的至少一实质部分。

2.根据权利要求1所述的方法，其中所述的移除包含将所述的修改层曝露于一各向同性蚀刻。

3.根据权利要求2所述的方法，其中所述的各向同性蚀刻包含磷酸。

4.根据权利要求1所述的方法，其中等离子蚀刻包含通过一图案化硅、氮化硅、碳化硅或氧氮化物硬掩模进行蚀刻。

5.根据权利要求1所述的方法，其进一步包含在所述的等离子蚀刻之前从所述的图案化硬掩模中移除一光阻层。

6.根据权利要求1所述的方法，其中移除包含移除全部所述的修改层以藉此留下一未修改的硬掩模层。

7.根据权利要求1所述的方法，其中所述的等离子蚀刻进一步包含在所述的移除之前在所述的半导体基片中形成一渠沟。

8.根据权利要求7所述的方法，其进一步包含在所述的渠沟中形成一氧化物衬底。

9.根据权利要求8所述的方法，其中形成所述的氧化物衬底包含在所述的移除之前形成所述的氧化物衬底。

10.根据权利要求1所述的方法，其中移除包含移除一上部厚度在从大约3nm到大约24nm范围内的所述的图案化硬掩模层。

11.一种制造一集成电路的方法，其包括：

于一半导体基片中形成隔离渠沟，其包含：

通过一位于一半导体基片上方的图案化硬掩模层进行等离子蚀刻，其中

所述的等离子蚀刻在所述的硬掩模层上形成一修改层；和

通过将所述的修改层曝露于一后等离子清洁处理来移除所述的修改层的至少一实质部分；

于所述的基片上和内部并在所述的隔离渠沟之间形成晶体管结构；和在所述的晶体管结构上方的介电层内形成互连所述的晶体管结构以形成一运转集成电路的互连。

12.根据权利要求11所述的方法，其中所述的移除包含将所述的修改层曝露于一各向同性蚀刻。

13.根据权利要求12所述的方法，其中所述的各向同性蚀刻包含磷酸。

14.根据权利要求11所述的方法，其中等离子蚀刻包含通过一包括硅或氮的图案化硬掩模进行蚀刻。

15.根据权利要求11所述的方法，其进一步包含在所述的等离子蚀刻之前从所述的图案化硬掩模中移除一光阻层。

16.根据权利要求11所述的方法，其中移除包含移除全部所述的修改层以藉此留下一未修改的硬掩模层。

17.根据权利要求11所述的方法，其进一步包含在所述的渠沟中形成一氧化物衬底。

18.根据权利要求17所述的方法，其中形成所述的氧化物衬底包含在所述的移除之前形成所述的氧化物衬底。

19.根据权利要求11所述的方法，其中曝露包含移除一上部厚度在从大约3nm到大约24nm范围内的所述的图案化硬掩模层。

20.根据权利要求11所述的方法，其中形成晶体管结构包含在所述的半导体基片上形成一门极且在所述的基片内形成井和源极/漏极区。