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CN100407407C - 用于制造半导体装置的晶体管的方法 - Google Patents

用于制造半导体装置的晶体管的方法 Download PDF

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Abstract

提供了一种用于制造半导体装置晶体管的方法。该方法包括：在包括底部结构的基片上形成装置隔离层，从而限定有源区；蚀刻有源区至预定深度以形成多个凹陷结构，所述凹陷结构的每个具有平的底部部分，所述底部部分具有比顶部部分的大的关键尺度(CD)；并且在凹陷结构上顺序形成栅氧化物层和金属层；并且图案化栅氧化物层和金属层以形成多个栅结构。

Description

用于制造半导体装置的晶体管的方法
技术领域
本发明涉及一种用于制造半导体装置的方法，并且，更具体而言，涉及用于制造半导体装置的晶体管的方法。
背景技术
由于半导体装置已高度集成，装置的电场因为高掺杂浓度而增加并且结泄漏电流也已增加，导致若干装置缺陷，如刷新特性的降级。
作为克服以上限制的一种方法，在栅结构之下的有源区被凹陷以具有增加的沟道长度的有源区内形成栅结构，这使得装置的电场衰减。具体地，凹陷沟道阵列晶体管(RCAT)已被引入以改进刷新特性。
RCAT的栅结构应该精确地与RCAT的凹陷部分重叠。如果栅结构与凹陷部分未对准或者凹陷部分的最终检查关键尺度(FICD)比栅结构的CD大，在栅结构的蚀刻期间有源区可被损坏。在对凹陷部分进行蚀刻期间，凹陷部分CD的增加在更大区域中引起装置隔离区的损坏，而且因此，在栅多晶硅层和硅化钨层之间所产生的缝隙变得严重。结果，存在自对准接触(SAC)失败的高风险，这与装置特性和产出率高度相关。因此，考虑到由未对准所导致的有源区上的损坏以及由凹陷部分CD增加所导致的SAC失败，有利的是具有附有较小CD的凹陷部分。另一方面，考虑到沟道长度，有利的是具有附有较大CD的凹陷部分。因此，传统的U形凹陷栅结构具有局限性，因为设计规则已向着微小化转变。
同样，当栅结构的CD变得更小时，凹陷部分的CD也应更小。因此，可能难以形成传统U形凹陷栅结构的平的底部结构。如果底部结构更加不平，存储节点结的耗尽区域增加。增加的耗尽区域可导致结泄漏电流的增加以及刷新特性的降级。
发明内容
因此，本发明的目的是提供一种用于制造具有改进的刷新特性的半导体装置晶体管的方法。
根据本发明的一个方面，提供有用于制造半导体装置晶体管的方法，包括：在包括底部结构的基片上形成装置隔离层，从而限定有源区；蚀刻有源区至预定的深度以形成多个凹陷结构，每个所述凹陷结构具有平的底部部分，所述底部部分具有比顶部部分的大的CD；及顺序地在凹陷结构上形成栅氧化物层和金属层；以及图案化栅氧化物层和金属层以形成多个栅结构。
附图说明
关于下面的结合附图而给出的优选实施例的描述，本发明的以上及其它目的和特征将变得更好理解，其中
图1示出根据本发明的凹陷结构的各种示范性的平的底部部分的显微图像。
图2A到2F是示出根据本发明一特定实施例的半导体装置晶体管的截面视图，用于说明制造其的方法。
具体实施方式
根据本发明的示范性实施例的用于制造半导体装置晶体管的方法将参考附图详细描述。
凹陷结构的底部部分具有比凹陷结构的顶部部分的大的关键尺度(CD)，而且底部部分平坦地形成。各种示范性凹陷结构在图1中说明。
图2A到2F是示出根据本发明一特定实施例的半导体装置晶体管的截面视图，用于说明制造其的方法装置。
参考图2A，装置隔离层11通过在包括预定底部结构的基片10上执行浅沟槽隔离(STI)艺而形成，为场氧化物层的装置隔离层11限定有源区12。基片10是基于硅的一个。
参考图2B，屏蔽氧化物层13形成于基片10的预定部分上，即在有源区12上。屏蔽氧化物层13在屏蔽离子注入工艺中起作用。之后，离子注入工艺被执行至一深度，在其处形成凹陷结构的底部部分。虽然有利的是在形成凹陷结构之前执行离子注入工艺，离子注入工艺仍可在凹陷结构形成之后执行。在后一情况下，形成垫氧化物层，而不是屏蔽氧化物层13。在此，屏蔽氧化物层13在本发明的特定实施例中作为实例。
参考图2C，硬掩模层14和底部防反射涂层(BARC)15顺序地形成于在离子注入结果的结构上。光刻胶(photoresist)图案16形成于BARC层15上。硬掩模层14包括多晶硅、氮化物或氧氮化硅(silicon oxynitride)。BARC层15包括一种有机基(organic-based)的材料。
参考图2D，BARC层15和硬掩模层14使用光刻胶图案16作为蚀刻阻挡而图案化。这时，BARC层15被单独蚀刻，然后，硬掩模层14被蚀刻。BARC层15通过使用CF4/CHF3/O2/SF6/NF3的混合气体而被蚀刻，并且硬掩模层14以大约80度到大约90度的角而被蚀刻。特别地，硬掩模层14的厚度被设置为比个体凹陷结构的小，这样硬掩模层14可在凹陷结构形成之后去除。屏蔽氧化物层13保持范围从大约
Figure C20051013516400071
到大约
Figure C20051013516400072
的厚度，或者有源区12的部分以大约
Figure C20051013516400073
到大约
Figure C20051013516400074
的厚度被去除。
参考图2E，光刻胶图案16和BARC层15被去除。
参考图2F，屏蔽氧化物层13和有源区12使用上述已图案化的硬掩模层14作为蚀刻阻挡而被蚀刻至预定的深度，使得凹陷结构17每个具有底部部分，所述底部部分具有比顶部部分大的CD。同样，凹陷结构17的每个的底部部分是平的。在形成凹陷结构17的同时，硬掩模层14被去除。
上述的形成凹陷结构的蚀刻配方和顺序步骤如下。首先，CF4气体或CHF3气体被单独或组合使用以蚀刻屏蔽氧化物层13。Cl2/HBr/O2/SF6/N2的混合气体被用于将基片10的有源区12蚀刻至预定的深度。然后执行各向同性蚀刻工艺以形成凹陷结构17，所述凹陷结构17的每个有平的底部部分，所述底部部分具有大于顶部部分的CD。
各向同性蚀刻工艺在以下条件下执行：以大约10mTorr到大约100mTorr的压力、连同大约400W到大约1,500W的高的顶部部分功率以及大约0W到大约5W的低的底部部分功率。前述蚀刻工艺在感应耦合等离子体(ICP)蚀刻器处原地执行。Cl2气体与HBr气体的比是大约1：大约0.5至大约3。凹陷深度被控制在从大约
Figure C20051013516400081
到大约的范围内。各向同性蚀刻工艺使用CF4/O2/He/Ar混合气体以小于每秒约
Figure C20051013516400083
的速率来蚀刻目标。
各向同性蚀刻工艺在每个凹陷结构17的底部部分比在顶部部分更快地蚀刻聚合物，从而增大底部部分的CD，所述聚合物在凹陷17形成期间产生。同样，各向同性的蚀刻工艺可去除在凹陷结构17侧壁上的被称为角(horn)的硅残余。
凹陷结构17形成之后，执行各向同性化学干蚀刻(CDE)工艺以去除以上结果的结构被损坏的表面层并且使凹陷结构17的顶和底边变圆。各向同性CDE工艺使用微波类型或ICP类型等离子体以下游模式来执行。同样，各向同性CDE工艺也单独或组合使用CF4/O2气体的混合气体或另一种混和气体NF3/O2/He，并且具有小于每分钟大约的蚀刻速率。
屏蔽氧化物层13通过湿清洗工艺被去除。虽然没有说明，但形成了栅氧化物层，并且顶边通过保形氧化工艺(conformal oxidation process)变圆。金属层形成于凹陷结构17上并且图案化以获得栅结构。
根据本发明的特定实施例，设计规则已被下移至大约50nm的大小时，所建议的制造方法仍可实施。通常在栅结构和凹陷结构未对准时所发生的损坏频率可减少并且有效的沟道长度可容易地得以保证。作为这些效果的结果，有可能提高刷新特性并减少SAC失效的发生，进一步导致装置产出率。
本申请包含与在2005年4月29日提交至韩国专利局的韩国专利申请No.KR 2005-0036184相关的主题，其全部内容在此引入作为参考。
尽管本发明已关于某些优选实施例而得到描述，对本领域的技术人员显而易见的是，可进行各种改变和修改而不背离所附权利要求中所限定的本发明的精神和范围内。

Claims (23)

1.一种用于制造半导体装置的晶体管的方法，包括：
在包括底部结构的基片上形成装置隔离层，从而限定有源区；
蚀刻所述有源区至预定深度以形成多个凹陷结构，所述凹陷结构的每个具有平的底部部分，所述底部部分的关键尺度比顶部部分的大；及
在所述凹陷结构上顺序形成栅氧化物层和金属层；以及
图案化所述栅氧化物层和所述金属层以形成多个栅结构。
2.如权利要求1的方法，其中所述多个凹陷结构的形成包括：
使用Cl2/HBr/O2/SF6/N2的混合气体来蚀刻所述有源区至所述预定深度；以及
执行各向同性蚀刻工艺。
3.如权利要求2的方法，其中所述有源区的蚀刻及所述各向同性蚀刻工艺在感应耦合等离子体蚀刻器处现场执行。
4.如权利要求2的方法，其中Cl2气体与HBr气体的比是1∶0.5至3。
5.如权利要求2的方法，其中所述各向同性蚀刻工艺在以下条件下执行：10mTorr到100mTorr的压力，连同400W到1,500W的高的顶部部分功率及0W到5W的低的底部部分功率。
6.如权利要求2的方法，其中所述预定深度范围从500
Figure C2005101351640002C1
到2,000
Figure C2005101351640002C2
7.如权利要求2的方法，其中在所述各向同性蚀刻工艺期间，在所述凹陷结构的形成期间产生的聚合物在所述凹陷结构的底部部分比在所述凹陷结构的顶部部分去除得更快，使得底部部分的关键尺度增大。
8.如权利要求2的方法，其中所述各向同性蚀刻工艺使用CF4/O2/He/Ar的混合气体以每秒10
Figure C2005101351640002C3
的蚀刻速率执行。
9.如权利要求2的方法，其中所述各向同性蚀刻工艺去除在所述凹陷结构的侧壁上产生的硅残余。
10.如权利要求2的方法，在所述凹陷结构形成之后，进一步包括执行各向同性化学干蚀刻工艺以去除所述凹陷结构被损坏的表面层并使所述凹陷结构的顶和底边变圆。
11.如权利要求10的方法，其中所述各向同性化学干蚀刻工艺使用微波等离子体和感应耦合等离子体之一以下游模式执行。
12.如权利要求10的方法，其中所述各向同性化学干蚀刻工艺具有小于每分钟150
Figure C2005101351640003C1
的蚀刻速率并且使用从由CF4/O2、NF3/O2/He及其组合所组成的组中所选择的混合气体。
13.如权利要求10的方法，其中在所述各向同性化学干蚀刻工艺之后，顶边通过保形氧化工艺变圆。
14.如权利要求1的方法，其中在蚀刻所述有源区之前，进一步包括：
在所述基片的所述有源区上形成屏蔽氧化物层；
在所述屏蔽氧化物层上执行离子注入工艺；
在所述屏蔽氧化物层上顺序形成硬掩模层、底部抗反射涂层和光刻胶图案；
使用所述光刻胶图案作为蚀刻阻挡来图案化所述底部抗反射涂层和所述硬掩模层；
去除所述光刻胶图案和所述底部抗反射涂层；以及
使用所述已图案化的硬掩模层作为蚀刻阻挡来蚀刻所述屏蔽氧化物层。
15.如权利要求1的方法，在蚀刻所述有源区之后，进一步包括执行离子注入工艺。
16.如权利要求14的方法，其中所述底部抗反射涂层首先被图案化，然后所述硬掩模层被图案化。
17.如权利要求14的方法，其中图案化所述底部抗反射涂层通过使用CF4/CHF3/O2/SF6/NF3的混合气体来执行。
18.如权利要求14的方法，其中通过以80度到90度的角来执行垂直蚀刻而图案化所述硬掩模层。
19.如权利要求14的方法，其中所述硬掩模层以小于所述预定深度的厚度而被图案化，使得所述硬掩模层在所述凹陷结构形成之后被去除。
20.如权利要求14的方法，其中所述屏蔽氧化物层保留范围为从50
Figure C2005101351640004C1
到200
Figure C2005101351640004C2
的厚度，并且所述有源区的蚀刻深度的范围为从50
Figure C2005101351640004C3
到200
Figure C2005101351640004C4
21.如权利要求14的方法，其中所述硬掩模层包括从由多晶硅、氮化物和氧氮化硅组成的组中所选择的材料。
22.如权利要求14的方法，其中所述底部抗反射涂层包括有机基的材料。
23.如权利要求14的方法，其中所述屏蔽氧化物层的蚀刻使用从由CF4、CHF3及其组合所组成的组中所选择的气体。
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