[go: up one dir, main page]

CN1669123A - 具应力吸收半导体层之半导体组件及其制造方法 - Google Patents

具应力吸收半导体层之半导体组件及其制造方法 Download PDF

Info

Publication number
CN1669123A
CN1669123A CNA038167840A CN03816784A CN1669123A CN 1669123 A CN1669123 A CN 1669123A CN A038167840 A CNA038167840 A CN A038167840A CN 03816784 A CN03816784 A CN 03816784A CN 1669123 A CN1669123 A CN 1669123A
Authority
CN
China
Prior art keywords
stress
layer
semiconductor
absorbing
lattice constant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA038167840A
Other languages
English (en)
Other versions
CN100380589C (zh
Inventor
G·坦佩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1669123A publication Critical patent/CN1669123A/zh
Application granted granted Critical
Publication of CN100380589C publication Critical patent/CN100380589C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H10P14/6339—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H10D30/0327—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon on sapphire substrates, e.g. of silicon-on-sapphire [SOS] transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D64/01342—
    • H10P14/2905—
    • H10P14/3238—
    • H10P14/3411—
    • H10P14/6332—
    • H10P14/6334—
    • H10P14/662—
    • H10P14/69215—
    • H10P14/693—
    • H10P14/6939—
    • H10P14/69433—
    • H10P90/1906—
    • H10W10/181—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H10D30/6759—Silicon-on-sapphire [SOS] substrates
    • H10D64/01336—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H10P14/3211—
    • H10P14/3248—
    • H10P14/69392—

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明乃涉及一种具应力吸收半导体层(SA)之半导体组件及其制造方法，产生机械应力的一结晶性应力产生层(SG)乃形成于载体材料(1)上。传送已产生的机械应力至应力吸收半导体层(SA)的绝缘应力传送层(2)乃形成于该结晶性应力产生层(SG)的表面，而其除了改良电荷载体移动性之外，亦得到经改良的该半导体组件的电性质。

Description

具应力吸收半导体层之半导体组件及其制造方法
技术领域
本发明系关于一种具应力吸收半导体层之半导体组件，及系关于其制造方法，及特别是关于具完全耗尽区的活动区域之次-100纳米场效晶体管。
背景技术
当半导体组件的发展持续，以改良集成密度之观点甚至更小的特征尺寸为所欲的。然而，因为在半导体材料中有限的电荷载体移动性而达到某些限制。因为对在半导体晶体中电子及电洞的电荷载体移动性的上限系依据半导体晶体的物理性质而定，在非常小半导体组件的特征尺寸之情况下，所需要电荷载体移动性无法被建立或是无法以足够的准确度被建立。而且，所知的是高-k栅极介电体(具高介电常数的介电体)，其亦需要增加的集成密度，引起减少的电荷载体移动性。
所以，所知的是具应力吸收半导体层之半导体组件(经应变导体)已被发展，此使得可改良在应力吸收半导体晶体中的电荷载体移动性。
图1显示说明此作用的晶体的简化说明，做为应力吸收半导体层SA的应力吸收或机械负载Si层一般由在载体晶体上生长薄晶体层而形成，其晶格常数与已生长的硅晶体之晶格常数不同。SiGe晶体层一般用做一般称的应力产生层SG，在此情况下，可调整Ge含量及较佳为约略20％，此使得SiGe晶体SG的晶格常数为约略0.8％大于沉积于其上的Si层SA的晶格常数。这些不同的晶格常数产生(特别是对应力吸收Si层SA)由箭头表示的机械应力，且结果为最终可因为在此层的压阻效应而建立更佳的电荷载体移动性。
为达到半导体电路中的经改良绝缘性质及因而减少的漏电流及减少的电容，习惯使用已知为SOI(绝缘体上晶硅)基材，但上文所叙述技术无法直接应用于此本质的SOI基材。
图2显示穿过绝缘层上硅锗晶nMOSFET的简化区段视图，如所知，例如由文献参考T.Tezuka等：”具高移动性SiGe表面沟道的新颖完全耗尽区的绝缘层上硅锗晶pMOSFETs”IEEE 2001已知。在此情况下，非晶形SiO2层200形成于Si载体基材100，产生典型的SOI基材，接着，应力产生层SG形成于SiO2层200表面，在应力产生层SG下方区域包括结晶性Si层且SiGe接着沉积于其上以产生机械应力，接着，Si层生长于其上做为应力吸收半导体层SA，因为不同的晶格常数，其受到机械应力及所以具增加的电荷载体移动性，最后，栅极氧化物层300及多晶硅层400形成做为控制层，形成源极及漏极区域S及D用于应力吸收半导体层SA(其形成沟道区域K)的连接。然而，使用具此种型式的应力吸收半导体层SA的习知半导体组件，不可能进一步减少特征尺寸，特别是在次-100范围，或是进一步改良电性质。
所以，本发明系基于提供一种具应力吸收半导体层之半导体组件及其制造方法，其甚至在次-100范围亦具经改良电性质。
发明内容
根据本发明，关于半导体组件，此目的可由根据权利要求1的特征达到，及关于制造方法，此目的可由根据权利要求8的方法达到。
特别是由使用在载体材料上形成的结晶性应力产生层及于其上形成的绝缘应力传送层，所产生及传送的应力可在于其上形成的应力吸收半导体层吸收至某个程度使得一方面经改良电荷载体移动性被建立及另一方面经改良电性质可在半导体组件达到。
较佳为应力吸收半导体层包括本征半导体，其厚度为小于1/3的沟道区域长度，产生具完全耗尽区半导体本体的半导体组件。除了经改良电荷载体移动性，此亦以简单结构产生减少的截止电流。
较佳为该应力传送层具与应力吸收半导体层的第二晶格常数相配的晶格常数，此产生机械负载或应力的优秀传送性质。
而且，以此方式，此为第一次可能使用具高介电常数的栅极介电体及具金属栅极的控制层于具应力吸收层的半导体组件中，且结果为可减少栅极介电体的等效氧化层厚度(EOT)及可达到优异的栅极驱动性质。
为达到优秀的激活表面，Si基材较佳为具(100)表面位向及沉积于其上的Si缓冲层以用做载体材料。
所以，为改良表面品质，应力产生层亦可藉由分子束外延方法平坦化，产生半导体组件的进一步改良电性质。
较佳为使用Si做为载体材料，使用SiGe做为应力产生层，使用CaF2做为应力传送层，使用Si做为应力吸收半导体层，使用HfO2做为栅极介电体及使用TiN做为控制层，且结果为，使用标准材料，可得到特别简单的结构及优秀的性质，特别是关于截止电流、电荷载体移动性、等效氧化层厚度等。
本发明的进一步有利结构系特征化于附属权利要求。
附图说明
本发明以示例具体实施例为基础及参考相关图式详细叙述于下，其中：
图1显示一种晶体的简化说明，其显示在应力吸收半导体层的显著作用；
图2显示穿过具应力吸收半导体层之习知半导体组件的简化区段视图；及
图3A及3B显示简化的区段视图，其说明根据本发明具应力吸收半导体层的半导体组件的制造所涉及的重要方法步骤。
具体实施方式
本发明藉由以nMOSFET做为具应力吸收半导体层之半导体组件为基础于下文叙述，然而，其不限于此应用及以相同方式亦包含pMOSFETs及具用于改良电荷载体移动性的目的之应力吸收半导体层的其它相对应半导体组件。
首先，根据图3A，提供载体材料1，其包括如硅半导体材料。然而，或者是，亦可使用任何其它结晶性及约略晶格相相配的载体材料(如蓝宝石等)。
特别是为改良表面品质，载体材料1可例如包括具(100)表面位向的半导体基材1A，在此情况下较佳为使用Si基材。为达到高品质起始表面及将分界面状态埋入在1B及1A之间的界面，根据图3A，做为实例，半导体缓冲层1B可被外延沉积，在此情况下硅缓冲层较佳为藉由分子束外延方法(MBE)或MOCVD(有机金属化学气相沉积法)方法沉积。特别是当使用MBE方法时，此处理步骤产生已被平坦化至一个原子层范围的起始表面，在此情况下此缓冲层1B的厚度仅由加工速度(产出)及预先决定起始品质决定。
做为如上述平坦化方法的替代方法，亦可进行习知平坦化方法，如CMP(化学机械抛光)方法。
接着，结晶性应力产生层SG系形成于载体材料1或是半导体缓冲层1B的平滑起始表面上。此应力产生层SG的晶体结构基本上具产生机械负荷于后续形成的应力吸收半导体层的目的之第一晶格常数。
做为实例，应力产生层SG包括IV-IV半导体或III-V半导体，然而，其亦可包括多层序列及/或藉由分子束外延方法逐渐变化，其必然产生后续层的经改良生长性质。特别是当Si层用做应力吸收半导体层SA时，较佳为使用Si1-xGex做为应力产生层SG的半导体材料，Ge含量一般设定于自10至50％(x＝0.1-0.5)，此产生些微与载体材料不同及特别是与要后续形成的应力吸收半导体层SA不同的应力产生层SG的晶格常数，该应力产生层的晶格常数因为其错误相配而在其(最后)原子层偏差数个百分率(小于10％)。
当进行次-100纳米半导体组件时，此应力产生层SG以10至300纳米的典型厚度形成，较佳为是使用MOCVD(有机金属化学气相沉积法)方法。以显著较少厚度接着形成的每一个晶体层因此将其晶格常数朝向此顶部层。
尽管在习知方法应力吸收层SA在此时直接在应力产生层SG上形成，在根据本发明方法中，应力传送层2现在形成，其传送已产生的机械负荷及亦具绝缘性质。
因热形成或沉积的绝缘体层(如氧化物层)具非晶形结构，他们原则上不适合用做应力传送层。相反的，具预先决定晶体结构的结晶性绝缘体层能够传送在应力产生层SG产生的此种本质机械应力至应力吸收半导体层SA。此种型式的已知结晶性绝缘体层之实例包括CdF2、CaF2及其类似物。
当使用由硅组成的应力吸收半导体层，特别是CaF2具特别好的性质，因为CaF2的晶格常数为非常良好的相配(例如非常类似)于硅的晶格常数(CaF2的晶格常数＝0.546纳米，硅的晶格常数＝0.543纳米于室温)。而且，CaF2构成所有现有材料中具最高能带间隙(价电带至导带＝12电子伏特)的电绝缘体。因为此非常大的能带间隙(12电子伏特)，当使用CaF2时，足以在应力产生层SG的表面形成仅少数的原子层。因此，较佳为约1至2纳米厚的CaF2应力传送层2藉由如原子层沉积方法(ALCVD，原子层化学气相沉积方法)或是MBE方法沉积做为埋入式绝缘体。
接着，实际应力吸收半导体层SA系形成于绝缘应力传送层2的表面，且硅半导体层较佳为形成做为半导体组件的有源区域，如沟道区域K。特别是当产生次-100纳米半导体组件时，在此情况下场效晶体管可具15纳米的沟道长度，在此情况下具厚度d小于1/3的沟道长度L的本征半导体材料，如本征硅被沉积。因此，对沟道长度L＝15纳米，约略d＝5纳米的本征半导体材料藉由ALCVD或MOCVD或MBE方法沉积，产生具完全耗尽有源区域或半导体本体(完全耗尽区的本体)之半导体组件。
在此情况下，绝缘应力传送层2负责确保此应力或应力吸收半导体层SA的可靠的及完全的耗尽，且结果为除了经改良电荷载体移动性，亦可得到所有完全耗尽区的半导体组件之优点。因为该应力传送层2亦仅包括少数原子层，及而且，在CaF2及Si在其晶格常数方面最适地相符的情况下，在应力产生层SG产生的机械负荷或应力实质上没有损失地传送至应力吸收半导体层SA。
接着，根据图3A，栅极介电体3及控制层4形成于应力吸收半导体层SA的表面，该栅极介电体3为如包含习知栅极介电体，如氮化硅、二氧化硅、ONO层序列或进一步新的高-k介电体等，然而控制层4可以相同方式由习知栅极材料构成，例如经掺杂多晶硅或金属。
然而，较佳为使用具高介电常数的栅极介电体或是已知为高-k介电体做为栅极介电体，在此情况下，较佳为再次藉由ALCVD或MOCVD方法以典型约3纳米的厚度沉积HfO2、HfSixOy、HfSiNO等，因为这些材料，亦即栅极介电体的晶格常数之显著不相配，及因为应力吸收半导体层SA的低沉积温度，该沉积方法以非晶形型式发生。
关于栅极材料或控制层4，已知为中能隙材料沉积做为栅极材料，特别是当主动半导体本体的完全耗尽为所欲时，此种本质的材料有利地影响与栅极介电体3的高-k材料之交互作用，在如上所述的铪栅极材料之情况下，较佳为使用金属栅极，如TiN，做为控制层4。
最后，根据图3B，图案化控制层4及栅极介电体3且源极及漏极S及D皆形成于应力吸收半导体层SA以完成场效晶体管。形成间隔物、接触孔洞、连接区域等所涉及的进一步步骤与先前技艺相当，及因此不于下文叙述。
以此方式，可特别以简单及不昂贵方式制造具应力或应力吸收半导体层及/或以完全耗尽操作的半导体层之半导体组件，且结果为特别是截止电流被减少及电荷载体移动性及因而半导体组件的时钟率被改良。
以相同方式，减少等效氧化层厚度(EOT)为可能，特别是当使用具高介电常数的栅极介电体，且结果为该驱动可被改良及特别是减少的电压可被实现。
而且，绝缘应力传送层减少已知为穿过效应及特别是能够显著地减少离线漏电流。然而，特别是相对应层结构现在亦提供用于次-100纳米半导体组件，其使得在电性质仅具些微差异及具足够重制性的半导体组件可被制造。
本发明已以nMOSFET为基础于上文叙述，然而，其不受限此特定应用及以相同方式亦包括pMOSFETs或具应力吸收半导体层的其它半导体组件。而且，本发明系以由硅所组成的应力吸收半导体层及以CaF2所组成的应力传送层为基础于上文叙述。然而，以相同方式亦可能使用替代材料以制造这些层。

Claims (20)

1.一种包括应力吸收半导体层的半导体组件，其具有：
载体材料(1)；
形成于该载体材料(1)上及基本上具有第一晶格常数的结晶性应力产生层(SG)，其用以产生机械应力；
形成于该应力产生层(SG)上及用于传送所产生机械应力的绝缘应力传送层(2)；
形成于该绝缘应力传送层(2)及具有与该第一晶格常数不同的第二晶格常数的结晶性、应力吸收半导体层(SA)，其用以吸收已产生且被传送的机械应力以及用以实现源极/漏极(S、D)及沟道区域(K)；
至少形成于该沟道区域(K)的表面之栅极介电体(3)；及
用以驱动该沟道区域(K)的控制层(4)，其形成于该栅极介电体(3)。
2.根据权利要求1所述的半导体组件，其中该应力吸收半导体层(SA)的厚度(d)小于该沟道区域(K)的长度(L)的1/3。
3.根据权利要求1或2所述的半导体组件，其中该应力传送层(2)形成一结晶性绝缘体层。
4.根据权利要求3所述的半导体组件，其中该应力传送层(2)具与该应力吸收半导体层(SA)的第二晶格常数相配的晶格常数。
5.根据权利要求1至4所述中其中一项的半导体组件，其中该应力产生层(SG)为约10至300纳米厚的SiGe层，该应力传送层(2)为约1至2纳米厚的CaF2层，及
该应力吸收半导体层(SA)为约5纳米厚的Si层。
6.根据权利要求1至5中其中一项所述的半导体组件，其中该栅极介电体(3)具高介电常数。
7.根据权利要求1至6中其中一项所述的半导体组件，其中该控制层(4)包括金属。
8.根据权利要求1至7中其中一项所述的半导体组件，其中该载体材料(1)包括
具(100)表面位向的Si基材(1A)，及
Si缓冲层(1B)，用以产生该应力产生层(SG)的平坦起始表面。
9.一种制造具应力吸收半导体层的半导体组件所述的方法，其包括步骤：
a)形成载体材料(1)；
b)于该载体材料(1)上形成基本上具第一晶格常数的结晶性应力产生层(SG)以产生机械应力；
c)于该应力产生层(SG)上形成绝缘应力传送层(2)以传送已产生的机械应力；
d)为了吸收该机械应力，于该应力传送层(2)上形成具第二晶格常数的结晶性、应力吸收半导体层(SA)，此第二晶格常数具与该第一晶格常数不同；
e)于该应力吸收半导体层(SA)形成栅极介电体(3)；
f)于该栅极介电体(3)上形成控制层(4)；
g)图样化该栅极介电体(3)及该控制层(4)；及
h)于该应力吸收半导体层(SA)中形成源极/漏极区域(S、D)。
10.根据权利要求9所述的方法，其中在步骤a)乃提供具(100)表面位向的一半导体基材(1A)，而一半导体缓冲层(1B)乃外延性地沉积于其上以产生平坦表面。
11.根据权利要求9或10所述的方法，其中在步骤b)中乃使用IV-IV或III-V半导体。
12.根据权利要求11所述的方法，其中在步骤b)中乃形成做为应力产生层(SG)的一多重层序列。
13.根据权利要求9至12中其中一项所述的方法，其中在步骤b)中，该应力产生层(SG)乃藉由分子束外延方法而平坦化。
14.根据权利要求9至13中其中一项所述的方法，其中在步骤c)乃形成做为应力传送层(2)的结晶性绝缘体层。
15.根据权利要求14所述的方法，其中在步骤c)乃形成具与该应力吸收半导体层(SA)的第二晶格常数相配的晶格常数的一应力传送层(2)。
16.根据权利要求15所述的方法，其中在步骤c)中仅有该应力传送层的数个原子层外延地沉积于该应力产生层(SG)。
17.根据权利要求9至16中其中一项所述的方法，其中在步骤d)乃使用一完全耗尽区半导体材料。
18.根据权利要求9至17中其中一项所述的方法，其中在步骤e)乃使用具高介电常数的材料做作栅极介电体(3)。
19.根据权利要求9至18中其中一项所述的方法，其中在步骤f)乃使用金属做为控制层(4)。
20.根据权利要求9至19中其中一项所述的方法，其中
在步骤a)中，以Si做为载体材料(1)；
在步骤b)中，以SiGe做为应力产生层(SG)；
在步骤c)中，以CaF2做为应力传送层(2)；
在步骤d)中，以Si做为应力吸收半导体层(SA)；
在步骤e)中，以HfO2做为栅极介电体(3)；及
在步骤f)中，以TiN做为控制层(4)。
CNB038167840A 2002-07-15 2003-07-11 具有应力吸收半导体层的半导体组件及其制造方法 Expired - Fee Related CN100380589C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10231964.2 2002-07-15
DE10231964A DE10231964A1 (de) 2002-07-15 2002-07-15 Halbleiterbauelement mit stressaufnehmender Halbleiterschicht sowie zugehöriges Herstellungsverfahren

Publications (2)

Publication Number Publication Date
CN1669123A true CN1669123A (zh) 2005-09-14
CN100380589C CN100380589C (zh) 2008-04-09

Family

ID=30468983

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038167840A Expired - Fee Related CN100380589C (zh) 2002-07-15 2003-07-11 具有应力吸收半导体层的半导体组件及其制造方法

Country Status (6)

Country Link
US (2) US7642544B2 (zh)
EP (1) EP1522092B1 (zh)
CN (1) CN100380589C (zh)
DE (1) DE10231964A1 (zh)
TW (1) TWI234285B (zh)
WO (1) WO2004010485A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102947917A (zh) * 2010-04-02 2013-02-27 国际商业机器公司 通过加工引发的单轴向应变控制介电薄膜内的铁电性
CN105336578A (zh) * 2014-08-13 2016-02-17 台湾积体电路制造股份有限公司 具有通孔的堆叠结构上的缓冲层
CN108821231A (zh) * 2018-06-26 2018-11-16 清华大学 一种基于力学原理的表面具有微结构的高弹性基体及方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707106B1 (en) * 2002-10-18 2004-03-16 Advanced Micro Devices, Inc. Semiconductor device with tensile strain silicon introduced by compressive material in a buried oxide layer
US7612366B2 (en) 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US7586158B2 (en) 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
JP2009500870A (ja) * 2005-07-15 2009-01-08 メアーズ テクノロジーズ， インコーポレイテッド 応力層上に歪み超格子層を含む半導体デバイス、及びその製造方法
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5232862A (en) * 1990-07-16 1993-08-03 General Motors Corporation Method of fabricating a transistor having a cubic boron nitride layer
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Low Defect Densiry/Arbitrary Lattice Constant Heteroepitaxial Layers
US5453399A (en) * 1993-10-06 1995-09-26 Texas Instruments Incorporated Method of making semiconductor-on-insulator structure
JPH11233440A (ja) * 1998-02-13 1999-08-27 Toshiba Corp 半導体装置
KR20010079918A (ko) * 1998-09-25 2001-08-22 야마모토 카즈모토 반도체 기판과 그 제조 방법, 및 그것을 이용한 반도체디바이스와 그 제조 방법
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
KR100385857B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 SiGe MODFET 소자 제조방법
US6475857B1 (en) * 2001-06-21 2002-11-05 Samsung Electronics Co., Ltd. Method of making a scalable two transistor memory device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102947917A (zh) * 2010-04-02 2013-02-27 国际商业机器公司 通过加工引发的单轴向应变控制介电薄膜内的铁电性
CN102947917B (zh) * 2010-04-02 2015-11-25 国际商业机器公司 通过加工引发的单轴向应变控制介电薄膜内的铁电性
CN105336578A (zh) * 2014-08-13 2016-02-17 台湾积体电路制造股份有限公司 具有通孔的堆叠结构上的缓冲层
US9793243B2 (en) 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
CN105336578B (zh) * 2014-08-13 2019-04-23 台湾积体电路制造股份有限公司 具有通孔的堆叠结构上的缓冲层
US10510723B2 (en) 2014-08-13 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
US11270978B2 (en) 2014-08-13 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
US12021066B2 (en) 2014-08-13 2024-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
CN108821231A (zh) * 2018-06-26 2018-11-16 清华大学 一种基于力学原理的表面具有微结构的高弹性基体及方法

Also Published As

Publication number Publication date
US8198681B2 (en) 2012-06-12
TW200403775A (en) 2004-03-01
EP1522092A2 (de) 2005-04-13
EP1522092B1 (de) 2011-08-31
US20060118867A1 (en) 2006-06-08
US20100084691A1 (en) 2010-04-08
WO2004010485A2 (de) 2004-01-29
TWI234285B (en) 2005-06-11
US7642544B2 (en) 2010-01-05
CN100380589C (zh) 2008-04-09
DE10231964A1 (de) 2004-02-19
WO2004010485A3 (de) 2004-05-06

Similar Documents

Publication Publication Date Title
US6603156B2 (en) Strained silicon on insulator structures
CN100342494C (zh) 采用uhv－cvd制作的应变si基底层以及其中的器件
US10847424B2 (en) Method for forming a nanowire device
US20110156006A1 (en) Forming A Non-Planar Transistor Having A Quantum Well Channel
US8198681B2 (en) Semiconductor component with stress-absorbing semiconductor layer
CN102203924A (zh) 具有设计的Ge分布和优化硅帽盖层的优化压缩SiGe沟道PMOS晶体管
CN101075585A (zh) 半导体结构及其制造方法
US20120305891A1 (en) Graphene channel transistors and method for producing same
CN1783496A (zh) 将应力施加到pfet和nfet晶体管沟道以改善性能的结构和方法
CN1716629A (zh) 在拉伸应变绝缘体上SiGe上的应变SiMOSFET
JP2007521650A (ja) 半導体デバイス並びに量子井戸構造体を製造する方法及び量子井戸構造体を有する半導体デバイス
CN1679150A (zh) 绝缘体上半导体装置和方法
WO2012117745A1 (ja) 半導体基板及びその製造方法
JPWO2005122272A1 (ja) 歪みシリコンチャネル層を有するｍｉｓ型電界効果トランジスタ
US7320931B2 (en) Interfacial layer for use with high k dielectric materials
US9553181B2 (en) Crystalline-amorphous transition material for semiconductor devices and method for formation
Liu et al. Vertical heterojunction Ge0. 92Sn0. 08/Ge gate-all-around nanowire pMOSFETs with NiGeSn contact
US20070045610A1 (en) Transistor device with strained germanium (Ge) layer by selectively growth and fabricating method thereof
US20050070070A1 (en) Method of forming strained silicon on insulator
US20070215941A1 (en) Semiconductor-On-Insulator Substrate Comprising A Buried Diamond-Like Carbon Layer And Method For Making Same
Si et al. Back gate, Fin Structure, Double gate, Gate All Around etc.
Sadanaª et al. b IBM Research at Albany NanoTech, 257 Fuller Road, Albany, NY 12203

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080409

Termination date: 20180711