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CN102203924A - 具有设计的Ge分布和优化硅帽盖层的优化压缩SiGe沟道PMOS晶体管 - Google Patents

具有设计的Ge分布和优化硅帽盖层的优化压缩SiGe沟道PMOS晶体管 Download PDF

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CN102203924A
CN102203924A CN2009801435578A CN200980143557A CN102203924A CN 102203924 A CN102203924 A CN 102203924A CN 2009801435578 A CN2009801435578 A CN 2009801435578A CN 200980143557 A CN200980143557 A CN 200980143557A CN 102203924 A CN102203924 A CN 102203924A
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CN
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silicon
semiconductor layer
pmos
germanium
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Application number
CN2009801435578A
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English (en)
Inventor
丹尼尔·G·特克莱亚布
斯里坎斯·B·萨玛维丹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
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Publication date
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Abstract

一种半导体工艺和设备包括形成PMOS晶体管(72)，所述晶体管通过在在沟道区层中形成PMOS栅结构(34)和相关的源/漏区(38、40)之前外延生长双轴应变正向渐变的硅锗沟道区层(22)和反掺杂硅帽盖层(23)而使沟道区中的空穴迁移率增强。

Description

具有设计的Ge分布和优化硅帽盖层的优化压缩SiGe沟道PMOS晶体管
技术领域
本发明一般地涉及半导体制造和集成电路的领域。在一个方面中，本发明涉及作为互补金属氧化物半导体(CMOS)制造工艺的一部分，形成PMOS场效应晶体管(FET)。
背景技术
诸如NMOS或PMOS晶体管的CMOS器件传统上被制造在具有(100)的表面晶体取向的半导体晶片上，并且其等效取向为例如(010)、(001)、(00-1)，其中晶体管器件通常以<100>晶体沟道取向(即，在旋转45度的晶片或衬底上)制造而成。沟道限定了流过所述器件的电流的主要方向，并且产生电流的载流子迁移率确定所述器件的性能。虽然可以通过有意使NMOS和/或PMOS晶体管的沟道有应力来提高载流子迁移率，但是难以同时提高在均匀应变衬底上形成的两种类型器件的载流子迁移率，因为PMOS载流子迁移率和NMOS载流子迁移率是在不同类型的应力下进行优化的。例如，一些CMOS器件制造工艺已经尝试通过使用应变的(例如，用双轴拉伸应变的)硅用于沟道区来增强电子和空穴迁移率，所述沟道区是通过在在沉积硅层之前被弛豫(relax)的模板层(template layer)(例如，硅锗)上沉积硅层从而引发所沉积硅层中的拉伸应力来形成的。还发现，可以通过形成相对厚的模板硅锗(SiGe)层来增强所沉积硅层中的拉伸应力，所述硅锗层被渐变为在模板SiGe层的下部中具有较高浓度的锗(例如，逆向渐变)。这种工艺通过在NMOS晶体管沟道中产生拉伸应力来增强NMOS器件的电子迁移率，但是PMOS器件对于沿着<100>方向制造的器件对沟道方向的任何单轴应力是不敏感的。另一方面，已经尝试诸如通过利用压缩应变的SiGe层位于硅衬底之上形成PMOS沟道区来选择性地提高PMOS器件中的空穴迁移率。然而，这种压缩SiGe沟道PMOS器件表现出较高的亚阈值斜率(SS)和较高的电压阈值温度敏感性。这可能是由于cSiGe层和电介质层之间界面的质量所导致的，该质量是通过PMOS器件中的沟道缺陷或界面陷阱密度(Dit)进行量化的。
因此，需要改进的半导体工艺和器件来克服如上所述的现有技术存在的问题。对于本领域的技术人员，在参照随后的附图和具体实施方式来阅读本专利申请的剩余部分之后，传统工艺和技术的其他局限和缺点将变得清楚。
附图说明
当结合随后的附图考虑以下的具体实施方式时，可以理解本发明并且得到其众多目的、特征和优点。
图1是包括具有第一晶体结构的半导体层的半导体晶片结构的局部横截面图；
图2示出图1之后的处理，其中，在将用于形成NMOS器件的半导体晶片结构的NMOS区域上方形成掩模层；
图3示出在将用于形成PMOS器件的半导体晶片结构的PMOS区域上方选择性形成薄的逆向渐变的外延SiGe层后的图2之后的处理；
图4示出在正向渐变的外延SiGe层上方形成硅帽盖层(cap layer)后的图3之后的处理；
图5示出在NMOS和PMOS区域中形成金属栅电极后的图4之后的处理；
图6示出在NMOS和PMOS区域中注入第一源/漏区后的图5之后的处理；
图7示出在注入间隔物周围的NMOS和PMOS区域中注入第二源/漏区后的图6之后的处理；以及
图8图形地表示在示例性PMOS器件中的锗分布浓度，所述PMOS器件包括利用渐变的SiGe层和帽盖硅层形成的沟道区。
应该理解，为了说明的简便和清晰起见，不必按比例绘制附图所示的元件。例如，为了提升和提高清晰度和理解性，一些元件的尺寸相对于其他元件被夸大。另外，当适当考虑时，在附图之中重复附图标记来表示相应或类似的元件。
具体实施方式
针对在用于形成PMOS器件和NMOS器件的半导体晶片衬底上制造高性能PMOS晶体管器件，描述了半导体制造工艺和所得的集成电路。通过在比临界驰豫厚度薄的压缩应变SiGe层(例如，大致50埃)上方形成薄硅帽盖层(例如，大致15埃)，可以选择性地控制半导体晶片中的PMOS器件的沟道应力状况，以制造具有有利于NMOS器件和PMOS器件这两者的应力状况的集成电路。在选择的实施例中，通过在双轴压缩、正向渐变的硅锗外延生长层和薄、反掺杂的硅帽盖层上形成PFET晶体管器件，在具有<100>沟道取向的硅衬底上(即，在旋转45度的晶片或衬底上)形成迁移率提高的PMOS器件。通过采用比第一阈值厚度测量更薄的双轴压缩沟道SiGe层以及比第二阈值厚度测量更厚的反掺杂硅帽盖层，与利用未帽盖的压缩SiGe沟道层形成的PMOS器件相比，实现了DC性能的大大增强(例如，根据压缩SiGe层中的锗掺杂分布，观察到的迁移率提高至少达到23％至35％)。通过正向渐变SiGe中的锗的量以使得在与硅帽盖层的界面处形成峰值，压缩SiGe层用于控制价带以便引起对空穴的量子限制，从而降低阈值电压和亚阈值斜率。在选择的实施例中，根据压缩SiGe层中的锗掺杂分布和硅帽盖层的厚度，按不同程度实现较低的阈值电压。通过采用各种公开的实施例，即使不认为传统<100>取向的硅衬底对应力是敏感的，在具有<100>沟道取向的半导体衬底上形成的PMOS晶体管也提供了应变增强的沟道区。
现在，将参照附图来详细描述本发明的各种示例性实施例。虽然在以下的描述中阐述了各种细节，但是应该理解，可以在没有这些特定细节的情况下实施本发明，并且可以对本文描述的本发明进行众多实现方式特定的决定，以实现器件设计者的特定目的，例如遵照对于各个实现方式来说将彼此不同的工艺技术或设计有关的限制。虽然这种开发工作可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将会是日常任务。例如，参照不包括每个器件特征或几何体的半导体器件的简化横截面图示出所选择的方面，以便避免限制或模糊本发明。本领域的技术人员使用这类描述和表达来描述其工作的实质内容并将其传达给本领域的其他技术人员。另外，虽然本文已经描述了特定的示例材料，但是本领域的技术人员将认识到，可以用具有近似特性的其他材料来替代，而不会损失功能。还注意到，在整个具体实施方式中，将形成和去除某些材料来制造半导体结构。在以下没有详细描述用于形成或去除这类材料的特定工序的情况下，所需的将是本领域技术人员用于以合适厚度生长、沉积、去除或者以其他方式形成这类层的传统技术。这类细节是众所周知的并且不必被视为教导本领域的技术人员来制作或使用本发明所必需的。
现在参照图1，示出半导体晶片结构1的局部横截面图。结构1包括形成在具有第一晶体取向的半导体衬底10上或者作为该半导体衬底10的一部分的半导体层12。另外示出的是浅沟槽隔离14，其将层12分成单独的区域。根据正被制造的晶体管器件的类型，半导体层10、12可以被实现为体硅(bulk silicon)衬底、单晶硅(掺杂或未掺杂)、绝缘体上半导体(SOI)衬底或例如包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其他III/V或II/VI化合物半导体的任何半导体材料或者其任何组合，并且可以可选地形成为体处理晶片。半导体层10、12具有<100>的沟道晶体取向。虽然没有示出，但是用于NMOS器件区域96和用于PMOS器件区域97的层12的材料可以不同。并且，对于任何FET类型(NMOS或PMOS)，层12可以由多个材料堆叠组成。值得注意的是，虽然为了描述本发明在此处示出的是体型衬底，但是本发明不限于任何特定的衬底类型。例如，本发明的起始衬底可以是绝缘体上半导体(SOI)类型，其在半导体的顶层下方具有掩埋的绝缘体层。
隔离区域或结构14被形成为将一个或多个NMOS器件区域96与一个或多个PMOS器件区域97电隔离。隔离结构14限定有源层12中的有源区或晶体管区96、97的横向边界，并且可以使用任何所需技术来形成，例如，使用构图的掩模或光致抗蚀剂层(未示出)选择性地蚀刻第二半导体层12中的开口，沉积电介质层(例如，氧化物)以填充开口，然后抛光所沉积的电介质层，直到与剩余的第二半导体层12平坦。剥离构图的掩模或一个或多个光致抗蚀剂层的任何剩余未蚀刻部分。
图2示出图1之后的半导体晶片结构2的处理，其中，在将用于形成NMOS器件的半导体晶片结构的NMOS区域96上方选择性地形成掩模层21。例如，可以在半导体晶片结构上方沉积和/或生长一个或多个掩模层21(例如，氧化物层和/或氮化物层)，然后可以使用传统的构图和蚀刻技术来在一个或多个掩模层21中形成暴露至少PMOS器件区域97的开口。使用选择性形成的掩模层21来限定和区分用于随后在晶片结构12上形成的NMOS器件和PMOS器件的有源区。
图3示出在将用于形成PMOS器件的半导体晶片结构的一个或多个PMOS区域97上方选择性地形成薄的压缩应变半导体层22后的图2之后的半导体晶片结构3的处理。在选择的实施例中，用原子间的间距比下面的第二半导体层12大的、诸如SiGe、SiGeC或组合物和按其重量的混合物的半导体材料来形成薄的压缩应变半导体层22，所述压缩应变半导体层22能够利用选择性外延生长方法或之后伴随再结晶的其他沉积法来形成。例如，如果在PMOS区域97中的半导体层12上方形成PMOS器件并且用于层12的半导体材料是硅，则可以通过外延生长比临界驰豫厚度薄的SiGe层以形成具有与半导体层12相同的晶格间距的压缩SiGe层22，来形成半导体层22。通过在存在二氯甲硅烷、锗烷(GeH4)、HCl和氢气的情况下、在400℃和900℃之间的腔室温度下用化学气相沉积(CVD)工艺，可以实现该外延生长。只要SiGe层22的厚度低于临界驰豫厚度，SiGe层22就压缩应变。如将理解的，用于SiGe层的临界驰豫厚度将取决于层22中包含的锗的量，但是在示例实施例中，大致50埃或更小的外延生长SiGe层22将具有均匀的压缩应力。因为硅锗的晶格间距通常大于下面的硅半导体层12的晶格间距，所以用压缩硅锗形成半导体层22的一个优点在于，在硅半导体层12上没有引发应力。形成相对薄的半导体层22的另一个优点在于，使最终形成的NMOS器件区域96和PMOS器件区域97之间的阶梯高度差最小化，从而提高这两个区域之间的处理均匀性。
在选择的实现方式中，可以以随深度均匀的渐变或锗浓度来提供具有硅锗的半导体层22的形成。在这些实现方式中，在半导体层22的整个厚度上，半导体层22中的锗浓度是恒定的。在其他实现方式中，半导体层22的锗浓度被正向渐变，使得在半导体层22下部中(例如，更靠近与下面的半导体层12的界面)锗的浓度较低并且在半导体层22的上部中锗的浓度较高。在一个实例中，锗的浓度在半导体层22的顶部为大约30％(例如，37％)并且在半导体层22的底部逐渐降低为0％。然而，其他实施例可以具有其他渐变的锗分布，其中，半导体层22上部处的锗浓度的范围可以从100％的锗至10％的锗，并且半导体层22的下部处的锗浓度的范围可以从0％至20％。在又一实施例中，半导体层22在顶部和底部这两者处都可以具有不同的锗浓度。
图4示出在将用于形成PMOS器件的半导体晶片结构的一个或多个PMOS区域97中的外延SiGe层22上方形成薄的半导体层23后的图3之后的半导体晶片结构4的处理。在选择的实施例中，虽然可以使用其他厚度或材料，但是通过在下面的SiGe层22上方外延生长或沉积大约15埃的预定厚度的硅层，来形成半导体层23。通过在存在二氯甲硅烷、氯化氢和氢气的情况下、将半导体晶片结构4加热到500℃和900℃之间的温度，可以实现该外延生长。在PMOS器件中硅帽盖层23的存在增加了阈值电压和亚阈值斜率，同时通过提供具有较低沟道缺陷或界面陷阱密度(Dit)的硅/电介质界面，其与未帽盖的SiGe沟道区相比提高了迁移率。并且，如将理解的，性能增强的程度受硅帽盖层23厚度的影响。例如，(与在硅衬底上传统地形成的PMOS金属栅和高k电介质层相比)相对薄的硅帽盖层23(例如，大约5埃)将硅帽盖层和恒定渐变SiGe层22上的PMOS金属栅和高k电介质层的迁移率增益提高13％，并且将硅帽盖层和正向渐变SiGe层22上的PMOS金属栅和高k电介质层迁移率增益提高23％。然而，(与在硅衬底上传统地形成的PMOS金属栅和高k电介质层相比)较厚的硅帽盖层23(例如，大约15埃)将硅帽盖层和恒定渐变SiGe层22上的PMOS金属栅和高k电介质层的迁移率增益提高23％，并且将硅帽盖层和正向渐变SiGe层22上的PMOS金属栅和高k电介质层的迁移率增益提高35％。
在选择的实施例中，使用导电性类型与下面的衬底的导电性类型相反的p型掺杂剂(例如，硼或铟)，将半导体层23形成为反掺杂层23。例如，在PMOS区域97中，用n型杂质来轻掺杂初始形成的PMOS半导体层12。在这种情况下，通过在半导体层23的外延生长期间执行原位掺杂，可以将半导体层23反掺杂为预定p型导电性水平。除此之外或替选地，在形成外延硅层23之后，可以注入p型杂质(例如，硼)。
如形成的，压缩SiGe层22用作在一个或多个PMOS区域97中生长或沉积硅帽盖层23的模板层，并且控制随后的处理，以防止压缩SiGe层22以将会改变硅帽盖层23的应力状况的方式来驰豫。
图5示出在去除掩模层21并且分别在NMOS区域96和PMOS区域97中形成金属栅电极24、34后的图4之后的半导体晶片结构5的处理。如所示出的，NMOS金属栅电极24包括一个或多个栅电介质层25、上覆于栅电介质层25的金属基导电层26以及在金属基导电层26上形成的多晶硅层27。以类似方式，PMOS金属栅电极34包括一个或多个栅电介质层35、上覆于栅电介质35的金属基导电层36以及在金属基层36上形成的多晶硅层37。尽管可以使用其他厚度，但是通过使用化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化或以上的任何组合，在NMOS衬底层12和/或PMOS衬底层23上方沉积或生长绝缘体或高k电介质，一个或多个栅电介质层25、35可以形成为具有范围在0.1纳米至10纳米的预定最终厚度。虽然可以用绝缘体材料(例如，二氧化硅、氮氧化物、氮化物、氮化物SiO2、SiGeO2、GeO2等)形成一个或多个栅电介质层25、35，但是其他材料包括诸如氧化铪(优选地，HfO2)的金属氧化物化合物，尽管也可以使用锆、铝、镧、锶、钽、钛和其组合的其他氧化物、硅酸盐或铝酸盐，包括但不限于Ta2O5、ZrO2、HfO2、TiO2、Al2O3、Y2O3、La2O3、HfSiNyOx、ZrSiNyOx、ZrHfOx、LaSiOx、YSiOx、ScSiOx、CeSiOx、HfLaSiOx、HfAlOx、ZrAlOx和LaAlOx。另外，多金属氧化物(例如，钛酸锶钡，BST)也可以提供高k电介质特性。
在形成一个或多个栅电介质层25、35后，使用任何所期望的金属栅堆叠形成次序来形成未蚀刻的栅堆叠。例如，在一个或多个栅电介质层25、35上方顺序沉积或形成一个或多个导电层以形成第一栅堆叠，所述第一栅堆叠包括形成在金属基导电层26、36上方的至少(掺杂或未掺杂的)半导体层27、37。在一个实施例中，使用任何所期望的、诸如CVD、PECVD、PVD、ALD、分子束沉积(MBD)或其任何组合的沉积或溅射工艺，来形成一个或多个金属或金属基层26、36。金属基导电层26、36包括从由Ti、Ta、Ir、Mo、Ru、W、Os、Nb、Ti、V、Ni和Re组成的组中选择的元素。尽管可以使用其他金属栅层材料(例如，Al、W、HfC、TaC、TaSi、ZrC、Hf等)或甚至导电金属氧化物(例如，IrO2)和不同厚度，但是在选择的实施例中，用诸如通过沉积具有的厚度为20-100埃的TiN层而具有适于NMOS和PMOS晶体管的中间禁带功函数的金属或金属基层，可以形成金属基导电层36。除此之外或者替选地，可以用具有适于PMOS晶体管的功函数的金属或金属基层来形成金属基导电层26。如将理解的，可以由一个或多个层来形成金属基导电层26、36。
尽管可以使用其他材料和厚度，但是在沉积一个或多个金属基导电层26、36后，可以使用CVD、PECVD、PVD、ALD或其任何组合，来形成厚度范围为大约1-200纳米的重掺杂(例如，n+)多晶硅层27、37。在沉积时，多晶硅层27、37可以形成为具有相对低导电率或电流的未掺杂或轻掺杂层，在这种情况下，用一个或多个随后的掺杂或注入步骤来建立多晶硅层中的导电率。然而，将理解的是，多晶硅层27、37可以形成为具有相对高导电率的重掺杂层，在这种情况下，通过用一个或多个随后的掺杂或注入步骤进行反掺杂，在含硅层的预定区域中，可以减小多晶硅层中的导电率。在沉积时，多晶硅层27、37可以形成为初始非晶或多晶状态，但是随后在器件集成中的退火步骤后，其将成为多晶态。用于多晶硅层27、37的(一种或多种)材料可以是硅、硅-锗或其他合适的半导体。
在形成未蚀刻的栅堆叠之后，选择性地蚀刻NMOS栅电极层25-27和PMOS栅电极层35-37，以形成一个或多个NMOS金属栅电极24和一个或多个PMOS金属栅电极34。如将理解的，可以通过以下步骤形成金属栅电极24、34：使用任何所期望的图案和蚀刻工艺，包括将光致抗蚀剂直接涂布在半导体层27、37上并且将对其构图，或者使用多层掩模技术顺序地形成第一抗反射涂层(ARC)、第二掩模层(例如，硬掩模或TEOS层)和光致抗蚀剂层(未示出)，所述光致抗蚀剂层被构图并被修整以在所需的栅电极24、34上方形成抗蚀剂图案。当顺序蚀刻半导体层27、37和金属基导电层26、36时，第一ARC层将用作硬掩模。依次地，第二掩模层将用作用于蚀刻第一ARC层的硬掩模，并且可以由任何合适的光致抗蚀剂材料(例如，193nm抗蚀剂)形成光致抗蚀剂层，所述光致抗蚀剂层被构图(例如，使用193nm显影)并且被蚀刻以在第二掩模层上方形成抗蚀剂图案。
图6示出分别在NMOS区域96和PMOS区域97中注入第一源/漏区28、38后、在图5之后的半导体晶片结构6的处理。如所示出的，可以通过以下步骤来形成第一源/漏区28、38：首先掩蔽PMOS区域97并且用第一n型注入来注入NMOS区域96的暴露部分(包括半导体层12)，以形成轻掺杂延伸区域28。单独地，可以掩蔽NMOS区域96，并且可以用p型杂质注入PMOS区域97的暴露部分(包括半导体层12、压缩应变SiGe层22和硅帽盖层23)，以在晶体管区域97中形成轻掺杂延伸区域38。尽管没有示出，但是可以使用注入步骤来注入栅电极24、34。
图7示出在注入间隔物29周围的NMOS区域96和PMOS区域97中注入第二源/漏区30、40从而形成NMOS晶体管71和PMOS晶体管72后的、图6之后的半导体晶片结构7的处理。如所示出的，通过沉积和各向异性地蚀刻一个或多个间隔物电介质层，在栅电极24、34的至少侧壁上形成一个或多个侧壁间隔物29，所述间隔物电介质层可以单独包括陪衬物或间隔物衬里层(例如，沉积或生长的硅氧化物)或者还结合地包括延伸电介质层。通过在适当位置采用侧壁间隔物29，可以在PMOS区域97上方形成注入掩模，以暴露晶体管区域96来进行形成NMOS源/漏区28的注入。同样，可以在NMOS区域96上方形成注入掩模，以暴露晶体管区域97来进行在PMOS栅电极34和侧壁间隔物29周围形成PMOS源/漏区38的注入。如所示出的，NMOS晶体管71包括一个或多个栅电介质层25、上覆于栅电介质层25的导电NMOS栅电极26、27、由NMOS栅电极的侧壁上的一个或多个电介质层形成的侧壁间隔物29以及形成在NMOS有源层12中的源/漏区28、30。以类似方式，PMOS晶体管72包括一个或多个栅电介质层35、上覆于栅电介质层35的导电PMOS栅电极36、37、由PMOS栅电极的侧壁上的一个或多个电介质层形成的侧壁间隔物39以及形成在PMOS有源层12、22、23中的源/漏区38、40。尽管没有示出，但是将理解的是，NMOS晶体管71和PMOS晶体管72可以包括源/漏区和栅电极中的硅化物层。
在图7所示的制造工艺中，在半导体层12、双轴压缩SiGe沟道层22和硅帽盖层23上方，形成PMOS晶体管器件72。因此，PMOS有源区包括压缩应变的外延硅锗层22(形成在PMOS区域97中的半导体层12上方)和未应变的硅帽盖层23，压缩应变的外延硅锗层22在长度(又名“沟道”)轴方向和宽度轴方向上表现出双轴压缩应力，根据选择的实施例，硅帽盖层23提高一个或多个PMOS晶体管72的载流子迁移率(并因此提高性能)。
本文描述的本发明的各种实施例可以用于由渐变硅锗衬底层和硅帽盖层形成PMOS有源层，以提高PMOS晶体管的空穴迁移率，同时降低阈值电压和亚阈值斜率。在制造PMOS有源层的过程中，形成压缩应变SiGe层，使得锗含量从第一相对低的锗浓度(与下面的衬底层的界面处)被渐变至第二相对高的锗浓度(与上覆的硅帽盖层的界面处)。这种渐变在图8中示出，图8图形地示出包括用渐变SiGe层和帽盖硅层性层形成的沟道区的示例性PMOS器件中的锗浓度分布。如所示出的，在有源层衬底上方形成栅电极/电介质堆叠80，所述有源层衬底被形成为硅帽盖层82、正向渐变SiGe层84和下面的硅衬底层86的组合。如所示出的，锗的浓度在SiGe层84的底部处为0％并且在在硅帽盖层82中降回到0％之前逐渐增加至在SiGe层84顶部处的30％。
为了形成优化的PMOS晶体管作为CMOS制造工艺的一部分，具有任何所期望的沟道取向的双轴应变半导体层(例如，呈现出双轴拉伸应变的硅层)被形成为掩埋的氧化物层上方的有源层，并且通过隔离结构被分成NMOS有源层和PMOS有源层。在屏蔽NMOS有源层后，可以用硅或氙注入PMOS有源层，以驰豫PMOS区域中应变的半导体层。在具有<100>沟道取向的驰豫的PMOS有源层上，迁移率提高的PMOS晶体管器件通过以下步骤来形成：外延生长具有正向渐变的锗浓度的双轴压缩硅锗(SiGe)层的薄层(例如，大约50埃)，然后在压缩SiGe层上外延生长薄的硅帽盖层。通过将SiGe层的厚度限制为小于临界驰豫厚度阈值，SiGe层具有压缩应力状态。此后，在NMOS区域中的应变半导体层以及PMOS区域中的压缩应变SiGe和硅帽盖层上方，形成NMOS晶体管器件和PMOS晶体管器件。被制造在双轴拉伸应变衬底上，NMOS器件的载流子迁移率提高。通过采用由压缩应变SiGe和硅帽盖层形成的双轴压缩沟道，PMOS器件的器件性能得以提高。
在完成了源/漏注入处理和掺杂剂激活退火后，将半导体晶片结构完成为功能化器件。可以用于将所示出的栅电极结构的制造完成为功能化晶体管的不同处理步骤的实例包括但不限于一个或多个牺牲氧化物形成、剥离、延伸注入、晕圈注入(halo implant)、间隔物形成、源/漏注入、源/漏退火、接触区域硅化和抛光步骤。另外，在一个或多个NMOS和PMOS晶体管71、72上方的一个或多个应变接触蚀刻停止层进一步(以不同方式)使NMOS沟道区和PMOS沟道区应变。最后，随后需要通常包括多层次互连的传统后端处理(未示出)来以所需方式连接晶体管，以实现所需功能。因此，根据工艺和/或设计要求，用于完成栅晶体管71、72的制造的步骤的特定次序可以发生变化。
到现在，应该理解，本文提供了一种形成PMOS场效应晶体管器件的半导体制造工艺。在所公开的工艺中，所提供的晶片包括至少第一半导体层，作为体衬底或与下面的掩埋绝缘层结合作为SOI衬底的一部分。例如，通过外延生长预定厚度小于硅锗的临界驰豫厚度阈值的硅锗，在第一半导体层的至少一部分上形成硅锗的压缩第二半导体层。例如，可以外延生长厚度为大约30埃与50埃之间的硅锗压缩层。在选择的实施例中，通过外延生长硅锗的渐变层来形成压缩第二半导体层，其中，随着第二半导体层的形成，锗浓度增加。例如，渐变的硅锗层可以在顶部具有大约30％至40％的锗的第一浓度，所述浓度逐渐降低至底部处的大约0％至10％。在形成压缩第二半导体层之后，在第二半导体层上形成硅的第三半导体层。例如，可以外延生长厚度在大约5埃与15埃之间的硅的第三半导体层。另外，可以反掺杂硅的第三半导体层，使其具有与PMOS栅结构下方的第一半导体层的第二导电性类型相反的第一导电性类型。最后，在第三半导体层上方形成诸如高k电介质和金属栅电极的至少PMOS栅结构，以限定PMOS晶体管沟道区，所述沟道区包括PMOS栅结构下方的压缩第二半导体层的至少一部分。
在另一种形式中，本文提供了一种形成半导体集成电路的CMOS制造工艺。在所公开的工艺中，半导体层被形成为具有PMOS器件部分和NMOS器件部分的体或SOI衬底。在半导体层的PMOS器件部分上，外延生长预定厚度小于硅锗的临界驰豫厚度阈值(例如，厚度在大约30埃与50埃之间)的双轴压缩硅锗层。随后，在硅锗层上外延生长硅层(例如，厚度在大约5埃与15埃之间)。在选择的实施例中，反掺杂硅层，使其具有与第一半导体层的第二导电性类型相反的第一导电性类型。此后，形成NMOS和PMOS栅结构。在形成时，PMOS栅结构上覆于硅层，以在PMOS栅结构下方的双轴压缩硅锗层和硅层的一部分中限定PMOS晶体管沟道区。另外，NMOS栅结构被形成为上覆于第一半导体层的NMOS器件部分，以在NMOS栅结构下方的第一半导体层中限定NMOS晶体管沟道区。在选择的实施例中，硅锗层被外延生长为硅锗的渐变层，其中，锗的浓度测量在硅锗层中较靠近硅层的部分中较高，以及在硅锗层中较靠近第一半导体层的部分中较低。例如，硅锗的渐变层可以在硅锗层的顶部处具有大约30％至40％的锗的第一浓度，所述浓度逐渐降低到所述硅锗层的底部处的大约0％至10％。
在又一种形式中，提供了一种半导体器件及其制造方法，其中半导体器件包括硅衬底层，所述硅衬底层具有PMOS器件部分，在所述PMOS器件部分上形成有正向渐变压缩硅锗层和外延硅层，所述外延硅层可以形成为硅锗层上方的反掺杂硅层。所述半导体器件还包括PMOS栅结构，所述PMOS栅结构上覆于外延硅层，以在PMOS栅结构下方的压缩的硅锗层和外延硅层的一部分中限定PMOS晶体管沟道区。另外，在与PMOS晶体管沟道区相邻的衬底中形成源区和漏区。在选择的实施例中，源/漏区是外延生长的硅锗源/漏区。
虽然本文公开描述的示例性实施例涉及各种半导体器件结构及其制造方法，但是本发明不必限于这些示例实施例，这些实施例示出了可应用于广泛各种半导体工艺和/或器件的本发明的发明性方面。因此，以上公开的特定实施例只是示例性的并且不应该被认为是对本发明的限制，因为对于受益于本文教导的本领域技术人员来说显而易见的是，可以采用不同但等效的方式来修改和实践本发明。因此，以上描述不旨在将本发明限于阐述的特定形式，而是相反地，旨在覆盖如可以包括在由所附权利要求限定的本发明的精神和范围内的这类替换形式、修改形式和等效形式，使得本领域技术人员应该理解，在不脱离最广义形式的本发明的精神和范围的情况下，他们可以进行各种变化、替换和更改。
以上已经关于特定实施例描述了益处、其他优点和问题的解决方法。然而，可以使任何益处、优点或解决方法出现或变得更显著的益处、优点或问题的解决方法将不被理解为是任何或所有权利要求的关键、需要或必要的特征或元素。如本文所使用的，术语“包括”、“包含”或任何其变形形式旨在覆盖非排他性的包括，使得包括一系列元素的工艺、方法、物品或设备不是仅包括这些元素，而是可以包括没有明确列出或者是这类工艺、方法、物品或设备所固有的其他元素。

Claims (20)

1.一种用于形成PMOS场效应晶体管器件的半导体制造工艺，包括：
提供晶片，所述晶片包括第一半导体层；
形成硅锗的压缩第二半导体层，所述硅锗的压缩第二半导体层被正向渐变为在所述第一半导体层的至少一部分上具有锗；
在所述压缩第二半导体层上形成反掺杂硅的第三半导体层；以及
形成上覆于所述第三半导体层的至少PMOS栅结构以限定PMOS晶体管沟道区，所述PMOS晶体管沟道区包括所述PMOS栅结构下方的所述压缩第二半导体层的至少一部分。
2.根据权利要求1所述的工艺，其中，提供晶片包括：提供包括形成在绝缘层上方的第一半导体层的晶片。
3.根据权利要求1所述的工艺，其中，形成所述压缩第二半导体层包括：将硅锗外延生长为具有小于硅锗的临界驰豫厚度阈值的预定厚度。
4.根据权利要求1所述的工艺，其中，形成所述压缩第二半导体层包括：外延生长硅锗的渐变层，其中，随着所述第二半导体层形成，锗浓度增加。
5.根据权利要求1所述的工艺，其中，形成压缩第二半导体层包括：外延生长硅锗的渐变层，所述硅锗的渐变层在所述压缩第二半导体层的底部处具有至少1％至10％的锗浓度，锗浓度逐渐增加至在所述压缩第二半导体层的顶部处的大约30％至40％。
6.根据权利要求1所述的工艺，其中，形成所述压缩第二半导体层包括：外延生长厚度在大约30埃与50埃之间的硅锗的压缩层。
7.根据权利要求1所述的工艺，其中，形成硅的所述第三半导体层包括：外延生长厚度在大约5埃与15埃之间的硅层。
8.根据权利要求1所述的工艺，其中，形成反掺杂硅的所述第三半导体层包括：外延生长具有第一导电性类型的硅层，所述第一导电性类型与所述PMOS栅结构下方的所述第一半导体层的第二导电性类型相反。
9.根据权利要求1所述的工艺，其中，所述PMOS栅结构包括高k电介质和金属栅电极。
10.一种用于形成半导体集成电路的CMOS制造工艺，包括：
提供包括PMOS器件部分和NMOS器件部分的第一半导体层；
外延生长双轴压缩硅锗层，所述双轴压缩硅锗层被正向渐变为，使得锗位于所述第一半导体层的所述PMOS器件部分上而不位于所述第一半导体层的所述NMOS器件部分上；
在所述双轴压缩硅锗层上形成反掺杂硅层；以及
形成PMOS和NMOS栅结构，包括：
至少PMOS栅结构上覆于所述硅层以限定PMOS晶体管沟道区，所述PMOS晶体管沟道区包括所述PMOS栅结构下方的所述硅层和所述双轴压缩硅锗层的至少一部分；以及
至少NMOS栅结构上覆于所述第一半导体层的所述NMOS器件部分，以在所述NMOS栅结构下方的所述第一半导体层的所述NMOS器件部分中限定NMOS晶体管沟道区。
11.根据权利要求10所述的CMOS制造工艺，其中，提供所述第一半导体层包括：在绝缘层上方形成所述第一半导体层。
12.根据权利要求10所述的CMOS制造工艺，其中，外延生长所述双轴压缩硅锗层包括：将所述双轴压缩硅锗层外延生长为小于硅锗的临界驰豫厚度阈值的预定厚度。
13.根据权利要求10所述的CMOS制造工艺，其中，外延生长所述双轴压缩硅锗层包括：外延生长硅锗的渐变层，其中，锗的浓度测量在所述硅锗层的较靠近所述硅层的部分中较高，以及在所述硅锗层的较靠近所述第一半导体层的部分中较低。
14.根据权利要求10所述的CMOS制造工艺，其中，外延生长所述双轴压缩硅锗层包括：外延生长硅锗的渐变层，所述硅锗的渐变层在所述硅锗层的底部处具有至少1％至10％的锗浓度，锗浓度逐渐增加至所述硅锗层的顶部处的大约30％至40％。
15.根据权利要求10所述的CMOS制造工艺，其中，外延生长所述双轴压缩硅锗层包括：外延生长厚度在大约30埃与50埃之间的所述双轴压缩硅锗层。
16.根据权利要求10所述的CMOS制造工艺，其中，外延生长所述硅层包括：外延生长厚度在大约5埃与15埃之间的所述硅层。
17.根据权利要求10所述的CMOS制造工艺，其中，形成反掺杂硅层包括：外延生长具有第一导电性类型的反掺杂硅层，所述第一导电性类型与所述PMOS栅结构下方的所述第一半导体层的第二导电性类型相反。
18.一种半导体器件，包括：
硅衬底层；
正向渐变压缩硅锗层，所述正向渐变压缩硅锗层形成在所述衬底的PMOS器件部分上方；
外延硅层，所述外延硅层形成在压缩硅锗层上方；以及
PMOS栅结构，所述PMOS栅结构上覆于所述外延硅层，以在所述PMOS栅结构下方的所述外延硅层和压缩硅锗层的一部分中限定PMOS晶体管沟道区；以及
源区和漏区，所述源区和漏区形成在与所述PMOS晶体管沟道区相邻的衬底中。
19.根据权利要求18所述的半导体器件，其中，所述PMOS栅结构包括高k电介质和金属栅电极。
20.根据权利要求18所述的半导体器件，其中，所述外延硅层是反掺杂外延硅层。
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