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CN1661388A - 具有内建自检电路的片载系统及其自检方法 - Google Patents

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CN1661388A CN2005100525265A CN200510052526A CN1661388A CN 1661388 A CN1661388 A CN 1661388A CN 2005100525265 A CN2005100525265 A CN 2005100525265A CN 200510052526 A CN200510052526 A CN 200510052526A CN 1661388 A CN1661388 A CN 1661388A
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Abstract

提供了一种具有内建自检(BIST)电路的片载系统(SOC)及该SOC的自检方法。该具有BIST电路的SOC包括具有BIST逻辑电路和BIST控制单元的知识产权(IP)模块。BIST逻辑电路响应经系统总线接收的控制数据而在正常模式或测试模式下工作，并在测试模式下输出测试结果数据。在测试模式下，BIST控制单元通过将控制数据、指令信号、测试模式数据和测试地址信号经系统总线传输至BIST逻辑电路来测试IP模块，并压缩和存储经系统总线接收的测试结果数据。

Description

具有内建自检电路的片载系统及其自检方法
本申请要求2004年2月26日提交韩国知识产权局的韩国专利申请No.2004-12991的优先权，其公开内容在此作为参考整体引用。
技术领域
本发明涉及一种片载系统(SOC)，更加特别地，涉及一种具有内建自检电路的片载系统及该SOC的自检方法。
背景技术
通常，使用自动测试设备(ATE)采用的扫描测试方法来测试片载系统(SOC)的工作特性。美国专利No.4,763,066中公开了一种传统ATE的示例。该ATE通过向SOC施加激励信号并检查SOC对该激励信号的响应信号来测试SOC的缺陷。若SOC的响应信号在可接受的误差范围内则该测试的最终结果为“通过”，而若响应信号在可接受的误差范围之外则为“不合格”。
图1为传统SOC 10和ATE 20的方框图。参照图1，SOC 10包括连接至系统总线40的知识产权(IP，intellectual property)模块50至80。ATE 20连接至SOC 10的焊盘30，并通过经系统总线40向每个IP模块50至80顺序施加激励信号来测试SOC 10。这里，每个IP模块50至80包括由ATE 20使用的用于扫描测试的测试信号通路。
图2为包括在图1的SOC 10中的IP模块50的内部结构的视图。参照图2，IP模块50包括组合电路51至53、多路复用器54至56、以及存储单元57至59。虽未示出，IP模块50还包括另外的组合电路和存储单元。多路复用器54至56为用于扫描测试IP模块50的辅助电路，多路复用器54至56和存储单元57至59形成扫描链(即，测试信号通路)。换言之，在IP模块50内连接组合电路51至53与存储单元57至59的多路复用器54至56形成了测试信号通路。
在测试SOC 10时，测试控制信号SCAN_EN和测试信号SCAN_ATA输入到IP模块50中。在测试控制信号SCAN_EN被激活时，测试信号SCAN_DATA沿着由多路复用器54至56和存储单元57至59形成的扫描链顺序传输。换言之，测试信号SCAN_DATA以多路复用器54、存储单元57、多路复用器55、存储单元58、多路复用器56以及存储单元59的顺序传输。因此，使用传统ATE 20的扫描测试时间较长，因为测试信号SCAN_DATA必须通过扫描链中的所有元件。另外，使用传统ATE的扫描测试方法在检测涉及SOC 10的工作时间的故障方面具有缺点，因为其难以在SOC 10工作的速度下进行测试。另外，使用ATE 20的扫描测试方法仅可在SOC 10用于具体的系统并安装在电路板上之前使用。
发明内容
本发明提供了一种具有内建自检(BIST)电路的片载系统(SOC)及该SOC的自检方法，其可以在SOC的工作速度下进行测试，缩短测试时间，而且在将SOC安装在电路板上之后进行测试。
根据本发明的一方面，提供了一种具有内建自检电路的SOC，该SOC包括知识产权(IP)模块，每个IP模块具有内建自检(BIST)逻辑电路和BIST控制单元。BIST逻辑电路响应经系统总线接收的控制数据而在正常模式或测试模式下工作，并在测试模式下输出测试结果数据。在测试模式下，BIST控制单元通过将控制数据、指令信号、测试模式数据和测试地址信号经系统总线传输至BIST逻辑电路来测试IP模块，并压缩和存储经系统总线接收的测试结果数据。
根据本发明的另一方面，提供了一种具有内建自检电路的SOC的自检方法，该方法包括：用于经BIST逻辑电路向第一组合电路顺序输入测试模式数据的BIST控制单元；在BIST逻辑电路内的存储单元中同时存储从第二组合电路输出的测试结果数据；顺序读取存储在存储单元中的测试结果数据；以及压缩并存储所读取的测试结果数据。
附图说明
通过参照附图详细描述本发明的示范实施例，将使本发明的上述及其它特征变得更加明显易懂，附图中：
图1为传统片载系统(SOC)和自动测试设备(ATE)的方框图；
图2为包括在图1的SOC中的知识产权模块的内部结构的视图；
图3为根据本发明示范实施例的具有内建自检电路的SOC的方框图；
图4为包括在图3的SOC中的IP模块的内部结构的视图；
图5为图4的内建自检(BIST)逻辑电路和组合电路的视图；
图6为根据本发明示范实施例的SOC的自检过程的流程图；
图7为图6的子程序1100的流程图；
图8为图6的子程序1300的流程图；以及
图9为自检过程期间在图5的BIST逻辑电路处产生的信号的时序图。
具体实施方式
图3为根据本发明示范实施例的具有内建自检电路的片载系统(SOC)100的方框图。参照图3，SOC 100包括内建自检(BIST)控制单元120、知识产权(IP)模块130至160、以及总线主控器170。
BIST控制单元120和IP模块130至160连接至系统总线110，并通过系统总线110与彼此通信。BIST控制单元120包括序列发生器121、地址发生器122、模式发生器123和结果压缩器124。时钟信号CLK输入至序列发生器121、地址发生器122、模式发生器123和结果压缩器124。当SOC100处于测试模式下时，序列发生器121产生写入指令信号WRITE或读取指令信号READ，并将该信号输出至系统总线110。另外，序列发生器121产生序列控制信号CTL1至CTL3，并将其分别输出至地址发生器122、模式发生器123和结果压缩器124。
地址发生器122产生测试地址信号TA0至TAK(K为整数)，并响应序列控制信号CTL1将其输出至系统总线110。模式发生器123产生控制数据CRDAT和测试模式数据TP1至TPK(K为整数)，并响应序列控制信号CTL2将其输出至系统总线110。结果压缩器124响应序列控制信号CTL3而经系统总线110接收来自IP模块130至160的测试结果数据TRDAT。测试结果数据TRDAT包括第一测试结果数据FTR_D1至FTR_DK，如图4所示(K为整数)，以及第二测试结果数据STR_D1至STR_DJ，如图4所示(J为整数)。
结果压缩器124压缩并存储接收的测试结果数据TRDAT。这里，存储在结果压缩器124中的测试结果数据TRDAT的压缩结果可以根据所测试的SOC是否有缺陷而改变。换言之，因为IP模块130至160或其它部件之一中的缺陷，按设定值顺序输入到结果压缩器124中的测试结果数据TRDAT的压缩结果与不按设定值顺序输入到结果压缩器124中的测试结果数据TRDAT的压缩结果不同。因此，可以通过比较存储在结果压缩器124中的测试结果数据TRDAT的最终压缩结果与设定值来检查在测试过程中是否检测到SOC 100的缺陷。
另外，虽未在图3中示出，用户可以通过使用外部控制装置阅读结果压缩器124中压缩和存储的测试结果信息来检查缺陷SOC 100的可能性。此技术的详细描述未包括在此，因此此项技术为本领域技术人员所熟知。
IP模块130至160分别包括BIST逻辑电路131至161。图3中虽仅示出BIST逻辑电路131至161，但是每个IP模块130至160包括多个BIST逻辑电路。
当SOC 100处于正常模式下时，总线主控器170输出指令信号CMD、地址信号NA0至NAK(K为整数)、控制数据CRDAT、以及IP模块130至160正常工作所需的正常数据NDAT1至NDATK(K为整数)。
图4为包括在图3的SOC 100中的IP模块130的内部结构的视图。IP模块140至160的内部结构和详细操作与IP模块130类似。因此，为避免重复，以下将主要描述IP模块130的自检操作。
参照图4，IP模块130包括BIST逻辑电路131a和131b、以及组合电路132a至132c。虽然IP模块130包括另外的BIST逻辑电路和组合电路，但是为简化附图从图4中略去了另外的BIST逻辑电路和组合电路。BIST逻辑电路131a和131b与组合电路132a至132c交替设置。BIST逻辑电路131a和131b连接至系统总线110。BIST逻辑电路131a和131b经系统总线110接收写入指令信号WRITE或读取指令信号READ、测试地址信号TA0至TAK、以及测试模式数据TP1至TPK。
响应写入指令信号WRITE和测试地址信号TA0至TAK，BIST逻辑电路131a和131b存储测试模式数据TP1至TPK，并分别向组合电路132a至132c输出所存储的测试模式数据TP1至TPK。另外，响应读取指令信号READ和测试地址信号TA0至TAK，BIST逻辑电路131a和131b向系统总线110输出从组合电路132a至132c接收的测试结果信号TRDAT。
BIST逻辑电路131a和131b不仅在SOC 100的测试模式下工作，还在SOC 100的正常模式下工作。例如，在SOC 100的正常模式下，BIST逻辑电路131b将从组合电路132b接收的与SOC 100的正常操作相关的信号(未示出)传输到组合电路132c。在SOC 100的测试模式下，BIST逻辑电路131b将测试模式数据TP1至TPK传输到组合电路132c，或者将从组合电路132b接收的测试结果信号TRDAT输出到系统总线。
图5为图4的BIST逻辑电路131b与组合电路132b至132c的视图。BIST逻辑电路131a的结构和详细操作与BIST逻辑电路131b类似。参照图5，BIST逻辑电路131b包括总线接口装置210、第一选择电路FS1至FSK(K为整数)、第一存储单元FC1至FCK(K为整数)、第二选择电路SS1至SSJ(J为整数)、第二存储单元SC1至SCJ(J为整数)、控制寄存器220、以及输出选择电路230。
总线接口装置210和输出选择电路230连接至系统总线110。第一选择电路FS1至FSK、第二选择电路SS1至SSJ、以及控制寄存器220经数据路径线240连接至系统总线110。
在SOC 100的测试模式下，总线接口装置210经系统总线110从BIST控制单元120接收写入指令信号WRITE或读取指令信号READ、以及测试地址信号TA0至TAK。响应写入指令信号WRITE和测试地址信号TA0，总线接口装置210向控制寄存器220输出寄存器控制信号W_en0。
另外，总线接口装置210分别接收来自控制寄存器220的测试控制信号TMREG2至TMREG0。总线接口装置210向第一和第二选择电路FS1至FSK和SS1至SSJ输出测试控制信号TMREG0。总线接口装置210与第一和第二选择电路FS1至FSK和SS1至SSJ响应测试控制信号TMREG0而在正常模式或测试模式下工作。即，当测试控制信号TMREG0被禁止时，总线接口装置210与第一和第二选择电路FS1至FSK和SS1至SSJ在正常模式下工作，而当TMREG0被激活时，在测试模式下工作。
在测试模式下，响应写入指令信号WRITE、测试地址信号TA1至TAK、以及测试控制信号TMREG2至TMREG1，总线接口装置210输出第一选择控制信号FS_en1至FS_enK(K为整数)和第二选择控制信号SS_en1至SS_enJ(J为整数)。更具体而言，当测试控制信号TMREG2和TMREG1被禁止时，总线接口装置210响应测试地址信号TA1至TAK输出第一选择控制信号FS_en1至FS_enK。当测试控制信号TMREG1被禁止而测试控制信号TMREG2被激活时，总线接口装置210响应测试地址信号TA1至TAK而输出第二选择控制信号SS_en1至SS_enJ。当第二选择控制信号SS_en1至SS_enJ的数量小于测试地址信号TA1至TAK的数量时，总线接口装置210响应测试地址信号TA1至TAK输出第二选择控制信号SS_en1至SS_enJ。
另外，总线接口装置210响应测试控制信号TMREG1输出第三选择控制信号TLEN。更加具体而言，总线接口装置210在测试控制信号TMREG1被激活时，激活第三选择控制信号TLEN，而在测试控制信号TMREG1被禁止时，禁止第三选择控制信号TLEN。总线接口装置120向输出选择电路230输出测试地址信号TA0至TAK。另外，总线接口装置120响应读取指令信号READ向输出选择电路230输出测试控制信号TMREG2。
总线接口装置210在正常模式下的操作与其在测试模式下的操作除了两点不同之外都相同。如图3所示，第一点不同在于总线接口装置210从总线主控器170而非BIST控制单元120接收指令信号CMD和地址信号NA0至NAK。因此，总线接口装置210响应指令信号CMD和地址信号NA0至NAK而产生寄存器控制信号W_en0和第一选择控制信号FS_en1至FS_enK。
第二点不同在于总线接口装置210不产生第二控制信号SS_en1至SS_enJ。结果，第二选择电路SS1至SSJ仅执行将从组合电路132b接收的与正常操作相关的信号(未示出)输出至第二存储单元SC1至SCJ的操作。即，在正常工作模式下，总线主控器170不能向第二存储单元SC1至SCJ写入数据或从第二存储单元SC1至SCJ读取数据，其中第二存储单元SC1至SCJ经系统总线110连接至第二选择电路SS1至SSJ。
第一选择电路FS1至FSK连接在组合电路132b与第一存储单元FC1至FCK之间，并且还通过数据通路线240连接至系统总线110。
在正常模式下，即，当测试控制信号TMREG0被禁止时，第一选择电路FS1至FSK响应第一正常选择信号FLEN1至FLENK(K为整数)和第一选择控制信号FS_en1至FS_enK而工作。这里，第一正常选择信号FLEN1至FLENK由组合电路132b产生。第一选择电路FS1至FSK将从组合电路132b接收的与正常操作相关的信号(未示出)或从数据通路线240接收的正常数据NDAT1至NDATK输出至第一存储单元FC1至FCK。更加具体而言，当第一正常选择信号FLEN1至FLENK被激活时，第一选择电路FS1至FSK向第一存储单元FC1至FCK输出与正常操作相关的信号。另外，当第一正常选择信号FLEN1至FLENK被禁止时，第一选择电路FS1至FSK向第一存储单元FC1至FCK输出正常数据NDAT1至NDATK。
在测试模式下，即，当测试控制信号TMREG0被激活时，第一选择电路FS1至FSK响应第一选择控制信号FS_en1至FS_enK、测试控制信号TMREG0以及第三选择控制信号TLEN而工作。第一选择电路FS1至FSK将经数据通路线240接收的测试模式数据TP1至TPK输出至第一存储单元FC1至FCK。另外，第一选择电路FS1至FSK向第一存储单元FC1至FCK输出从组合电路132b接收的第一测试结果数据FTR_D1至FTR_DK。
每个第一选择电路FS1至FSK包括多路复用器M11至M13。由于第一选择电路FS1至FSK的结构和详细操作是相同的，因此将主要描述第一选择电路FS1。响应测试控制信号TMREG0，第一选择电路FS1的多路复用器M11将第一正常选择信号FLEN1与第三选择控制信号TLEN之一输出至多路复用器M12。更加具体而言，当测试控制信号TMREG0被禁止时，多路复用器M11输出第一正常选择信号FLEN1。另外，当测试控制信号TMREG0被激活时，多路复用器M11输出第三选择控制信号TLEN。响应多路复用器M11的输出信号，多路复用器M12输出第一存储单元FC1的输出信号与组合电路132b的输出信号之一。更加具体而言，当多路复用器M11的输出信号被禁止时，多路复用器M12将第一存储单元FC1的输出信号输出至多路复用器M13。另外，当多路复用器M11的输出信号被激活时，多路复用器M12将组合电路132b的输出信号输出至多路复用器M13。响应第一选择控制信号FS_en1，多路复用器M13将多路复用器M12的输出信号与测试模式数据TP1(或正常数据NDAT1)之一输出至第一存储单元FC1。更加具体而言，当第一选择控制信号FS_en1被禁止时，多路复用器M13将多路复用器M12的输出信号输出至第一存储单元FC1。另外，当第一选择控制信号FS_en1被激活时，多路复用器M13将测试模式数据TP1(或正常数据NDAT1)输出至第一存储单元FC1。
第二选择电路SS1至SSJ连接在组合电路132b与第二存储单元SC1至SCJ之间，并且还通过数据通路线240连接至系统总线110。
在正常模式下，第二选择电路SS1至SSJ响应第二正常选择信号SLEN1至SLENJ而将从组合电路132b接收的与正常操作相关的信号输出至第二存储单元SC1至SCJ。这里，第二正常选择信号SLEN1至SLENJ由组合电路132b产生。
在测试模式下，第二选择电路SS1至SSJ响应第二选择控制信号SS_en1至SS_enJ、测试控制信号TMREG0和第三选择控制信号TLEN而工作。第二选择电路SS1至SSJ将经数据通路线240接收的测试模式数据TP1至TPJ输出至第二存储单元SC1至SCJ。另外，第二选择电路SS1至SSJ向第二存储单元SC1至SCJ输出从组合电路132b接收的第二测试结果数据STR_D1至STR_DJ。
每个第二选择电路SS1至SSJ包括多路复用器M21至M23。由于第二选择电路SS1至SSJ的结构和详细操作是相同的，因此将主要讨论第二选择电路SS1。响应测试控制信号TMREG0，第二选择电路SS1的多路复用器M21将第二正常选择信号SLEN1与第三选择控制信号TLEN之一输出至多路复用器M22。更加具体而言，当测试控制信号TMREG0被禁止时，多路复用器M21输出第二正常选择信号SLEN1。另外，当测试控制信号TMREG0被激活时，多路复用器M21输出第三选择控制信号TLEN。响应多路复用器M21的输出信号，多路复用器M22输出第二存储单元SC1的输出信号与组合电路132b的输出信号之一。更加具体而言，当多路复用器M21的输出信号被禁止时，多路复用器M22将第二存储单元SC1的输出信号输出至多路复用器M23。另外，当多路复用器M21的输出信号被激活时，多路复用器M22将组合电路132b的输出信号输出至多路复用器M23。响应第二选择控制信号SS_en1，多路复用器M23将多路复用器M22的输出信号与测试模式数据TP1(或正常数据NDAT1)之一输出至第二存储单元SC1。更加具体而言，当第二选择控制信号SS_en1被禁止时，多路复用器M23将多路复用器M22的输出信号输出至第二存储单元SC1。另外，当第二选择控制信号SS_en1被激活时，多路复用器M23将测试模式数据TP1(或正常数据NDAT1)输出至第二存储单元SC1。
第一存储单元FC1至FCK存储第一选择电路FS1至FSK的输出，并将所存储的信号输出至组合电路132c。同样，第二存储单元SC1至SCJ存储第二选择电路SS1至SSJ的输出信号，并将所存储的信号输出至组合电路132c。
响应寄存器控制信号W_en0，控制寄存器220存储经数据通路线240接收的控制数据CRDAT，并基于所存储的控制数据CRDAT的位值(bit value)输出测试控制信号TMREG2至TMREG0。更加具体而言，假设控制数据CRDAT的最高位为位-2，中间位为位-1，而最低位为位-0。控制寄存器220根据位-2的值激活或禁止测试控制信号TMREG2。例如，当位-2的值为“1”时，控制寄存器220激活测试控制信号TMREG2，而当位-2的值为“0”时，禁止测试控制信号TMREG2。类似地，控制寄存器220根据位-1和位-0的值而激活或禁止测试控制信号TMREG1和TMREG0中的每一个。
在正常模式下，输出选择电路230响应从总线接口装置210接收的测试控制信号TMREG2和正常地址信号NA0至NAK而工作。输出选择电路230顺序选择从第一存储单元FC1至FCK接收的与正常操作相关的信号，并将其作为正常数据NRDAT输出至系统总线110。在测试模式下，输出选择电路230从第一和第二存储单元FC1至FCK和SC1至SCJ接收第一和第二测试结果数据FTR_D1至FTR_DK和STR_D1至STR_DJ。响应从系统接口装置210接收的测试控制信号TMREG2和测试地址信号TA0至TAK，输出选择电路230向系统总线110输出测试结果数据TRDAT。这里，测试结果数据TRDAT包括第一和第二测试结果数据FTR_D1至FTR_DK和STR_D1至STR_DJ。
输出选择电路230包括多路复用器231至233。响应测试地址信号TA0至TAK(或正常地址信号NA0至NAK)，多路复用器231顺序选择第一存储单元FC1至FCK的输出信号，并将其输出。响应测试地址信号TA0至TAK(或正常地址信号NA0至NAK)，多路复用器232顺序选择第二存储单元SC1至SCJ的输出信号，并将其输出。响应测试控制信号TMREG2，多路复用器233输出多路复用器231和232的输出信号之一作为测试结果数据TRDAT(或正常数据NRDAT)。更加具体而言，当测试控制信号TMREG2被禁止时，多路复用器233将多路复用器231的输出信号输出至系统总线110作为测试结果数据TRDAT(或正常数据NRDAT)。另外，当测试控制信号TMREG2被激活时，多路复用器233将多路复用器232的输出信号输出至系统总线110作为测试结果数据TRDAT(或正常数据NRDAT)。
接下来，将描述具有上述结构的SOC 100的自检工作过程。这里，对SOC 100的自检工作过程的描述将以IP模块130的自检过程为中心。图6为根据本发明示范实施例的SOC 100的自检过程的流程图。参照图6，BIST控制单元120经IP模块130的BIST逻辑电路131向组合电路132C顺序输入测试模式数据TP1至TPK和TP1至TPJ(步骤1100)。步骤1100将在后面参照图7更加详细地描述。通过控制BIST逻辑电路131，BIST控制单元120将从组合电路132b输出的第一和第二测试结果数据FTR_D1至FTR_DK和STR_D1至STR_DJ同时存储在第一和第二存储单元FC1至FCK和SC1至SCJ中(步骤1200)。这里，测试模式数据TP1至TPK和TP1至TPJ已经通过BIST逻辑电路131输入到组合电路132b中，例如，如图4所示。由此，组合电路132b响应测试模式数据TP1至TPK和TP1至TPJ而输出第一和第二测试结果数据FTR_D1至FTR_DK和STR_D1至STR_DJ。
其后，BIST控制单元120顺序读取存储在第一和第二存储单元FC1至FCK和SC1至SCJ中的第一和第二测试结果数据FTR_D1至FTR_DK和STR_D1至STR_DJ(步骤1300)。步骤1300将在后面参照图8更加详细地描述。BIST控制单元120的结果压缩器124压缩并存储所读取的第一和第二测试结果数据FTR_D1至FTR_DK和STR_D1至STR_DJ(步骤1400)。随后，BIST控制单元120的序列发生器121确定是否存在另外的测试模式数据(步骤1500)。这里，BIST控制单元120可以根据测试类型测试IP模块130若干次。因此，例如，用于IP模块130的一种类型的测试在步骤1100至1400被执行了一次时结束。当在步骤1500存在另外的测试模式数据时，BIST控制单元120确定存在另一种类型的测试。
当在步骤1500存在另外的测试模式数据时，自检过程返回步骤1100。随后，重复上述过程，直至模式发生器123产生所有的测试模式数据，并将其发送以测试IP模块130，即，完成了对IP模块130的所有类型的测试时。另外，当在步骤1500中不存在另外的测试模式数据时，程序1000结束。
下面，将参照图7和9，更加详细地描述步骤1100。图7为图6的子程序1100的流程图，而图9为在图5的BIST逻辑电路131b的自检过程期间产生的信号的时序图。参照图7，BIST控制单元120在BIST逻辑电路131b的控制寄存器220中写入具有第一设定值的控制数据CRDAT(步骤1101)。
更加具体而言，序列发生器121向系统总线110输出写入指令信号WRITE，并通过与时钟信号CLK同步而产生序列控制信号CTL1和CTL2。地址发生器122响应时钟信号CLK和序列控制信号CTL1而产生测试地址信号TA0至TAK，并将其输出至系统总线110。模式发生器123响应时钟信号CLK和序列控制信号CTL2而产生控制数据CRDAT和测试模式数据TP1至TPK，并将其输出至系统总线110。响应写入指令信号WRITE和测试地址信号TA0，BIST逻辑电路131b的总线接口装置210激活寄存器控制信号W_en0。控制寄存器220响应寄存器控制信号W_en0而存储控制数据CRDAT。这里，控制数据CRDAT具有“001”的位值，如图9所示。控制寄存器220基于控制数据CRDAT的位值输出测试控制信号TMREG2至TMREG0。即，控制寄存器220禁止测试控制信号TMREG2和TMREG1，并激活测试控制信号TMREG0。
其后，响应写入指令信号WRITE、测试控制信号TMREG2和TMREG1、以及测试地址信号TA1至TAK，总线接口装置210产生第一选择控制信号FS_en1至FS_enK。这里，总线接口装置210顺序地激活第一选择控制信号FS_en1至FS_enK，并将其输出。响应第一选择控制信号FS_en1至FS_enK，第一选择电路FS1至FSK的多路复用器M13顺序选择并输出测试模式数据TP1至TPK。结果，测试模式数据TP1至TPK顺序写入第一存储单元FC1至FCK(步骤1102)。
接着，确定是否留有任何第一存储单元FC1至FCK可以写入测试模式数据TP1至TPK(步骤1103)。当在步骤1103中确定留有哪个待写入测试模式数据TP1至TPK的第一存储单元FC1至FCK时，子程序1100返回步骤1102。另外，当在步骤1103中在所有的第一存储单元FC1至FCK中都已写入测试模式数据TP1至TPK时，在控制寄存器220中写入具有第二设定值的控制数据CRDAT(步骤1104)。这里，在控制寄存器220中写入具有第二设定值的控制数据CRDAT的过程与在控制寄存器220中写入具有第一设定值的控制数据CRDAT的过程相同。这里，控制数据CRDAT具有“101”的位值，如图9所示。控制寄存器220基于控制数据CRDAT的位值而激活测试控制信号TMREG2和TMREG0，禁止并输出测试控制信号TMREG1。在执行步骤1104的同时，序列发生器121将写入指令信号WRITE输出至系统总线110，并产生序列控制信号CTL1和CTL2。地址发生器122响应时钟信号CLK和序列控制信号CTL1而产生测试地址信号TA1至TAK，并将其输出至系统总线110。模式发生器123响应时钟信号CLK和序列控制信号CTL2而产生测试模式数据TP1至TPK，并将其输出至系统总线110。
由于测试控制信号TMREG2被激活，总线接口装置210响应测试地址信号TA1至TA(J-1)产生第二选择控制信号SS_en1至SS_en(J-1)。这里，总线接口装置210顺序激活并输出第二选择控制信号SS_en1至SS_en(J-1)。响应第二选择控制信号SS_en1至SS_en(J-1)，第二选择电路SS1至SS(J-1)的多路复用器M23顺序选择并输出测试模式数据TP1至TP(J-1)。从而，测试模式数据TP1至TP(J-1)顺序写入第二存储单元SC1至SC(J-1)中(步骤1105)。
这里，序列发生器121确定下一步是否为响应时钟信号CLK而在第二存储单元SCJ中写入测试模式数据TPJ(步骤1106)。当在步骤1106中该在第二存储单元SCJ中写入测试模式数据TPJ时，BIST控制单元120向控制寄存器220中写入具有第三设定值的控制数据CRDAT(步骤1107)。这里，在控制寄存器220中写入具有第三设定值的控制数据CRDAT的过程与在控制寄存器220中写入具有第一设定值的控制数据CRDAT的过程相同。这里，控制数据CRDAT具有“111”的位值，如图9所示。基于控制数据CRDAT的位值，控制寄存器220激活并输出所有测试控制信号TMREG2至TMREG0。接着，总线接口装置210响应测试地址信号TAJ而激活并输出第二选择控制信号SS_enJ。
响应第二选择控制信号SS_enJ，第二选择电路SSJ的多路复用器M23选择并输出测试模式数据TJ。结果，测试模式数据TPJ写入第二存储单元SCJ中(步骤1108)。其后，子程序1100结束。同时，在执行步骤1108时，总线接口装置210激活第三选择控制信号TLEN达预定时间长度，如图9所示，并随后，因为测试控制信号TMREG1被激活而将其禁止。这里，因为测试控制信号TMREG0被激活，第一选择电路FS1至FSK的每个多路复用器M11和第二选择电路SS1至SSJ的每个多路复用器M21选择并输出第三选择控制信号。从而，第一选择电路FS1至FSK的多路复用器M12响应第三选择控制信号TLEN而输出从组合电路132b接收的第一测试结果数据FTR_D1至FTR_DK。另外，第二选择电路SS1至SSJ的多路复用器M22响应第三选择控制信号TLEN而输出从组合电路132b接收的第二测试结果数据STR_D1至STR_DJ。
图8为图6的子程序1300的流程图。参照图8，BIST控制单元120向BIST逻辑电路131b的控制寄存器220写入具有第一设定值的控制数据CRDAT(步骤1301)。这里，在控制寄存器220写入具有第一设定值的控制数据CRDAT的过程与参照图7的上述过程相同。这里，控制数据CRDAT具有“001”的位值，如图9所示。控制寄存器220基于控制数据CRDAT的位值而禁止测试控制信号TMREG2和TMREG1，激活并输出测试控制信号TMREG0。
在执行步骤1301后，BIST控制单元120从BIST逻辑电路131b的第一存储单元FC1至FCK读取第一测试结果数据FTR_D1至FTR_DK(步骤1302)。更加具体而言，序列发生器121将读取指令信号READ输出至系统总线110，并通过使其与时钟信号CLK同步而产生序列控制信号CTL1。地址发生器122响应时钟信号CLK和序列控制信号CTL1而产生测试地址信号TA1至TAK，并将其输出至系统总线110。总线接口装置210响应读取指令信号READ而禁止所有第一和第二选择控制信号FS_en1至FS_enK和SS_en1至SS_enJ。响应第一选择控制信号FS_en1至FS_enK，第一选择电路FS1至FSK的多路复用器M13选择多路复用器M12的输出信号，并将其输出至每个第一存储单元FC1至FCK。这里，第一测试结果数据FTR_D1至FTR_DK同时输入到第一存储单元FC1至FCK，因为多路复用器M12处于输出第一测试结果数据FTR_D1至FTR_DK的状态。第一存储单元FC1至FCK存储第一测试结果数据FTR_D1至FTR_DK，并输出每个所存储的第一测试结果数据FTR_D1至FTR_DK。
另外，第二选择电路SS1至SSJ的多路复用器M23响应第二选择控制信号SS_en1至SS_enJ，选择多路复用器M22的输出信号，并将其输出至每个第二存储单元SC1至SCJ。这里，第二测试结果数据STR_D1至STR_DJ同时输入到第二存储单元SC1至SCJ，因为多路复用器M22处于输出第二测试结果数据STR_D1至STR_DJ的状态。第二存储单元SC1至SCJ存储第二测试结果数据STR_D1至STR_DJ，并输出每个所存储的第二测试结果数据STR_D1至STR_DJ。
这里，总线接口装置210响应读取指令信号READ而将测试地址信号TA1至TAK和测试控制信号TMREG2输出至输出选择电路230。响应测试地址信号TA1至TAK，输出选择电路230的多路复用器M231顺序选择并输出从第一存储单元FC1至FCK接收的第一测试结果数据FTR_D1至FTR_DK。因为测试控制信号TMREG2被禁止，输出选择电路230的多路复用器M233将从多路复用器231顺序接收的第一测试结果数据FTR_D1至FTR_DK输出至系统总线110作为测试结果数据TRDAT。
其后，BIST控制单元120响应时钟信号CLK而确定是否留有任何第一存储单元待读取(步骤1303)。当在步骤1303中存在有待读取的第一存储单元时，子程序1300返回步骤1302。另外，当在步骤1303中不存在任何有待读取的第一存储单元时，BIST控制单元120在BIST逻辑电路131b的控制寄存器220中写入具有第二设定值的控制数据CRDAT(步骤1304)。这里，在控制寄存器220中写入具有第二设定值的控制数据CRDAT的过程与参照图7的上述过程相同。控制数据CRDAT具有“101”的位值，如图9所示。控制寄存器220基于控制数据CRDAT的位值而激活测试控制信号TMREG2和TMREG0，并禁止并输出测试控制信号TMREG1。
在执行步骤1304后，BIST控制单元120从BIST逻辑电路131b的第二存储单元SC1至SCJ读取第二测试结果数据STR_D1至STR_DJ(步骤1305)。更加具体而言，序列发生器121将读取指令信号READ输出至系统总线110，并通过与时钟信号CLK同步而产生序列控制信号CTL1。地址发生器122响应时钟信号CLK和序列控制信号CTL1而产生测试地址信号TA1至TAK，并将其输出至系统总线110。总线接口装置210响应读取指令信号READ而将测试地址信号TA1至TAK和测试控制信号TMREG2输出至输出选择电路230。输出选择电路230的多路复用器232响应测试地址信号TA1至TAK而顺序选择并输出从第二存储单元SC1至SCJ接收的第二测试结果数据STR_D1至STR_DJ。因为测试控制信号TMREG2被激活，多路复用器233将按顺序从多路复用器232接收的第二测试结果数据STR_D1至STR_DJ输出至系统总线110作为测试结果数据TRDAT。
随后，BIST控制单元120响应时钟信号CLK而确定是否留有任何第二存储单元要读取(步骤1306)。当在步骤1306中存在有待读取的第二存储单元时，子程序1300返回步骤1305。另外，当在步骤1306中不存在任何有待读取的第二存储单元时，子程序1300结束。
如上所述，根据本发明示范实施例的具有内建自检电路的SOC和该SOC的自检方法可以在SOC的工作速度下进行测试，因为正常模式下的信号通路也用于测试模式，因此使得能够缩短测试时间。另外，根据本发明示范实施例的具有内建自检电路的SOC和该SOC的自检方法可以在将SOC安装于电路板上以后进行，因为与正常模式类似，该测试以系统总线为基础进行。
虽然已经参照本发明的示范实施例具体地示出和描述了本发明，但是本领域技术人员应该明白，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其形式和细节作各种改动。

Claims (23)

1.一种具有内建自检电路的片载系统(SOC)，该SOC包括：
知识产权(IP)模块，每个IP模块都具有响应经系统总线接收的控制数据而在正常模式和测试模式之一下工作的内建自检(BIST)逻辑电路，其中当BIST逻辑电路在测试模式下工作时，BIST逻辑电路输出测试结果数据；以及
BIST控制单元，其在测试模式下通过将控制数据、指令信号、测试模式数据和测试地址信号经系统总线传输至BIST逻辑电路来测试IP模块，并压缩和存储经系统总线接收的测试结果数据。
2.如权利要求1所述的SOC，其中每个IP模块还包括：
第一和第二组合电路，分别连接至BIST逻辑电路的输入和输出端；其中BIST逻辑电路执行以下工作之一：在正常模式下，将从第一组合电路接收的与SOC的正常操作相关的信号传输至第二组合电路，并将该信号输出至系统总线；以及在测试模式下，响应指令信号和测试地址信号而将测试模式数据输出至第二组合电路，并将从第一组合电路接收的测试结果数据输出至系统总线。
3.如权利要求1所述的SOC，其中测试地址信号包括：
第一测试地址信号和多个第二测试地址信号，
其中，BIST逻辑电路包括：
总线接口装置，其响应第一测试地址信号和指令信号而产生寄存器控制信号，并响应指令信号、多个第二测试地址信号、以及第一至第三测试控制信号而产生第一至第三选择控制信号；以及
控制寄存器，通过数据通路线连接至系统总线，其存储经数据通路线接收的控制数据，并响应寄存器控制信号而基于所存储的控制数据产生第一至第三测试控制信号。
4.如权利要求3所述的SOC，其中控制数据包括多个位，且控制寄存器基于控制数据的位值而执行激活和禁止每个第一至第三测试控制信号的操作之一。
5.如权利要求3所述的SOC，其中总线接口装置在第一测试控制信号被禁止时在正常模式下工作，而在第一测试控制信号被激活时在测试模式下工作。
6.如权利要求5所述的SOC，其中总线接口装置在正常模式下仅产生第一和第三选择控制信号。
7.如权利要求3所述的SOC，其中指令信号包括：
写入指令信号和读取指令信号，其中总线接口装置响应写入指令信号、多个第二测试地址信号、以及第二和第三测试控制信号而产生第一和第二选择控制信号。
8.如权利要求7所述的SOC，其中总线接口装置在第二和第三测试控制信号被禁止时响应多个第二测试地址信号而产生第一选择控制信号，而在第二测试控制信号被禁止且第三测试控制信号被激活时响应多个第二测试地址信号而产生第二选择控制信号。
9.如权利要求3所述的SOC，其中总线接口装置在第二测试控制信号被激活时激活第三选择控制信号，而在第二测试控制信号被禁止时禁止第三选择控制信号。
10.如权利要求3所述的SOC，其中每个IP模块还包括：
第一和第二组合电路，其中第一组合电路连接至BIST逻辑电路的输入端而第二组合电路连接至BIST逻辑电路的输出端，且测试结果数据包括第一测试结果数据和第二测试结果数据，
其中BIST逻辑电路还包括：
第一选择电路，通过数据通路线连接至系统总线，其响应第一选择控制信号而输出经数据通路线接收的测试模式数据，响应第一测试控制信号和第三选择控制信号而输出从第一组合电路接收的第一测试结果数据；
第二选择电路，通过数据通路线连接至系统总线，其响应第二选择控制信号而输出经数据通路线接收的测试模式数据，响应第一测试控制信号和第三选择控制信号而输出从第一组合电路接收的第二测试结果数据；
第一存储单元，其从第一选择电路接收并存储测试模式数据和第一测试结果数据之一，并输出所存储的数据；
第二存储单元，其从第二选择电路接收并存储测试模式数据和第二测试结果数据之一，并输出所存储的数据；以及
输出选择电路，其从第一和第二存储单元接收第一和第二测试结果数据，并响应第二测试地址信号和第三测试控制信号而选择第一和第二测试结果数据之一输出至系统总线作为测试结果数据。
11.如权利要求10所述的SOC，其中当第一测试控制信号被禁止时，第一选择电路响应从第一组合电路接收的第一正常选择信号而输出从第一组合电路接收的第一正常工作信号，第二选择电路响应从第一组合电路接收的第二正常选择信号而输出从第一组合电路接收的第二正常工作信号。
12.如权利要求10所述的SOC，其中当第一测试控制信号被禁止时，第三测试控制信号保持被禁止。
13.如权利要求10所述的SOC，其中指令信号包括：
写入指令信号和读取指令信号，其中总线接口装置将第一测试控制信号输出至第一和第二选择电路，并响应读取指令信号而将第二测试地址信号和第三测试控制信号输出至输出选择电路。
14.如权利要求11所述的SOC，其中每个第一选择电路包括：
第一多路复用器，响应第一测试控制信号而选择并输出第一正常选择信号和第三选择控制信号之一；
第二多路复用器，响应第一多路复用器的输出信号而输出第一正常工作信号和与第一存储单元相对应的输出信号之一；以及
第三多路复用器，响应第一选择控制信号而输出测试模式数据和第二多路复用器的输出信号之一。
15.如权利要求11所述的SOC，其中每个第二选择电路包括：
第一多路复用器，响应第一测试控制信号而选择并输出第二正常选择信号和第三选择控制信号之一；
第二多路复用器，响应第一多路复用器的输出信号而输出第二正常工作信号和与第二存储单元相对应的输出信号之一；以及
第三多路复用器，响应第二选择控制信号而输出测试模式数据和第二多路复用器的输出信号之一。
16.如权利要求10所述的SOC，其中输出选择电路包括：
第一多路复用器，响应第二测试地址信号而顺序选择和输出第一测试结果数据；
第二多路复用器，响应第二测试地址信号而顺序选择和输出第二测试结果数据；以及
第三多路复用器，响应第三测试控制信号而选择第一多路复用器和第二多路复用器的输出信号之一，并输出所选择的输出信号作为测试结果。
17.如权利要求16所述的SOC，其中第三多路复用器在第三测试控制信号被禁止时输出从第一多路复用器接收的第一测试结果数据作为测试结果数据，第三多路复用器在第三测试控制信号被激活时输出从第二多路复用器接收的第二测试结果数据作为测试结果数据。
18.如权利要求1所述的SOC，其中BIST控制单元包括：
序列发生器，在测试模式下响应时钟信号而将指令信号经系统总线传输至一个IP模块，并产生第一至第三序列控制信号；
地址发生器，响应时钟信号和第一序列控制信号而产生测试地址信号，并将测试地址信号输出至系统总线；
模式发生器，响应时钟信号和第二序列控制信号而产生控制数据和测试模式数据，并将控制数据和测试模式数据输出至系统总线；以及
结果压缩器，响应时钟信号和第三序列控制信号而压缩并存储经系统总线接收的测试结果数据。
19.一种具有内建自检(BIST)电路的片载系统(SOC)的自检方法，该方法包括：
经BIST逻辑电路向第一组合电路输入测试模式数据；
在BIST逻辑电路内的存储单元中存储从第二组合电路输出的测试结果数据；
读取存储在存储单元中的测试结果数据；以及
压缩并存储所读取的测试结果数据。
20.如权利要求19所述的方法，其中BIST逻辑电路、以及第一和第二组合电路包括在一个知识产权(IP)模块中。
21.如权利要求19所述的方法，还包括：
在压缩并存储所读取的测试结果数据后存在另外的测试模式数据时，通过压缩并存储所读取的测试结果数据而重复输入测试模式数据的步骤。
22.如权利要求19所述的方法，其中每个存储单元包括：
第一存储单元和第二存储单元，
其中输入测试模式数据的步骤包括：
在BIST逻辑电路内的控制寄存器中写入具有第一设定值的控制数据；
在第一存储单元中写入测试模式数据；
在控制寄存器内写入具有第二设定值的控制数据；
在第二存储单元中写入测试模式数据；以及
当在第二存储单元中的最后一个第二存储单元内写入了测试模式
数据时，在控制寄存器中写入具有第三设定值的控制数据。
23.如权利要求19所述的方法，其中每个存储单元包括：
第一存储单元和第二存储单元，而测试结果数据包括第一测试结果数据和第二测试结果数据，
其中读取测试结果数据的步骤包括：
在BIST逻辑电路内的控制寄存器中写入具有第一设定值的控制数据；
从第一存储单元读取第一测试结果数据；
在控制寄存器内写入具有第二设定值的控制数据；以及
从第二存储单元读取第二测试结果数据。
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