CN1421870A

CN1421870A - 半导体存储器件

Info

Publication number: CN1421870A
Application number: CN02149591A
Authority: CN
Inventors: 泽村贵宽; 松宫正人
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2001-11-28
Filing date: 2002-11-15
Publication date: 2003-06-04
Anticipated expiration: 2022-11-15
Also published as: EP1316967A1; CN1240076C; EP1316967B1; KR100885009B1; US6853595B2; JP3966718B2; JP2003162900A; KR20030043668A; DE60211838D1; US20030099136A1; TW575880B; DE60211838T2

Abstract

一种具有多个存储单元对并包括一个用于存储普通数据和辅助数据的存储单元对的半导体存储器件，在该半导体存储器件中可检查一个存储单元对中的一个存储单元的操作。在正常操作时期，可通过同时激励两条字线，从想要的存储单元读出数据和写入数据。另一方面，在操作测试时期，可通过激励一条想要的字线，仅从存储单元对中的一个存储单元读出数据和写入数据。

Description

半导体存储器件

技术领域

本发明涉及一种半导体存储器件，尤其涉及一种具有多个存储单元对并包括一个用于存储普通数据和辅助数据的存储单元对的半导体存储器件。

背景技术

对于包含积累电荷的电容和向其中输入数据并从中输出数据的晶体管的动态随机存取内存(DRAM)型的半导体存储器件，必须定时进行刷新操作以补偿电容的电荷泄漏。在这种DRAM型的半导体存储器件中，刷新操作时消耗的电流将占到其不操作时(即外界未对其进行操作，存储器件处于非激活状态时)消耗电流的一大部分。JapanesePatent Laid-Open Publication 2001-143463公开了通过一种双存储系统来积累电荷，以作为减少这种刷新电流的有效方法。

在该项发明中，要存储的数据作为互补数据存储在一对存储单元中，且该对存储单元连接到与一个响应某个字线的选择的普通读出放大器相连的一对位线上。即，一对存储单元位于一对与一个读出放大器和一条字线相连的位线交叉的位置，并且通过选择字线，互补数据从该对位线写入该存储单元对，或者读出到该对位线。”高”和”低”电平存储在一对存储单元中，作为1比特存储数据。结果，读敏感性增强并且刷新周期能够显著增加。因此，存储量双倍增加，但通过减少所执行的刷新操作的次数，DRAM型半导体存储器件不操作时消耗的电流能够减少。

图28是显示常规双存储系统半导体存储器件的具体结构的视图。如图28所示，常规双存储系统半导体存储器件包括一个行地址预解码器10、一个主字解码器11、一个地址预解码器12、从字解码器#1至#4、读出放大器13-1至13-4，字线WL1至WL6，位线BL1至BL8以及一个存储单元阵列14。

行地址预解码器10是位于主字解码器11前级的处理部分。行地址预解码器10输入并解码一个行地址，即行方向的地址，并将解码结果提供给主字解码器11。

主字解码器11进一步对行地址解码器10提供的解码结果进行解码，并将解码结果提供给从字解码器#1至#4。

地址预解码器12接收输入的行地址，并将解码该地址所得结果提供给从字解码器#1至#4。另外，在测试操作时期，地址预解码器12接收一个指示测试操作的输入预定信号。

从字解码器#1至#4根据主字解码器11和地址预解码器12提供的解码结果，分别控制字线WL2至WL5。

读出放大器13-1至13-4放大从存储单元阵列14所包含的存储单元中读出的数据。

如图29所示，存储单元阵列14包含C11至C82多个存储单元组合，将在后文描述。

图30是显示图29所示的存储单元组合C11至C82的详细结构的视图。如图30所示，一个存储单元组合包含存储单元30和31，门32和33，以及一个接触点34。

存储单元30和31是记录数据和保存位信息的基本单元。

门32和33分别连接到字线WL1和WL2。门32根据加到字线WL1上电压连接存储单元30和位线BL2，门33根据加到字线WL2上的电压连接存储单元31和位线BL2。

接触点34把从存储单元30或31读出的数据提供给位线BL2，并把加到位线BL2的数据提供给存储单元30或31。

现以读操作为例简要描述上述常规双存储系统半导体存储器件中的操作。

当输入一个行地址时，例如，如果从字解码器#2被行地址预解码器10，主字解码器11和地址预解码器12的操作选中，则字线WL3将被激励。

当字线WL3被激励时，电压将被加到控制存储单元组合C11、C31、C51和C71的上存储单元的门上，存储在这些存储单元中的位信号被读出。

从这些存储单元中读出的位信号分别提供给位线BL1、BL3、BL5和BL7。输出到位线BL1和BL3的位信号提供给读出放大器13-1，输出到位线BL5和BL7的位信号提供给读出放大器13-2。位线BL1和BL3分别用于发送普通数据和辅助数据，因此输出到位线BL1的位信号的逻辑与输出到位线BL3的位信号的逻辑相反。位线BL5和BL7也分别用于发送普通数据和辅助数据，因此输出到位线BL5的位信号的逻辑与输出到位线BL7的位信号的逻辑相反。

读出放大器13-1放大位线BL1和BL3输出的信号，通过参照放大后的信号指定存储的数据，并输出所指定的结果。

同样地，读出放大器13-2放大位线BL5和BL7输出的信号，通过参照放大后的信号指定存储的数据，并输出所指定的结果。

对于此系统，仅当与用于传输普通数据的位线(BL1、BL2、BL5或BL6)相连接的存储单元和与用于传输辅助数据的辅助位线(BL3、BL4、BL7或BL8)相连接的存储单元都无缺陷并能积累电荷时，刷新周期才能增长。但会有一个存储单元由于有缺陷不能积累电荷而另一个存储单元能够积累电荷的情况。在这种情况下，作为操作测试的结果，这对存储单元可能看起来是正常操作的。

但在该情况中只有一个存储单元积累电荷，因此刷新能力与单存储单元是很相似的。器件的刷新周期根据所有存储单元中有坏刷新特性的存储单元设置。因此，如果器件中存在仅有一个存储单元在操作的存储单元对时，刷新周期必须缩短到和它们一样。结果则不能获得通过采用双存储系统增长刷新周期的效果。

发明内容

本发明是在上文描述的背景环境下产生的。本发明的一个目标是提供一种半导体存储器件，具有这样的功能，在操作测试中发现仅有一个存储单元有缺陷的存储单元组合，并通过使用冗余存储单元修补该存储单元组合。

为达到上述目的，提供了一种具有多对存储单元，并包括一对存储普通数据和辅助数据的存储单元的半导体存储器件。该半导体存储器件包括：用于选定一个预定的存储单元对的字线，用于从被字线选定的存储单元对中读出数据并向该存储单元对中写入数据的位线，用于接收输入的设置信号以设置一个操作模式的一个操作模式输入电路，以及当操作模式输入电路输入一个设置信号以设置在一个存储单元上执行操作测试的模式时，对从该存储单元对中的一个存储单元读出数据和写入数据进行限制的一个限制电路。

本发明的上述的和其他目标、功能和优点将从以下通过举例方式，并与说明本发明的首选实施例的附图相结合的描述中变得更明晰。

附图说明

图1是显示本发明的第一实施例的结构的视图。

图2是显示图1所示的地址预解码器的详细结构的视图。

图3是显示图1所示的存储单元阵列的详细结构的视图。

图4是显示图3所示的存储单元组合的详细结构的视图。

图5是描述图2所示电路的操作的视图。

图6是描述图1所示的实施例在正常时期的操作的视图。

图7是图6所示的存储单元阵列的放大视图。

图8是描述图1所示的实施例在操作测试时期的操作的视图。

图9是显示本发明的第二实施例的结构的视图。

图10是显示图9所示的地址预解码器的详细结构的视图。

图11是描述图10所示电路的操作的视图。

图12是描述图9所示的实施例在正常时期的操作的视图。

图13是显示本发明的第三实施例的视图。

图14是显示图13所示的BT控制电路的结构的视图。

图15是显示图13所示的BT控制电路的结构的视图。

图16是描述图13所示的BT控制电路的操作的视图。

图17是描述图13所示的实施例的操作的视图。

图18是描述图13所示的实施例在正常时期的操作的时序图。

图19是描述图13所示的实施例在操作测试时期的操作的时序图。

图20是显示本发明的第四实施例的结构的视图。

图21是显示图20所示的BT控制电路的结构的视图。

图22是显示图20所示的BT控制电路的结构的视图。

图23是描述图20所示的BT控制电路的操作的视图。

图24是描述图20所示的实施例的操作的视图。

图25是显示本发明的第五实施例的结构的视图。

图26是显示图25所示的tes59z生成电路的详细结构的视图。

图27是描述图25所示的实施例的操作的时序图。

图28是显示常规半导体存储器件的结构的视图。

图29是显示图28所示的存储单元阵列的详细结构的视图。

图30是显示图29所示的存储单元组合的详细结构的视图。

具体实施方式

现参照附图描述本发明的实施方式。图1是显示本发明的一种实施例的结构的视图。如图1所示，依照本发明的一种实施例的半导体存储器件包括：一个行地址预解码器10，一个主字解码器11，一个地址预解码器50，从字解码器#1至#4，读出放大器13-1至13-4，字线WL1至WL6，位线BL1至BL8和一个存储单元阵列14。在此实施例中，仅说明半导体存储器件的一部分，以给出简要描述。

行地址预解码器10是主字解码器11前级的处理部分。行地址预解码器10输入并解码一个行地址，即行方向的地址，并将解码结果提供给主字解码器11。

地址预解码器50接收输入的行地址、附加地址信号和tes59z信号，并将解码它们所得的结果提供给从字解码器#1至#4。

图2是显示地址预解码器50的详细结构的视图。所图2所示，地址预解码器50包括反相器50a至50c和50j至50m，以及N件50d至50i。

一个2/4add.z信号为一个行地址信号。在正常操作时期，tes59z信号为”低”状态，在操作测试时期为”高”状态。一个附加add.z信号指示应当选中位线(BL1、BL3、BL5或BL7)和以及辅助位线(BL2、BL4、BL6或BL8)中哪一根。

从反相器50j至50m分别输出的raq0z信号、raq1z信号、raq3z信号和raq2z信号，分别提供给从字解码器#1、#2、#4和#3。

回到图1，从字解码器#1至#4根据主字解码器11和地址预解码器50提供的解码结果，分别控制字线WL2至WL5。

读出放大器13-1至13-4放大从存储单元阵列14所包含的一个存储单元中读出的数据。

如图3所示，存储单元阵列14包含C11至C82多个存储单元组合，将在后文描述。

图4是显示图3所示的存储单元组合C11至C82的详细结构的视图。如图4所示，存储单元组合C21包含存储单元30和31，门32和33，以及一个接触点34。

存储单元30和31是记录数据和保存位信息的基本单位。

门32和33分别连接到字线WL1和WL2。门32根据加到字线WL1上电压从存储单元30读数据，门33根据加到字线WL2上的电压从存储单元31上读数据。

此实施例与常规双存储系统半导体存储器件的不同之处在于如何将位线BL1至BL8与读出放大器13-1至13-4相连接以及如何激励字线WL1至WL6。即在常规双存储系统半导体存储器中，位线轮流连接到相同的读出放大器，但在此实施例中两条相邻的位线连接到相同的读出放大器。如何激励字线WL1至WL6将在后文描述。

现在描述上述实施例中的操作。

(1)正常操作

在正常操作时期tes59z信号处于“低”状态。因此，如图5所示，raq0z至raq3z信号的状态将随2/4add.z信号的状态而改变，不论附加add.z信号的状态如何。

即如图5所示，当2/4add.z信号处于“低”状态时，raz0z和raq1z信号进入“高”状态而raq2z和raq3z信号进入“低”状态。结果如图6所示，字线WL2和WL3变为激活(图6中的每一条虚线表示一个激活状态)，且白色存储单元(未印出)进入选中状态。

图7是显示存储单元阵列此时状态的放大视图。如图7所示，当字线WL2和WL3变为激活时，例如，存储单元组合C11中的上存储单元和存储单元组合C21中的下存储单元被选中并分别连接到位线BL1和BL2。这些存储单元分别存储普通数据和辅助数据(在此说明书中称两个分别存储普通数据和辅助数据的存储单元为一个“存储单元对”)，因此普通数据和辅助数据将提供给读出放大器13-1。

另一方面，当2/4add.z信号处于“高”状态时，raq0z和raq1z信号进入“低”状态而raq2z和raq3z信号进入“高”状态。结果字线WL4和WL5变为激活。

当字线WL2和WL3变为激活时，例如，存储单元组合C11中的下存储单元和存储单元组合C22中的上存储单元被选入并分别连接到位线BL1和BL2。这些存储单元构成存储普通数据和辅助数据的一个存储单元对，从而普通数据和辅助数据将提供给读出放大器13-1。

上述操作也将在其他存储单元中执行，因此普通数据和辅助数据从被字线选中的存储单元读出并被提供给读出放大器13-1至13-4。

(2)测试操作

在测试操作时期，tes59z信号置为“高”状态，而附加add.z信号根据选中的存储单元置为“高”或“低”状态。假设附加add.z信号处于“低”状态。如图5所示，当2/4add.z信号处于“低”状态时，raq0z信号进入“高”状态而raq1z、raq2z和raq3z信号进入“低”状态。结果，只有字线WL2进入“高”状态，并且如图8所示，存储单元组合C21、C41、C61和C81中的下存储单元被选中并分别被连接到作为辅助位线的位线BL2、BL4、BL6和BL8。因此，被选中的存储单元是否正常可通过经由这些位线写入预定数据然后再读出来判断。在存储普通数据和辅助数据的一个存储单元对中，只有存储辅助数据的存储单元能被选中。结果，即使只有一个存储单元对中的一个存储单元为异常，该异常也能被检测到。

如图5所示，当附加add.z信号处于“低”状态而2/4add.z信号处于“高”状态时，raq3z信号独自进入“高”状态且字线WL5被激励。结果，存储单元组合C22、C42、C62和C82中的上存储单元被选中，并分别连接到均为辅助位线的位线BL2、BL4、BL6和BL8。

如图5所示，当附加add.z信号处于“高”状态而2/4add.z信号处于“低”状态时，raq1z信号独自进入“高”状态且字线WL3被激励。结果，存储单元组合C11、C31、C51和C71中的上存储单元被选中，并分别连接到均为正常位线的位线BL1、BL3、BL5和BL7。

如图5所示，当附加add.z信号处于“高”状态且2/4add.z信号处于“高”状态时，raq2z信号独自进入“高”状态且字线WL4被激励。结果，存储单元组合C11、C31、C51和C71中的下存储单元被选中，并分别连接到均为正常位线的位线BL1、BL3、BL5和BL7。

现在描述本发明的第二实施例。

图9是显示本发明的第二实施例的结构的视图。图9与图1中相同的部分用相同符号标记，关于这些部分的描述将被省略。

在此实施例中，图1中的地址预解码器50被地址预解码器60所取代。另外，第二实施例与第一实施例不同之处还在于如何激励字线。除此之外第二实施例的结构与第一实施例相同。

图10是显示地址预解码器60的详细结构的视图。如图10所示，地址预解码器60包括反相器60a至60c和60j至60m，以及NAND元件60d至60i。在图10中，从反相器60j至60m输出的信号分别提供给从字解码器#1、#3、#4和#2。这与图2中的情况不同。除此之外地址预解码器60与图2所示的地址预解码器50的结构相同。

现在描述本发明的第二实施例中的操作。

(1)正常操作

在正常操作时期tes59z信号处于“低”状态。因此，如图11所示，raq0z至raq3z信号的状态将随2/4add.z信号的状态而改变，不论附加add.z信号状态如何。

即如图11所示，当2/4add.z信号处于“低”状态时，raz0z和raq2z信号进入“高”状态而raq1z和raq3z信号进入“低”状态。结果如图9所示，字线WL2和WL4变为激活(图9中的每一条虚线表示一个激活状态)，且白色存储单元(未印出)进入选中状态。

图12是显示存储单元阵列此时状态的放大视图。如图12所示，当字线WL2和WL4变为激活时，例如，存储单元组合C11中的下存储单元和存储单元组合C21中的下存储单元被选中并分别连接到位线BL1和BL2。这些存储单元构成存储普通数据和辅助数据的一个存储单元对，因此普通数据和辅助数据将提供给读出放大器13-1。

另一方面，当2/4add.z信号处于“高”状态时，raq0z和raq2z信号进入“低”状态而raq1z和raq3z信号进入“高”状态。结果字线WL3和WL5变为激活。

当字线WL3和WL5变为激活时，例如，存储单元组合C11中的上存储单元和存储单元组合C22中的上存储单元被选入并分别连接到位线BL1和BL2。这些存储单元构成存储普通数据和辅助数据的一个存储单元对，因此普通数据和辅助数据将提供给读出放大器13-1。

上述操作也将在其他存储单元中执行，因此普通数据和辅助数据从字线选中的存储单元中被读出并提供给读出放大器13-1至13-4。

顺便说一下，与第一实施例相比，第二实施例在击穿电压特性上有所改善。即在图7所示的第一实施例中，在正常操作时期被选中的存储单元对(未印出的存储单元)彼此靠近排列。与之相对照，在图12所示的第二实施例中，被选中的存储单元对远离彼此排列。因此第二实施例在击穿电压特性上将有所改善。

然而在本发明的第二实施例中，一个未被激励的字线位于一对被激励的字线之间(例如，如图12所示，字线WL3位于字线WL2和WL4之间)，因此存在该未被激励的字线受到一对被激励的字线的影响的缺点。图1所示的第一实施例没有这样的缺点。

(2)测试操作

在测试操作时期，tes59z信号置为“高”状态，而附加add.z信号根据选中的存储单元置为“高”或“低”状态。假设附加add.z信号处于“低”状态。如图11所示，当2/4add.z信号处于“低”状态时，raq0z信号进入“高”状态而raq1z、raq2z和raq3z信号进入“低”状态。结果，只有字线WL2进入“高”状态，存储单元组合C21、C41、C61和C81中的下存储单元被选中并分别连接到均为辅助位线的位线BL2、BL4、BL6和BL8。因此，被选中的存储单元是否正常可通过经由这些位线写入预定数据然后再读出来判断。在存储普通数据和辅助数据的一个存储单元对中，只有存储辅助数据的存储单元能被选中。结果，即使只有一个存储单元对中的一个存储单元为异常，该异常也能被检测到。

如图11所示，当附加add.z信号处于“低”状态而2/4add.z信号处于“高”状态时，raq3z信号独自进入“高”状态且字线WL5被激励。结果，存储单元组合C22、C42、C62和C82中的上存储单元被选中，并分别连接到均为辅助位线的位线BL2、BL4、BL6和BL8。

如图11所示，当附加add.z信号处于“高”状态而2/4add.z信号处于“低”状态时，raq2z信号独自进入“高”状态且字线WL4被激励。结果，存储单元组合C11、C31、C51和C71中的下存储单元被选中，并分别连接到均为正常位线的位线BL1、BL3、BL5和BL7。

如图11所示，当附加add.z信号处于“高”状态且2/4add.z信号处于“高”状态时，raq1z信号独自进入“高”状态且字线WL3被激励。结果，存储单元组合C11、C31、C51和C71中的上存储单元被选中，并分别连接到均为正常位线的位线BL1、BL3、BL5和BL7。

组成一个存储单元对的每个存储单元是否操作正常可通过上述操作来检查，即只选中存储单元对中的一个存储单元，向其写入数据，再从中读出数据，然后检查该数据。

现在描述本发明的第三实施例。

图13是显示本发明的第三实施例的结构的视图。图1所示的第一实施例和第三实施例的不同之处如下。地址预解码器50被地址预解码器70所取代。读出放大器71和72从存储单元阵列14-1和存储单元阵列14-2中读出数据。另外，新添加了晶体管T1至T8和BT控制电路73。

地址预解码器70输入并解码一个行地址并根据解码结果从从字解码器#1至#4中选择相应的从字解码器。

读出放大器71和72放大并输出从其下的存储单元阵列14-1和其上的存储单元阵列14-2中读出的数据。

晶体管T1至T8在BT控制电路的控制下置为“开”或“关”状态，以便使读出放大器71和72连接到存储单元阵列14-1和14-2或使读出放大器71和72与存储单元阵列14-1和14-2断开。

当tes59z信号进入“高”状态时，BT控制电路73根据一个附加地址信号激励bltux、bltuz、bltlz和bltlx信号之一，以便将相应晶体管置为“关”状态。

图14和15是显示BT控制电路73的详细结构的视图。图14是显示生成single-x信号和single-z信号的电路的视图。该电路包括反相器73a、73d和73e以及NAND元件73b和73c。该电路从附加地址信号和tes59z信号生成single-x信号和single-z信号，并输出这两种信号。

图15是显示BT控制电路73的其他组成部分的视图。该电路包括AND-OR元件73f至73i和NAND元件73j至73m。AND-OR元件73f找出图14所示的反相器73e输出的single-z信号与选中存储单元阵列14-2的上块信号的逻辑积，找出此逻辑积与选中存储单元阵列14-1的下块信号的逻辑和，并输出所得结果。同样情况适用于AND-OR元件73g至73i。

NAND元件73j至73m对行地址选通(RAS)激励信号blsz与AND-OR元件73f至73i的输出的逻辑积取反，并输出所得结果，其中当用于指定被访问的存储单元的行地址的RAS信号为激活时，所述blsz信号进入高”状态。

现在描述本发明的第三实施例中的操作。

(1)正常操作

当tes59z信号处于“低”状态时，从反相器73d和73e输出的single-x信号和sjngle-z信号分别进入“低”状态。因此，不论上块信号或下块信号的状态如何，AND-OR元件73f至73i中包含的AND元件的输出进入“低”状态。结果，当输入到OR元件的上块信号或下块信号处于“高”状态时，AND-OR元件73f至73i的输出均进入“高”状态。

例如，当上块信号处于“高”状态时，AND-OR元件73f和73g所包含的AND元件的输出进入“低”状态，且AND-OR元件73h和73i所包含的AND元件的输出进入“低”状态。结果，AND-OR元件73f和73g的输出进入“低”状态，而AND-OR元件73h和73i的输出进入“高”状态(参见图16)。

另一方面，当下块信号处于“高”状态时，AND-OR元件73f和73g所包含的AND元件的输出进入“低”状态，且AND-OR元件73h和73i所包含的AND元件的输出进入“低”状态。结果，AND-OR元件73f和73g的输出进入“高”状态，而AND-OR元件73h和73i的输出进入“低”状态(参见图16)。

假定当下块信号处于“高”状态时，RAS激励信号blsz进入“高”状态。于是NAND元件73j和73k的输出进入“低”状态，而NAND元件73l和73m的输出进入“高”状态。

因此，在图13中，连接了bltlx信号的晶体管T5和T7和连接了bltlz信号的晶体管T6和T8进入“开”状态，而连接了bltux信号的晶体管T1和T3和连接了bltuz信号的晶体管T2和T4进入“关”状态。结果存储单元阵列14-1一侧的位线将被连接到读出放大器71或72。

此时假定行地址被输入且字线WL3被激励。于是被字线WL3选中的存储单元将连接到位线BL1、BL3、BL5或BL7，且从这些存储单元中读出的数据将提供给读出放大器71或72。

另一方面，当上块信号处于“高”状态时，从存储单元阵列14-2读出的数据将通过晶体管T1、T2、T3或T4提供给读出放大器71或72。

(2)测试操作

如图16所示，当tes59z信号处于“高”状态时，bltux信号、bltuz信号、bltlx信号和bltlz信号根据附加地址信号的状态和被选中的块而改变。

例如，如图16所示，当存储单元阵列14-1被选中(下块信号处于“高”状态)且附加地址信号置为“高”状态时，bltlz信号独自进入“高”状态，而bltux信号、bltuz信号和bltlx信号进入“低”状态。

结果，晶体管T6和T8进入“开”状态，位线BL3和BL7分别连接到读出放大器71和72。

此时假定行地址被输入且字线WL3被激励。于是被字线WL3所选中的存储单元阵列将连接到位线BL3或BL7。结果，操作测试只能在存储单元对的一个存储单元(存储辅助数据的存储单元)中执行。图17是显示此时状态的视图。在图17中，每条被激励的信号线由一条虚线表示。

图18和19是显示第三实施例的主要部分中的信号根据时间发生改变的时序图。

图18是正常操作时期的时序图。在图18中，bltlx信号和bltlz信号从BT控制电路73输出，brsz信号是一个BL均衡信号，而lez信号通过使blsz信号延迟预定的时间而获得。WL、BL和XBL( BL)分别表示字线信号、普通位信号和辅助位信号。

在正常操作时期，即使BL均衡信号进入“高”状态，bltlx信号和bltlz信号也保持“高”状态。因此晶体管T5至T8保持“开”状态。字线WL在brsz信号进入“低”状态后的一段预定的时间后被激励。于是数据从存储单元输出且普通位线BL和辅助位线XBL的电压开始改变。当用于激励读出放大器71和72的lez信号进入“高”状态时，读出的数据被读出放大器71或72放大，并被输出。

如图19所示，在测试操作时期，bltlx信号和bltlz信号之一进入“高”状态而另一个进入“低”状态。在此例中，测试将在一个连接到普通位线的存储单元上执行。因此，普通位线一侧的bltlx信号被置为“高”状态。在brsz信号被激励的时刻，bltlz信号被置为“低”状态。

在brsz信号被激励后，经过一定的时间段，字线WL被激励，数据从连接到普通位线的存储单元输出，且普通位线BL的电压开始改变。另一方面，数据不输出到辅助位线XBL，因此其电势保持恒定。

在字线WL被激励后，经过一定时间段，lez信号被置为“高”状态，读出放大器71和72被激励，且从普通位线读出的数据被输出。

在以上实施例中，操作测试只能在一个存储单元对的一个存储单元上执行。这与第一和第二实施例是相同的。

另外，在第三实施例中，在正常操作时期只需激励一条字线。因此，与必须激励两条字线的第一和第二实施例相比，能量消耗能够减少。

现在描述本发明的第四实施例。

图20是显示本发明的第四实施例的结构的视图。图20所示的第四实施例的结构与图17所示的第三实施例的结构相同，除了BT控制电路73被BT控制电路80所取代。

图21和22是显示图20所示的BT控制电路80的详细结构的视图。图21所示的电路根据附加地址信号和tes59z信号生成single-x信号、single-z信号和双生信号(twin signal)。此电路包括反相器80a、80d、80e和80f以及NAND元件80b和80c。

图22所示的电路用图21所示的电路输出的信号生成bltux信号、bltuz信号、bltlx信号和bltlz信号以控制晶体管T1至T8。

此电路包括OR-AND元件80g至80j、AND元件80k至80n、OR元件80o至80r和NAND元件80s至80v。OR-AND元件80g找出single-z信号和双生信号的逻辑和，找出此逻辑和和上块信号的逻辑积，并输出所得结果。同样情况也适用于OR-AND元件80h至80j。

AND元件80k找出single-z信号和上块信号的逻辑积，并输出所得结果。

现在描述上述实施例中的操作。

(1)正常操作

当tes59z信号处于“低”状态时，从反相器80e和80f输出的single-x和single-z信号分别进入“低”状态。双生信号通过对tes59z信号取反获得，并从而进入“高”状态。single-x信号或sing-z信号输入到图22所示的每个AND元件80k至80n的一个输入端，因此不论输入到其他输入端的信号状态如何，其输出都将进入“底”状态。因此每个AND元件80k至80n的输出进入低”状态。

另一方面，双生信号输入到每个OR-AND元件80g至80j所包含的OR元件的一个输入端，因此不论输入到其他输入端的信号状态如何，其输出都将进入“高”状态。因此，当直接输入到每个OR-AND元件的AND元件的信号处于“高”状态时，每个OR-AND元件80g至80j的输出进入“高”状态，而当直接输入到每个OR-AND元件的AND元件的信号处于“低”状态时，每个OR-AND元件80g至80j的输出进入“低”状态。

结果，当直接输入到OR-AND元件80g的AND元件的信号处于“高”状态时，OR元件80o的输出进入“高”状态，而当直接输入到OR-AND元件80g的AND元件的信号处于“低”状态时，OR元件80o的输出进入“低”状态。同样情况也适用于OR元件80p至80r。

假定存储单元阵列14-1被选中且下块信号处于“高”状态。于是OR元件80o和80p的输出进入“高”状态而NAND元件80s和80t的输出进入“低”状态。另一方面，OR元件80q和80r的输出进入“低”状态而NAND元件80u和80v的输出进入“高”状态。

结果，当blsz信号进入“高”状态时，bltlz信号和bltlx信号进入“高”状态而bltux信号和bltuz信号进入“低”状态。图23是显示tes59z信号的状态、被选中的块、附加地址信号的状态、bltux信号、bltuz信号、bltlx信号和bltlz信号的关系的视图。

当bltlz信号和bltlx信号以这种方式进入“高”状态时，晶体管T5至T8进入“开”状态，且存储单元阵列14-1连接到读出放大器71和72。在这种状态下假定字线WL3已被激励。于是被字线WL3所选中的存储单元将连接到位线BL1、BL3、BL5和BL7。

另一方面，如果上块信号处于“高”状态，则从存储单元14-2读出的数据将通过晶体管T1至T4提供给读出放大器71和72。

(2)测试操作

如图23所示，当tes59z信号处于“高”状态时，bltux信号、bltuz信号、bltlx信号和bltlz信号根据附加地址信号的状态和被选中的块而改变。

例如，当存储单元阵列14-1被选中(下块信号处于“高”状态)且附加地址信号被置为“低”状态时，single-x信号、single-z信号和双生信号分别进入“高”状态、“低”状态和“低”状态。因此，如图23所示，bltuz信号和bltlx信号进入“高”状态而bltux信号和bltlz信号进入“低”状态。

结果，晶体管T2、T4、T5和T7进入“开”状态，且位线BL1和BL5以及存储单元阵列14-2中的相应位线将被连接到读出放大器71或72。

此时假定行地址已输入且字线WL3已被激励。于是被字线WL3所选中的存储单元将连接到位线BL1或BL5。结果，操作测试只能在一个存储单元对的一个存储单元(存储辅助数据的存储单元)上进行。

存储单元阵列14-2上的字线WL未被激励，因此存储单元阵列14-2未连接到位线。但位线被连接到放出放大器71和72。这样防止了读出放大器71和72上的负载在普通位线一侧和辅助位线一侧之间失去平衡。图24是显示以上描述的状态的视图。图24中的每条虚线表示一条被激励的信号线。

另外，在第四实施例中，在正常操作时期只需激励一条字线。因此，与必须激励两条字线的第一和第二实施例相比，能量消耗能够减少。

此外，在第四实施例中，在未被选中的存储单元阵列上的并且与选中的存储单元阵列上的位线相对的位线BL(例如，如果选中了辅助位线则为普通位线)，也被连接到读出放大器71或72。这样防止了读出放大器71和72上的负载失去平衡，因此防止了故障。

被控制的存储单元阵列的数目仅为一，因此，用图20所示的技术使位于一组存储单元阵列周围的存储单元放大器上的负载取得平衡是有困难的。但可将一个预定电容量的电容放置在不存在存储单元阵列的一侧，并代替位线被连接。这样则有可能使位于一组存储单元阵列周围的存储单元放大器上的负载取得平衡。

现在描述本发明的第五实施例。

图25是显示本发明的第五实施例的结构的视图。图25所示的电路是一个RAS激励电路，它包括延时电路100至102、一个BT控制和BL均衡释放电路103、一个字解码器激励电路104、一个S/A激励电路105和tes59z生成电路106。

延时电路100至102中的每一个均输入一个blsz信号作为RAS激励信号，将其延迟预定时间，然后输出该信号。

BT控制和BL均衡释放电路103输入一个blsz信号和tes59z信号，生成一个brsz信号作为BL均衡信号、一个blt0z信号作为BT控制信号和一个lz信号作为BT控制信号，然后输出这些信号。

字解码器激励电路104输入由延时电路100输出的一个wlsz信号，并输出一个rblkiz信号作为字解码器激励信号。

S/A激励电路105输入延时电路101输出的一个lez信号，生成psa和nsa作为读出放大器(S/A)的能量供给，然后输出这些信号。

tes59z生成电路106接收单个存储测试项信号和延时电路102输出的一个blsdz信号，生成一个tes59z信号，并输出该信号。

图26是显示tes59z生成电路106的详细结构的视图。如图26所示，tes59z生成电路106包括反相器106a和106c以及一个NAND元件106b。tes59z生成电路106根据延时电路102输出的一个blsdz信号及单个存储测试项信号生成一个tes59z信号，并输出该信号。

现在描述以上实施例中的操作。

顺便说一下，在本发明的第三和第四实施例中，当字线WL被激励时，不被关注的存储单元中的数据(例如，如果有一个与一个bltlz信号连接的存储单元对，其中只有一个存储单元的数据被读出，则另一个存储单元即为不被关注的存储单元)将输出到位线BL。该输出数据将作为微小电势波动出现在位线BL上。但晶体管处于“关”状态，因此输出到位线BL上的这样的数据不会被读出放大器71或72放大。存储单元中的电荷不会被恢复，造成数据的丢失。

在本发明的第五实施例中，在这种情况下，数据将从读出放大器71或72重新写到存储单元上，所以数据不会丢失。

具体地说，如图26所示，通过输入单个存储测试项信号和blsdz信号从逻辑门中获得的输出结果，将作为tes59z信号输入到图14和21所示的电路中，而不是输入到图14和图21中单个存储测试项信号被直接输入的终断(即tes59z信号被输入的终端)上。

如图25所示，blsdz信号是通过延时一个RAS激励信号blsz产生的，其中信号blsz当RAS信号通过延时电路100至102被激活时进入“高”状态。首先，读出放大器71和72将未被选中的块一侧的晶体管置为“关”状态并释放BL均衡。然后一个字线WL被激励。当数据出现在一个位线BL上时，能量被供应到读出放大器71和72，放大操作开始。

在读出放大器71和72开始放大操作的一定时间后，延时电路102输出的blsdz信号进入“高”状态。因此，应进行设置，以便在放大操作开始后数据被放大一定程度时该blsdz信号进入“高”状态(例如，当在普通位线BL或辅助位线XBL上生成对应完全恢复的50％的电势差异时)。另外，应进行设置，以便在RAS信号被重置(设置为不激活)时，blsdz信号将很快返回低”状态。

如果以这种方式进行了设置，tes59z信号将在读出放大器71和72进行的放大操作结束时进入“低”状态，并且将进行到双存储操作模式的切换。

如上所述，放大开始于lez信号处于一条位线BL单独连接的状态。当一段时间后数据放大到一定程度时，tes59z信号进入“低”状态。然后bltlx信号返回“高”状态(切换到正常操作模式)，被读出放大器放大的数据重新写到辅助位线XBL。结果，只有普通位线BL上的数据能被放大并测试，并且不会丢失辅助位线XBL一侧的数据。

以上结构防止当存储在一个存储单元对的一个存储单元上的数据被读出时，另一个存储单元上的数据丢失。结果，例如，在测试数据写到所有存储单元上后，存储在普通位线和辅助位线中的数据能够以地址增加(或减少)的顺序被读出并检查。这样就能够进行快速操作测试。

以上实施例中显示的电路是一个例子。当然本发明不仅限于这种情况。

如前所述，根据本发明，拥有多个存储单元对并包括一个用于存储普通数据和辅助数据的存储单元对的半导体存储器件包括：选择一个预定存储单元对的字线，从被字线选中的存储单元对读出数据并向其中写入数据的位线，接收输入的设置信号以设置操作模式的操作模式输入电路，以及当操作模式输入电路输入一种设置信号，指示设置为在一个存储单元上执行操作测试的模式时，限制对存储单元对中的一个存储单元读数据和写数据的限制电路。因此能够只测试一个存储单元对的一个存储单元的操作，半导体存储器件的可靠性将得到改善。

前文仅作为本发明的原理的例示。此外，由于对于本领域熟练的技术人员，将很容易进行各种修改和变化，因此不希望将本发明局限于所显示和描述的确切构造和应用，从而，所有适当的修改和同等物将被认为进入了附录的权利要求书中的本发明及其同等物的范围。

Claims

1.一种具有多个存储单元对并包括一个用于存储普通数据和辅助数据的存储单元对的半导体存储器件，包括：

用于选定一个预定的存储单元对的字线；

用于从被字线选定的存储单元对中读出数据并向该存储单元对中写入数据的位线；

用于接收输入的设置信号以设置一个操作模式的一个操作模式输入电路；以及

当操作模式输入电路输入一个设置信号以设置在一个存储单元上执行操作测试的模式时，对从该存储单元对中的一个存储单元读出数据和写入数据进行限制的一个限制电路。

2.根据权利要求1所述的半导体存储器件，其中

字线包括一条用于该存储单元对中存储普通数据的存储单元的字线和一条用于该存储单元对中存储辅助数据的存储单元的字线，这两条字线彼此独立放置；以及

限制电路在设置为执行操作测试的模式的情况下，通过停止激励两条彼此独立放置的字线之一来限制读和写，其中一条字线用于存储普通数据的存储单元，另一条字线用于存储辅助数据的存储单元。

3.根据权利要求2所述的半导体存储器件，其中用于存储单元对中存储普通数据的存储单元的字线和用于存储单元对中存储辅助数据的存储单元的字线是并列放置的。

4.根据权利要求2所述的半导体存储器件，其中用于存储单元对中存储普通数据的存储单元的字线和用于存储单元对中存储辅助数据的存储单元的字线是交替放置的。

5.根据权利要求1所述的半导体存储器件，其中的限制电路通过断开存储单元与两条位线之一的连接，以限制对存储单元对的一个存储单元的读数据和写数据。

6.根据权利要求5所述的半导体存储器件，其中：

每条位线都有一个半导体开关；以及

限制电路通过将该半导体开关置为ON或OFF来限制对存储单元对的一个存储单元的读数据和写数据。

7.根据权利要求5所述的半导体存储器件，其中的存储单元对由一条字线选择。

8.根据权利要求5所述的半导体存储器件，其中

包括了多个存储单元阵列，每个存储单元阵列包括多个存储单元对；以及数据通过该存储单元阵列来读写。

9.根据权利要求8所述的半导体存储器件，还包括用于放大数据的读出放大器，所述数据为从两个相邻存储单元阵列包含的每个存储单元对中读出的数据和向上述存储单元对中写入的数据，其中限制电路通过断开与两个相邻的存储单元阵列中的一个存储单元阵列连接的所有位线，并通过断开与另一个存储单元阵列中的存储单元对连接的两条位线之一，来限制对一个存储单元对中的一个存储单元的读数据和写数据。

10.根据权利要求8所述的半导体存储器件，还包括用于放大数据的读出放大器，所述数据为从两个相邻存储单元阵列包含的每个存储单元对中读出的数据和向上述存储单元对中写入的数据，其中限制电路通过断开与两个相邻存储单元阵列中执行操作测试的那个存储单元阵列中的一个存储单元对连接的一条位线，并通过断开与两个相邻存储单元阵列中不执行操作测试的另一个存储单元阵列中的一个存储单元对连接的另一条位线，来限制对一个存储单元对中的一个存储单元的读数据和写数据。

11.根据权利要求9所述的半导体存储器件，其中一个与一条位线具有相同的电容量的电容作为负载连接到存储单元放大器上，该存储单元放大器只控制一个存储单元阵列。

12.根据权利要求5所述的半导体存储器件，其中读出的数据重新写到与位线断开的存储单元上。