CN1463009A - 设有伪单元的薄膜磁性体存储装置 - Google Patents

Abstract

伪单元(DMC)中设置具有和磁致电阻元件(TMR)相同特性(即随两端施加电压而变化的特性)的多个伪磁致电阻元件(TR、TM)。并且，使加在各伪磁致电阻元件两端的施加电压小于加在存储单元(MC)的磁致电阻元件两端的施加电压，由此，伪单元被设计成具有第一与第二电阻之间的中间电阻。

Description

设有伪单元的薄膜磁性体存储装置

技术领域

本发明涉及薄膜磁体装置，具体涉及设有带磁隧道结(MJT：MagneticTunnel Junction)存储单元的可随机存取的薄膜磁性体存储装置。

背景技术

作为可作低耗电非易失数据存储的存储装置，MRAM(Magnetic RandomAccess Memory)器件正在为人们所关注。MRAM器件是一种利用在半导体集成电路上形成的多个薄膜磁体进行非易失数据存储的，可分别对各薄膜磁性体进行随机存取的存储装置。

特别是，近年发表的文献表明，通过以利用磁隧道结的隧道磁电阻元件作为存储单元，MRAM器件的性能有了飞跃发展。设有含磁隧道结的薄膜磁体的存储单元的MRAM器件公开于如下技术文献：“一种各单元采用磁隧道结与FET开关的10ns读写非易失存储阵列”(“A 10ns Readand Write Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell”，ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000.)；“基于磁隧道结单元的非易失RAM”(“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.)以及“一种256kb 3.0VLT1MTJ非易失磁致电阻RAM”(NonvolatileMagnetoresistive RAM”，ISSCC Digest of Technical Papers，TA7.6，Feb.2001.)。

图25是含磁隧道结的存储单元(以下也简称为“MTJ存储单元”)的结构示意图。

参照图25，MTJ存储单元包含：电阻值按照存储数据的数据电平变化的隧道磁致电阻元件TMR和存取晶体管ATR。存取晶体管ATR由场效应晶体管形成，连接在隧道磁致电阻元件TMR和接地电压VSS之间。

为MTJ存储单元设有：用以指示数据写入的写入字线WWL，用以指示数据读出的读出字线RWL，以及用以在数据读出与数据写入时传送对应于存储数据电平的电信号的数据线即位线BL。

图26是说明从MTJ存储单元中进行数据读出动作的示意图。

首先，就隧道磁致电阻元件TMR的结构进行说明。

参照图26，隧道磁致电阻元件具有电阻根据磁性体的磁化方向而变化的MR(MAGNETO-RESISTIVE：磁致电阻)效应。隧道磁致电阻元件TMR的特征在于，在常温下MR效应显著，具有高MR比(对应于磁化方向的电阻比)。

隧道磁致电阻元件TMR包含铁磁性材料膜FL与VL与绝缘膜(隧道膜)TB。隧道磁致电阻元件TMR中，流过夹于铁磁性材料膜FL、VL之间的绝缘膜TB的隧道电流的大小，随由铁磁性材料膜FL、VL的磁化方向确定的电子自旋的方向而变化。由于铁磁性材料膜FL、VL内的自旋电子可取的状态数，因磁化方向不同而异，如铁磁性材料膜FL、VL的磁化方向相同，则隧道电流变大，如二者的磁化方向相反，则隧道电流变小。

利用该现象，将铁磁性材料膜FL的磁化方向固定，而使铁磁性材料膜VL的磁化方向对应于存储数据变化，这样通过检测流过隧道膜TB的隧道电流的大小即隧道磁致电阻元件TMR的电阻，就可将该隧道磁致电阻元件TMR作为进行1比特数据存储的存储单元使用。铁磁性材料膜FL的磁化方向，由反铁磁材料等固定，一般将它们称为「自旋阀(SpinValve)」。

再有，以下将具有固定磁化方向的铁磁性材料膜FL称为固定磁化膜FL，将具有对应于存储数据的磁化方向的铁磁性材料膜VL称为自由磁化膜VL。并且，将隧道磁致电阻元件TMR中，与位线BL电气上连接的自由磁化膜VL侧称为正极(+)，与存取晶体管ATR电气上连接的固定磁化膜FL侧称为负极(-)。

数据读出时，存取晶体管ATR响应读出字线RWL的激活而导通。结果，在位线BL～隧道磁致电阻元件TMR～存取晶体管ATR～接地电压VSS的电流通路中，流过来自控制电路(未作图示)的作为恒定电流供给的读出电流Is。

如上所述，隧道磁致电阻元件TMR的电阻值，对应于固定磁化膜FL和自由磁化膜VL之间的磁化方向的相对关系而变化。具体而言，固定磁化膜FL的磁场方向与写入了自由磁化膜VL的磁场方向相同时，和二者的磁场方向不同时相比，隧道磁致电阻元件TMR的电阻值变小。以下，本说明书中将对应于存储数据「1」与「0」的隧道磁致电阻元件的电阻值分别表示为Rmax与Rmin。这里，设Rmax＞Rmin，且Rmax＝Rmin+ΔR。

这样，隧道磁致电阻元件TMR的电阻值，对应于从外部施加的磁场发生变化。因此，基于隧道磁致电阻元件TMR的电阻值变化特性，可以实现数据存储。一般来说，用于MRAM器件的隧道磁致电阻元件TMR的电阻值为数十Ω左右。

因读出电流Is而在隧道磁致电阻元件TMR中发生的电压变化，因自由磁化膜VL中记忆的磁场方向而异。由此，如果一旦位线BL被预充电至高电压状态后就开始供给读出电流Is，则可通过监测位线BL的电压电平的变化读出MTJ存储单元中存储数据的电平。

图27是说明对MTJ存储单元的数据写入动作的示意图。

参照图27，数据写入时，读出字线RWL被去激活，存取晶体管ATR被截止。该状态下，用以将磁场写入自由磁化膜VL的数据写入电流分别流过写入字线WWL与位线BL。自由磁化膜VL的磁场方向，由分别流过写入字线WWL与位线BL的数据写入电流的方向的组合决定。

图28是说明数据写入时数据写入电流的方向和磁场方向之间的关系的示意图。

参照图28，纵轴上所示的磁场Hy，表示由流过位线BL的数据写入电流产生的磁场H(BL)的方向。另一方面，横轴所示的磁场Hx，表示由流过写入字线WWL的数据写入电流产生的磁场H(WWL)的方向。

只有当磁场H(BL)与H(WWL)之和到达图中所示的星形特性线的外侧的区域时，自由磁化膜VL中记忆的磁场方向才被重新写入。换言之，如施加了相当于星形特性线的内侧区域的磁场，自由磁化膜VL中记忆的磁场方向并不被更新。

因此，为了通过写入动作更新隧道磁致电阻元件TMR的存储数据，需要在写入字线WWL与位线BL中流过电流。一旦被存储的隧道磁致电阻元件TMR的磁场方向即存储数据，在进行新的数据写入之前，一直保持非易失状态。

数据读出动作时，位线BL中通过读出电流Is。但是，由于读出电流Is一般设定得比上述的数据写入电流大约小1～两个数位，由于读出电流Is的影响使数据读出时MTJ存储单元的存储数据被误改写的可能性很小。

上述技术文献中，公开了将这样的MTJ存储单元集成在半导体基片上，构成作为随机存取存储器的MRAM器件的技术。

图29是表示行列状集成并设置的MTJ存储单元的示意图。

参照图29，通过在半导体基片上行列状设置MTJ存储单元，可以实现高集成度的MRAM器件。图29示出了n行×m列(n、m：自然数)地设置MTJ存储单元的情况。对应于行列状设置的n×m个MTJ存储单元，布置n条写入字线WWL1～WWLn与读出字线RWL1～RWLn，以及m条位线BL1～BLm。

数据读出时，有选择地激活读出字线RWL1～RWLn中的1条，属于被选的存储单元行的存储单元，被分别电气上连接在各位线BL1～BLm和接地电压VSS之间。结果，各位线BL1～BLm中的通过电流量，按照对应的存储单元的存储数据电平变化。

因此，用读出放大器等将对应被选的存储单元列的位线的通过电流跟预定的参考通过电流进行比较，就可读出被选的存储单元的存储数据电平。

另一方面，所述的参考通过电流一般采用伪电阻来产生。

为了产生所要求的通过电流作为参考通过电流，伪电阻最好设定在相当于与被选存储单元的存储数据对应的电阻值Rmax与Rmin的中间值的电阻值上。

但是，为了将伪电阻设定在中间的电阻值上，需要特定的制造工序，从而使工艺复杂化。并且，必须考虑制造工艺造成的偏差等因素，因此很难简易地制造伪电阻。

并且，举例说明了用伪单元作为所述伪电阻，来设计理想的中间电阻值的方式，但伪单元的电阻值会因加在伪单元两端的施加电压即偏置电压而变动。也就是，由于构成伪单元的隧道磁致电阻元件有电压依存性，实际的伪单元的电阻值和理想的中间的电阻值之间存在偏差，很难产生高精度的参考通过电流。结果，存在难以进行高速且稳定的数据读出的问题。

发明内容

本发明的目的在于：通过设计考虑了对隧道磁致电阻元件的偏置电压的依存性的伪单元产生高精度的参考通过电流，提供可进行高速且稳定的数据读出的薄膜磁性体存储装置。

依据本发明的一个方面的薄膜磁性体存储装置包括：保持磁写入的存储数据的多个存储单元，第一与第二数据线，伪单元，以及数据读出电路。各存储单元包含具有对应于存储数据的、第一电阻和比第一电阻大的第二电阻中的一个电阻的磁致电阻元件。各第一与第二电阻均具有按照加在磁致电阻元件两端的电压变化的特性。数据读出时，第一数据线跟第一电压连接，同时经由多个存储单元中的选择存储单元跟第二电压连接，接受数据读出电流的供给。伪单元设计成具有第一和第二电阻之间的电阻。数据读出时，第二数据线跟第一电压连接，同时经由伪单元跟第二电压连接，接受数据读出电流的供给。数据读出电路，基于第一与第二数据线的通过电流差产生读出数据。伪单元包含各自具有和磁致电阻元件基本相同的特性的多个伪磁致电阻元件。各伪磁致电阻元件，经由串联连接的另一伪磁致电阻元件跟第二数据线连接；在各伪磁致电阻元件的两端施加的电压，比磁致电阻元件小。

因此，本发明的主要优点在于，由多个伪磁致电阻元件构成伪单元，将在各伪磁致电阻元件的两端施加电压设计得小于存储单元的磁致电阻元件，具有第一和第二电阻之间的电阻。于是，在存储单元的磁致电阻元件具有根据两端施加电压变化的特性的场合，由于可根据该特性设计中间电阻，可以设定理想的中间电阻值，从而可稳定且高速进行数据读出。

依据本发明另一方面的薄膜磁性体存储装置包括：被行列状设置的各自保持磁写入的存储数据的多个存储单元，多条读出字线，多条第一数据线，第二数据线，伪单元，以及数据读出电路。多条读出字线，分别对应多个存储单元行设置，在数据读出时被有选择地激活。多条第一数据线，分别对应多个存储单元的列设置，数据读出时与多个存储单元中的选择存储单元有选择地连接，同时接受数据读出电流的供给。各存储单元包含：具有对应于存储数据的、第一电阻和比第一电阻大的第二电阻中的一个电阻的磁致电阻元件，以及在对应的第一数据线和预定电压之间与磁致电阻元件串联连接的、响应对应的读出字线的激活而导通的存取元件。第一与第二电阻各自具有按照磁致电阻元件的两端所加电压变化的特性。伪单元设计成具有第一和第二电阻之间的的中间电阻。数据读出时，第二数据线与伪单元连接，同时让数据读出电流通过。数据读出电路基于多个第一数据线中的一条和第二数据线之间的通过电流差，产生读出数据。各伪单元沿列方向设置，以与多个的存储单元共有存储单元行，而且各伪单元包含被按预定个数分为多个组的多个伪单元构件(dummy cell unit)。各伪单元构件对应于存储单元行设置，以共有第二数据线。各伪单元构件包括：连接在第二数据线和内部节点之间的第一伪磁致电阻元件，以及响应对应的读出字线的激活而导通的、电气上连接在预定电压和第一伪磁致电阻元件之间的伪存取元件。内部节点跟属于多个组中的同一组的另一伪单元构件内的各内部节点电气上连接。

因此，本发明的优点在于，各伪单元这样构成，它包含为共有存储单元行而沿列方向设置的多个的伪单元构件中预定个数的伪单元构件。并且，属于预定构件数的组的伪单元构件内的内部节点与另一伪单元构件的内部节点电气上连接。由此，能够共有以预定个数的存储单元行为一组设置的伪磁致电阻元件来构成伪单元。因此，无需为设置伪单元而在每个存储单元行设置多个伪磁致电阻元件，通过共有伪磁致电阻元件，可以缩小伪单元的存储阵列面积。

附图说明

图1是表示本发明实施例1的MRAM器件的总体结构的概略框图。

图2是表示实施例1的存储阵列及其周边电路之结构的示图。

图3是数据读出电路的电路结构图。

图4是本发明实施例1的伪单元的结构图。

图5是表示电阻值Rmax与Rmin的电阻特性的示图。

图6A、6B、6C是表示本发明的实施例1的伪单元的改型的示图。

图7A、7B、7C是表示另一伪单元的改型的示图。

图8是表示本发明实施例1的变形例的伪单元的结构图。

图9是依据本发明的实施例2的伪单元的结构图。

图10是依据实施例2的变形例的伪单元的结构图。

图11是将实施例1所说明的伪单元设于存储阵列时的布局图。

图12是将实施例2所说明的伪单元设于存储阵列时的布局图。

图13是在存储阵列中预先设置存储单元行的结构中的伪单元的方框示意图。

图14是表示依据本发明实施例5的MTJ存储单元的第一配置例的示意图。

图15是存储单元MC的断面图。

图16是图14所示的伪单元的模型图。

图17是伪单元的断面图。

图18是伪单元的断面图。

图19是表示隧道磁致电阻元件之间的连接关系中，相互在同一方向磁化的固定磁化层被电气上连接时的断面图。

图20是表示依据实施例5的变形例的伪单元的布局图形的示图。

图21是实施例5的变形例所说明的伪单元的模型图。

图22是伪单元DMC的断面图。

图23是对隧道磁致电阻元件施加正、负方向的偏置电压时的MR比特性图。

图24是依据本发明实施例6的伪单元的电路图。

图25是表示有磁隧道结的存储单元的结构的概略图。

图26是说明从MTJ存储单元进行数据读出动作的示意图。

图27是说明对MTJ存储单元进行数据写入动作的示意图。

图28是说明数据写入时数据写入电流的方向和磁场方向之间的关系的示意图。

图29是表示行列状集成并设置的MTJ存储单元的示意图。

具体实施方式

以下，参照附图就本发明的实施例作详细说明。图中相同或相当的部分均采用同一符号，不再重复说明。(实施例1)

参照图1，依据本发明的实施例1，MRAM器件1响应来自外部的控制信号CMD与地址信号ADD进行随机存取，以及写入数据DIN的输入与读出数据DOUT的输出。

MRAM器件1包括：响应控制信号CMD控制MRAM器件1整体动作的控制电路5，以及有行列状设置的多个MTJ存储单元的存储阵列10。分别对应于MTJ存储单元的行设置多条写入字线WWL与读出字线RWL，并且，分别对应MTJ存储单元的列设置位线BL。存储阵列10的详细结构将在后面说明。

MRAM器件1还包括：行解码器20，列解码器25，字线驱动器30，字线电流控制电路40，以及读出写入控制电路50、60。

行解码器20，按照由地址信号ADD表示的行地址RA，进行存储阵列10上的行选择。列解码器25，按照地址信号ADD表示的列地址CA，进行存储阵列10上的列选择。字线驱动器30，根据行解码器20的行选择结果，有选择地激活读出字线RWL或写入字线WWL。通过行地址RA与列地址CA，表示被指定为数据读出或数据写入动作对象的选择存储单元。

字线电流控制电路40的设置，是为了在数据写入时让数据写入电流流过写入字线WWL。例如，通过字线电流控制电路40将各写入字线WWL与接地电压VSS连接，可以让数据写入电流通过由字线驱动器30有选择地和电源电压VCC连接的写入字线。为了在数据读出与数据写入时，让数据写入电流与读出电流(数据读出电流)通过位线，在邻接于存储阵列10的区域设置的电路等，统称为读出写入控制电路50、60。

图2中，主要表示了与数据读出有关的结构。

如图2所示，存储阵列10被设置成n行×m列，它包含具有图25所示结构的MTJ存储单元MC(以下，简称为「存储单元MC」)。对应于MTJ存储单元的行(以下，简称为「存储单元行」)，分别设置读出字线RWL1～RWLn与写入字线WWL1～WWLn。对应于MTJ存储单元的列(以下，简称为「存储单元列」)，分别设置位线BL1～BLm。

并且，存储阵列10包含多个伪单元DMC，构成伪单元列。对应于该伪单元列设置参考位线BLref，并对应于参考位线BLref与各行设置各伪单元。

图2中代表性地表示了，与第一、二行与第n行和第一、二列与第m列对应的写入字线WWL1、WWL2、WWLn，读出字线RWL1、RWL2、RWLn与位线BL1，BL2，BLm，以及参考位线BLref和一部分存储单元与伪单元。

以下，在一般表示写入字线、读出字线与位线的场合，分别用符号WWL、RWL与BL来表示。而在表示特定的写入字线、读出字线与位线的场合，则在这些符号上附加数字表示，如RWL1、WWL1、BL1。另外，信号或信号线的高电压状态(电源电压VCC)与低电压状态(接地电压VSS)，分别称为H电平与L电平。

字线驱动器30，根据数据读出时行地址RA的解码结果，即行选择结果，将读出字线RWL1～RWLn中的1条激活至H电平。对此作出响应，在属于被选的存储单元行的各存储单元中，由于存取晶体管ATR导通，存储单元MC中的隧道磁致电阻元件TMR被电气上连接于对应的位线BL和源侧电压之间。并且，在属于被选的存储单元行的伪单元中也一样，由于存取晶体管ATR导通，伪单元中的隧道磁致电阻元件被电气上连接于参考位线Blref和源侧电压之间。图2举例表示了，源侧电压设定于接地电压VSS的情况。

在邻接存储阵列10的区域，沿和读出字线RWL与写入字线WWL同一的方向设置数据总线DB、/DB。分别对应存储单元列，设置进行列选择的列选择线。根据列地址CA的解码结果即列选择结果，列解码器25在数据读出时，将列选择线中的一条和对应于伪单元列的列选择线分别激活至H电平。上述的符号「/」表示反相、否定、互补等意义，以下也如此。

在数据总线DB和位线BL1～BLm之间，分别设置列选择栅CSG1～CSGm。并且，在数据总线/DB和参考位线BLref之间，设置列选择栅CSGr。各列选择栅，响应对应的列选择线的激活而导通。因此，数据总线DB跟于被选的存储单元列对应的位线电气上连接。并且，数据总线/DB跟与伪单元列对应的参考位线电气上连接。

再有，列选择栅CSG1～CSGm总称为列选择栅CSG。

数据读出电路51根据数据总线DB、/DB的电压，输出读出数据DOUT。

如图3所示，数据读出电路51包含差动放大器60和产生固定的基准电压Vref的基准电压发生电路55。

差动放大器60中有：连接于节点N0和数据总线DB之间的N沟道MOS晶体管61，连接于节点/N0和数据总线/DB之间的N沟道MOS晶体管62，连接于节点Nsp和节点N0之间的P沟道MOS晶体管63，连接于节点Nsp和节点/N0之间的P沟道MOS晶体管64，连接于电源电压VCC和节点Nsp之间的N沟道MOS晶体管65。

在晶体管65的栅极上，输入由行解码器20在数据读出动作时激活至「L」电平的读出使能信号/SE。晶体管65响应读出使能信号/SE的激活(「L」电平)供给动作电流，使差动放大器60动作。

晶体管63与64的各栅极跟节点/N0连接。晶体管63与64构成电流反射镜电路，分别对节点N0与/N0供给同一电流。

在晶体管61与62的各栅极，输入基准电压发生电路55产生的固定的基准电压Vref。晶体管61与62将数据总线DB与/DB保持在基准电压以下，同时将数据总线DB与/DB的通过电流差放大，变换成节点N0和/N0之间的电压差。从节点N0输出读出数据DOUT。

如图4所示，依据本分明实施例1的伪单元包含：隧道磁致电阻元件TR1、TR2、TM1、TM2，以及存取晶体管ATR。

在依据本发明实施例1的伪单元中，设置全部具有初始状态的电阻值Rmin的电阻特性的隧道磁致电阻元件。

如图4与图5所示，在各隧道磁致电阻元件TR1(TR2)与隧道磁致电阻元件TM1(TM2)上所加的偏置电压Vdy1与Vdy2将成为相等，并被设定于Vdata/2。因此，各隧道磁致电阻元件的电阻值被设定为相等。

于是，该伪单元的合成电阻值Rda，相当于在具有电阻值Rmin的电阻特性的一个隧道磁致电阻元件上加上了施加电压Vdata/2时的电阻值。

如图5所示，该值可被设定于在选择存储单元上施加了偏置电压Vdata时的的电阻值Rmax和Rmin之间大致所要的中间电阻值上。

这样一来，通过考虑隧道磁致电阻元件的电阻特性来设计伪单元，可以设定高精度的中间电阻值。通过采用该伪单元，可以确保伪单元和选择存储单元之间足够的电阻差即通过电流差，并可实现高速且稳定的数据读出动作。

图6A中，示出了和图4相同的伪单元。图4的伪单元，全部设置了具有电阻值Rmin的电阻特性的隧道磁致电阻元件，而这里至少一个隧道磁致电阻元件被改写而设置为具有电阻值Rmax的电阻特性的隧道磁致电阻元件。图6B中，隧道磁致电阻元件TR1被改写而设定于电阻值Rmax的电阻特性。随之，合成电阻值将成为比图6A所示的伪单元高的阻值。如图6C所示，隧道磁致电阻元件TM1被改写而设定于具有电阻值Rmax的电阻特性。随之，合成电阻值将成为具有比图6B所示的伪单元高的阻值。

按照上述的结构，通过4个隧道磁致电阻元件中的至少一个被设定在具有电阻值Rmax的电阻特性的隧道磁致电阻元件，可使伪单元的合成电阻值Rda加大并得以调整。

如图7A～图7C所示，本例中在图6A～C所示的伪单元上增设了晶体管GT。晶体管GT设置在，隧道磁致电阻元件TR1与TM1的连接节点NA和隧道磁致电阻元件TR2与隧道磁致电阻元件TM2的连接节点NB之间，其栅极接受控制信号Ctr的输入。

本例中，通过输入控制信号Ctr，连接节点NA与NB被电气上连接。也就是，节点NA与节点NB被设定于同一电压电平。随之，隧道磁致电阻元件TR1与TR2被并联连接。并且，另一组隧道磁致电阻元件TM1与TM2也被并联连接，这些被并联连接的隧道磁致电阻元件组被串联连接。

在图7A所示的伪单元的结构中，即使输入控制信号Ctr后，合成电阻也不发生变化。在图7B所示的伪单元的结构中，输入控制信号Ctr后合成电阻发生变化，可对图6B中设定的合成电阻值进一步加以调整。并且，在图7C所示的伪单元的结构中也同样，输入了控制信号Ctr后合成电阻发生变化，可对图6C中设定的合成电阻值进一步加以调整。

在上述结构中，通过输入控制信号Ctr，以及电气上连接连接节点NA与NB，可使合成电阻变化，对伪单元的合成电阻值Rda进一步加以调整。(实施例1的变形例)

本发明的实施例1的变形例中，就能够应付制造上产生的电阻特性的偏差的伪单元的结构进行说明。

图8是依据本发明实施例1的变形例的伪单元的结构图。

如图8所示，依据本发明实施例1的变形例的伪单元具有这样的结构：在Y#方向串联连接n个具有电阻值Rmin的电阻特性的隧道磁致电阻元件，并在X#方向将与这些串联连接的n个隧道磁致电阻元件n个并联地设置。

这种结构的伪单元的合成电阻Rda，相当于具有电阻值Rmin的电阻特性的一个隧道磁致电阻元件的电阻值，将偏置电压Vdata的1/n的电压加到各隧道磁致电阻元件上。

举例加以说明，因制造上的偏差而使具有电阻值Rmin的电阻特性的隧道磁致电阻元件的电压依存性变小的场合，即如图5所示的电阻值Rmin#的电阻特性那样变化率(斜率)变缓的情况。

例如，通过设n＝3，这里可以将伪单元的合成电阻Rda设定于一个具有偏置电压Vdata的1/3的隧道磁致电阻元件的电阻值上。在具有图5所示的电阻值Rmin#的电阻特性的场合，通过设n＝3，可以将合成电阻值Rda设定在接近理想的中间电阻值的值上。

也就是，通过调整具有电阻值Rmin的电阻特性的隧道磁致电阻元件的个数n，可以调整加在每个隧道磁致电阻元件上的偏置电压，将合成电阻值Rda设定在接近理想的中间电阻值的值上。

由此，可以调整与制造中产生的电阻特性的偏差相对应的伪单元的合成电阻值，确保伪单元和选择存储单元之间有足够的电阻差即通过电流差，并能实现高速且稳定的数据读出动作。(实施例2)

本发明的实施例2中，就按照跟实施例1的伪单元不同的方式设定中间电阻值的伪单元的结构进行说明。

如图9所示，依据本发明实施例2的伪单元包含：隧道磁致电阻元件TM1，隧道磁致电阻元件TR1～TRn，以及存取晶体管ATR。并且，隧道磁致电阻元件TR1～TRn与TM1均具有初始状态的电阻值Rmin的电阻特性。

隧道磁致电阻元件TR1～TRn分别相互并联地连接。并且，这些并联连接的隧道磁致电阻元件TR1～TRn与隧道磁致电阻元件TM1串联连接。

这里，依据本发明的实施例2的伪单元的合成电阻Rdb，设定于隧道磁致电阻元件TR1～TRn的合成电阻Rdm1与隧道磁致电阻元件TM1的电阻值Rdm2之和。合成电阻Rdm1的电阻值相当于一个隧道磁致电阻元件的电阻值Rmin的1/n。

数据读出时对选择存储单元加上了偏置电压Vdata后，按合成电阻Rdm1与Rdm2的电阻的比例分配的电压，被分别加到并联连接的各隧道磁致电阻元件TR1～TRn与隧道磁致电阻元件TM1上。

这里，n＝1的场合，也就是隧道磁致电阻元件TR1与TM1串联连接的结构中，分别对隧道磁致电阻元件加上偏置电压Vdata/2。如图5所示，合成电阻Rdb相当于合成电阻Rdm1与Rdm2之和，被设定在对应于偏置电压Vdata/2的电压的电阻值的2倍的值上。

另一方面，n＝∞的场合，合成电阻Rdm1成为0(＝Rmin/n)。因此，合成电阻Rdb相当于电阻Rdm2。随之，隧道磁致电阻元件TM1被加上相当于偏置电压Vdata的电压。如图5所示，合成电阻Rdb相当于在一个具有电阻值Rmin的电阻特性的隧道磁致电阻元件加上了偏置电压Vdata后的电阻值。

因此，通过调整并联设置的隧道磁致电阻元件的个数，合成电阻值Rdb可以设定于从在一个隧道磁致电阻元件上加偏置电压Vdata/2的电压时的电阻值的加倍值，到加偏置电压Vdata时的电阻值的范围内。

也就是，通过将并联连接的隧道磁致电阻元件TR1～TRn的个数设定于预定的个数，可将合成电阻值Rdb的值设定于选择存储单元被加上偏置电压Vdata时的电阻值Rmax和Rmin之间的理想的中间电阻值上。

随之，可以精确地调整具有电压依存性的伪单元的中间电阻值，从而可确保伪单元和选择存储单元之间足够的电阻差即通过电流差，实现高速且稳定的数据读出动作。(实施例2的变形例)

实施例2中说明了，通过将并联连接的隧道磁致电阻元件设定于预定的个数，将伪单元的合成电阻Rdb设定于理想的中间电阻值的结构，但是，上述电阻值Rmax与Rmin的电阻特性在制造阶段会有偏差产生。

图10是依据实施例2的变形例的伪单元的结构图。

如图10所示，依据实施例2的变形例的伪单元具有这样的结构，在图9所示的所设置的n个隧道磁致电阻中再并联连接k个(k：自然数)隧道磁致电阻元件。

通过这种结构，可以在设计阶段预先将伪单元的合成电阻值Rdb，设定在比所要的理想的中间电阻值低的值上。

随之，通过将至少一个具有初始状态电阻值Rmin的电阻特性的隧道磁致电阻元件改写为具有电阻值Rmax的电阻特性的隧道磁致电阻元件，可以在设计阶段调整合成电阻值Rdb的值来进行微调整。

因此，通过预先将合成电阻值Rdb设定于低的值上，可以应对制造阶段中的偏差；并且可比实施例2更高精度地调整具有电压依存性的伪单元的中间电阻值。由此，可以确保伪单元与选择存储单元中的足够电阻差，即通过电流差，实现高速且稳定的数据读出动作。(实施例3)

和图2的存储阵列相比，依据本分明实施例3的图11所示的存储阵列的不同点在于，分别对应参考位线BLref与各存储单元行，取代伪单元而设置伪单元构件DMCU。其他各点均相同，因此不再作重复的详细说明。

分别对应于参考位线BLref与读出字线RWL1、RWL2与RWLn，设置伪单元构件DMCU1、DMCU2与DMCUn(以下，总称为伪单元构件DMCU)。

伪单元构件DMCU1包含：隧道磁致电阻元件TR1、TM1与存取晶体管ATRd1。伪单元构件DMCU1包含由串联连接的隧道磁致电阻元件TR1与TM1构成的磁致电阻部分DTM1。并且，磁致电阻部分DTM1与存取晶体管ATRd1串联连接在参考位线Blref和接地电压VSS之间。并且，存取晶体管ATRd1的栅极，跟对应的读出字线RWLL电气上连接。并且，伪单元构件DMCU2包含，由串连连接的隧道磁致电阻元件TR2与TM2构成的磁致电阻部分DTM2。并且，磁致电阻部分DTM2与存取晶体管ATRd2串联地设置在参考位线Blref和接地电压之间。并且，存取晶体管ATRd2的栅极，与对应的读出字线RWL2电气上连接。其他伪单元构件具有相同的结构，不再重复作详细说明。

再有，以下将隧道磁致电阻元件TR1～TRn与TM1～TMn分别统称为隧道磁致电阻元件TR与TM。并且，将磁致电阻部分DTM1～DTMn统称为磁致电阻部分DTM。

这里，例如以邻接的两个存储单元行为一组，并将对应的伪单元构件DMCU的两个磁致电阻部分DTM并联地电气上连接。图11中，以分别对应于读出字线RWL1、RWL2的存储单元行为一组，对应的伪单元构件DMCU1、DMCU2所包含的磁致电阻部分DTM1、DTM2被并联地电气上连接。也就是，伪单元构件DMCU具有为邻接的磁致电阻部分所相互共有的结构。这样，通过设置成邻接磁致电阻部分相互共有的结构，可以高效并简单地将图4中说明的伪单元DMC设置于各存储单元行。

以上说明了这样的结构：以伪单元构件DMCU共有存储单元行的方式在多个沿列方向设置的结构中，以每两个伪单元构件DMCU为一组，将属于一组的磁致电阻部分电气连接，形成伪单元；但是，一组并不限于两个伪单元构件DMCU，以更多个的预定个数的伪单元构件DMCU为一组构成伪单元也同样适用。

由此，可以缩小伪单元DMC的布局面积。(实施例3的变形例)

跟图11的存储阵列比较，依据本分明实施例3的变形例的图12的存储阵列的不同点在于，以邻接的n个存储单元行为一组，且对应的n个伪单元构件DMCU的各磁致电阻部分DTM的一部分被电气上连接。其他方面相同，不再作详细说明。

图12中，以分别对应于读出字线RWL1、RWL2～RWLn的n个存储单元行为一组，伪单元构件DMCU1、DMCU2～DMCUn以共有存储单元行的方式分别设置。伪单元构件DMCU1、DMCU2～DMCUn所分别包含的各磁致电阻部分DTM1、DTM2～DTMn中，隧道磁致电阻元件TR和隧道磁致电阻元件TM之间的连接节点跟邻接的磁致电阻部分DTM的连接节点电气上连接。也就是，构成属于同一组的伪存储单元构件DMCU的n个磁致电阻部分DTM中，相互共有邻接的隧道磁致电阻元件TR。

这样，通过在n个磁致电阻部分DTM中、相互共有邻接的隧道磁致电阻元件TR的构成，可以高效且简单地在各存储单元行设置图9中说明的伪单元DMC。由此，可以缩小伪单元DMC的布局面积。

再有，本实施例3的变形例中，以伪单元DMC的隧道磁致电阻元件TR的个数为n个进行说明；但是可任意地设定该个数，可以如实施例2中说明的那样，根据隧道磁致电阻元件的合成电阻Rdb的电压依存性进行该个数的设计。(实施例4)

以上，就实施例3的变形例的构成中，通过共有n个邻接的伪单元构件DMCU的磁致电阻部分的一部分，高效且容易地实现图4中说明的伪单元的布局的结构作了说明。

本实施例4中，将就对应于存储单元行设置的伪单元构件的个数，跟用以构成伪单元而共有的伪单元构件的所要的个数不一致时的存储阵列的布局结构进行说明。

例如，考虑这样来构成伪单元，即在存储阵列上预先设置256行的存储单元行的结构中，以按照共有存储单元行的方式设置的5个(n＝5)邻接的伪单元构件DMCU为1组。

图13是表示在存储阵列上预先设置存储单元行R1～R256的结构中，5个伪单元构件为一组的伪单元结构的方框示意图。

如图13所示，构成伪单元DS1的5个伪单元构件DMCU，对应于存储单元行R1～R5设置。同样地，如依次设置伪单元构件DMCU，则构成伪单元DS52的5个伪单元构件，除了对应于存储单元行R256的1个伪单元构件，剩余的4个不能对应于存储单元行设置。

在本实施例4的结构中，对应于形成一组的伪单元构件所要的个数预先设置冗余的存储单元行。

如图13所示，分别对应于构成伪单元DS52的剩余的4个伪单元构件，设置冗余存储单元行RM1～RM4。

也就是，如预先设定的存储单元行的个数为P，共有的伪单元构件的个数为Q，则将P/Q的余数作为冗余存储单元行的个数进行设置。

通过设置对应于伪单元构件的余数的冗余存储单元行，可以高效地利用存储阵列的区域。并且，由于构成存储阵列的存储单元行由连续的重复单位构成，可以简化存储阵列的制造工艺。(实施例5)

图14表示依据本发明实施例5的第1行、第一列至第4行、第二列的存储单元MC与伪单元DMC。图中，代表性地示出了对应于这些存储单元与伪单元的读出字线RWL1～RWL4、写入字线WWL1～WWL4与位线BL1、BL2，以及参考位线BLref。

各存储单元MC中，隧道磁致电阻元件TMR的一个端部与位线BL电气上连接，另一端部经由接触孔130与下层的晶体管电气上连接。

如图15所示，在存储单元MC的Z-Z#的断面图中，半导体基片120上的P型区122上形成存取晶体管ATR。存取晶体管ATR包含作为N型区的源漏区123、124，栅区与读出字线RWL1电气上连接。漏区124供给用以在数据读出时形成读出电流(数据读出电流)通路的接地电压VSS。写入字线WWL1采用由第一金属布线层M1形成的金属布线。位线BL1采用由第三金属布线层M3形成的金属布线。隧道磁致电阻元件TMR，设置在位线BL1即第三金属布线层M3和第二金属布线层M2之间。接触孔130经第一金属布线层M1，将漏区域123与第二金属布线层M2电气上连接。

接着，就伪单元DMC的布局进行说明。再参照图14，伪单元DMC包含伪单元构件DMCU1与DMCU2。

图16所示的伪单元DMC，具有图10的实施例4中说明的伪单元相同的结构，但是，在串联连接的隧道磁致电阻元件TR1与TM1的连接关系中，同极性地相互连接，具体说就是负极同负极电气连接。

如图17所示，在图14所示的伪单元DMC上的X-X#断面图中，跟用图15说明的相同，半导体基片120上的P型区122形成存取晶体管ATRd1。存取晶体管ATRd1通过经由第一与第二金属布线层M1与M2连接的接触孔140，将漏区域123与第三金属布线层M3电气连接。隧道磁致电阻元件TM1，设置在第三金属布线层M3和第二金属布线层M2之间。通过该第三金属布线层M3，邻接的伪单元构件DMCU1与DMCU2电气上连接。

如图18所示，在图14所示的伪单元DMC的Y-Y#的断面图中，隧道磁致电阻元件TM1与TR1经由第二金属布线层M2相互在负极之间电气上连接。

并且，在与隧道磁致电阻元件TR1连接的第三金属布线层M3上，形成参考位线BLref。又在第二金属布线层的下层形成的第一金属布线层M1上，设置写入字线WWL1，并在下层设置与晶体管的栅极连接的读出字线RWL1。

隧道磁致电阻元件TM1与TR1的连接关系中，在不同的电极即正极和负极之间电气连接时，如图19所示，经由接触孔128使第二金属布线层M2与第三金属布线层与电气连接，隧道磁致电阻元件TM1须设置在第三金属布线层和第二金属布线层M2之间。再经由接触孔129使第二金属布线层M2与第三金属布线层M3电气连接。也就是，这时需新设置接触孔128与129以跟第三金属布线层连接。

因此，采用图19所示的结构，图18中说明的本实施例的布局可以无需设置不必要的接触孔，从而可简易地设计伪单元构件。由此，可以实现伪单元DMC的简易设计。(实施例5的变形例)

依据实施例5的变形例的图20所示的布局图形(layout pattern)，跟图14所示的布局图形相比，在伪单元的结构上有差别。其他的方面均相同，因此不再作重复的详细说明。

参照图21所示的实施例5的变形例中说明的伪单元的模型图，这里就共有的伪单元构件的个数为n＝2的情况进行说明。具体而言，隧道磁致电阻元件TR1和TM1之间的连接节点和隧道磁致电阻元件TR2和TM2之间的连接节点相互电气上连接。

再参照图20，采用斜线区域所示的第二金属布线层，使伪单元构件DMCU1与DMCU2电气上连接。

参照图22，图20所示的伪单元DMC的X-X#断面图中，跟图17所示的断面图比较，第三金属布线层M3将隧道磁致电阻元件TM1与TM2电气上被分隔。其他方面跟图17中说明的相同，不再作重复说明。并且，Y-Y#断面图跟图18中说明的相同。

因此，采用依据实施例5的变形例的伪单元的结构，可以同样简易地进行伪单元构件的设计。并且，由此可实现简易的伪单元DMC的设计。(实施例6)

以上说明了上述的实施例5中的伪单元构件的布局，具体说就是在串联连接的隧道磁致电阻元件TR1与TM1的连接关系中同极之间电气连接的结构。

另一方面，由于制造阶段的偏差，对隧道磁致电阻元件在正向施加偏置电压时的MR比在特性上会跟负向施加偏置电压时的MR比有差别。

参照图23，正向和负向的偏置电压的MR比特性是非对称的。再有，MR比用(Rmax-Rmin)/Rmin表示。

在这样的场合，即上述实施例5中所示的串联连接的隧道磁致电阻元件TR1与TM1的连接关系中同极之间电气连接的场合，正、负偏置电压中的一个与另一个被加到隧道磁致电阻元件上。于是，该隧道磁致电阻元件TR1与TM1的电阻值按照其互不相同的MR比特性转变，中间电阻值设定时很难进行微调整。

因此，在MR比特性在正、负偏置电压中为非对称的场合，在隧道磁致电阻元件TR1与TM1的连接关系中，以相互施加正或负的偏置电压为目的而连接。具体而言，就是在隧道磁致电阻元件TR1与TM1的相互不同的正极之间和负极之间电气连接。

参照图24，采用依据本发明实施例6伪单元的结构，由于隧道磁致电阻元件TR1与TM1的电阻值按照MR比特性的同一侧特性转变，因此可以使中间电阻值的设计变得容易。

再有，本实施例6的隧道磁致电阻元件TR1与TM1采用跟实施例5相同的布局结构时，其断面构造图跟图19中说明的Y-Y#的断面构造图相同。

Claims (13)

1.一种薄膜磁性体存储装置，其中设有：保持磁写入存储数据的多个存储单元，

各所述存储单元包含磁致电阻元件，该元件对应于所述存储数据而具有第一电阻和比所述第一电阻大的第二电阻这二者之一的电阻，

各所述第一与第二电阻具有按照加于所述磁致电阻元件两端的电压变化的特性；

还设有：数据读出时，在连接第一电压的同时，经由所述多个存储单元中的选择存储单元跟第二电压连接，接受数据读出电流供给的第一数据线，

设计成具有所述第一和第二电阻之间的中间电阻的伪单元，

所述数据读出时，与所述第一电压连接的同时，经由所述伪单元跟所述第二电压连接，接受所述数据读出电流供给的第二数据线，以及

根据所述第一与第二数据线的通过电流差产生读出数据的数据读出电路；

所述伪单元包含多个其各自特性和所述磁致电阻元件基本相同的伪磁致电阻元件；

各所述伪磁致电阻元件，经由串联连接的另一伪磁致电阻元件跟所述第二数据线连接，所述数据读出时，在各所述伪磁致电阻元件两端施加的电压，比加于所述磁致电阻元件的小。

2.如权利要求1所述的薄膜磁性体存储装置，其特征在于：各所述伪磁致电阻元件，保持与各所述存储单元的所述第一电阻对应的存储数据。

3.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

所述伪单元中设有连于所述第二数据线的相互并联连接的L个(L：不小于2的整数)电阻组，

各所述电阻组中有相互串联连接的L个所述伪磁致电阻元件。

4.如权利要求3所述的薄膜磁性体存储装置，其特征在于：

所述伪单元还设有连接控制元件，用以将各所述电阻组所包含的相互串联连接的L个各所述伪磁致电阻元件的连接节点中的一个，跟另一所述电阻组所包含的相互串联连接的L个各所述伪磁致电阻元件中的连接节点中的一个电气连接。

5.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

所述伪单元所包含的所述多个伪磁致电阻元件中至少有一个，保持与各所述存储单元的所述第二电阻对应的存储数据；

剩余的各伪磁致电阻元件，保持与各所述存储单元的所述第一电阻对应的存储数据。

6.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

所述多个伪磁致电阻元件中的一个预定的伪磁致电阻元件，保持与各所述存储单元的所述第一电阻对应的存储数据；

所述多个伪磁致电阻元件中剩余的伪磁致电阻元件相互并联连接，并各自跟所述一个预定的伪磁致电阻元件串联连接。

7.如权利要求6所述的薄膜磁性体存储装置，其特征在于：

在所述剩余的各伪磁致电阻元件保持与各所述存储单元的所述第一电阻对应的存储数据的场合，所述剩余的伪磁致电阻元件的配置个数，按照使所述多个伪磁致电阻元件的合成电阻值比所述伪单元的电阻设计值小的要求加以设定。

8.如权利要求6所述的薄膜磁性体存储装置，其特征在于：

所述剩余的伪磁致电阻元件中，至少有一个保持与各所述存储单元的所述第二电阻对应的存储数据；

其他的所述剩余的伪磁致电阻元件，保持与各所述存储单元的所述第一电阻对应的存储数据；

所述剩余的伪磁致电阻元件的配置个数，按照使所述多个伪磁致电阻元件的合成电阻值成为所述伪单元的电阻设计值的要求加以设定。

9.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

各所述伪磁致电阻元件与各所述磁致电阻元件中有，

具有固定磁化方向的第一磁性体层，

对应于所述存储数据，沿与所述第一磁性体层同一方向和相反方向中的一个方向被磁化的第二磁性体层，

在所述第一和第二磁性体层之间形成的绝缘层；

所述薄膜磁性体存储装置还设有，

用以将各所述伪磁致电阻元件的所述第一磁性体层，跟串联连接的另一伪磁致电阻元件的所述第一磁性体层电气连接的导体布线。

10.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

各所述伪磁致电阻元件与各所述磁致电阻元件中设有，

具有固定磁化方向的第一磁性体层，

对应于所述存储数据，沿与所述第一磁性体层同一方向和相反方向中的一个方向磁化的第二磁性体层，

在所述第一和第二磁性体层之间形成的绝缘层；

所述薄膜磁性体存储装置还设有，

用以将各所述伪磁致电阻元件的所述第一磁性体层，跟串联连接的另一伪磁致电阻元件的所述第二磁性体层电气连接的导体布线。

11.一种薄膜磁性体存储装置，其中设有：

行列状配置的各自保持磁写入的存储数据的多个的存储单元，

分别对应所述多个的存储单元的行设置的、数据读出时有选择地被激活的多条读出字线，

分别对应所述多个存储单元的列设置的、在所述数据读出时跟所述多个存储单元中的选择存储单元有选择地连接，同时接受数据读出电流供给的多条第一数据线；

各所述存储单元包含，

对应于所述存储数据，具有第一电阻和比所述第一电阻大的第二电阻这二者之一的电阻的磁致电阻元件，

在对应的第一数据线和预定电压之间与所述磁致电阻元件串联连接的、响应对应的读出字线的激活而导通的存取元件；

各所述第一与第二电阻具有按照加于所述磁致电阻元件两端的电压变化的特性；

所述薄膜磁性体存储装置包括，

按照具有所述第一和第二电阻之间的中间电阻的要求设计的伪单元，

所述数据读出时与所述伪单元连接，同时使所述数据读出电流通过的第二数据线，

根据所述多条第一数据线中的一条和所述第二数据线之间的通过电流差产生读出数据的数据读出电路；

各所述伪单元包含：按共有所述多个存储单元与存储单元行之目的，沿列方向设置的多个伪单元构件中被分为多个组的预定个数的伪单元构件；

各所述伪单元构件，按共有所述第二数据线之目的，对应于存储单元行设置；

各所述伪单元构件中有：连接在所述第二数据线和内部节点之间的第一伪磁致电阻元件，以及响应对应的读出字线的激活而导通的、跟所述预定电压与所述第一伪磁致电阻元件电气连接的伪存取元件；

所述内部节点，跟属于所述多个组中的同一组的另一伪单元构件内的各所述内部节点电气连接。

12.如权利要求11所述的薄膜磁性体存储装置，其特征在于：各所述伪单元构件包含设置于所述内部节点和所述伪存取元件之间的第二伪磁致电阻元件。

13.如权利要求11所述的薄膜磁性体存储装置，其特征在于：

所述多个伪单元构件的设置个数，多于各所述列所包含的所述存储单元的个数；

所述薄膜磁性体存储装置中还设有，

在邻接所述多个伪单元构件和所述多个存储单元的区域行列状设置的，用以补救所述多个存储单元中的缺陷存储单元的多个冗余存储单元，

所述多个冗余存储单元，构成在每行设置的冗余存储单元行，各所述冗余存储单元行对应于沿列方向冗余地设置的各所述伪单元构件而设置。

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