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CN1449119A - 具有加大建立和保持时间的容限的串行器－解串器电路 - Google Patents

具有加大建立和保持时间的容限的串行器－解串器电路 Download PDF

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CN1449119A
CN1449119A CN03103339A CN03103339A CN1449119A CN 1449119 A CN1449119 A CN 1449119A CN 03103339 A CN03103339 A CN 03103339A CN 03103339 A CN03103339 A CN 03103339A CN 1449119 A CN1449119 A CN 1449119A
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金支英
李宰烨
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供具有加大建立和保持时间的容限的串行器－解串器电路。该电路包括：数据变形控制电路，响应基准时钟信号，接收第一时钟信号和数据信号，延迟数据信号，输出延迟的数据信号；锁存电路，响应基准时钟信号，锁存并输出延迟的数据信号。串行转换器电路响应基准时钟信号接收并串行化锁存电路的输出信号以输出串行数据；及串行转换器电路和锁相回路。PLL响应外部基准时钟信号产生基准时钟信号。串行器－解串器电路不用第一时钟信号，而用振荡器产生的带小抖动的信号作为至PLL的输入时钟，从而产生不带噪声的基准时钟信号，改善串行器－解串器电路的操作。将从PLL输出的基准时钟信号锁定到数据信号，以加大数据信号锁存操作期间的建立和保持时间的容限。

Description

具有加大建立和保持时间的容限的串行器-解串器电路
技术领域
本发明涉及一种高数据速率(HDR)通信系统，特别涉及一种具有加大设置和保持时间的容限(margin)的串行器-解串器电路。
背景技术
对HDR通信系统是必要的串行器-解串器电路接收并行数据，并且将它转换为串行数据，或者接收串行数据，并且将它转换为并行数据，并且高速传输该转换数据。一般，串行器-解串器电路使用锁定到输入数据信号并与其一起输入的时钟信号作为锁相回路(PLL)的基准时钟。
图1是传统串行器-解串器电路的方框图。参照图1，串行器-解串器电路10包括数据变形(skew)控制电路20、锁存电路30、串行转换器电路40和PLL50。PLL50通过接收数据信号TXD所锁定的时钟信号TBC来工作。PLL50将其频率与时钟信号TBC相同的基准时钟信号TBCREF输出到锁存电路30。
数据变形控制电路20响应基准时钟信号TBCREF，接收数据信号TXD，以控制数据信号TXD的变形，并且将数据信号DTXD输出到锁存电路30。锁存电路30接收并锁存锁定到基准时钟信号TBCREF的信号DTXD，并且输出锁存信号LDTXD。串行转换器电路40响应基准时钟信号TBCREF，对锁存信号LDTXD进行串行化并且输出。
在此，锁定到数据信号TXD并与该数据信号一起输入到串行器-解串器电路10的时钟信号TBC通常不是从振荡器产生的干净信号，而具有粗糙特性，如超过100皮秒(ps)的峰值-峰值抖动。根据时钟信号TBC工作并产生信号的PLL50也具有粗糙特性。
在传输速率为每秒数千兆比特(Gbps)的HDR条件下，通信系统的整体特性受来自在通信系统中使用的PLL的输出信号的抖动特性的影响。因此，改善来自PLL的输出信号的抖动特性将改善噪声、建立和保持容限等，从而改善系统性能。
发明内容
本发明涉及一种具有改善传输特性的串行器-解串器电路，它使用由振荡器产生的时钟信号作为至锁相回路(PLL)的输入信号，而不是使用锁定到数据信号的时钟信号作为至PLL的输入信号。
根据本发明第一实施例的串行器-解串器电路，包括数据变形控制电路、锁存电路、串行转换器电路和锁相回路(PLL)。在此，数据变形控制电路响应基准时钟信号，接收第一时钟信号和数据信号，延迟该数据信号，并且输出经延迟的数据信号。
锁存电路响应基准时钟信号，锁存并输出延迟的数据信号。串行转换器电路响应基准时钟信号，接收并串行化从锁存电路输出的延迟数据信号，以输出串行数据。PLL响应外部基准时钟信号，产生基准时钟信号。
最好，数据变形控制电路包括第一延迟电路、第二延迟电路和选择码信号产生电路。在此，第一延迟电路响应m比特选择码信号(其中，m为自然数)，接收并延迟第一时钟信号，以产生第二时钟信号。第二延迟电路响应选择码信号，接收并延迟数据信号，以产生延迟的数据信号。
选择码信号产生电路接收基准时钟信号和第二时钟信号，并且改变选择码信号的逻辑值，直到基准时钟信号的相位与第二时钟信号的相位相同为止，从而固定选择码信号的逻辑值。
第一延迟电路，包括：延迟缓冲区单元，具有多个串联的缓冲区，其中，第一缓冲区接收第一时钟信号；以及选择电路，用于响应选择码信号，选择缓冲区之一的输出，并且输出所选信号作为第二时钟信号。
选择码信号产生电路，包括：第一触发器，用于响应基准时钟信号，接收并输出第二时钟信号；第二触发器，用于响应基准时钟信号，接收并输出第一触发器的输出；异或单元，用于对第一和第二触发器的输出执行异或操作；以及递增/递减计数器，用于响应异或单元的输出，增加和减小选择码信号的逻辑值。第二延迟电路与第一延迟电路相同。第一时钟信号的周期与基准时钟信号的周期相同。
当数据信号具有第一速度时，锁存电路在基准时钟信号的下降沿，锁存数据信号，并且当数据信号具有第二速度时，锁存电路在频率两倍于基准时钟信号的时钟信号的下降沿，锁存数据信号。PLL输出基准时钟信号和频率两倍于基准时钟信号的时钟信号。外部基准时钟信号由一个振荡器产生。
根据本发明第二实施例的数据变形控制电路包括第一延迟电路、第二延迟电路和选择码信号产生电路。在此，第一延迟电路响应m比特选择码信号(其中，m为自然数)，接收并延迟第一时钟信号，以产生第二时钟信号。第二延迟电路响应m比特选择码信号，接收并延迟数据信号，以产生延迟的数据信号。
选择码信号产生电路接收基准时钟信号和第二时钟信号，并且改变选择码信号的逻辑值，直到基准时钟信号的相位与第二时钟信号的相位相同为止，从而固定选择码信号的逻辑值。
第一延迟电路，包括：延迟缓冲区单元，具有多个串联的缓冲区，其中，第一缓冲区接收第一时钟信号；以及选择电路，用于响应选择码信号，选择来自缓冲区之一的输出，并且输出所选信号作为第二时钟信号。
选择码信号产生电路，包括：第一触发器，用于响应基准时钟信号，接收并输出第二时钟信号；第二触发器，用于响应基准时钟信号，接收并输出第一触发器的输出；异或单元，用于对第一和第二触发器的输出执行异或操作；以及递增/递减计数器，用于响应异或单元的输出，增加和减小选择码信号的逻辑值。
第二延迟电路与第一延迟电路相同，并且第一时钟信号的周期与基准时钟信号的周期相同。基准时钟由PLL产生，它响应从预定振荡器产生的外部基准时钟信号而工作。
根据本发明的优选实施例，不是使用与数据信号一起输入的第一时钟信号，串行器-解串器电路使用由振荡器产生且具有小量抖动的信号作为至PLL的输入时钟，从而产生不带噪声的基准时钟信号以改善串行器-解串器电路的操作。另外，从PLL输出的基准时钟信号锁定到数据信号，以加大数据信号锁存操作期间的建立和保持时间的容限。
通过下面结合附图对本发明的优选实施例进行详细描述，本发明的上述和其它方面、目的、特性、优点将会变得更加清楚。
附图说明
图1是传统串行器-解串器电路的方框图；
图2是根据本发明一个优选实施例的串行器-解串器电路的方框图；
图3是图2的第一时钟信号和数据信号的时序图；
图4是图2的数据变形控制电路的方框图；
图5是图4的第一延迟电路的方框图；
图6是图4的选择码信号产生电路的方框图；以及
图7是用于说明图2的数据变形控制电路的操作的时序图。
具体实施方式
现在将参照附图对本发明进行更详细的描述，其中，示出本发明的优选实施例。在此，不同附图的相同标号表示相同的单元，因此将省略其描述。
图2是根据本发明一个优选实施例的串行器-解串器电路的方框图。图3是图2的第一时钟信号和数据信号的时序图。参照图2和3，串行器-解串器电路100包括数据变形控制电路110、锁存电路120、串行转换器电路130以及锁相回路(PLL)140。
数据变形控制电路110响应基准时钟信号REFCK，接收第一时钟信号TBC和数据信号TXD，并且延迟数据信号TXD，并且输出延迟的数据信号DTXD。后面将参照图4对数据变形控制电路110的结构和操作进行描述。
锁存电路120响应基准时钟信号REFCK，锁存并输出延迟的数据信号DTXD。串行转换器电路130响应基准时钟信号REFCK，接收并串行化锁存电路120的输出信号LDTXD，并且输出串行数据TXP和TXN。
更具体地说，当数据信号TXD具有第一速度时，锁存电路120在基准时钟信号REFCK的下降沿，锁存数据信号TXD。当数据信号TXD具有第二速度时，锁存电路120在频率两倍于基准时钟信号REFCK的时钟信号的下降沿，锁存数据信号TXD。
PLL140响应由一个振荡器产生的外部基准时钟信号EXREFCK，产生基准时钟信号REFCK。在此，基准时钟信号REFCK的周期与第一时钟信号TBC的周期相同。PLL140输出频率两倍于基准时钟信号REFCK的时钟信号以及基准时钟信号REFCK。
参照图2和3，将对根据本发明第一实施例的串行器-解串器电路，对操作进行详细描述。回到图1，在传统串行器-解串器电路10中，PLL50通过接收与数据信号TXD一起输入到串行器-解串器电路10的第一时钟信号TBC来工作。然而，本发明的PLL140通过接收外部基准时钟信号EXREFCK来工作。输入到串行器-解串器电路100的并行数据信号TXD锁定到第一时钟信号TBC。具有小量抖动的外部基准时钟信号EXREFCK由一个振荡器(未示出)产生。因此，PLL140产生具有小量抖动的基准时钟信号REFCK。
根据本发明的本实施例，虽然PLL140可以产生具有不同相位的信号，但是将仅考虑频率与第一时钟信号TBC相同的基准时钟信号REFCK和频率两倍于基准时钟信号REFCK的时钟信号。
响应由PLL140产生的基准时钟信号REFCK，并行数据信号TXD被锁存在锁存电路120中。因此，最好，基准时钟信号REFCK和与数据信号TXD一起输入到串行器-解串器电路100的第一时钟信号TBC的频率以及它们之间的相位关系在上升和下降沿处相同。这样，可以在不带建立或保持时间的误差的情况下锁存数据信号TXD，否则，该误差可能由基准时钟信号REFCK产生。更具体地说，具有全速一半的TXD如图3(i)所示，并且具有全速的TXD如图3(ii)所示。
参照图3，在数据信号TXD具有全速一半的情况下，应在第一时钟信号TBC的下降沿锁存数据信号TXD，以使数据信号TXD在不带建立或保持时间的误差的情况下进行锁存。同时，在数据信号TXD具有全速的情况下，应在频率两倍于第一时钟信号TBC的时钟信号TBC_2的下降沿处锁存数据信号TXD，以使数据信号TXD在不带建立或保持时间误差的情况下进行锁存。这样，通过使基准时钟信号REFCK与第一时钟信号TBC的频率以及它们之间的相位关系一致，锁存电路120可以在不带建立或保持时间误差的情况下锁存数据信号TXD。
图4是图2的数据变形控制电路110的方框图。数据变形控制电路110包括第一延迟电路310、第二延迟电路330和选择码信号产生电路320。第一延迟电路310响应m比特选择码信号SEL，接收并延迟第一时钟信号TBC，以产生第二时钟信号DTBC。在此，m为自然数。第二延迟电路330响应选择码信号SEL，接收并延迟数据信号TXD，以产生延迟的数据信号DTXD。
选择码信号产生电路320接收基准时钟信号REFCK和第二时钟信号DTBC，并且改变选择码信号SEL的逻辑值，直到基准时钟信号REFCK的相位与第二时钟信号DTBC的相位相同。当基准时钟信号REFCK的相位与第二时钟信号DTBC相同时，选择码信号产生电路320固定选择码信号SEL的逻辑值。
将参照图4对数据变形控制电路110的操作进行更详细的描述。第一延迟电路310接收并延迟第一时钟信号TBC，并且输出延迟的信号作为第二时钟信号DTBC。在这种情况下，延迟量由选择码信号SEL确定。选择码信号产生电路320接收第二时钟信号DTBC，并且将第二时钟信号DTBC的相位与基准时钟信号REFCK的相位进行比较。
选择码信号产生电路320响应第二时钟信号DTBC与基准时钟信号REFCK之间的相位差，改变m比特选择码信号SEL的逻辑值。例如，在第二时钟信号DTBC的相位居于基准时钟信号REFCK的相位之前的情况下，选择码信号产生电路320增加选择码信号SEL的逻辑值。在第二时钟信号DTBC的相位居于基准时钟信号REFCK的相位之后的情况下，选择码信号产生电路320减小选择码信号SEL的逻辑值。
通过这种方式，选择码信号产生电路320改变选择码信号SEL的逻辑值，直到第二时钟信号DTBC与基准时钟信号REFCK的相位变得相同。当基准时钟信号REFCK和第二时钟信号DTBC的相位相同时，选择码信号产生电路320固定选择码信号SEL的逻辑值。
然后，具有固定逻辑值的选择码信号SEL施加于第一延迟电路310，并且第一延迟电路310响应选择码信号SEL，确定第一时钟信号TBC的延迟量。
数据信号TXD响应选择码信号SEL，被延迟与第一时钟信号TBC相同的延迟量，并且输出为延迟的数据信号DTXD。因此，通过使第一时钟信号TBC的相位与基准时钟信号REFCK的相位一致，可以确定锁存电路120锁存数据信号TXD的正确定时。
图5是图4的第一延迟电路310的方框图。第一延迟电路310包括具有多个串联连接的缓冲区411、412、413、414和415的延迟缓冲区单元410以及选择电路420。延迟缓冲区单元410的第一缓冲区411接收第一时钟信号TBC。选择电路420响应选择码信号SEL，选择来自缓冲区411、412、413、414和415的其中之一的输出，并且输出所选信号作为第二时钟信号DTBC。
将对第一延迟电路的操作进行更详细描述。第一时钟信号TBC输入到延迟缓冲区单元410的第一缓冲区411。如上所述，延迟缓冲区单元410包括多个串联连接的缓冲区411、412、413、414和415。当第一时钟信号TBC通过缓冲区411、412、413、414和415时，第一时钟信号延迟预定周期。在此，延迟时间由缓冲区411、412、413、414和415的大小确定。
选择电路420接收缓冲区411、412、413、414和415的输出，并且响应选择码信号SEL，选择来自缓冲区411、412、413、414和415的其中之一的输出，并且输出所选信号作为第二时钟信号DTBC。
例如，在当3比特选择码信号SEL的值为100时选择第二缓冲区412的输出的情况下，选择电路420输出来自第二缓冲区412的信号作为第二时钟信号DTBC。当选择码信号SEL的值为101时，选择第三缓冲区413的输出，并且选择电路420输出来自第三缓冲区413的信号作为第二时钟信号DTBC。执行该操作的选择电路420可以实现为多路器。
图4的第二延迟电路330的结构与第一延迟电路310相同。数据信号TXD被延迟响应选择码信号SEL的逻辑值而确定的延迟时间，并且输出为延迟的数据信号DTXD。在此，由于选择码信号SEL同时输入到第一和第二延迟电路310和330，因此数据信号TXD的延迟量与第一时钟信号TBC的延迟量相同。因此，通过使基准时钟信号REFCK的相位与第二时钟信号DTBC的相位一致，锁存电路120可以响应基准时钟信号REFCK，在不带建立或保持时间的误差的情况下锁存延迟的数据信号DTXD。
现在参照图6，选择码信号产生电路320，包括：第一触发器510、第二触发器520、异或单元530以及递增/递减计数器540。第一触发器510响应基准时钟信号REFCK，接收并输出第二时钟信号DTBC。第二触发器520响应基准时钟信号REFCK，接收并输出第一触发器510的输出。异或单元530对第一和第二触发器510和520的输出执行异或操作。递增/递减计数器540响应异或单元530的输出，增加和减小选择码信号SEL的逻辑值。
将参照图6对选择码信号产生电路320的操作进行更详细描述。第一和第二触发器510和520响应基准时钟信号REFCK，确定第二时钟信号DTBC的逻辑值，以增加递增/递减计数器540的计数值。然后，确定延迟基准时钟信号REFCK下一时钟循环之后的第二时钟信号DTBC的逻辑值。当逻辑值相同时，增加递增/递减计数器540的计数值。否则，减小递增/递减计数器540的计数值。
通过重复上述操作，当基准时钟信号REFCK和第二时钟信号DTBC的相位相同时，递增/递减计数器540根据作为基准的特定计数值继续增加和减小。从而，确定特定计数值，并且将其输出作为选择码信号SEL。
通过这种方法确定第二时钟信号DTBC的边沿，从而使基准时钟信号REFCK与第二时钟信号DTBC的相位保持相同，而与串行器-解串器电路100工作期间的电压和温度变化无关。
图7是用于说明图2的数据变形控制电路的操作的时序图。图7示出第一时钟信号TBC、通过延迟第一时钟信号TBC而获得的第二时钟信号DTBC、基准时钟信号REFCK和外部基准时钟信号EXREFCK。在此，外部基准时钟信号EXREFCK的频率两倍于基准时钟信号REFCK的频率。
基准时钟信号REFCK和第一时钟信号TBC的频率相同。因此，通过延迟第一时钟信号TBC而获得的第二时钟信号DTBC具有与基准时钟信号REFCK相同的频率。在基准时钟信号REFCK的上升沿，识别第二时钟信号DTBC的逻辑电平，并且在基准时钟信号REFCK的下降沿，改变递增/递减计数器540的计数值。
在基准时钟信号REFCK的第一上升沿，第二时钟信号DTBC处于高电平。在基准时钟信号REFCK的第二上升沿，第二时钟信号再次处于高电平。在这种情况下，由于第二时钟信号DTBC的逻辑电平在基准时钟信号REFCK的一个上升沿和下一上升沿相同，因此增加递增/递减计数器540的计数值，它在基准时钟信号REFCK的下降沿，产生选择码信号SEL。
在基准时钟信号REFCK的第三和第四上升沿，第二时钟信号DTBC的电平再次处于高电平。因此，连续增加产生选择码信号SEL的递增/递减计数器540的计数值。
在基准时钟信号REFCK的第五上升沿，第二时钟信号DTBC处于低电平。换句话说，在基准时钟信号REFCK的第五上升沿，第二时钟信号DTBC的电平发生改变。因此，减小递增/递减计数器540的计数值，以将选择码信号SEL固定在预定逻辑值。此时，第二时钟信号DTBC与基准时钟信号REFCK的相位相同。在这种情况下，第二延迟电路330响应选择码信号SEL，延迟数据信号TXD与施加于第二时钟信号DTBC的延迟量相同的延迟量，以输出延迟的数据信号DTXD。
回到图2和3，锁存电路120响应基准时钟信号REFCK，锁存延迟的数据信号DTXD。串行转换器电路130串行化并输出锁存的延迟的数据信号DTXD。在数据信号TXD处于第一速度的情况下，锁存电路120在基准时钟信号REFCK的下降沿，锁存数据信号TXD。在此，第一速度为如图3(i)所示的全速的一半。在数据信号TXD处于第二速度的情况下，锁存电路120在频率两倍于基准时钟信号REFCK的时钟信号的下降沿，锁存数据信号TXD。在此，第二速度为如图3(ii)所示的全速。频率两倍于基准时钟信号REFCK的时钟信号可以由PLL140产生。
为此，需要一个用于在基准时钟信号REFCK的下降沿和频率两倍于基准时钟信号REFCK的时钟信号的下降沿锁存数据信号TXD的电路。该电路对于本领域的技术人员是公知的，因此在此不作描述。
根据本发明第一实施例的串行器-解串器电路100不使用与数据信号TXD一起输入的第一时钟信号TBC作为至PLL140的输入时钟，而是使用由一个振荡器(未示出)产生因此具有小量抖动的信号。因此，可以产生不带噪声的基准时钟信号，以改善串行器-解串器电路100的操作。另外，锁定从PLL140输出的基准时钟信号REFCK与数据信号TXD，以加大数据信号锁存操作期间的建立和保持时间的容限。
如上所述，本发明的串行器-解串器电路使用由一个振荡器(未示出)产生因此具有小量抖动的信号作为至PLL的输入时钟，而不是使用与数据信号一起输入的第一时钟信号作为至PLL的输入时钟。这样，可以产生不带噪声的基准时钟信号，以改善串行器-解串器电路的操作。另外，锁定从PLL输出的基准时钟信号和数据信号，以加大数据信号锁存操作期间的建立和保持时间的容限。
尽管本发明是参照其优选实施例来具体描述的，但上述优选实施例只是说明性的，而不用来限制本发明的范围。本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明的实质和范围的情况下，可以对其进行形式和细节的各种修改。

Claims (15)

1.一种串行器-解串器电路，包括：
数据变形控制电路，用于响应基准时钟信号，接收第一时钟信号和数据信号，延迟该数据信号，并且输出延迟的数据信号；
锁存电路，用于响应基准时钟信号，锁存并输出延迟的数据信号；
串行转换器电路，用于响应基准时钟信号，接收并串行化从锁存电路输出的延迟的数据信号，以输出串行数据；以及
锁相回路(PLL)，用于响应外部基准时钟信号，产生基准时钟信号。
2.如权利要求1所述的串行器-解串器电路，其中，数据变形控制电路包括：
第一延迟电路，用于响应m比特选择码信号(其中，m为自然数)，接收并延迟第一时钟信号，以产生第二时钟信号；
第二延迟电路，用于响应选择码信号，接收并延迟数据信号，以产生延迟的数据信号；
选择码信号产生电路，用于接收基准时钟信号和第二时钟信号，并且改变选择码信号的逻辑值，直到基准时钟信号的相位与第二时钟信号相同为止。
3.如权利要求2所述的串行器-解串器电路，其中，第一延迟电路，包括：
延迟缓冲区单元，具有多个串联连接的缓冲区，其中，第一缓冲区接收第一时钟信号；以及
选择电路，用于响应选择码信号，选择缓冲区的其中之一的输出，并且输出所选信号作为第二时钟信号。
4.如权利要求2所述的串行器-解串器电路，其中，选择码信号产生电路，包括：
第一触发器，用于响应基准时钟信号，接收并输出第二时钟信号；
第二触发器，用于响应基准时钟信号，接收并输出第一触发器的输出；
异或单元，用于对第一和第二触发器的输出执行异或操作；以及
递增/递减计数器，用于响应异或单元的输出，增加和减小选择码信号的逻辑值。
5.如权利要求2所述的串行器-解串器电路，其中，第二延迟电路与第一延迟电路相同。
6.如权利要求1所述的串行器-解串器电路，其中，第一时钟信号的周期与基准时钟信号的周期相同。
7.如权利要求1所述的串行器-解串器电路，其中，当数据信号具有第一速度时，锁存电路在基准时钟信号的下降沿，锁存数据信号，并且当数据信号具有第二速度时，锁存电路在频率两倍于基准时钟信号的时钟信号的下降沿，锁存数据信号。
8.如权利要求1所述的串行器-解串器电路，其中，PLL输出基准时钟信号和频率两倍于基准时钟信号的时钟信号。
9.如权利要求1所述的串行器-解串器电路，其中，外部基准时钟信号由一个振荡器产生。
10.一种数据变形控制电路，包括：
第一延迟电路，用于响应m比特选择码信号(其中，m为自然数)，接收并延迟第一时钟信号，以产生第二时钟信号；
第二延迟电路，用于响应m比特选择码信号，接收并延迟数据信号，以产生延迟的数据信号；以及
选择码信号产生电路，用于接收基准时钟信号和第二时钟信号，并且改变选择码信号的逻辑值，直到基准时钟信号的相位与第二时钟信号的相位相同，从而固定选择码信号的逻辑值。
11.如权利要求10所述的数据变形控制电路，其中，第一延迟电路，包括：
延迟缓冲区单元，具有多个串联连接的缓冲区，其中，第一缓冲区接收第一时钟信号；以及
选择电路，用于响应选择码信号，选择来自缓冲区的其中之一的输出，并且输出所选信号作为第二时钟信号。
12.如权利要求10所述的数据变形控制电路，其中，选择码信号产生电路，包括：
第一触发器，用于响应基准时钟信号，接收并输出第二时钟信号；
第二触发器，用于响应基准时钟信号，接收并输出第一触发器的输出；
异或单元，用于对第一和第二触发器的输出执行异或操作；以及
递增/递减计数器，用于响应异或单元的输出，增加和减小选择码信号的逻辑值。
13.如权利要求10所述的数据变形控制电路，其中，第二延迟电路与第一延迟电路相同。
14.如权利要求10所述的数据变形控制电路，其中，第一时钟信号的周期与基准时钟信号的周期相同。
15.如权利要求10所述的数据变形控制电路，其中，基准时钟由PLL产生，它响应从预定振荡器产生的外部基准时钟信号而工作。
CNB031033393A 2002-04-03 2003-01-23 具有加大建立和保持时间的容限的串行器-解串器电路 Expired - Fee Related CN100417029C (zh)

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