CN1328790C - 一种避免产生寄生电容的虚拟焊料凸块结构暨制作方法 - Google Patents
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Abstract
一种避免产生寄生电容的虚拟焊料凸块结构(parasitic capacitance-preventing dummy solder bump)包含有至少一形成于一基底表面的导电层、一覆盖于该导电层上的介电层、一形成于该介电层表面的倒装芯片球下金属层(under bump metallurgy layer，UBM layer)以及一形成于该倒装芯片球下金属层上的焊料凸块。
Description
技术领域
本发明涉及一种焊料凸块及其制作方法，尤指一种避免产生寄生电容的虚拟焊料凸块结构(parasitic capacitance-preventing dummy solder bump)及制作方法。
背景技术
在现今的封装技术中，高效率电子组件通常都利用焊锡球(solder balls)或是焊料凸块(solder bumps)来达到彼此之间电性和机械性连接的目的。举例来说，超大规模集成电路(very large scale integration，VLSI)便是利用焊锡球或是焊锡凸块而与一电路板(circuit board)或其它次级的封装基底(packaging substrate)电连接。这种连接技术称为倒装芯片接合(Flip-chip，FC)，又称为C4接合(Controlled Collapse Chip Connection)。倒装芯片接合属于平面阵列式(Area Array)的接合，因此能应用于极高密度的电子组装。简单来说，倒装芯片接合的观念是先在IC芯片的焊垫上长成焊锡凸块，然后再将IC芯片置放到组装基板上并完成焊垫对位后，并以再流焊(Reflow)配合焊锡熔融时的表面张力效应使焊锡成球，进而完成IC芯片与组装基板的接合。
请参考图1至图4，图1至图4为习知焊料凸块结构的制作方法示意图。如图1所示，基底10表面包含有一第一区域12、一第二区域14以及至少一导电层16。其中基底10是一半导体芯片，且该半导体芯片中另形成有一集成电路；而第一区域12是基底10表面的中央区域，第二区域14则为基底10表面的外围区域。
如图2所示，首先进行一化学气相沉积(chemical vapor deposition，CVD)制程，以于基底10表面形成一覆盖于导电层16上的介电层18。接着进行一蚀刻制程，以于第一区域12内形成至少一贯穿介电层18的介层洞(via hole)20，直至导电层16的表面。随后进行一沉积(deposition)制程，以于各介层洞20中，形成一电连接导电层16，由钨(tungsten)所构成的介层插塞(viaplug)22，然后进行一化学机械研磨(chemical mechanical polishing，CMP)制程，以使介层插塞22的表面约略与介电层18的表面相切齐。
如图3所示，接着于第一区域12与第二区域14的多个预定区域内各形成一由铜或铝所构成的金属垫24，并随即进行一化学气相沉积制程以及蚀刻制程，以于未被金属垫24所覆盖的介电层18表面形成一保护层26。如图4所示，随后进行一溅镀(sputtering)制程以及蚀刻制程，于各金属垫24表面形成一倒装芯片球下金属层(under bump metallurgy layer，UBM layer)28。最后再于各倒装芯片球下金属层28上分别形成一焊料凸块(solder bump)30，以完成习知焊料凸块结构的制作方法。其中，形成于第二区域14内的焊料凸块30是用来作为一虚拟焊料凸块，使使基底10的焊料凸块布局图(layout)呈现对称形态，以于后续的封装(packaging)制程中，增进基底10的液态底部密封物(under fill liquid compound)的流性稳定。
然而随着产品日益精密复杂，制程线宽亦随的逐渐缩小。因此，当介电层18的厚度因产品规格所需而降低时，习知焊料凸块结构中由铜或铝所构成的金属垫24往往会因为距离导电层16太近，而导致金属垫24与导电层16之间产生寄生电容(parasitic capacitance)，进而影响产品效能(performance)甚至造成电路故障(circuit fail)。
发明内容
因此本发明的主要目的在于提供一种避免产生寄生电容的焊料凸块结构(parasitic capacitance-preventing dummy solder bump)的制作方法，以解决上述习知制作方法的问题。
本发明的上述目的是由如下技术方案来实现的。
一种避免产生寄生电容的虚拟焊料凸块结构，该虚拟焊料凸块结构是形成于一基底上，该虚拟焊料凸块结构包含有：
至少一形成于该基底表面的导电层；
一形成于该基底表面并覆盖于该导电层上的介电层；
一形成于该介电层表面的倒装芯片球下金属层；以及
一形成于该倒装芯片球下金属层上的焊料凸块。
所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该基底为一半导体芯片，且该半导体芯片中另形成有一集成电路，而该介电层至少包含有一由化学气相沉积制程所形成的沉积层，用来当作保护层。
所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该沉积层是包含有氮化硅或氧化硅。
所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该倒装芯片球下金属层是由一溅镀制程所形成的金属层所构成。
所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该介电层表面另形成有多个焊料凸块结构。
所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：各该焊料凸块结构均是包含有：
一形成于该介电层表面的金属垫；
一形成于该金属垫表面的倒装芯片球下金属层；以及
一形成于该倒装芯片球下金属层上的焊料凸块。
所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：各该焊料凸块结构均另包含有至少一介层插塞，用来电连接各该焊料凸块结构与其下方相对应的该导电层。
所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该焊料凸块结构是设于该基底表面的中央区域，而该虚拟焊料凸块结构则是设于该基底表面的外围区域并环绕有至少一前述的该焊料凸块结构。
所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该虚拟焊料凸块结构是用来增进该基底后续的封装制程中的液态底部密封物的流性稳定。
本发明还提供一种用于于一基底表面形成焊料凸块的方法，该基底表面包含有至少一导电层，且该基底表面区分为一第一区域及一第二区域，该方法包含有下列步骤：
于该基底表面形成一介电层并覆盖于该导电层上；
形成至少一贯穿该第一区域内的该介电层并电连接该导电层的介层插塞；
形成至少一电连接该介层插塞的金属垫；
进行一倒装芯片球下金属层制程，以于该第一区域内的该金属垫表面以及该第二区域内的该介电层表面各形成至少一倒装芯片球下金属层；以及
于各该倒装芯片球下金属层上分别形成一焊料凸块。
所述的于一基底表面形成焊料凸块的方法，其特征是：在于该基底表面形成一介电层并覆盖于该导电层上的步骤之后以及形成至少一贯穿该第一区域内的该介电层并电连接该导电层的介层插塞的步骤之前，还包括于该介电层上另包含有一保护层。
所述的于一基底表面形成焊料凸块的方法，其特征是：构成该介电层以及该保护层的材料包含有氮化硅或氧化硅。
所述的于一基底表面形成焊料凸块的方法，其特征是：构成该介层插塞的材料包含有钛、氮化钛、钨、铝、铜或铜铝合金。
所述的于一基底表面形成焊料凸块的方法，其特征是：该倒装芯片球下金属层是由一溅镀制程所形成。
所述的于一基底表面形成焊料凸块的方法，其特征是：形成于该第二区域内的该焊料凸块是用来作为一虚拟焊料凸块，以增进该基底后续的封装制程中的液态底部密封物的流性稳定。
所述的于一基底表面形成焊料凸块的方法，其特征是：该基底是一半导体芯片，且该半导体芯片中另形成有一集成电路。
所述的于一基底表面形成焊料凸块的方法，其特征是：该第一区域是该基底表面的中央区域，而该第二区域则为该基底表面的外围区域。在本发明的最佳实施例中，一基底表面包含有一第一区域、一第二区域以及至少一导电层。首先进行一化学气相沉积(chemical vapor deposition，CVD)制程，以于该基底表面形成一覆盖于该导电层上的介电层。接着形成至少一贯穿该第一区域内的该介电层，并电连接该导电层的介层插塞(via plug)。随后形成至少一电连接该介层插塞的金属垫，并进行一倒装芯片球下金属层制程，以于该第一区域内的该金属垫表面以及该第二区域内的该介电层表面各形成至少一倒装芯片球下金属层(under bump metallurgy layer，UBM layer)。最后于各该倒装芯片球下金属层上，分别形成一焊料凸块(solder bump)。其中形成于该第二区域内的该焊料凸块是用来作为一虚拟焊料凸块，以增进该基底后续的封装(packaging)制程中的液态底部密封物(under fill liquid compound)的流性稳定。
本发明的优点在于：
由于本发明的虚拟焊料凸块是形成于该倒装芯片球下金属层，而该倒装芯片球下金属层则是直接形成于该介电层表面，毋需如习知制作方法般于形成该倒装芯片球下金属层之前先于该介电层表面形成一金属垫，因此可以避免习知制作方法所导致导线周围产生寄生电容(parasitic capacitance)的问题。故本发明的制作方法可在不影响产品效能(performance)的前提下，大幅增进该基底于后续的封装制程中的液态底部密封物的流性稳定，进而提升产品合格率。
为对本发明的结构、制造方法及其功效有进一步了解，兹列举具体实施例并结合附图详细说明如下：
附图说明
图1至图4为习知焊料凸块结构的制作方法示意图。
图5至图9为本发明避免产生寄生电容的焊料凸块结构的制作方法示意图。
具体实施方式
请参考图5至图9，图5至图9为本发明避免产生寄生电容的焊料凸块结构(parasitic capacitance-preventing dummy solder bump)的制作方法示意图。如图5所示，基底40表面包含有一第一区域42、一第二区域44以及至少一图案化的导电层46。其中，基底40是一半导体芯片，且该半导体芯片中另形成有一集成电路；而第一区域42是基底40表面的中央区域，第二区域44则为基底40表面的外围区域。
如图6所示，首先进行一化学气相沉积(chemical vapor deposition，CVD)制程，于基底40表面形成一覆盖于导电层46上，由氮化硅或氧化硅所构成的介电层48，并随后于介电层48上形成一亦由氮化硅或氧化硅所构成的保护层50。此外，本发明的其它实施例，亦可仅于基底40表面形成一层覆盖于导电层46上，由氮化硅或氧化硅所构成的介电层48。
如图7所示，接着进行一蚀刻制程，以于第一区域42内形成至少一贯穿介电层48的介层洞(via hole)52，直至导电层46的表面。随后进行一沉积(deposition)制程或溅镀制程，以于各介层洞52中，形成一电连接导电层46的介层插塞(via plug)54，并随后进行一化学机械研磨(chemicalmechanical polishing，CMP)制程，以使介层插塞54的表面约略与保护层50的表面相切齐。通常介层插塞54是由钛、氮化钛及钨(tungsten)所构成，亦可视产品或制程的需要，而由钛、氮化钛、铝、铜或铜铝合金所构成。
如图8所示，随后形成至少一电连接介层插塞54的金属垫56，并进行一溅镀(sputtering)制程及蚀刻制程，以于第一区域42内的金属垫56表面以及第二区域44内的保护层50表面各形成至少一倒装芯片球下金属层(underbump metallurgy layer，UBM layer)58。
最后如图9所示，于各倒装芯片球下金属层58上分别形成一焊料凸块(solder bump)60，以完成本发明的制作方法。其中形成于第二区域44内的焊料凸块60是用来作为一虚拟焊料凸块，使基底40的焊料凸块布局图(layout)呈现对称形态，以于后续的封装(packaging)制程中，增进基底40的液态底部密封物(under fill liquid compound)的流性稳定。
其中值得注意的是，形成于介层插塞54上方的金属垫56，是用来增加倒装芯片球下金属层(UBM layer)58与介层插塞54的良好键结，因此第二区域44内并没有形成任何金属垫56。甚至在本发明的其它实施例中，亦可完全不形成金属垫56的结构，不管是在第一区域42内的焊料凸块60下方或是第二区域44内的虚拟焊料凸块60下方。
相较于习知技术中先于介电层18表面形成金属垫24，再于金属垫24表面形成倒装芯片球下金属层28的制作方式，本发明的虚拟焊料凸块的制作方法是于藉由进行一溅镀制程以于第一区域42内的金属垫56表面以及第二区域44内的保护层50表面各形成倒装芯片球下金属层58之后，再于各倒装芯片球下金属层58上分别形成一焊料凸块60，并利用形成于第二区域44内的焊料凸块60作为一虚拟焊料凸块，使基底40的焊料凸块布局图呈现对称形态，以于后续的封装制程中，增进基底40的液态底部密封物的流性稳定。故当制程线宽逐渐缩小而导致介电层48的厚度因产品规格所需而同步降低时，本发明的制作方法可有效避免习知制作方法所导致虚拟焊料凸块下方的金属垫与周围导线产生寄生电容(parasitic capacitance)的问题，进而在不影响产品效能(performance)的前提下，大幅增进基底40于后续的封装制程中的液态底部密封物的流性稳定，提升产品合格率。
以上所述仅本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (17)
1、一种避免产生寄生电容的虚拟焊料凸块结构，该虚拟焊料凸块结构是形成于一基底上，该虚拟焊料凸块结构包含有：
至少一形成于该基底表面的导电层；
一形成于该基底表面并覆盖于该导电层上的介电层；
一形成于该介电层表面的倒装芯片球下金属层；以及
一形成于该倒装芯片球下金属层上的焊料凸块。
2、根据权利要求1所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该基底为一半导体芯片，且该半导体芯片中另形成有一集成电路，而该介电层至少包含有一由化学气相沉积制程所形成的沉积层，用来当作保护层。
3、根据权利要求2所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该沉积层是包含有氮化硅或氧化硅。
4、根据权利要求1所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该倒装芯片球下金属层是由一溅镀制程所形成的金属层所构成。
5、根据权利要求1所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该介电层表面另形成有多个焊料凸块结构。
6、根据权利要求5所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：各该焊料凸块结构均是包含有：
一形成于该介电层表面的金属垫；
一形成于该金属垫表面的倒装芯片球下金属层；以及
一形成于该倒装芯片球下金属层上的焊料凸块。
7、根据权利要求6所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：各该焊料凸块结构均另包含有至少一介层插塞，用来电连接各该焊料凸块结构与其下方相对应的该导电层。
8、根据权利要求5所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该焊料凸块结构是设于该基底表面的中央区域，而该虚拟焊料凸块结构则是设于该基底表面的外围区域并环绕有至少一前述的该焊料凸块结构。
9、根据权利要求1所述的避免产生寄生电容的虚拟焊料凸块结构，其特征是：该虚拟焊料凸块结构是用来增进该基底后续的封装制程中的液态底部密封物的流性稳定。
10、一种用于权利要求1所述于一基底表面形成焊料凸块的方法，该基底表面包含有至少一导电层，且所述基底表面区分为一第一区域及一第二区域，该方法包含有下列步骤：
于该基底表面形成一介电层并覆盖于该导电层上；
形成至少一贯穿该第一区域内的该介电层并电连接该导电层的介层插塞；
形成至少一电连接该介层插塞的金属垫；
进行一倒装芯片球下金属层制程，以于该第一区域内的该金属垫表面以及该第二区域内的该介电层表面各形成至少一倒装芯片球下金属层；以及
于各该倒装芯片球下金属层上分别形成一焊料凸块。
11、根据权利要求10所述的于一基底表面形成焊料凸块的方法，其特征是：在于该基底表面形成一介电层并覆盖于该导电层上的步骤之后以及形成至少一贯穿该第一区域内的该介电层并电连接该导电层的介层插塞的步骤之前，还包括于该介电层上形成一保护层。
12、根据权利要求11所述的于一基底表面形成焊料凸块的方法，其特征是：构成该介电层以及该保护层的材料包含有氮化硅或氧化硅。
13、根据权利要求10所述的于一基底表面形成焊料凸块的方法，其特征是：构成该介层插塞的材料包含有钛、氮化钛、钨、铝、铜或铜铝合金。
14、根据权利要求10所述的于一基底表面形成焊料凸块的方法，其特征是：该倒装芯片球下金属层是由一溅镀制程所形成。
15、根据权利要求10所述的于一基底表面形成焊料凸块的方法，其特征是：形成于该第二区域内的该焊料凸块是用来作为一虚拟焊料凸块，以增进该基底后续的封装制程中的液态底部密封物的流性稳定。
16、根据权利要求10所述的于一基底表面形成焊料凸块的方法，其特征是：该基底是一半导体芯片，且该半导体芯片中另形成有一集成电路。
17、根据权利要求10所述的于一基底表面形成焊料凸块的方法，其特征是：该第一区域是该基底表面的中央区域，而该第二区域则为该基底表面的外围区域。
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